一種fpga內(nèi)嵌獨(dú)立雙端口bram ip硬核的制作方法
【專利摘要】本發(fā)明屬于FPGA【技術(shù)領(lǐng)域】，具體為一種FPGA內(nèi)嵌獨(dú)立雙端口BRAM?IP硬核。本發(fā)明通過(guò)在模塊中引進(jìn)電路模擬延遲控制模塊，動(dòng)態(tài)模擬得到在不同的工藝角、工作溫度以及電壓下的電路信號(hào)的傳輸延遲并將其反饋給脈沖產(chǎn)生模塊進(jìn)行控制，從而提高整體設(shè)計(jì)的異步時(shí)序控制可靠性。另外，通過(guò)使用高閾值管SRAM降低靜態(tài)漏電功耗，通過(guò)優(yōu)化SRAM的傳輸門尺寸，使位線上拉模塊的驅(qū)動(dòng)能力降低而減少由于驅(qū)動(dòng)源互拉引起的動(dòng)態(tài)功耗，從而使得BRAMIP硬核的功耗顯著降低。本發(fā)明使得BlockRAM所支持的可編程存儲(chǔ)資源能有更加廣泛的應(yīng)用。
【專利說(shuō)明】—種FPGA內(nèi)嵌獨(dú)立雙端口 BRAM IP硬核
[0001]【技術(shù)領(lǐng)域】
本發(fā)明屬于FPGA【技術(shù)領(lǐng)域】，具體涉及設(shè)計(jì)實(shí)現(xiàn)FPGA中具有高可靠性、低功耗的獨(dú)立雙端口 Block RAM的IP硬核。
【背景技術(shù)】
[0002]在被廣泛應(yīng)用于數(shù)字電路設(shè)計(jì)及驗(yàn)證中的FPGA中引入Block RAM、DSP等IP硬核，可以解決FPGA中邏輯資源的性能和功能限制問(wèn)題，使得FPGA得以更好的支持?jǐn)?shù)字電路設(shè)計(jì)中對(duì)于大規(guī)模，高速以及功耗優(yōu)化的要求。
[0003]Block RAM (以下簡(jiǎn)稱BRAM)是一種在電子系統(tǒng)得到廣泛應(yīng)用的電路模塊，主要用于支持設(shè)計(jì)中的較大規(guī)模數(shù)據(jù)存儲(chǔ)及交換。雖然將BRAM嵌入到FPGA中的想法很早就已經(jīng)實(shí)現(xiàn)，但是很少有研究是基于優(yōu)化該嵌入硬核本身的，這里的優(yōu)化包括速度、功耗等。對(duì)于傳統(tǒng)的BRAM，由于其較大規(guī)模的存儲(chǔ)容量和內(nèi)部控制信號(hào)傳輸?shù)漠惒綇?fù)雜性，使得對(duì)傳輸距離較長(zhǎng)的控制信號(hào)和數(shù)據(jù)來(lái)說(shuō)，無(wú)論從速度還是可靠性上都成為FPGA應(yīng)用的制約因素。同時(shí)，作為FPGA的內(nèi)部嵌入IP核，隨著FPGA規(guī)模的增加，嵌入的IP核數(shù)目也會(huì)隨之增加，從而優(yōu)化BRAM的功耗使之能夠滿足數(shù)字電路設(shè)計(jì)所提出的低功耗的要求也顯得尤為重要。
[0004]在設(shè)計(jì)中，提出了針對(duì)FPGA中的BRAM IP硬核模塊的優(yōu)化設(shè)計(jì)。這些優(yōu)化包括對(duì)數(shù)據(jù)存儲(chǔ)控制時(shí)序可靠性方面的以及對(duì)動(dòng)態(tài)、靜態(tài)功耗方面的。使得BRAM不再是FPGA中功能和性能的瓶頸模塊，而得以廣泛支持高性能的電路應(yīng)用要求。在設(shè)計(jì)中通過(guò)采用反饋思想對(duì)數(shù)據(jù)和信號(hào)的傳輸進(jìn)行電路層次上的動(dòng)態(tài)模擬，從而保證能夠在不同的工藝角、溫度和工作電壓下得到最準(zhǔn)確的實(shí)時(shí)傳輸延遲來(lái)對(duì)各個(gè)模塊進(jìn)行控制，保證了數(shù)據(jù)存儲(chǔ)控制時(shí)序的可靠性。對(duì)于功耗問(wèn)題，通過(guò)深入研究電路之間的控制信號(hào)關(guān)系及驅(qū)動(dòng)強(qiáng)度間的競(jìng)爭(zhēng)關(guān)系，優(yōu)化了電路控制時(shí)序及電路上重要節(jié)點(diǎn)的驅(qū)動(dòng)強(qiáng)度，使得驅(qū)動(dòng)節(jié)點(diǎn)上的電源互拉問(wèn)題得到大幅度緩解，進(jìn)而使得電路的動(dòng)態(tài)功耗大幅度降低。同時(shí)，在工藝上采用高閾值管的SRAM來(lái)降低整體SRAM陣列的靜態(tài)漏電流，從而減少整體電路的靜態(tài)功耗。基于以上的優(yōu)化設(shè)計(jì)方案使得整體設(shè)計(jì)達(dá)到高可靠性和低功耗的設(shè)計(jì)目標(biāo)。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于提供一種優(yōu)化的FPGA中的內(nèi)嵌高性能BRAM IP硬核，以提高BRAM的可靠性及優(yōu)化功耗，使得FPGA中BRAM能夠支持更加廣泛的數(shù)字電路設(shè)計(jì)中的應(yīng)用。
[0006]本發(fā)明提供的FPGA中的內(nèi)嵌高性能BRAM IP硬核，其整體的電路架構(gòu)如圖1所示。該BRAM以SRAM陣列105為存儲(chǔ)中心，連接輸入數(shù)據(jù)通路、輸出數(shù)據(jù)通路以及地址譯碼控制通路，同時(shí)由脈沖發(fā)生模塊110產(chǎn)生控制整體電路的異步信號(hào)；其中:
所述輸入數(shù)據(jù)通路，包括輸入緩沖器102和輸入數(shù)據(jù)位寬調(diào)整模塊103，用于鎖存輸入數(shù)據(jù)及實(shí)現(xiàn)輸入數(shù)據(jù)位寬的可配置性；
所述輸出數(shù)據(jù)通路，包括靈敏放大器106、輸出位寬調(diào)整107及輸出鎖存器108，其中靈敏放大器106用于對(duì)從SRAM中讀取出的數(shù)據(jù)進(jìn)行模擬轉(zhuǎn)數(shù)字的差分放大，以保證后續(xù)數(shù)據(jù)的正確傳輸，輸出位寬調(diào)整模塊107用于確保輸出數(shù)據(jù)位寬的可配置性，輸出鎖存器108用于對(duì)輸出數(shù)據(jù)進(jìn)行鎖存；
所述地址譯碼控制通路，由一級(jí)行列譯碼模塊111和二級(jí)行列譯碼模塊104、112構(gòu)成，主要用于對(duì)輸入地址進(jìn)行譯碼，控制相應(yīng)的字線和位線。這里采用兩級(jí)地址譯碼的原因是由于采用單級(jí)譯碼時(shí)輸入地址的扇出過(guò)大，需要同時(shí)控制的字線過(guò)多，而使得對(duì)驅(qū)動(dòng)要求太高，故采用兩級(jí)驅(qū)動(dòng)的形式進(jìn)行譯碼操作；
所述脈沖發(fā)生模塊110主要是根據(jù)輸入時(shí)鐘、輸入使能及反饋信號(hào)產(chǎn)生控制整體電路工作的電路脈沖，使得電路的各個(gè)模塊在特定的異步時(shí)序下進(jìn)行工作。
[0007]另外，在整體BRAM IP核中，為支持FIFO的可擴(kuò)展功能，而在IP核配置為FIFO功能時(shí)加入FIFO控制器109與脈沖發(fā)生模塊110進(jìn)行配合，共同控制FIFO的時(shí)序。
[0008]為了支持配置為ROM的功能，加入初始化SRAM陣列101進(jìn)行BRAM的初始化，通過(guò)在輸入緩沖器102中加入可選輸入端口功能，保證在配置為ROM時(shí)輸入數(shù)據(jù)來(lái)自初始化SRAM陣列101 ;而配置為BRAM和FIFO時(shí)，數(shù)據(jù)來(lái)自正常的數(shù)據(jù)輸入端。
[0009]可靠性設(shè)計(jì)說(shuō)明
作為數(shù)字電路設(shè)計(jì)，在BRAM的設(shè)計(jì)中最重要的一項(xiàng)內(nèi)容就是保證數(shù)據(jù)的正確傳輸(包括寫入和讀出)。而保證這一目標(biāo)的前提就是讀寫時(shí)序控制的正確性。但鑒于實(shí)際芯片制造或工作時(shí)工藝角、溫度和電壓等都不確定并且讀寫數(shù)據(jù)對(duì)應(yīng)的SRAM在陣列中的位置也不確定，故時(shí)序間關(guān)系并不存在固定延遲情況。若采用固定延遲鏈的方式必定需要考慮各種情況下的延遲并取最壞情況進(jìn)行設(shè)計(jì)，這就會(huì)對(duì)整體芯片的工作頻率造成影響，所以本發(fā)明中引入動(dòng)態(tài)電路模擬單元反饋的控制方法，通過(guò)模擬信號(hào)的傳輸路徑來(lái)動(dòng)態(tài)的反饋信號(hào)延遲，從而得到準(zhǔn)確的時(shí)序控制信息以保證數(shù)據(jù)傳輸?shù)目煽啃浴?br> [0010]如圖2所示，時(shí)鐘上升沿到來(lái)時(shí)，脈沖發(fā)生模塊201的WS信號(hào)和GTP信號(hào)由低電平變?yōu)楦唠娖健S信號(hào)傳過(guò)整個(gè)存儲(chǔ)單元207的高度的位線直到模擬字線驅(qū)動(dòng)單元204和字線模擬單元205，來(lái)模擬字線產(chǎn)生的過(guò)程。隨后信號(hào)傳輸?shù)轿痪€模擬單元203來(lái)模擬數(shù)據(jù)在位線上傳輸?shù)倪^(guò)程，最后作為FB反饋信號(hào)傳輸?shù)矫}沖發(fā)生模塊201以產(chǎn)生控制輸出數(shù)據(jù)。當(dāng)FB信號(hào)的上升沿到來(lái)時(shí)，GTP的信號(hào)產(chǎn)生下降沿，傳遞給輸出數(shù)據(jù)路徑模塊208，表示可以開(kāi)始采集數(shù)據(jù)，保證了數(shù)據(jù)的正確采入。
[0011]在本發(fā)明設(shè)計(jì)下，電路就可以動(dòng)態(tài)的模擬信號(hào)傳輸過(guò)程中的延遲，并且反饋給脈沖控制模塊使其產(chǎn)生控制脈沖，從而動(dòng)態(tài)控制調(diào)整電路的工作頻率，使其既能夠在好的工作狀態(tài)下高速工作，又能在最壞情況下保證數(shù)據(jù)的正確性。
[0012]功耗優(yōu)化設(shè)計(jì)說(shuō)明
高性能Block RAM的另一個(gè)重要方面就是功耗優(yōu)化,包括靜態(tài)功耗優(yōu)化和動(dòng)態(tài)功耗優(yōu)化。靜態(tài)功耗主要是從減少靜態(tài)下的漏電流的設(shè)計(jì)角度來(lái)優(yōu)化的。目前主要的解決靜態(tài)漏電流的方式是在工藝上進(jìn)行改進(jìn)，故本設(shè)計(jì)也解決靜態(tài)漏電流的方式是采用高閾值的MOS管來(lái)進(jìn)行八管SRAM的設(shè)計(jì)。
[0013]在動(dòng)態(tài)功耗優(yōu)化方面，由于設(shè)計(jì)存儲(chǔ)器時(shí)，八管SRAM的四個(gè)NMOS傳輸管(圖3中T5?T8)連接的是位線。而對(duì)于陣列SRAM，一個(gè)字線會(huì)同時(shí)控制一行SRAM的打開(kāi)或關(guān)閉，這樣就使得對(duì)于同一行SRAM在字線打開(kāi)時(shí)只有部分的SRAM對(duì)應(yīng)傳輸管上的位線是有效數(shù)據(jù)(即BL =?BL_)。而對(duì)于不需要寫入的SRAM所對(duì)應(yīng)的位線在存儲(chǔ)器設(shè)計(jì)時(shí)要求將其全部置為高電平(即BL = BL_ = “1”)，從而使得SRAM內(nèi)部存儲(chǔ)節(jié)點(diǎn)的數(shù)據(jù)不會(huì)發(fā)生變化。而這時(shí)存在的問(wèn)題就是對(duì)于不需要寫入的SRAM，其內(nèi)部節(jié)點(diǎn)會(huì)通過(guò)打開(kāi)的NMOS傳輸門與位線形成驅(qū)動(dòng)能力的互拉(因?yàn)閺腟RAM內(nèi)部節(jié)點(diǎn)輸出的數(shù)據(jù)在位線上必定一個(gè)為高電平，一個(gè)為低電平，而外部位線上都為高電平)，從而在寫入或讀出時(shí)消耗大量的動(dòng)態(tài)功耗。
[0014]針對(duì)這一問(wèn)題引起的動(dòng)態(tài)功耗的解決方式，主要是通過(guò)優(yōu)化驅(qū)動(dòng)能力從而緩解互拉問(wèn)題。通過(guò)降低SRAM內(nèi)部節(jié)點(diǎn)輸出的驅(qū)動(dòng)能力和位線上拉控制電路的驅(qū)動(dòng)能力來(lái)減弱互拉情況，從而大幅度降低動(dòng)態(tài)功耗。主要的優(yōu)化方式為:
(1)采用當(dāng)前工藝下允許的最小尺寸MOS管設(shè)計(jì)NMOS傳輸門(圖3中T5?T8)，使得從SRAM內(nèi)部節(jié)點(diǎn)讀出的數(shù)據(jù)通過(guò)傳輸門后的驅(qū)動(dòng)能力減弱，從而降低互拉電流；
(2)由于二級(jí)列譯碼模塊(圖4)就是具有上拉位線電路模塊302的電路結(jié)構(gòu)。讀出操作時(shí)，數(shù)據(jù)從8管SRAM單元402讀出到位線上。此時(shí)WS信號(hào)保證409模塊電路關(guān)閉，位線上的數(shù)據(jù)能夠不受影響的傳入敏感放大器404以及后續(xù)模塊數(shù)據(jù)存儲(chǔ)器405并最終讀出。完成讀出操作后，WS信號(hào)保證409電路打開(kāi)，位線由BL=、L_被驅(qū)動(dòng)為BL=BL_=” 1”，上述的驅(qū)動(dòng)能力的互拉就會(huì)形成并產(chǎn)生較大的動(dòng)態(tài)電流。故在本設(shè)計(jì)中通過(guò)加入降壓弱驅(qū)電路301/403使得上拉的驅(qū)動(dòng)能力減弱，即降低位線上被置為高電平時(shí)的實(shí)際電壓，從而減少該部分電路與SRAM存儲(chǔ)節(jié)點(diǎn)間的電壓競(jìng)爭(zhēng)而引起的功耗。如圖3所示，將二級(jí)列譯碼模塊(圖4)中的8管SRAM單元402和409模塊電路單獨(dú)在圖3中示意，使用降壓弱驅(qū)電路301將位線上被置為高電平時(shí)的實(shí)際電壓降低，從而保證在SRAM單元寫“O”的情況下，驅(qū)動(dòng)互拉點(diǎn)A處的互拉電平差降低，從而大幅度的降低功耗。
[0015]技術(shù)效果
采用優(yōu)化設(shè)計(jì)以高性能的Block RAM設(shè)計(jì)方案后，電路對(duì)于各類工作環(huán)境的適應(yīng)性顯著提高，在TT/27°C/1.2V (通常情況)下能夠工作在600MHz，而在SS/125°C/1.08V (仿真得到的最壞情況)下也能夠工作在400MHz且保證數(shù)據(jù)的正確寫入和讀出。另外，采用優(yōu)化功耗設(shè)計(jì)的Block RAM電路的功耗僅為未優(yōu)化前的47.5%，達(dá)到了明顯的電路功耗優(yōu)化目的。
【專利附圖】

【附圖說(shuō)明】
[0016]圖1為Block RAM設(shè)計(jì)結(jié)構(gòu)框圖。
[0017]圖2為數(shù)據(jù)讀取可靠性策略示意圖。
[0018]圖3為SRAM與位線相連電路示意圖。
[0019]圖4為二級(jí)列譯碼部分功耗優(yōu)化設(shè)計(jì)電路圖。
[0020]圖5為控制時(shí)序波形圖。
【具體實(shí)施方式】
[0021]如圖2所示，當(dāng)整體電路中脈沖發(fā)生器201產(chǎn)生WS的工作使能控制信號(hào)后，該脈沖信號(hào)Pulsel會(huì)首先穿過(guò)字線模擬驅(qū)動(dòng)單元204，輸出的脈沖Pulse2較原先脈沖的延遲為信號(hào)通過(guò)模擬驅(qū)動(dòng)單元204的延遲；接著Pulse2輸入到字線模擬單元205，輸出的Pulse3較Pulse2的延遲為信號(hào)通過(guò)最長(zhǎng)的字線距離傳輸?shù)较鄳?yīng)SRAM所對(duì)應(yīng)的延遲；接著Pulse3輸入到位線模擬驅(qū)動(dòng)單元202，輸出的Pulse4較Pulse3的延遲為信號(hào)通過(guò)最長(zhǎng)的位線距離傳輸?shù)较鄳?yīng)SRAM所對(duì)應(yīng)的延遲；最后Pulse4脈沖反饋給脈沖發(fā)生模塊201，由所得到的總體的延遲來(lái)控制寫入/讀出操作，因?yàn)檫@時(shí)得到的延遲就是在當(dāng)前工作環(huán)境下要訪問(wèn)到最遠(yuǎn)處SRAM所需要的傳輸時(shí)間。由于這里的字線模擬驅(qū)動(dòng)單元204，字線模擬單元205和位線模擬單元202與支持正常工作的字線驅(qū)動(dòng)單元(112的子電路)、字線單元(112的子電路)和位線單元(104的子電路)所對(duì)應(yīng)的晶體管的尺寸相同，并且在版圖中的位置也緊鄰工作模塊，故可以非常好的反應(yīng)出在當(dāng)前狀態(tài)下工作模塊的傳輸延遲，所以以本專利提出的動(dòng)態(tài)電路模擬方法就可以很好的模擬當(dāng)前工作狀態(tài)下的信號(hào)傳輸延遲情況并反饋給相關(guān)的控制模塊進(jìn)行寫入/讀出脈沖信號(hào)的控制。
[0022]另外，在本發(fā)明中，還考慮到工藝角、溫度、內(nèi)部工作電壓等對(duì)信號(hào)傳輸?shù)挠绊?，為了保證流片后測(cè)試的功能正確性，引入了延遲調(diào)整模塊209。該模塊利用FPGA的可編程性，通過(guò)兩個(gè)編程點(diǎn)控制對(duì)FB信號(hào)的4種不同的延遲(分別是零延遲，F(xiàn)B延遲的30%增加(只使用延遲單元1)，F(xiàn)B延遲的50%增加(延遲單元1+延遲單元2)和FB延遲的100%增加(延遲單元1+延遲單元2+延遲單元3))，使得可以保證在各種工作條件下數(shù)據(jù)傳輸時(shí)間的充足性。
[0023]對(duì)于動(dòng)態(tài)功耗優(yōu)化，如圖3所示，左側(cè)的電路為八管SRAM存儲(chǔ)單元，兩組NMOS傳輸門(T5?T8)對(duì)應(yīng)的是A端口和B端口的寫入/讀出操作以支持雙端口 Block RAM,這里以A端口為例。使用最小尺寸MOS管設(shè)計(jì)的T5/T6，將從SRAM內(nèi)部存儲(chǔ)節(jié)點(diǎn)輸出到BLA和BLA_i的電平驅(qū)動(dòng)能力減弱以減小在位線上的電平互拉。另外，在二級(jí)列譯碼模塊中，如圖4所示，在三管的PMOS上拉管結(jié)構(gòu)中，加入降壓弱驅(qū)電路403，使得電源電壓在該模塊上有
0.3V的電壓降，同時(shí)減少電源的上拉驅(qū)動(dòng)能力，從而降低位線上的電平互拉作用，進(jìn)而大幅度減少由于電平互拉而弓I起的動(dòng)態(tài)功耗問(wèn)題。
[0024]當(dāng)然，加入降壓弱驅(qū)電路403會(huì)帶來(lái)的問(wèn)題就是使得寫入/讀出操作完成后，由于上拉操作的驅(qū)動(dòng)能力減弱，使得出現(xiàn)有效數(shù)據(jù)的位線(存在BL =?BL_的位線)將從低電平被拉成高電平的時(shí)間變長(zhǎng)。而根據(jù)圖5所示的控制時(shí)序波形圖來(lái)看，讀出的數(shù)據(jù)是在GTP下降沿到來(lái)后就順利讀出的。而對(duì)于工作在400MHz下的BRAM，WS在下降沿后到GTP的下一個(gè)下降沿有0.9ns的時(shí)間。這對(duì)于BRAM的數(shù)據(jù)寫入/讀出操作的實(shí)現(xiàn)上是足夠的(在優(yōu)化后的電路中為0.3ns左右)，故認(rèn)為該優(yōu)化電路帶來(lái)的影響不會(huì)影響到整體電路的工作時(shí)序。所以可以說(shuō)明，該優(yōu)化方案能夠在保證整體BRAM正常工作的情況下，較為明顯的優(yōu)化整體電路的功耗。
【權(quán)利要求】
1.一種FPGA內(nèi)嵌獨(dú)立雙端口 BRAM IP硬核，其特征在于，以SRAM陣列(105)為存儲(chǔ)中心，分別連接輸入數(shù)據(jù)通路、輸出數(shù)據(jù)通路以及地址譯碼控制通路，同時(shí)由脈沖發(fā)生模塊(110)產(chǎn)生控制整體電路的異步信號(hào)；其中: 所述輸入數(shù)據(jù)通路包括輸入緩沖器(102)和輸入數(shù)據(jù)位寬調(diào)整模塊(103)，用于鎖存輸入數(shù)據(jù)及實(shí)現(xiàn)輸入數(shù)據(jù)位寬的可配置性； 所述輸出數(shù)據(jù)通路包括靈敏放大器(106)、輸出位寬調(diào)整(107)及輸出鎖存器(108)，其中，靈敏放大器(106)用于對(duì)從SRAM中讀取出的數(shù)據(jù)進(jìn)行模擬轉(zhuǎn)數(shù)字的差分放大以保證后續(xù)數(shù)據(jù)的正確傳輸，輸出位寬調(diào)整模塊(107)用于確保輸出數(shù)據(jù)位寬的可配置性，輸出鎖存器(108)用于對(duì)輸出數(shù)據(jù)進(jìn)行鎖存； 所述地址譯碼控制通路由一級(jí)行列譯碼模塊(111)和二級(jí)行列譯碼模塊(104、112)構(gòu)成，用于對(duì)輸入地址進(jìn)行譯碼，控制相應(yīng)的字線和位線； 所述脈沖發(fā)生模塊(110)是根據(jù)輸入時(shí)鐘、輸入使能及反饋信號(hào)產(chǎn)生控制整體電路工作的電路脈沖，使得電路的各個(gè)模塊在特定的異步時(shí)序下進(jìn)行工作。
2.根據(jù)權(quán)利要求1所述的FPGA內(nèi)嵌獨(dú)立雙端口BRAM IP硬核，其特征在于，還設(shè)有FIFO控制器(109)，在IP核配置為FIFO功能時(shí)，F(xiàn)IFO控制器(109)與脈沖發(fā)生模塊(110)進(jìn)行配合，共同控制FIFO的時(shí)序。
3.根據(jù)權(quán)利要求1或2所述的FPGA內(nèi)嵌獨(dú)立雙端口BRAM IP硬核，其特征在于，還設(shè)有初始化SRAM陣列(101 )，用于對(duì)BRAM的初始化，通過(guò)在輸入緩沖器(102)中加入可選輸入端口功能，保證在配置為ROM時(shí)輸入數(shù)據(jù)來(lái)自初始化SRAM陣列(101);而配置為BRAM和FIFO時(shí)，數(shù)據(jù)來(lái)自正常的數(shù)據(jù)輸入端。
4.根據(jù)權(quán)利要求3所述的FPGA內(nèi)嵌獨(dú)立雙端口BRAM IP硬核，其特征在于，引入動(dòng)態(tài)電路模擬單元反饋的控制模式，通過(guò)模擬信號(hào)的傳輸路徑來(lái)動(dòng)態(tài)的反饋信號(hào)延遲，從而得到準(zhǔn)確的時(shí)序控制信息以保證數(shù)據(jù)傳輸?shù)目煽啃裕? 時(shí)鐘上升沿到來(lái)時(shí)，脈沖發(fā)生模塊(201)的WS信號(hào)和GTP信號(hào)由低電平變?yōu)楦唠娖?；WS信號(hào)傳過(guò)整個(gè)存儲(chǔ)單元(207)的高度的位線直到模擬字線驅(qū)動(dòng)單元(204)和字線模擬單元(205)，來(lái)模擬字線產(chǎn)生的過(guò)程；隨后信號(hào)傳輸?shù)轿痪€模擬單元(203)來(lái)模擬數(shù)據(jù)在位線上傳輸?shù)倪^(guò)程，最后作為FB反饋信號(hào)傳輸?shù)矫}沖發(fā)生模塊(201)以產(chǎn)生控制輸出數(shù)據(jù)；當(dāng)FB信號(hào)的上升沿到來(lái)時(shí)，GTP的信號(hào)產(chǎn)生下降沿，傳遞給輸出數(shù)據(jù)路徑模塊(208)，表示可以開(kāi)始采集數(shù)據(jù)，保證數(shù)據(jù)的正確采入。
5.根據(jù)權(quán)利要求4所述的FPGA內(nèi)嵌獨(dú)立雙端口BRAM IP硬核，其特征在于，還進(jìn)行功耗優(yōu)化，包括靜態(tài)功耗優(yōu)化和動(dòng)態(tài)功耗優(yōu)化；靜態(tài)功耗優(yōu)化主要是減少靜態(tài)下的漏電流；動(dòng)態(tài)功耗優(yōu)化，主要是通過(guò)優(yōu)化驅(qū)動(dòng)能力從而緩解互拉問(wèn)題，即通過(guò)降低SRAM內(nèi)部節(jié)點(diǎn)輸出的驅(qū)動(dòng)能力和位線上拉控制電路的驅(qū)動(dòng)能力來(lái)減弱互拉情況，從而大幅度降低動(dòng)態(tài)功耗。
6.根據(jù)權(quán)利要求5所述的FPGA內(nèi)嵌獨(dú)立雙端口BRAM IP硬核，其特征在于，所述動(dòng)態(tài)功耗優(yōu)化的方式為: (1)采用當(dāng)前工藝下允許的最小尺寸MOS管設(shè)計(jì)NMOS傳輸門，使得從SRAM內(nèi)部節(jié)點(diǎn)讀出的數(shù)據(jù)通過(guò)傳輸門后的驅(qū)動(dòng)能力減弱，從而降低互拉電流； (2)由于二級(jí)列譯碼模塊就是具有上拉位線電路模塊(302)的電路結(jié)構(gòu)；讀出操作時(shí)，數(shù)據(jù)從8管SRAM單元(402)讀出到位線上，此時(shí)WS信號(hào)保證電路模塊(409)關(guān)閉，位線上的數(shù)據(jù)能夠不受影響的傳入敏感放大器(404)以及后續(xù)模塊數(shù)據(jù)存儲(chǔ)器(405)并最終讀出；完成讀出操作后，WS信號(hào)保證電路模塊(409)打開(kāi)，位線由BL=~BL_被驅(qū)動(dòng)為BL=BL_=”1”，上述的驅(qū)動(dòng)能力的互拉就會(huì)形成并產(chǎn)生較大的動(dòng)態(tài)電流；通過(guò)加入降壓弱驅(qū)電路(301/403)使得上拉的驅(qū)動(dòng)能力減弱，即降低位線上被置為高電平時(shí)的實(shí)際電壓，從而減少該部分電路與SRAM存儲(chǔ)節(jié)點(diǎn)間的電壓競(jìng)爭(zhēng)而引起的功耗。
【文檔編號(hào)】G11C11/413GK103500584SQ201310459013
【公開(kāi)日】2014年1月8日 申請(qǐng)日期:2013年10月7日 優(yōu)先權(quán)日:2013年10月7日
【發(fā)明者】來(lái)金梅, 張昕睿, 王鍵 申請(qǐng)人:復(fù)旦大學(xué)