具有自動(dòng)總電離劑量（tid）暴露停止作用的集成電路的制作方法
【專利摘要】本發(fā)明公開一種用于停止用戶電路操作的電路和方法，其中一個(gè)或更多個(gè)寬溝道感測(cè)晶體管被偏置到接通狀態(tài)，用于暴露于總電離劑量，然后偏置到斷開狀態(tài)用于測(cè)量和比較泄露電流或閾值電壓參數(shù)和預(yù)定基準(zhǔn)，以及如果被感測(cè)的參數(shù)大于或等于基準(zhǔn)值，那么去活電路選擇性地禁止用戶電路的操作。
【專利說明】具有自動(dòng)總電離劑量(TID)暴露停止作用的集成電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路的領(lǐng)域，更具體地，涉及具有自動(dòng)總電離劑量(TID)照射/暴露停止的集成電路。
【背景技術(shù)】
[0002]繼續(xù)提高性能和縮放半導(dǎo)體裝置已經(jīng)一般導(dǎo)致超過宇宙應(yīng)用(例如其中經(jīng)歷更高輻射水平的衛(wèi)星)的最小需求的工作能力。然而，能夠在高輻射環(huán)境中工作的裝置可以受為衛(wèi)星運(yùn)轉(zhuǎn)建立的用法規(guī)章(例如武器國際交易規(guī)章(ITAR))的管制，盡管被設(shè)計(jì)用于其他用途。如果加固而抗輻照(抗輻照)的產(chǎn)品滿足ITAR規(guī)章中闡述的所有性能準(zhǔn)則，那么通常這些抗輻照加固產(chǎn)品被管制。一個(gè)ITAR準(zhǔn)則涉及總電離劑量(TID)，其特征在于作為每單位質(zhì)量的沉積電離輻照能量的量度的累積吸收劑量，例如每公斤或每拉德焦耳數(shù)。在某些國家可能商業(yè)化的抗輻照裝置可以包含獲取出口許可證或昂貴的產(chǎn)品測(cè)試和排序，從而驗(yàn)證對(duì)于衛(wèi)星運(yùn)轉(zhuǎn)的不適合性，并且這種成本會(huì)抑制出口這些產(chǎn)品的能力。因此，期望改進(jìn)的集成電路設(shè)計(jì)和方法，用于確保為非衛(wèi)星用途設(shè)計(jì)的普通產(chǎn)品不符合每個(gè)ITAR規(guī)章的出口限制。

【發(fā)明內(nèi)容】

[0003]現(xiàn)在通過簡(jiǎn)要地表明本公開內(nèi)容的性質(zhì)和實(shí)質(zhì)概述本公開內(nèi)容的不同方面，以符合37CFR (聯(lián)邦管理法規(guī))§ 1.73從而促進(jìn)對(duì)本公開內(nèi)容的基本理解，其中這個(gè)概述不是本公開內(nèi)容的擴(kuò)展概況，并且打算既不識(shí)別本公開內(nèi)容的某些元素，也不描述本公開內(nèi)容的范圍。相反，這個(gè)概述的主要目的是在后文中呈現(xiàn)更詳細(xì)說明之前通過簡(jiǎn)化的形式呈現(xiàn)本公開內(nèi)容的某些概念，理解的是，提出該概述不用于解釋或限制權(quán)利要求的保護(hù)范圍或意義。本公開內(nèi)容的不同概念提供集成電路(IC)和方法，通過該集成電路和方法，當(dāng)承受指定量的總電離劑量(TID)時(shí)使得不用于衛(wèi)星用途的半導(dǎo)體裝置不起作用/無功能，因此確保其符合對(duì)應(yīng)的規(guī)章，例如ITAR`。
[0004]公開的集成電路的實(shí)施例包括具有一個(gè)或更多個(gè)感測(cè)晶體管的感測(cè)電路和控制器，控制器將(多于一個(gè))感測(cè)晶體管從感測(cè)電路斷開，并且在第一(暴露)模式中對(duì)其施加偏置(例如，“接通”)，并且在第二模式對(duì)(多于一個(gè))感測(cè)晶體管施加偏壓而斷開，用于比較器電路進(jìn)行測(cè)量。去活電路接收比較器的輸出，并且響應(yīng)表明集成電路經(jīng)歷的總電離劑量(TID)滿足或超過閾值的比較器信號(hào)選擇性地禁用IC的用戶電路。
[0005]在某些實(shí)施例中，控制器在第一模式和第二模式之間周期性地交替，例如在調(diào)整到對(duì)應(yīng)可檢測(cè)的感測(cè)晶體管參數(shù)作為接收劑量的函數(shù)移位的速度的頻率。公開的集成電路的某些實(shí)施例的優(yōu)勢(shì)是能夠促進(jìn)在暴露模式期間暴露于總電離劑量，其中(多于一個(gè))感測(cè)晶體管被偏置到接通狀態(tài)，然后促進(jìn)感測(cè)晶體管泄露電流、閾值電壓(Vt)等在第二模式的測(cè)量。例如，在某些實(shí)施例中，NMOS感測(cè)晶體管在第一模式期間導(dǎo)通，其中控制器將正電源電壓施加于晶體管柵極，同時(shí)使晶體管源極和漏極接地，然后通過將正電源電壓施加于漏極同時(shí)將柵極接地以及連接源極和比較器電路的輸入而促進(jìn)在第二模式的后續(xù)測(cè)量。
[0006]在某些實(shí)施例中的感測(cè)電路包括沿著(多于一個(gè))感測(cè)晶體管的源極或漏極的隔離結(jié)構(gòu)，并且控制器沿著隔離結(jié)構(gòu)的另一邊對(duì)阱施加偏置，用于感測(cè)阱和感測(cè)晶體管之間的泄露電流，以進(jìn)行TID檢測(cè)。而且，在某些實(shí)施例中，電極在所有或一部分感測(cè)隔離結(jié)構(gòu)的上方形成，并且在暴露模式期間控制器對(duì)電極施加偏置以增加來自TID源的電荷采集，和/或在測(cè)量模式期間對(duì)電極施加偏置以提高泄露電流的電平。
[0007]在某些實(shí)施例中，提供兩個(gè)或更多個(gè)感測(cè)晶體管，用于接收總電離劑量和用于比較器電路測(cè)量一個(gè)或更多個(gè)操作參數(shù)。而且，在某些實(shí)施例中，比較器基準(zhǔn)電路可以設(shè)計(jì)為對(duì)于TID是健壯/穩(wěn)定的和/或可以在第一(暴露)模式期間優(yōu)選地?cái)嚯姟＠?，第?PMOS晶體管和第二 PMOS晶體管可以用于比較器基準(zhǔn)，其中第一 PMOS晶體管的源極或漏極通過傳輸柵極耦合比較器電路，從而使用PMOS晶體管的被感測(cè)參數(shù)作為基準(zhǔn)信號(hào)。PMOS晶體管由隔離結(jié)構(gòu)分離，例如淺溝槽隔離(STI)結(jié)構(gòu)、場(chǎng)氧化層、LOCOS結(jié)構(gòu)等等，并且控制器將偏置/偏壓施加于第二 PMOS晶體管的源極或漏極，以允許比較器電路感測(cè)從第一 PMOS晶體管到第二 PMOS晶體管的泄露電流。其他實(shí)施例是可能的，其中在構(gòu)造基準(zhǔn)電路過程中使用環(huán)形布局，從而降低對(duì)TID暴露的靈敏性，而縱向布局被用于晶體管和感測(cè)電路的其他TID感測(cè)部件，并且在暴露模式期間優(yōu)選地給基準(zhǔn)電路斷電。
[0008]實(shí)施例可以包括可調(diào)節(jié)基準(zhǔn)、熔絲、反熔絲和/或由控制器操作而在測(cè)量期間將并非所有感測(cè)晶體管有選擇地連接到比較器的多個(gè)傳輸柵極，因而可以針對(duì)具體產(chǎn)品和/或具體TID閾值調(diào)整檢測(cè)靈敏度。本公開內(nèi)容的另外方面提供用于操作集成電路的方法，該方法包括在暴露時(shí)間周期期間將一個(gè)或更多個(gè)感測(cè)晶體管偏置到接通狀態(tài)、在測(cè)量時(shí)間周期期間將(多于一個(gè))感測(cè)晶體管偏置到斷開狀態(tài)、在測(cè)量時(shí)間周期期間感測(cè)晶體管的參數(shù)和如果感測(cè)的參數(shù)大于或等于預(yù)定基準(zhǔn)則選擇性地禁止用戶電路的操作。
【專利附圖】

【附圖說明】
[0009]下面的說明和附圖詳細(xì)地闡述本公開內(nèi)容的某些說明性實(shí)施，其表明可以實(shí)現(xiàn)本公開內(nèi)容的各種原理的一些示例性方式。然而，示出的實(shí)例不詳盡地說明本公開內(nèi)容的許多可能實(shí)施例。當(dāng)結(jié)合附圖考慮時(shí)，在下面的詳細(xì)說明中闡述本公開內(nèi)容的其他目標(biāo)、優(yōu)勢(shì)和新穎特征，在附圖中:
[0010]圖1是根據(jù)本公開內(nèi)容的一個(gè)或更多方面的集成電路的簡(jiǎn)化俯視圖，該集成電路具有包括一個(gè)或更多個(gè)感測(cè)晶體管的TID暴露感測(cè)電路和提供信號(hào)給去活電路用于選擇性地關(guān)閉用戶電路的雙模式測(cè)量電路；
[0011]圖2是圖1的集成電路的簡(jiǎn)化的部分俯視圖，其示出TID暴露感測(cè)電路中的示例性的寬溝道晶體管和用戶電路中的窄溝道晶體管；
[0012]圖3是示出圖1的包括耦合測(cè)量電路的多個(gè)感測(cè)晶體管的集成電路的另一個(gè)實(shí)施例的簡(jiǎn)化的部分俯視圖；
[0013]圖4是示出包括單個(gè)TID感測(cè)晶體管與具有雙模式控制器和可調(diào)基準(zhǔn)的測(cè)量電路的示例性實(shí)施例的示意圖；
[0014]圖5是不出具有多個(gè)感測(cè)晶體管的感測(cè)電路的實(shí)施例的不意圖；
[0015]圖6是示出耦合在感測(cè)晶體管和測(cè)量電路之間的多個(gè)熔絲之間的另一個(gè)實(shí)施例的不意圖；
[0016]圖7是示出多個(gè)感測(cè)晶體管通過對(duì)應(yīng)的傳輸柵極耦合比較器電路的另一個(gè)實(shí)施例的不意圖；
[0017]圖8是示出根據(jù)本公開內(nèi)容的另外方面的用于選擇性地禁用集成電路的用戶電路操作的示例性方法的流程圖；
[0018]圖9是示出包括在阱和用于感測(cè)從阱到與TID暴露相關(guān)聯(lián)的感測(cè)晶體管的泄露電流的感測(cè)晶體管之間形成的隔離結(jié)構(gòu)的示例性感測(cè)電路的部分示意圖；
[0019]圖10是示出包括在感測(cè)隔離結(jié)構(gòu)上方形成用于在感測(cè)期間施加偏置的隔離結(jié)構(gòu)電極的進(jìn)一步實(shí)施例的部分示意圖；
[0020]圖11是示出控制器提供偏置給阱和隔離電極的感測(cè)電路和測(cè)量電路的示意圖；
[0021]圖12是示出具有沿著為相關(guān)聯(lián)的阱和隔離結(jié)構(gòu)電極施加的偏置的多個(gè)感測(cè)晶體管的感測(cè)電路的不意圖；
[0022]圖13是示出包括由感測(cè)隔離結(jié)構(gòu)與阱或P襯底分離的PMOS感測(cè)晶體管的另一個(gè)示例性感測(cè)電路的部分示意圖；和
[0023]圖14是示出示例性的雙PMOS比較器基準(zhǔn)電路的部分示意圖。
【具體實(shí)施方式】
[0024]在下文中結(jié)合附圖描述一個(gè)或更多個(gè)實(shí)施例或?qū)嵤?，在附圖中相似的參考數(shù)字用于指貫穿附圖的相似元件，以及其中各種特征件不一定按比例繪制。
[0025]圖1示出根據(jù)本公開內(nèi)容的某些方面的集成電路(IC)實(shí)施例100。IC100可以是任何形式的集成電路，由一個(gè)或更多個(gè)類型的用戶電路110組成，其中用戶電路110包括但不限于電源電路、數(shù)字電路、模擬電路、電子存儲(chǔ)器、數(shù)字信號(hào)處理(DSP)電路和/或可編程邏輯等等。圖1中的用戶電路110包括非易失性存儲(chǔ)器(例如，鐵電隨機(jī)存取存儲(chǔ)器或FRAM)、熔絲和/或反熔絲112和具有復(fù)位控制器114和可控關(guān)閉編程或邏輯118的處理器116。IC100進(jìn)一步包括具有一個(gè)或更多個(gè)感測(cè)晶體管130的總電離劑量(TID)暴露感測(cè)電路120和包括雙模式控制器148的測(cè)量電路140。感測(cè)電路120提供輸出信號(hào)121給去活電路150，去活電路150提供一個(gè)或更多個(gè)輸出信號(hào)151給用戶電路110，從而選擇性地禁用用戶電路110或停用用戶電路110。
[0026]圖2示出在TID暴露感測(cè)電路120中的示例性感測(cè)晶體管130，在當(dāng)前實(shí)施例中該感測(cè)晶體管是NM0S。其他實(shí)施例也是可以的，其中可以使用一個(gè)或更多個(gè)不同類型的感測(cè)晶體管130，包括但不限于PMOS晶體管、NPN或PNP雙極晶體管等等。圖2中的NMOS感測(cè)晶體管130包括至少部分地形成在由隔離區(qū)域138包圍的漏極區(qū)域134 (D)和源極區(qū)域136 (S)之間限定的溝道區(qū)域上方的柵極結(jié)構(gòu)132，其中隔離區(qū)域138可以利用任何合適的隔離結(jié)構(gòu)制造技術(shù)形成，例如LOCOS或淺溝槽隔離(STI)。感測(cè)晶體管130優(yōu)選地形成在半導(dǎo)體主體中，例如具有形成漏極134、源極136和溝道的合適摻雜阱和摻雜區(qū)域的硅材料或絕緣體上硅(SOI)結(jié)構(gòu)。所示的感測(cè)晶體管130的溝道具有溝道長(zhǎng)度LI和溝道寬度W1。柵極132、漏極134和源極136電連接測(cè)量電路140，該測(cè)量電路140提供輸出信號(hào)121給去活電路150。而且，如圖2中所示，用戶電路110包括一個(gè)或更多個(gè)用戶晶體管111 (所示MOS晶體管111作為實(shí)例)，其中用戶電路110包括具有最大溝道長(zhǎng)度L2和最大溝道寬度W2的晶體管，其中在某些實(shí)施例中感測(cè)晶體管130的寬度Wl大于用戶晶體管111的寬度 W2 (ffl>W2)o
[0027]在某些實(shí)施例中，感測(cè)晶體管130優(yōu)選地是寬溝道設(shè)計(jì)，具有的溝道寬度Wl明顯大于任何用戶晶體管111的溝道寬度。溝道寬度Wl優(yōu)選地足夠大，以提供充足的信號(hào)電平與測(cè)量電路140中的基準(zhǔn)相比較，從而確定IC100在感興趣的TID水平下的暴露。在某些實(shí)施例中，例如，溝道寬度Wl可以大于大約0.2 μ mo在某些實(shí)施例中,Wl可以是大約0.25 μ m或更大值，并且在另外的實(shí)施例中Wl可以是大約0.30 μ m或是更大的值，其中(多于一個(gè))感測(cè)晶體管130的溝道寬度Wl可以設(shè)置在或接近由適用的制造設(shè)計(jì)規(guī)則設(shè)置的最大寬度。在使用單個(gè)感測(cè)晶體管130的情況下，溝道寬度Wl和其他晶體管尺寸與設(shè)計(jì)參數(shù)可以設(shè)置使得提供充足的信號(hào)電平與測(cè)量電路140中的基準(zhǔn)相比較，以檢測(cè)在感興趣的給定TID值以上的轉(zhuǎn)變。關(guān)于這點(diǎn)，如下面關(guān)于圖9和圖10進(jìn)一步描述的，具有沿著感測(cè)晶體管源極或漏極形成的感測(cè)隔離結(jié)構(gòu)138的寬溝道感測(cè)晶體管130可以由在隔離結(jié)構(gòu)138中的電荷集聚呈現(xiàn)對(duì)TID的高靈敏度，因此構(gòu)成合適的感測(cè)電路130。例如，ITAR規(guī)章可以應(yīng)用于在500Krads (千拉德)水平以上可工作的裝置，并且檢測(cè)閾值可以設(shè)置在該點(diǎn)或以下某點(diǎn)，例如在大約200Krads和300Krads之間，從而確保當(dāng)已經(jīng)接收TID的閾值量時(shí)IC100將不能工作。而且，如以下進(jìn)一步所述，在某些實(shí)施例中，去活電路150可以根據(jù)關(guān)閉編程或邏輯118 (圖1)啟動(dòng)用戶電路110的受控關(guān)閉，從而提供一定數(shù)量的處理器周期，用于在給定應(yīng)用中安全地關(guān)閉IC100，同時(shí)檢測(cè)閾值設(shè)置在臨界水平(例如，低500Krads)以下，從而確保即使IC100在變成永久地不可工作之前經(jīng)歷受控關(guān)閉都不滿足ITAR規(guī)范。
[0028]如圖3中所示，某些實(shí)施例可以包括多個(gè)感測(cè)晶體管130，其可以通過任何合適的方式耦合在一起，例如如上所述的并聯(lián)方式。在其他實(shí)施例中，多個(gè)感測(cè)晶體管130可以通過任何串聯(lián)和/或并聯(lián)組合的方式連接在一起，并且感測(cè)晶體管130的組可以與感測(cè)晶體管130的其他組互連在一起，從而允許通過測(cè)量電路140測(cè)量感測(cè)晶體管的一個(gè)或更多個(gè)操作參數(shù)。在圖3的實(shí)例中，感測(cè)晶體管130互相并聯(lián)在一起，柵極132連接在一起，漏極134連接在一起，并且源極136連接在一起，它們都電耦合測(cè)量電路140。任何合適的導(dǎo)電結(jié)構(gòu)可以用于互連多個(gè)感測(cè)晶體管130的端子，例如在制造IC100時(shí)利用合適的接觸點(diǎn)和金屬層(未示出)。在一個(gè)可能的實(shí)施中，可以為所有感測(cè)晶體管130形成公共柵極結(jié)構(gòu)132或兩個(gè)或更多個(gè)感測(cè)晶體管130的組可以共享公共柵極結(jié)構(gòu)132。
[0029]參考圖4和圖5，圖4示出具有單個(gè)NMOS感測(cè)晶體管130的實(shí)施例，并且圖5示出的實(shí)施例中，整數(shù)N個(gè)感測(cè)晶體管聯(lián)耦合在一起，而感測(cè)晶體管130的陣列電連接控制器或控制電路148以及測(cè)量電路140的共享的傳輸柵極142。在這些實(shí)施例中，測(cè)量電路140還包括比較器電路144，在某些實(shí)施例中比較器電路144可以是具有合適的感測(cè)電阻器(未示出)的電流比較器或電壓比較器。比較器電路144包括被連接以接收來自可調(diào)節(jié)基準(zhǔn)電路146的基準(zhǔn)信號(hào)(例如，電流或電壓)145的第一輸入端子(非反相或“ + ”)和通過傳輸柵極142耦合感測(cè)晶體管130的源極136的第二輸入端子(反相或“一”)。而且，控制器148可以配置為提供控制或可調(diào)節(jié)信號(hào)或值147給可調(diào)節(jié)基準(zhǔn)電路146，并且可以從比較器電路144接收比較器輸出信號(hào)121，盡管不是本公開內(nèi)容的所有可能實(shí)施例的嚴(yán)格需求。
[0030]在某些實(shí)施例中基準(zhǔn)電路146可以是具有電阻的標(biāo)準(zhǔn)電壓或電流源電路，并且可以構(gòu)造基準(zhǔn)電路146和其他非感測(cè)電路(例如，比較器144、傳輸柵極142、控制器148、去活電路150等等)從而基本上不受總電離劑量(例如，抗輻照)的影響，以及在控制器148的第一(暴露)操作模式期間優(yōu)選地為基準(zhǔn)電路146和/或比較器144斷電。例如，晶體管和傳輸柵極142的其他部件、比較器144和基準(zhǔn)電路146可以設(shè)計(jì)為通過環(huán)形設(shè)計(jì)技術(shù)例如具有圓形柵極的同心配置的源極和漏極來抗輻照，因此柵極區(qū)域具有很少或沒有顯著隔離結(jié)構(gòu)邊緣。因此，結(jié)果得到的環(huán)形晶體管結(jié)構(gòu)基本上不受與縱向設(shè)計(jì)相關(guān)聯(lián)的和隔離結(jié)構(gòu)相關(guān)的TID靈敏度的影響。
[0031]控制器148可以是任何合適的控制電路，其可以是能夠在第一模式與第二模式提供控制信號(hào)和施加電源電壓的可編程邏輯和/或模擬電路。例如，在圖4和圖5的實(shí)施例中，控制器148可以有選擇地提供柵極控制信號(hào)143以導(dǎo)通傳輸柵極142 (導(dǎo)電)或斷開傳輸柵極(非導(dǎo)電)，并且控制器148還可以有選擇地耦合感測(cè)晶體管130的柵極132、漏極134和/或源極136到一個(gè)或更多個(gè)電源電壓，例如正電源電壓、負(fù)電源電壓、地電位和/或可調(diào)節(jié)電壓。在該實(shí)施例中控制器148提供雙模式操作，交替地將感測(cè)晶體管130偏置成接通狀態(tài)，同時(shí)在第一操作模式斷開傳輸柵極142 (非導(dǎo)電)。例如，在所示利用一個(gè)或更多個(gè)NMOS感測(cè)晶體管130的實(shí)施例中，控制器148耦合柵極132和正電源電壓，同時(shí)在第一模式中(例如，暴露模式)使漏極134和源極136接地，從而促進(jìn)感測(cè)晶體管130的總電離劑量暴露同時(shí)斷開傳輸柵極142。關(guān)于這點(diǎn)，在第一模式期間斷開傳輸柵極142有利地防止或抑制在傳輸柵極142本身上的TID的影響。此外，當(dāng)控制器148處于第一模式時(shí)，用戶電路110的正常操作繼續(xù)進(jìn)行。而且，在其他實(shí)施例中，可以在兩個(gè)輸入提供傳輸柵極給比較器144，優(yōu)選地具有相同或相似結(jié)構(gòu)(例如，針對(duì)與圖4和圖5的實(shí)施例類似的實(shí)施例的NMOS傳輸柵極)，傳輸柵極142的柵極控制優(yōu)選地以相似方式工作從而在控制器148的第一工作模式期間處于“斷開”狀態(tài)或條件，因此集成電路100的輻照暴露基本相同地影響這種傳輸柵極142，因而提供感測(cè)電路信號(hào)136給比較器144的傳輸柵極142中的移位有效地取消或由耦合基準(zhǔn)信號(hào)145到比較器144的傳輸柵極(未示出)中的任何移位抵消。
[0032]關(guān)于這點(diǎn)，(多于一個(gè))感測(cè)晶體管130的“導(dǎo)通”狀態(tài)促進(jìn)入射離子的吸收或集聚，特別是沿著STI隔離區(qū)域138的邊緣和/或在感測(cè)晶體管130的柵極介電層中，由此感測(cè)電路130呈現(xiàn)更敏感或更易受TID影響，因此總的來說能夠更好地起到檢測(cè)集成電路100經(jīng)歷的總電離劑量的功能。關(guān)于在柵極介電層中的離子集聚，正柵極偏置將引起采集柵極氧化物層中生成的電子同時(shí)迫使空穴接近S1-SiO2界面，因而偏移感測(cè)晶體管130的閾值電壓。關(guān)于這點(diǎn)，NMOS柵極中的正電荷將通過吸引額外的電子到溝道中降低閾值電壓，因而使得隨著TID暴露增加NMOS泄露。在暴露期間對(duì)柵極施加正偏置可以增強(qiáng)檢測(cè)機(jī)制。單獨(dú)地或組合地，可以提供對(duì)TID暴露敏感的隔離結(jié)構(gòu)。例如，STI或鄰近感測(cè)晶體管130的其他隔離結(jié)構(gòu)可以用于檢測(cè)TID暴露，其中有利地使用一個(gè)或更多個(gè)寬溝道感測(cè)晶體管(大Wl) 130還促進(jìn)提供充足的信號(hào)輸出給比較器電路144，特別用于泄露電流或Vt測(cè)量，從而允許以千拉德(Krads)或其他合適的單位可靠地檢測(cè)和TID水平相關(guān)的被感測(cè)參數(shù)的轉(zhuǎn)變。
[0033]因此，感測(cè)電路130，特別地大多數(shù)容易受通過TID暴露的泄露路徑增強(qiáng)影響的晶體管零件(NM0S柵極介電層、沿著感測(cè)晶體管源極或漏極的隔離結(jié)構(gòu)等等)在暴露模式期間優(yōu)選地被偏置，從而增加其中的電荷集聚。而且，在某些實(shí)施例中，剩余TID暴露感測(cè)電路120，包括基準(zhǔn)電路146，盡可能地在暴露期間優(yōu)選地?cái)嚅_，從而減輕與TID電荷集聚相關(guān)聯(lián)的電路移位?？梢詥为?dú)地使用該概念和/或組合基準(zhǔn)電路(例如，比較器基準(zhǔn)電路146)使用該概念，基準(zhǔn)電路在暴露模式期間被斷電(以最小化TID電荷集聚)和/或構(gòu)造為使任何TID暴露的影響是不同的極性，例如使用以下參考圖14所示和描述的PMOS基準(zhǔn)晶體管。在某些實(shí)施例中，具有電阻器的標(biāo)準(zhǔn)電壓或電流源可以用于構(gòu)造比較器基準(zhǔn)電路146，并且這些部件可以設(shè)計(jì)為抗輻照或“抗輻射”和/或可以在暴露模式期間被斷電和/或可以被設(shè)計(jì)和操作以至于TID暴露產(chǎn)生很少偏移或不產(chǎn)生偏移。然而，在某些實(shí)施例中，基準(zhǔn)電路146的晶體管可以優(yōu)選地利用環(huán)形布局制造，為的是對(duì)于TID暴露穩(wěn)定。
[0034]在第二(測(cè)量)模式，控制器148對(duì)(多于一個(gè))感測(cè)晶體管130施加偏置，用于測(cè)量一個(gè)或更多個(gè)操作參數(shù)。在所示的實(shí)施例中，在第二模式(多于一個(gè))感測(cè)晶體管被偏置到斷開狀態(tài)，用于測(cè)量泄露電流。此外，控制器148導(dǎo)通傳輸柵極142 (導(dǎo)電的)，以在第二模式將感測(cè)晶體管源端136和比較器電路144的反相輸入耦合。此外，如果在基準(zhǔn)電路146和比較器電路144的其他輸入之間提供傳輸柵極(未示出)，那么控制器148在第二模式期間導(dǎo)通這種額外的傳輸柵極。在NMOS感測(cè)晶體管130的情況中，控制器148將感測(cè)晶體管漏極134和正電源電壓耦合，同時(shí)使柵極132接地，以促進(jìn)感測(cè)(多于一個(gè))感測(cè)晶體管130的斷開狀態(tài)泄露電流。在某些實(shí)施例中，控制器148可以執(zhí)行柵極132、漏極134和/或源極136的其他偏置操作，用于測(cè)量其他操作參數(shù)，例如通過將正電壓施加于漏極134和選擇性地應(yīng)用不同的柵極電壓132測(cè)量漏極-源極電流Ids作為柵極電壓Vds的函數(shù)表征感測(cè)晶體管130的閾值電壓。針對(duì)M0S、雙極或其他形式的感測(cè)晶體管130，為了測(cè)量作為TID的函數(shù)改變的其他感測(cè)晶體管操作參數(shù)，可以進(jìn)行其他偏置操作。
[0035]通過該雙模式操作，控制器148有利地提供第一模式或狀態(tài)，其中通過在接通狀態(tài)對(duì)(多于一個(gè))感測(cè)晶體管130施加偏置，然后在第二模式或狀態(tài)提供不同的偏置用于測(cè)量感測(cè)晶體管130的一個(gè)或更多個(gè)操作特征從而確定TID暴露的程度，優(yōu)化TID暴露對(duì)(多于一個(gè))感測(cè)晶體管130的影響。而且，在某些實(shí)施例中，控制器148工作，以在第一模式和第二模式之間周期性地交替。例如，第一模式可以是默認(rèn)工作模式(在該模式期間用戶電路110的正常工作繼續(xù))，而控制器148周期性地進(jìn)入第二模式以執(zhí)行TID暴露測(cè)量，其中實(shí)際采樣頻率相當(dāng)?shù)?，因而最小化與測(cè)量操作相關(guān)聯(lián)的處理開銷，而通常執(zhí)行足夠的測(cè)量，為的是確保針對(duì)IC100的用戶電路110的選擇性去活，可以檢測(cè)到感測(cè)的操作參數(shù)的變化。
[0036]如圖4和圖5中進(jìn)一步所示，比較器電路144基于來自感測(cè)晶體管源極136的信號(hào)和來自可調(diào)節(jié)基準(zhǔn)電路146的信號(hào)145的比較提供輸出信號(hào)121給去活電路150。在某些實(shí)施例中，比較器電路144直接比較通過傳輸柵極142測(cè)量的感測(cè)晶體管泄露電流和來自基準(zhǔn)電路146的基準(zhǔn)電流信號(hào)145 (在某些實(shí)施例中直接或通過反相傳輸柵極(未示出))。在其他實(shí)施例中，比較器電路144可以是電壓比較器或具有合適電阻的等效電路，用于在反相輸入提供表示感測(cè)晶體管泄露電流的電壓，而基準(zhǔn)電路146提供用于比較的電壓基準(zhǔn)信號(hào)145到比較器輸入，無論是直接或是通過的基準(zhǔn)信號(hào)路徑中的反相傳輸柵極(未示出)。而且，比較器電路144可以提供雙電平輸出信號(hào)121，其中一個(gè)電平表示晶體管130的被感測(cè)參數(shù)大于或等于基準(zhǔn)電路146的輸出，或提供合適的輸出電路，以響應(yīng)被感測(cè)參數(shù)滿足或超過基準(zhǔn)146而生成脈沖輸出或其他合適的輸出信號(hào)121。
[0037]在其他實(shí)施例中，控制器可以對(duì)感測(cè)晶體管130施加偏置，用于測(cè)量閾值電壓或暴露的(多于一個(gè))感測(cè)晶體管130的其他1-V特征曲線，而控制器148提供控制信號(hào)147來選擇性地調(diào)節(jié)基準(zhǔn)電路146，從而提供結(jié)合施加于感測(cè)晶體管130的柵極電壓信號(hào)132的選擇性調(diào)節(jié)的比較曲線，其中比較器電路144的輸出選擇性地表明測(cè)量晶體管電流分布(profile)是否超過閾值分布，因而表明高于感興趣量的TID暴露。
[0038]再次參考圖1，響應(yīng)從比較器電路144接收表明(多于一個(gè))感測(cè)晶體管130的被感測(cè)參數(shù)大于或等于基準(zhǔn)146的輸出信號(hào)121，去活電路150選擇性地禁止用戶電路110的操作。在某些實(shí)施例中，用戶電路110的禁用或去活是通過去活電路150選擇性地熔斷熔絲或反熔絲(或兩者)和/或設(shè)置用戶電路110中的非易失性存儲(chǔ)器112的一個(gè)或更多個(gè)位完成的，此后引起用戶電路110無法工作，即使輸入功率被循環(huán)到集成電路110。例如，如圖1中所看到發(fā)，集成電路110可以包括具有相關(guān)聯(lián)的復(fù)位控制器電路114的一個(gè)或更多個(gè)處理器元件116，取決于讀取非易失性存儲(chǔ)器的預(yù)定邏輯狀態(tài)或包括熔絲和/或反熔絲的電路的位或電壓，處理器元件可以執(zhí)行復(fù)位和啟動(dòng)操作。在這個(gè)實(shí)例中，通過去活信號(hào)151響應(yīng)接收表明(多于一個(gè))感測(cè)晶體管130的被感測(cè)參數(shù)滿足或超過由基準(zhǔn)電路146提供的輸出信號(hào)145的比較器輸出信號(hào)121，去活電路150選擇性地改變非易失性存儲(chǔ)器位的狀態(tài)或熔斷電路112中的熔絲和/或反熔絲。用這種方式，此后用戶電路110將被禁用或停止工作，即使功率不中斷并且此后重新應(yīng)用功率。
[0039]在其他可能的實(shí)施例中，去活電路150為處理器116提供中斷，引起處理器執(zhí)行受控的關(guān)閉程序或例程118，例如允許少量處理器周期(例如，1000)，其中響應(yīng)從比較器電路144接收信號(hào)121可以安全地去活/停用用戶電路110。在這種情況下，受控的關(guān)閉例序118可以包括改變非易失性存儲(chǔ)器中的位或熔斷熔絲和/或反熔絲112，因此停用用戶電路110。在其他可能的實(shí)施中，來自去活電路150的信號(hào)151可以改變非易失性存儲(chǔ)器位和/或熔斷必要的熔絲和/或反熔絲，因此此后除了提供引起用戶電路110啟動(dòng)受控制的關(guān)閉程序或例程118的中斷之外，禁用用戶電路110。在其他可能的實(shí)施中，去活電路150提供信號(hào)151來啟動(dòng)用戶電路110的一個(gè)或更多個(gè)設(shè)計(jì)塊的禁用，其中集成電路100可以繼續(xù)運(yùn)行，例如，提供無用的輸出。在某些實(shí)例中，可以禁用存儲(chǔ)器。在某些實(shí)施例中，提供去活信號(hào)151可以引起禁用任何期望的功能，并且可以用于斷開集成電路100的輸出引腳。
[0040]因此，去活電路150不是被偶然觸發(fā)，并且優(yōu)選地構(gòu)造為用戶不能禁用該電路。在某些實(shí)施例中，例如利用一個(gè)或更多個(gè)外部熔絲(電氣的或激光)在制造設(shè)置中可以禁用去活電路150，外部熔絲在出售給定集成電路100用于超過ITAR限制的應(yīng)用(高可靠性應(yīng)用)的情況中允許制造者禁用電路150，而對(duì)于供不打算在ITAR環(huán)境中使用的用戶使用的其他零件來說，去活電路150將保持啟用(禁用未熔斷的熔絲，終端用戶不能夠禁用電路150)。
[0041]在其他可能的實(shí)施中，公開的概念可以用在具有復(fù)制的用戶電路110的集成電路中，其中在任意給定時(shí)間一個(gè)用戶電路接通電源而另一個(gè)用戶電路斷開電源。由于TID損傷在無電電路中出現(xiàn)得慢得多，所以本文中描述的TID暴露感測(cè)電路120可以用于發(fā)信號(hào)給去活電路150，從而選擇性地?cái)嚅_第一用戶電路(可能由于先前被通電已經(jīng)遭受閾值量的TID暴露)，并且作為代替接通第二用戶電路(其可能還未遭受閾值量的和TID相關(guān)的損害)。在這種實(shí)施中，檢測(cè)電路150可以在轉(zhuǎn)換操作到第二用戶電路110之前在用戶電路110之間選擇性地傳輸數(shù)據(jù)、操作狀態(tài)等等。而且，在這種實(shí)施例中，第二 TID感測(cè)電路120可以用于隨著第二用戶電路110的激活開始TID監(jiān)測(cè)。用這種方式，通過提供冗余用戶電路110和選擇性地一次只使用一個(gè)用戶電路同時(shí)具有TID暴露監(jiān)測(cè)來確定轉(zhuǎn)變點(diǎn)，可以延長(zhǎng)集成電路100的有效壽命。
[0042]參考圖4到圖7，可以使用任何合適的基準(zhǔn)電路146，其提供基準(zhǔn)信號(hào)145用于與一個(gè)或更多個(gè)感測(cè)晶體管130的被感測(cè)參數(shù)相比較，為的是檢測(cè)感興趣的TID暴露量。在去活電路150響應(yīng)來自比較器144的信號(hào)121啟動(dòng)受控制的關(guān)閉操作的某些實(shí)施例中，可以設(shè)置基準(zhǔn)信號(hào)145，因此在感測(cè)晶體管130達(dá)到TID暴露的臨界水平之前發(fā)生用戶電路去活/停用。例如，500Krads的ITAR閾值水平可以按比例分配給較低的TID水平，例如200Krads到300Krads，在用戶電路110停止工作之前提供允許一定數(shù)量的處理器周期的受控關(guān)閉操作118，同時(shí)設(shè)置允許的關(guān)閉處理器周期的數(shù)量，因此確保集成電路100在受控制的關(guān)閉例程完成時(shí)低于500Krads的臨界水平。關(guān)于這點(diǎn)，如圖5中所示可以調(diào)芐基準(zhǔn)電路146，而控制器148提供調(diào)節(jié)輸入信號(hào)147來設(shè)置提供給比較器144的非反相輸入的比較信號(hào)145的電平。如上所述，還可以使用基準(zhǔn)電路146的可調(diào)節(jié)性，為的是實(shí)現(xiàn)(多于一個(gè))感測(cè)晶體管130的1-V特征。
[0043]圖6示出另一個(gè)可能的實(shí)施例，其中固定的基準(zhǔn)電路146提供固定基準(zhǔn)信號(hào)145(無論是電壓信號(hào)還是電流信號(hào))給比較器144。這種固定的基準(zhǔn)電路146可以結(jié)合單個(gè)感測(cè)晶體管使用或用于利用多個(gè)感測(cè)晶體管130的實(shí)施中(例如，如圖6中所示)。實(shí)際上，基準(zhǔn)電路146可以基于在暴露至感興趣的TID水平之后(多于一個(gè))感測(cè)晶體管130的一個(gè)或更多個(gè)被感測(cè)參數(shù)的經(jīng)驗(yàn)性測(cè)量來設(shè)計(jì)。例如，可以構(gòu)造包括(多于一個(gè))感測(cè)晶體管130的試驗(yàn)樣本，并且可以利用一定量的總電離劑量輻射試驗(yàn)樣本，例如在一個(gè)實(shí)例中是200Krads。然后在試驗(yàn)樣本中測(cè)量一個(gè)或更多個(gè)工作參數(shù)，例如泄露電流Iy并且設(shè)計(jì)基準(zhǔn)電路146用于集成電路100的生產(chǎn)，其提供為與暴露的試驗(yàn)樣本測(cè)量的比較器信號(hào)相稱的比較器信號(hào)
145。
[0044]而且，在圖6的實(shí)施例中，多個(gè)感測(cè)晶體管130中一個(gè)或更多的源極端子136串聯(lián)熔絲，其中在這個(gè)實(shí)例中三個(gè)示例性的感測(cè)晶體管13(^13(^和1303的源極端子分別通過熔絲F1、F2和F3連接傳輸柵極142。在這些實(shí)施例中可以使用固定基準(zhǔn)電路146，其中在生產(chǎn)期間基于一個(gè)或更多個(gè)試驗(yàn)樣本的相關(guān)測(cè)試熔斷熔絲Fl到F3中的一個(gè)或更多個(gè)，因此當(dāng)連接的(多于一個(gè))感測(cè)晶體管130被暴露至感興趣的TID量時(shí)，感興趣的閾值測(cè)量參數(shù)(例如，泄露電流)與提供給比較器144的基準(zhǔn)信號(hào)145充分相關(guān)。通過選擇性地熔斷熔絲Fl到F3中的一個(gè)或更多個(gè)和/或反熔絲，可以單獨(dú)地或結(jié)合如上所述的基準(zhǔn)電路146的設(shè)計(jì)調(diào)節(jié)使用連接的感測(cè)晶體管130的數(shù)量的選擇性調(diào)節(jié)。
[0045]在某些實(shí)施中，在集成電路100內(nèi)可以構(gòu)造兩個(gè)相同的感測(cè)電路130，第一電路130用作在第一(暴露)模式期間由控制器148施加功率的感測(cè)電路。另一個(gè)電路在第一模式期間斷電，因而防止或抑制電荷集聚，然后再第二模式期間被提供電力，以充當(dāng)基準(zhǔn)電路
146。而且，如下面結(jié)合圖14進(jìn)一步討論的，另一個(gè)可能的基準(zhǔn)電路146可以利用有源地施加偏置的PMOS晶體管構(gòu)造，其中暴露于 TID將降低基準(zhǔn)電路中的泄露電流，因而提供總體上更高的TID靈敏度。
[0046]圖7不出其中提供多個(gè)傳輸柵極142的另一個(gè)可能的實(shí)施例,其中各個(gè)傳輸柵極142耦合在比較器電路144的反相輸入端子和多個(gè)感測(cè)晶體管130的對(duì)應(yīng)一個(gè)晶體管的源極136之間。在這種情況中，控制器148提供單獨(dú)的控制信號(hào)136i到136N，用于在第一模式期間使晶體管130的源極端子接地。控制器148在第二模式工作導(dǎo)通至少一個(gè)傳輸柵極142，以連接相對(duì)應(yīng)的(多于一個(gè))感測(cè)晶體管130和比較器144，以用于測(cè)量感興趣的被感測(cè)參數(shù)。在這個(gè)情況中，控制器148關(guān)于在第二模式期間激活多少傳輸柵極142(單獨(dú)地或結(jié)合基準(zhǔn)電路146的設(shè)計(jì)調(diào)節(jié))的程序設(shè)計(jì)可以基于受控制的暴露和隨后的試驗(yàn)樣本的測(cè)量，因此通過測(cè)量電路進(jìn)行比較產(chǎn)生輸出信號(hào)121，其提供何時(shí)(多于一個(gè))集成電路100的暴露已經(jīng)達(dá)到或超過感興趣的TID水平的指示。
[0047]圖8示出用于集成電路100的操作的示例性過程或方法200，該過程或方法可以在所不和以上所述的控制器148和去活電路150中實(shí)施。在202,在第一或正常模式對(duì)一個(gè)或更多個(gè)感測(cè)電路(例如，圖1到圖7的實(shí)施例中的晶體管130)施加偏置，從而促進(jìn)總電離劑量(TID)暴露。在以上所述的MOS感測(cè)晶體管實(shí)例中，例如，(多于一個(gè))感測(cè)晶體管130可以被偏置到接通狀態(tài)，從而促進(jìn)在暴露時(shí)間周期期間的總電離劑量暴露，同時(shí)允許用戶電路100繼續(xù)運(yùn)行。在204關(guān)于是否已經(jīng)到達(dá)用于周期取樣的時(shí)間做出判斷。如果未到達(dá)(在204是否)，那么過程200繼續(xù)在202對(duì)用于暴露的感測(cè)晶體管施加偏置。一旦已經(jīng)到達(dá)下一個(gè)周期取樣的時(shí)間(在204是肯定的)，那么在206第二或測(cè)量模式開始，其中對(duì)(多于一個(gè))感測(cè)晶體管施加偏置，以測(cè)量泄露電流。在208激活測(cè)量電路(例如，以上的測(cè)量電路140)，和在210關(guān)于泄露電流是否超過或滿足預(yù)定閾值做出判斷。如果泄露電流未超過或未滿足預(yù)定閾值(在210是否)，那么過程進(jìn)行到212，其中停用測(cè)量電路140并且過程在202再次對(duì)(多于一個(gè))感測(cè)晶體管施加偏置用于TID暴露。如果測(cè)量的泄露電流滿足或超過閾值(在210是肯定的)，那么在214使集成電路去活/停用。在某些實(shí)施例中在214集成電路的去活包括熔斷熔絲、反熔絲和/或?yàn)榇鎯?chǔ)器設(shè)置該狀態(tài)或其組合，因此集成電路100此后不再工作，并且可以包括啟動(dòng)受控關(guān)閉程序或例程118，以允許在無后續(xù)操作可能性的情況下安全地關(guān)閉集成電路100的有限數(shù)量的處理周期和/或有限時(shí)間量。
[0048]參考圖9到圖12，圖9和圖10示出進(jìn)一步的實(shí)施例，其中感測(cè)電路包括優(yōu)化用于捕獲受總電離劑量影響的隔離泄露的結(jié)構(gòu)。如圖9中所看到的，形成NMOS感測(cè)晶體管130，其漏極在STI隔離結(jié)構(gòu)138旁邊。隔離結(jié)構(gòu)138形成在N阱133和感測(cè)晶體管130之間，并且結(jié)果得到的感測(cè)電路允許感測(cè)從阱133到感測(cè)晶體管130的泄露電流。這種實(shí)施例可以單獨(dú)地或結(jié)合以上所述的實(shí)例使用，其中感測(cè)晶體管源極-漏極泄露被感測(cè)，從而檢測(cè)總電離劑量水平。關(guān)于這點(diǎn)，發(fā)明人員已經(jīng)意識(shí)到，另一個(gè)TID暴露檢測(cè)模式是源自寄生溝道的形成的隔離泄露，寄生溝道連接晶體管源極或漏極和阱，以表明通過TID在隔離結(jié)構(gòu)中集聚的電荷量。在一個(gè)實(shí)例中，NMOS晶體管源極或漏極形成在鄰近淺溝槽隔離(STI)、LOCOS或場(chǎng)氧化層隔離結(jié)構(gòu)的P阱或P襯底中，其中N阱沿著隔離結(jié)構(gòu)的相對(duì)面。隔離結(jié)構(gòu)暴露于離子輻射可以導(dǎo)致正電荷集聚在與隔離結(jié)構(gòu)相關(guān)聯(lián)的S1-SiO2界面，因而消耗或使表面反轉(zhuǎn)和產(chǎn)生用于泄露電流流動(dòng)的通路139 (圖9)。而且，結(jié)合一個(gè)或更多個(gè)這種相關(guān)聯(lián)的隔離結(jié)構(gòu)138使用寬溝道感測(cè)晶體管130 (如以上圖2和圖3中所看到的)可以提高得到的感測(cè)電路對(duì)TID暴露的靈敏度。
[0049]因?yàn)檫@種隔離泄露電流與總電離劑量的量相關(guān)，所以感測(cè)電路130可以包括沿著(多于一個(gè))感測(cè)晶體管130的源極或漏極的這種(多于一個(gè))隔離結(jié)構(gòu)138，而控制器148配置為對(duì)使阱133偏置，例如通過在第二模式將電壓施加于一個(gè)或更多個(gè)抽頭/分接頭137，結(jié)合連接(多于一個(gè))感測(cè)晶體管130和比較器電路144，從而感測(cè)隔離泄露電流電平，用于與閾值146比較。在某些實(shí)施例中，通過利用以上所述的大寬度結(jié)構(gòu)可以最大化該隔離泄露電流，以及可以最小化晶體管長(zhǎng)度L或長(zhǎng)溝道感測(cè)晶體管裝置130可以用于減少由源極-漏極泄露引起的偽造結(jié)果。然而，在某些實(shí)施例中，優(yōu)選地最小化隔離結(jié)構(gòu)寬度(例如，在附圖中的左邊到右邊)，因此在感測(cè)晶體管130的最近N+漏極和N阱133之間的橫向距離被最小化，以便于最大化對(duì)于給定量的總電離劑量的泄露。在PMOS實(shí)施中可以使用相同或相似的設(shè)計(jì)考慮因素。
[0050]在一個(gè)可能的實(shí)施中，控制器148在第一模式(暴露模式)通過到柵極、漏極和源極的信號(hào)132、134和136對(duì)圖9中的感測(cè)晶體管130施加偏置使其導(dǎo)通。在第二模式中，控制器148提供正偏置給N阱133中的N抽頭137，而將正電壓施加于感測(cè)晶體管130的柵極132(用于導(dǎo)通晶體管130)，而感測(cè)晶體管130的源極通過傳輸柵極142連接比較器144的反相輸入(導(dǎo)通傳輸柵極142，用于感測(cè))。用這種方式，比較器電路144比較從N阱133到感測(cè)晶體管130的漏極流動(dòng)的任何泄露電流和基準(zhǔn)146，用于檢測(cè)總電離劑量。
[0051]在另一個(gè)可能的實(shí)施中，控制器148在第一模式導(dǎo)通感測(cè)晶體管130 (正電壓施加于柵極132，源極和漏極接地)，然后在第二模式斷開晶體管130 (柵極132接地)，和將正電壓通過控制線135施加于抽頭137，并且接通傳輸柵極142。在這種情況中，比較器144的反相輸入端子接收表示泄露電流的信號(hào)，由于在隔離結(jié)構(gòu)138中的電荷集聚和由晶體管130的柵極介電層中的電荷集聚引起的任何源極-漏極泄露導(dǎo)致泄露電流沿著通路139流動(dòng)。在替代的實(shí)施中，在第一模式期間斷開感測(cè)晶體管130，因此在第二模式中感測(cè)的泄露電流完全或大部分由隔尚結(jié)構(gòu)138中的電荷集聚引起。
[0052]圖10示出另一個(gè)實(shí)施例，其中電極141在感測(cè)隔離結(jié)構(gòu)138的上方形成，允許控制器148在第二模式中在感測(cè)期間通過控制線149施加偏置。取決于任何集成電路設(shè)計(jì)規(guī)則，電極層141可以由所有或一部分隔離結(jié)構(gòu)138上方的插入絕緣體上的多晶硅(例如，在晶體管柵極形成期間)和/或金屬結(jié)構(gòu)構(gòu)成。在某些實(shí)施中，更長(zhǎng)的P+和/或N+區(qū)域可以促進(jìn)遠(yuǎn)離隔離結(jié)構(gòu)138移動(dòng)接觸點(diǎn)。在第二模式進(jìn)行感測(cè)期間，通過控制器148將電壓施加于電極141可以改進(jìn)或增強(qiáng)隔離泄露通路139。控制器148施加偏置促進(jìn)檢測(cè)沿著通路139的TID感應(yīng)的泄露，對(duì)于感測(cè)來說該泄露電流可能太小，其中額外的電壓通過控制線149施加于電極141提高在第二模式期間的泄露，用于比較器電路144進(jìn)行比較。此外，在某些實(shí)施例中，控制器148可以在第一模式對(duì)隔離電極141施加偏置，為的是促進(jìn)更多的正電荷集聚在接近隔離結(jié)構(gòu)138的Si/Si02界面，因而提高或放大感測(cè)電路130的TID靈敏度。
[0053]還是參考圖11和圖12，圖11示出感測(cè)電路130和測(cè)量電路140，其中控制器148通過控制線135提供偏置給阱137，并且利用以上所述的第一模式和第二模式偏置技術(shù)中的任意一個(gè)將偏置通過控制線149施加于隔離電極141。如圖12中所看到的，通過利用兩個(gè)或更多這種感測(cè)結(jié)構(gòu)130可以實(shí)現(xiàn)額外的泄露電流量值，每個(gè)感測(cè)結(jié)構(gòu)具有通過控制信號(hào)135由控制器148施加偏置的相關(guān)聯(lián)阱137。而且，每個(gè)感測(cè)電路130還可以包括相關(guān)聯(lián)的隔離電極結(jié)構(gòu)141，控制器148可以通過控制線149對(duì)隔離電極結(jié)構(gòu)141選擇性地施加偏置。
[0054]現(xiàn)在參考圖13，其他可能的感測(cè)電路130可以包括一個(gè)或更多有源偏置的PMOS晶體管，其中TID暴露將降低由于在感測(cè)晶體管柵極介電層和/或相關(guān)聯(lián)的隔離結(jié)構(gòu)138中聚集的電荷導(dǎo)致的泄露。因此，可以利用比較器電路144或用于選擇性地檢測(cè)處在或高于預(yù)定閾值水平的TID暴露的其他合適電路將這種單個(gè)PMOS感測(cè)晶體管130(或晶體管的組)的被感測(cè)參數(shù)，包括但不限于泄露電流和基準(zhǔn)參數(shù)146比較。在圖13的實(shí)例中，PMOS感測(cè)晶體管130具有通過傳輸柵極142連接比較器電路144的反相輸入的源極156，并且控制器148可提供偏置信號(hào)給柵極152、漏極154和/或源極156，用于在第一模式進(jìn)行暴露和第二模式進(jìn)行感測(cè)。
[0055]圖13中的示例性感測(cè)電路130包括分離感測(cè)晶體管130和P阱(未示出)或P襯底131的感測(cè)隔離結(jié)構(gòu)138，其中PMOS柵極介電層暴露于離子輻射將降低PMOS感測(cè)晶體管130的泄露電流，并且分離隔離結(jié)構(gòu)138的輻射暴露將減少在感測(cè)PMOS晶體管130和P襯底131之間的泄露。如以上結(jié)合圖10和圖11所述的，控制器148可以在暴露模式和/或感測(cè)模式期間選擇性地對(duì)感測(cè)PMOS晶體管130和/或感測(cè)隔離電極結(jié)構(gòu)141施加偏置。例如，控制器148可以在感測(cè)期間通過線135對(duì)P襯底131中的p型抽頭151選擇性地施加偏置，和/或可以在暴露和檢測(cè)模式期間通過與在NMOS感測(cè)晶體管情況中所述的技術(shù)相似(或互補(bǔ)的)的多種技術(shù)提供合適的偏置信號(hào)給隔離電極141和感測(cè)晶體管端子。用這種方式，表明PMOS感測(cè)晶體管130的源極和漏極之間的泄露電流和/或沿著感測(cè)隔離結(jié)構(gòu)138邊緣的泄露電流的合適信號(hào)通過傳輸柵極142提供給比較器144，以用于與基準(zhǔn)146比較，從而確定集成電路100是否已經(jīng)暴露至預(yù)定閾值水平的TID。
[0056]根據(jù)本公開內(nèi)容的另外方面，在某些實(shí)施例中感測(cè)電路130可以利用一個(gè)或更多個(gè)部件(例如，晶體管)構(gòu)造，所述部件具有在一個(gè)方向隨著暴露增加而改變的TID水平暴露特征，而基準(zhǔn)電路146可以利用具有在相對(duì)方向改變的TID水平暴露特征的一個(gè)或更多個(gè)部件構(gòu)造。圖14示出可以用于任何以上實(shí)施例的示例性雙PMOS比較器基準(zhǔn)電路146，特別地，那些使用NMOS感測(cè)晶體管130的比較器基準(zhǔn)電路。在這個(gè)實(shí)例中，通過在分離晶體管的隔離結(jié)構(gòu)138中集聚電荷，在離子輻射下的暴露將減少在第一 PMOS晶體管Ql和第二PMOS晶體管Q2之間的泄露電流。分離兩個(gè)晶體管Ql和Q2的隔離結(jié)構(gòu)138可以利用ST1、LOCOS或其他場(chǎng)氧化物形成技術(shù)構(gòu)造，其中N阱133形成在P襯底131中?？刂破?48在暴露模式和檢測(cè)模式期間提供控制信號(hào)160給PMOS晶體管Ql和Q2的不同端子，其中第一晶體管Ql的源極或漏極通過傳輸柵極164連接比較器144的反相輸入端子，以提供基準(zhǔn)參數(shù)與感測(cè)電路130的被感測(cè)參數(shù)進(jìn)行比較。在一個(gè)可能的操作模式中，控制器在感測(cè)(第二)模式期間提供正偏置給第二晶體管Q2的源極或漏極端子中的一個(gè)，同時(shí)保持兩個(gè)晶體管的柵極端子低電平(PMOS晶體管導(dǎo)通)。用這種方式，從晶體管Q2到Ql的任何泄露由比較器144感測(cè)，并且與來自感測(cè)電路130的信號(hào)相比較。由于PMOS結(jié)構(gòu)Ql和Q2的泄露與PMOS結(jié)構(gòu)Q2和Ql之間的泄露將保持相同或隨著集成電路100的連續(xù)離子輻射下降，所以結(jié)構(gòu)146可以用作針對(duì)TID檢測(cè)比較器144的基準(zhǔn)。
[0057]結(jié)合感測(cè)電路130中的一個(gè)或更多個(gè)NMOS感測(cè)晶體管，PMOS基準(zhǔn)電路146為以上所述的TID檢測(cè)概念提供低成本的易于實(shí)施的基準(zhǔn)電路。而且，這種組合可以有利地提供和感測(cè)晶體管130的漂移(較高TID，較高泄露)相同的在相對(duì)方向的PMOS漂移(較高TID、較低泄露)，由此組合使用Anne Moss感測(cè)晶體管結(jié)構(gòu)130和PMOS基準(zhǔn)電路146可以最大化感測(cè)信號(hào)振幅，因?yàn)門ID暴露永遠(yuǎn)不會(huì)在錯(cuò)誤的方向偏移基準(zhǔn)，因而確保如果經(jīng)歷預(yù)定水平的TID暴露時(shí)集成電路100將不工作。在該概念的另一個(gè)可能的實(shí)施中，感測(cè)電路130可以利用PMOS晶體管構(gòu)造，而基準(zhǔn)電路146利用NMOS晶體管構(gòu)造，測(cè)量電路可操作用于比較基準(zhǔn)電路130和基準(zhǔn)電路146的泄露電流特征或其他操作參數(shù)(例如，利用如上所述的比較器144)，用于閾值TID暴露水平檢測(cè)，從而提供信號(hào)121給去活電路150。
[0058]以上實(shí)例僅僅是本公開內(nèi)容的不同方面的一些可能實(shí)施例的示例說明，其中一旦閱讀和理解本說明書和附加的附圖，本領(lǐng)域的普通技術(shù)人員將理解等效改變和/或修改。此外，盡管已經(jīng)參考多個(gè)實(shí)施中的僅僅一個(gè)實(shí)施公開了本公開內(nèi)容的特定特征，但是這種特征可以與其他實(shí)施例的一個(gè)或更多個(gè)其他特征組合起來，因?yàn)閷?duì)于任意給定或特定的應(yīng)用來說，將特征組合起來是期望且有利的。而且，就詳細(xì)說明和/或權(quán)利要求中使用的術(shù)語“包括(including)”、“包括(includes)”、“具有(having)”、“具有(has)”、“帶有(with)”或其變型而言，這些術(shù)語是打算以術(shù)語“包含”相似的方式被包括在內(nèi)。
【權(quán)利要求】
1.一種集成電路，所述集成電路包含:具有至少一個(gè)感測(cè)晶體管的感測(cè)電路，所述感測(cè)晶體管包括柵極、漏極和源極；包括連接基準(zhǔn)電路的第一輸入端子、通過傳輸柵極連接所述至少一個(gè)感測(cè)晶體管的源極的第二輸入端子以及提供輸出信號(hào)的輸出的比較器電路；與所述至少一個(gè)感測(cè)晶體管和所述傳輸柵極耦合的控制器，所述控制器在第一模式工作用以導(dǎo)通所述至少一個(gè)感測(cè)晶體管和斷開所述傳輸柵極，以及所述控制器在第二模式工作用以斷開所述至少一個(gè)感測(cè)晶體管和導(dǎo)通所述傳輸柵極；和去活電路，所述去活電路從所述比較器電路接收所述輸出信號(hào)并且可工作而響應(yīng)來自所述比較器電路的輸出信號(hào)以選擇性地禁用所述集成電路的用戶電路的操作，所述輸出信號(hào)表明所述集成電路經(jīng)歷的總電離劑量大于或等于閾值。
2.根據(jù)權(quán)利要求1所述的集成電路，其中所述至少一個(gè)感測(cè)晶體管是NMOS晶體管，其中所述控制器在所述第一模式工作用以將所述柵極和正電源電壓耦合同時(shí)使所述漏極和所述源極接地，從而在所述傳輸柵極斷開時(shí)促進(jìn)所述至少一個(gè)感測(cè)晶體管的總電離劑量暴露，以及其中所述控制器在所述第二模式工作用以將所述漏極和所述正電源電壓耦合同時(shí)使所述柵極接地，從而促進(jìn)所述比較器電路通過所述傳輸柵極感測(cè)所述至少一個(gè)感測(cè)晶體管的斷開狀態(tài)泄露電流。
3.根據(jù)權(quán)利要求1所述的集成電路，其中所述控制器在所述第一模式和所述第二模式之間周期性地交替。
4.根據(jù)權(quán)利要求1所述的集成電路，其中所述感測(cè)電路包含多個(gè)感測(cè)晶體管，每個(gè)感測(cè)晶體管包含柵極、漏極和源極，其中所述比較器電路的所述第二輸入端子通過至少一個(gè)傳輸柵極連接所述多個(gè)感測(cè)晶體管的源極，其中所述控制器在第一模式工作以導(dǎo)通所述多個(gè)感測(cè)晶體管和斷開所述至少一個(gè)傳輸柵極，以及其中所述控制器在所述第二模式工作以斷開所述多個(gè)感測(cè)晶體管和導(dǎo)通所述至少一個(gè)傳輸柵極。
5.根據(jù)權(quán)利要求4所述的集成電路，其中所述多個(gè)感測(cè)晶體管是NMOS晶體管，其中所述控制器在所述第一模式工作以將所述多個(gè)感測(cè)晶體管的柵極和正電源電壓耦合，同時(shí)使所述多個(gè)感測(cè)晶體管的漏極和源極接地，從而在所述至少一個(gè)傳輸柵極斷開時(shí)促進(jìn)所述多個(gè)感測(cè)晶體管的總電離劑量暴露，以及其中所述控制器在所述第二模式工作以將所述多個(gè)感測(cè)晶體管的漏極和所述正電源電壓耦合，同時(shí)使所述多個(gè)感測(cè)晶體管的柵極接地，從而促進(jìn)所述比較器電路通過所述至少一個(gè)傳輸柵極感測(cè)所述多個(gè)感測(cè)晶體管的斷開狀態(tài)泄露電流。
6.根據(jù)權(quán)利要求5所述的集成電路，其包含單獨(dú)耦合在所述多個(gè)感測(cè)晶體管的對(duì)應(yīng)一個(gè)晶體管的源極和所述至少一個(gè)傳輸柵極之間的多個(gè)熔絲。
7.根據(jù)權(quán)利要求4所述的集成電路，其包含單獨(dú)耦合在所述多個(gè)感測(cè)晶體管的對(duì)應(yīng)一個(gè)晶體管的源極和所述比較器電路的第二輸入端子之間的多個(gè)傳輸柵極，以及其中所述控制器在所述第二模式工作以導(dǎo)通所述多個(gè)傳輸柵極的至少一個(gè)，從而連接所述多個(gè)感測(cè)晶體管的對(duì)應(yīng)各個(gè)晶體管和所述比較器電路的第二輸入端子。
8.根據(jù)權(quán)利要求1所述的集成電路，其中所述去活電路工作以提供中斷，從而引起所述集成電路的所述用戶電路響應(yīng)來自所述比較器電路的輸出信號(hào)而啟動(dòng)受控關(guān)閉，所述輸出信號(hào)表明所述至少一個(gè)感測(cè)晶體管的被感測(cè)參數(shù)大于或等于所述基準(zhǔn)。
9.根據(jù)權(quán)利要求1所述的集成電路，其中所述感測(cè)電路包含在阱和所述至少一個(gè)感測(cè)晶體管的漏極或源極的一側(cè)之間的襯底中形成的至少一個(gè)感測(cè)隔離結(jié)構(gòu)，其中所述控制器在所述第二模式工作以提供偏置給所述阱，從而允許所述比較器電路感測(cè)從所述阱到所述至少一個(gè)感測(cè)晶體管的泄露電流。
10.根據(jù)權(quán)利要求9所述的集成電路，其中所述感測(cè)電路包含在至少一部分所述感測(cè)隔離結(jié)構(gòu)的上方形成的隔離結(jié)構(gòu)電極，以及其中所述控制器在所述第一模式和第二模式中的至少一個(gè)模式工作以對(duì)所述隔離結(jié)構(gòu)電極施加偏置。
11.根據(jù)權(quán)利要求10所述的集成電路，其中所述感測(cè)電路包含多個(gè)感測(cè)晶體管，每個(gè)感測(cè)晶體管包含柵極、漏極、源極、在阱和對(duì)應(yīng)漏極或?qū)?yīng)源極的側(cè)面之間的襯底中形成的至少一個(gè)相關(guān)聯(lián)的感測(cè)隔離結(jié)構(gòu)以及在至少一部分所述相關(guān)聯(lián)的感測(cè)隔離結(jié)構(gòu)的上方形成的隔離結(jié)構(gòu)電極，其中所述控制器在所述第二模式工作以提供偏置給所述阱和對(duì)所述隔離結(jié)構(gòu)電極施加偏置。
12.根據(jù)權(quán)利要求9所述的集成電路，其中所述感測(cè)電路包含多個(gè)感測(cè)晶體管,每個(gè)感測(cè)晶體管包含柵極、漏極、源極在阱和對(duì)應(yīng)漏極或?qū)?yīng)源極的側(cè)面之間的襯底中形成的至少一個(gè)相關(guān)聯(lián)的感測(cè)隔離結(jié)構(gòu)，其中所述控制器在所述第二模式工作以提供偏置給所述阱。
13.根據(jù)權(quán)利要求1所述的集成電路，其中所述基準(zhǔn)電路對(duì)于總電離劑量是穩(wěn)定的。
14.根據(jù)權(quán)利要求1所述的集成電路，其中所述至少一個(gè)感測(cè)晶體管是NMOS晶體管，其中所述基準(zhǔn)電路包含由基準(zhǔn)隔離結(jié)構(gòu)分離的第一 PMOS晶體管和第二 PMOS晶體管，所述第一 PMOS晶體管的源極或漏極通過基準(zhǔn)傳輸柵極耦合所述比較器電路的第一輸入端子，其中所述控制器在所述第二模式工作以導(dǎo)通所述第一 PMOS晶體管和第二 PMOS晶體管和將偏置施加于所述第二 PMOS晶體管的源極或漏極，從而允許所述比較器電路感測(cè)從所述第一PMOS晶體管到所述第二 PMOS晶體管的泄露電流。`
15.根據(jù)權(quán)利要求1所述的集成電路，其中所述基準(zhǔn)電路在所述第一模式期間斷電。
16.根據(jù)權(quán)利要求1所述的集成電路，其中所述至少一個(gè)感測(cè)晶體管是PMOS晶體管。
17.一種集成電路,所述集成電路包含:具有包含柵極、漏極和源極的至少一個(gè)感測(cè)晶體管的感測(cè)電路，所述至少一個(gè)感測(cè)晶體管的溝道寬度大于所述集成電路的用戶電路中的晶體管的最大溝道寬度；比較器電路，其包括連接基準(zhǔn)電路的第一輸入端子、連接所述至少一個(gè)感測(cè)晶體管的源極的第二輸入端子以及提供輸出信號(hào)的輸出；和從所述比較器電路接收所述輸出信號(hào)的去活電路，所述去活電路工作以響應(yīng)來自所述比較器電路的所述輸出信號(hào)而選擇性地禁用所述用戶電路的操作，所述輸出信號(hào)表明由所述集成電路經(jīng)歷的總電離劑量大于或等于閾值。
18.根據(jù)權(quán)利要求17所述的集成電路，包含多個(gè)感測(cè)晶體管，每個(gè)所述感測(cè)晶體管包括柵極、漏極和源極，其中每個(gè)感測(cè)晶體管具有的溝道寬度大于所述用戶電路中的晶體管的最大溝道寬度，以及其中所述比較器電路的第二輸入端子連接所述多個(gè)感測(cè)晶體管的源極。
19.根據(jù)權(quán)利要求18所述的集成電路，其中所述多個(gè)感測(cè)晶體管是NMOS晶體管，以及其中所述比較器電路工作以比較感測(cè)所述多個(gè)感測(cè)晶體管的斷開狀態(tài)泄露電流。
20.一種集成電路，所述集成電路包含:感測(cè)電路，其具有包括柵極、漏極和源極的至少一個(gè)感測(cè)晶體管和在阱和所述至少一個(gè)感測(cè)晶體管的漏極或源極的側(cè)面之間的襯底中形成的至少一個(gè)感測(cè)隔離結(jié)構(gòu)；比較器電路，其包括連接基準(zhǔn)電路的第一輸入端子、連接所述至少一個(gè)感測(cè)晶體管的源極的第二輸入端子以及提供輸出信號(hào)的輸出；和控制器，其工作以提供偏置給所述阱，從而允許所述比較器電路感測(cè)從所述阱到所述至少一個(gè)感測(cè)晶體管的泄露電流；和去活電路，所述去活電路從所述比較器電路接收所述輸出信號(hào)并且可工作以響應(yīng)來自所述比較器電路的所述輸出信號(hào)而選擇性地禁用所述用戶電路的操作，所述輸出信號(hào)表明由所述集成電路經(jīng)歷的總電離劑量大于或等于閾值。
21.根據(jù)權(quán)利要求20所述的集成電路，其中所述感測(cè)電路包含在至少一部分所述感測(cè)隔離結(jié)構(gòu)的上方形成的隔離結(jié)構(gòu)電極，以及其中所述控制器工作以對(duì)所述隔離結(jié)構(gòu)電極施加偏置。
22.根據(jù)權(quán)利要求20所述的集成電路，其中所述至少一個(gè)感測(cè)晶體管是NMOS晶體管。
23.根據(jù)權(quán)利要求20所述的集成電路，其中所述至少一個(gè)感測(cè)晶體管是PMOS晶體管。
24.根據(jù)權(quán)利要求20所述的集成電路，其中所述至少一個(gè)感測(cè)晶體管是NMOS晶體管，其中所述基準(zhǔn)電路包含由基準(zhǔn)隔離結(jié)構(gòu)分離的第一 PMOS晶體管和第二 PMOS晶體管，所述第一 PMOS晶體管的源極或漏極通過基準(zhǔn)傳輸柵極耦合所述比較器電路的第一輸入端子，其中所述控制器工作以導(dǎo)通所述第一 PMOS晶體管和第二 PMOS晶體管和將偏置施加于所述第二 PMOS晶體管的源極或漏極，從而允許所述比較器電路感測(cè)從所述第一 PMOS晶體管到所述第二 PMOS晶體管的泄露`電流。
25.根據(jù)權(quán)利要求20所述的集成電路，其中所述基準(zhǔn)電路對(duì)于總電離劑量是穩(wěn)定的。
26.根據(jù)權(quán)利要求20所述的集成電路，其中所述基準(zhǔn)電路在所述第一模式期間斷電。
27.一種用于操作集成電路的方法，所述方法包含:將所述集成電路的至少一個(gè)感測(cè)晶體管偏置到接通狀態(tài)，從而促進(jìn)所述至少一個(gè)感測(cè)晶體管在暴露時(shí)間周期期間的總電離劑量暴露，同時(shí)允許所述集成電路的用戶電路的正常操作；在測(cè)量時(shí)間周期期間將所述至少一個(gè)感測(cè)晶體管偏置到斷開狀態(tài)；在所述測(cè)量時(shí)間周期期間感測(cè)所述至少一個(gè)感測(cè)晶體管的參數(shù)；和如果所述至少一個(gè)感測(cè)晶體管的被感測(cè)參數(shù)大于或等于預(yù)定基準(zhǔn)，那么選擇性地禁用所述集成電路的用戶電路的操作。
【文檔編號(hào)】G11C16/22GK103514955SQ201310236837
【公開日】2014年1月15日 申請(qǐng)日期:2013年6月14日 優(yōu)先權(quán)日:2012年6月14日
【發(fā)明者】R·C·鮑曼, J·M·小卡魯里 申請(qǐng)人:德克薩斯儀器股份有限公司