一種基于自動地周期性讀操作的讀取速度測量電路的制作方法
【專利摘要】本發(fā)明公開了一種基于自動地周期性讀操作的讀取速度測量電路，其包括至少兩個SRAM，兩個以上的SRAM為完全相同的同步上升沿觸發(fā)SRAM，每個單獨的SRAM包括讀地址Address、輸出數(shù)據(jù)DO端和時鐘CK端，所述SRAM為需要測量的SRAM，所述讀地址Address和輸出數(shù)據(jù)DO相互連接，至少兩個SRAM的DO端和時鐘CK端之間設(shè)置有邊沿產(chǎn)生上升沿電路，所述邊沿產(chǎn)生上升沿電路輸出的上升沿信號在經(jīng)過一定的時間后跳變?yōu)榈碗娖?。其測量精度高；測量電路設(shè)計簡單；測量程序開發(fā)簡單；測量時間和工作量減少。
【專利說明】-種基于自動地周期性讀操作的讀取速度測量電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于集成電路測量領(lǐng)域，尤其涉及靜態(tài)隨機存儲器IP延時測量電路。

【背景技術(shù)】
[0002] 傳統(tǒng)的測量電路，當(dāng)需要測量SRAM IP的讀取速度時，通常用連接SRAM端口的輸 入與輸出PAD之間的延時，來表征SRAM的讀取速度，如圖1所示。但PAD與SRAM輸入/輸 出端口之間PAD互連線的寄生電阻R和寄生電容C比較大，導(dǎo)致PAD與SRAM輸入/輸出端 口的延時比較大，大大影響了 SRAM讀寫延時測量。因此，輸入和輸出PAD之間的延時并不 能準確表征SRAM IP的讀取速度。
[0003] 另外，現(xiàn)有的SRAM IP讀取速度測量電路如圖2所示，當(dāng)Si和So開關(guān)分別與a，b 連接時，工作在測量模式，在該模式下，通過PADi施加一個時鐘信號，調(diào)節(jié)奇數(shù)個反相器構(gòu) 成的延時鏈的Tdelay值，當(dāng)DFF剛好采集到SRAM的輸出D0并通過PADq觀察到時，將Si 和So開關(guān)都連接到c端，此時工作在環(huán)振模式，PADo端輸出一個周期為2*Tdelay的方波 信號，此時SRAM IP的讀取時間實際為Tinv+Tdelay，由于Tinv很小，認為SRAM的讀取時間Tcq =Tdelay，即延時值Tdelay表征了 SRAM IP的讀出速度。
[0004] 這種測量方法，通過反復(fù)地調(diào)整反相器鏈的級數(shù)和尺寸來尋找Tcq，比較耗時。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明所要解決的技術(shù)問題是提供一種能夠較為準確地測量SRAMIP的讀取速 度，且外圍電路設(shè)計簡單的測量電路。
[0006] 本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是：一種基于自動地周期性讀操作的讀 取速度測量電路，包括至少兩個SRAM，兩個SRAM為完全相同的同步上升沿觸發(fā)SRAM，此為 需要測量的SRAM，將每個單獨SRAM的讀地址Address和輸出數(shù)據(jù)D0連接在一起，在兩個 SRAM的D0端和時鐘CK端增加一個邊沿產(chǎn)生上升沿電路。其中，邊沿產(chǎn)生上升沿電路要求 其輸出的上升沿信號經(jīng)過一定的時間后會跳變?yōu)榈碗娖健?br> [0007] 所述邊沿產(chǎn)生上升沿電路輸出的上升沿在經(jīng)過時鐘CK時間的三分之一后跳變?yōu)?低電平。
[0008] 上述兩個SRAM的輸出數(shù)據(jù)D0端分別為DC^和DC^，在系統(tǒng)運行穩(wěn)定以后，端口 DC^ 和DOi變成周期相同的方波信號，且周期為4*(Tcq+Tp)，Tcq為SRAM的讀出延時，Tp為邊 沿產(chǎn)生上升沿電路的延時，其遠遠小于Tcq。因此，SRAM的讀出延時為00^*00，^口的高 或者低電平時間寬度值的一半。
[0009] 本發(fā)明一種基于自動地周期性讀操作的讀取速度測量電路的有益效果主要表現(xiàn) 為：
[0010] 1、測量精度高；
[0011] 2、測量電路設(shè)計簡單；
[0012] 3、測量程序開發(fā)簡單；
[0013] 4、測量時間和工作量減少。

【專利附圖】

【附圖說明】
[0014] 圖1是SRAM IP讀取速度的測量電路示意圖。
[0015] 圖2是現(xiàn)有的SRAM IP讀取速度的測量電路示意圖。
[0016] 圖3是SRAM讀出延時Tcq的測量電路方框示意圖。
[0017] 圖4是SRAM讀取速度的測量電路方框示意圖。
[0018] 圖5是兩個SRAM經(jīng)歷的讀出操作方框示意圖。
[0019] 圖6是兩個SRAM的CK和D0端波形變化過程示意圖。

【具體實施方式】
[0020] 下面結(jié)合附圖及實施例描述本發(fā)明【具體實施方式】：
[0021] 作為本發(fā)明一種基于自動地周期性讀操作的讀取速度測量電路的最佳實施方式， 如圖3所示，其包括至少兩個SRAM，兩個SRAM為完全相同的同步上升沿觸發(fā)SRAM，此為需 要測量的SRAM，將每個單獨SRAM的讀地址Address和輸出數(shù)據(jù)D0連接在一起，在兩個SRAM 的DO端和時鐘CK端之間增加一個邊沿產(chǎn)生上升沿電路。其中，邊沿產(chǎn)生上升沿電路要求 其輸出的上升沿信號經(jīng)過一定的時間后會跳變?yōu)榈碗娖健?br> [0022] 上述兩個SRAM的輸出數(shù)據(jù)D0端分別為DC^和DC^，在系統(tǒng)運行穩(wěn)定以后，端口 D0。 和DOi變成周期相同的方波信號，且周期為4*(Tcq+Tp)，Tcq為SRAM的讀出延時，Tp為邊 沿產(chǎn)生上升沿電路的延時，其遠遠小于Tcq。因此，SRAM的讀出延時為00^*00，^口的高 或者低電平時間寬度值的一半。
[0023] 如圖4所示，其為本發(fā)明基于自動地周期性讀操作的讀取速度測量電路。在具體 實施時，在接入提出的測量電路前，先通過BIST接口對兩個SRAM進行初始化，其初始化包 括：
[0024] (1)對兩個SRAM的0號地址寫入數(shù)據(jù)1、1號地址寫入數(shù)據(jù)0 ;
[0025] (2)對兩個SRAM的1號地址都至少進行一次數(shù)據(jù)讀取，使其輸出端D0都變?yōu)?。
[0026] 接入測量電路后，兩個SRAM的D0和Address端都變?yōu)?。
[0027] 在PADi端口施加一個邊沿輸入，使得邊沿產(chǎn)生上升沿電路A的輸出端產(chǎn)生一 個上升沿信號，經(jīng)過一定的時間后又跳變?yōu)榈碗娖?，從而SRAM1就會對0號地址進行讀取， 讀出的數(shù)據(jù)值為1，讀出數(shù)據(jù)穩(wěn)定后，讀地址變?yōu)?。DOi的變化使得C&也產(chǎn)生一個上升沿 信號，經(jīng)過一定的時間后又跳變?yōu)榈碗娖?，從而SRAM0就會對1號地址進行數(shù)據(jù)讀取，讀出 的數(shù)據(jù)值為〇,讀出數(shù)據(jù)穩(wěn)定后，讀地址變?yōu)?。之后兩個SRAM經(jīng)歷的數(shù)據(jù)讀出操作如圖5 所示，以4個操作構(gòu)成一次循環(huán)。
[0028] 如圖6所示，其為兩個SRAM的時鐘端CK和數(shù)據(jù)輸出端D0的波形變化過程。圖中， 虛線箭頭表示邊沿產(chǎn)生上升沿電路的延時Tp，實線箭頭表示SRAM的讀出延時Tcq,從圖5 中可以看到DC^和D〇i的高或者低電平時間寬度都為2*(Tp+Tcq)。如前所述，Tp可以忽略 不計，且PAD (MXI)和PAD(Dra)是對應(yīng)D0經(jīng)過一個固定延時TPAD后的信號。因此，SRAM的讀出 延時Tcq為PAD (MCI)或者PAD(M1)端口高或者低電平時間寬度的一半，即該延時值Tcq表征 了 SRAM IP的讀取速度。
[0029] 上面結(jié)合附圖對本發(fā)明優(yōu)選實施方式作了詳細說明，但是本發(fā)明不限于上述實施 方式，在本領(lǐng)域普通技術(shù)人員所具備的知識范圍內(nèi)，還可以在不脫離本發(fā)明宗旨的前提下 做出各種變化。
[0030] 不脫離本發(fā)明的構(gòu)思和范圍可以做出許多其他改變和改型。應(yīng)當(dāng)理解，本發(fā)明不 限于特定的實施方式，本發(fā)明的范圍由所附權(quán)利要求限定。
【權(quán)利要求】
1. 一種基于自動地周期性讀操作的讀取速度測量電路，其特征在于，包括至少兩個 SRAM，兩個以上的SRAM為完全相同的同步上升沿觸發(fā)SRAM，每個單獨的SRAM包括讀地址 Address、輸出數(shù)據(jù)DO端和時鐘CK端，所述SRAM為需要測量的SRAM，所述讀地址Address 和輸出數(shù)據(jù)DO相互連接，至少兩個SRAM的DO端和時鐘CK端之間設(shè)置有邊沿產(chǎn)生上升沿 電路，所述邊沿產(chǎn)生上升沿電路輸出的上升沿在經(jīng)過一定的時間后跳變?yōu)榈碗娖健?br> 2. 根據(jù)權(quán)利要求1所述的一種基于自動地周期性讀操作的讀取速度測量電路，其特征 在于，所述邊沿產(chǎn)生上升沿電路輸出的上升沿在經(jīng)過時鐘CK時間的三分之一后跳變?yōu)榈?電平。
3. 根據(jù)權(quán)利要求1所述的一種基于自動地周期性讀操作的讀取速度測量電路，其特征 在于，所述SRAM為兩個。
4. 根據(jù)權(quán)利要求1至3任一所述的一種基于自動地周期性讀操作的讀取速度測量 電路，其特征在于，兩個SRAM的DO端變成周期相同的方波信號，所述方波信號的周期為 4*(Tcq+Tp)，所述Tcq為SRAM的讀出延時，所述Tp為邊沿產(chǎn)生上升沿電路的延時。
【文檔編號】G11C29/08GK104123966SQ201310148204
【公開日】2014年10月29日 申請日期:2013年4月26日 優(yōu)先權(quán)日:2013年4月26日
【發(fā)明者】朱小榮, 張一平, 周全, 鄭堅斌 申請人:蘇州兆芯半導(dǎo)體科技有限公司