半導(dǎo)體存儲裝置制造方法
【專利摘要】本發(fā)明公開了一種半導(dǎo)體存儲裝置，其可通過小型化的感測電路進行高速讀取。偶數(shù)位元線GBL_e被選擇時，來自虛擬電位VPRE'的預(yù)充電電壓被供給至奇數(shù)位元線GBL_o，預(yù)充電電壓自源極電壓供給部230被供給至共同奇數(shù)源極線SL_o，接地電位自源極電壓供給部230被供給至共同偶數(shù)源極線SL_e。
【專利說明】半導(dǎo)體存儲裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種半導(dǎo)體存儲裝置，且特別是有關(guān)于一種有關(guān)NAND型閃存存儲器的位元線選擇的半導(dǎo)體存儲裝置。
【背景技術(shù)】
[0002]【專利文獻I】特開平11-176177號公報。 [0003]NAND型閃存存儲器由包括多個以矩陣方式配置的NAND串的存儲器陣列所構(gòu)成。NAND串由包括串聯(lián)耦接的多個存儲單元與其兩端耦接的選擇晶體管所構(gòu)成，其中一端通過選擇晶體管與位元線耦接，另一端則通過選擇晶體管與源極線耦接。數(shù)據(jù)的讀取與程序化(寫入)為通過與NAND串耦接的位元線執(zhí)行。
[0004]圖1為一現(xiàn)有的閃存存儲器的位元線選擇電路的示意圖。其中所示的偶數(shù)位元線BLe與奇數(shù)位元線BLo為一對位元線。位元線選擇電路300具有,包括將偶數(shù)位元線BLe或奇數(shù)位元線BLo與感測放大器330 (S/A)耦接的晶體管BLC的第一選擇部310，選擇性地施加偏壓電壓VPRE至偶數(shù)位元線BLe以及奇數(shù)位元線BLo的晶體管BIASe、BIASo，以及包括將偶數(shù)位元線BLe以及奇數(shù)位元線BLo與第一選擇部310耦接的晶體管BLSe、BLSo的第二選擇部320。
[0005]為了在進行程序化動作時將禁止寫入的位元線預(yù)充電至規(guī)定的偏壓電壓，或是在進行抹除動作時將所有的位元線預(yù)充電至消除電壓以將其施加至存儲單元井區(qū)(cellwell)，第二選擇部320的偏壓晶體管BIASe、BIASo以及選擇晶體管BLSe、BLSo為以具有柵極氧化模厚且柵極長度長的高電壓的晶體管所構(gòu)成。
[0006]自閃存存儲器讀取頁(page)時，為以交替地讀取偶數(shù)位元線形成的頁(以下，為簡化說明，將其稱為偶數(shù)頁)或奇數(shù)位元線形成的頁(以下，為簡化說明，將其稱為奇數(shù)頁)的方式來進行讀取。選擇偶數(shù)頁時，偶數(shù)頁被耦接至感測放大器而被進行讀取，與此同時，未被選擇的奇數(shù)頁被感測放大器分離，且對奇數(shù)位元線供給接地電平(OV)等的屏蔽電位，通過相鄰位元線間的電容耦合減低噪聲，亦即進行所謂的位元線屏蔽(專利文獻I)。
[0007]感測放大器包括感測自位元線讀取出的電壓或電流的感測電路、保存讀取數(shù)據(jù)或?qū)懭霐?shù)據(jù)的閂鎖電路等。感測放大器的感測電路/閂鎖電路為由一條偶數(shù)位元線和一條奇數(shù)位元線選擇性地被共用，因此感測放大器具有一頁份的感測電路/閂鎖電路，另一方面，存儲器陣列上的一條字元線則耦接至具有兩頁份(偶數(shù)頁與奇數(shù)頁)的存儲單元。一個感測電路/閂鎖電路分配兩條位元線(偶數(shù)位元線和奇數(shù)位元線)，由于交替地讀取偶數(shù)頁與奇數(shù)頁，雖字元線具有2個頁的架構(gòu)但并非同時讀取2個頁，因此必然地?zé)o法獲得高速化的效果。程序化時亦同樣地以偶數(shù)頁或奇數(shù)頁為單位進行。
[0008]然后，亦發(fā)展出在存儲器陣列兩側(cè)配置一對感測放大器，其中一感測放大器耦接偶數(shù)位元線，另一感測放大器耦接奇數(shù)位元線，一條位元線分配一個感測電路/閂鎖電路，同時可讀取或程序化偶數(shù)頁與奇數(shù)頁2個頁的閃存存儲器。
[0009]然而，如上述的閃存存儲器，由于其偶數(shù)位元線端和奇數(shù)位元線端為通過各感測放大器進行驅(qū)動，隨著高密度化而使字元線數(shù)量增加的結(jié)果，單一條位元線的電容變大，對感測器放大器的驅(qū)動能力的要求也變高。由于要增大感測放大器的驅(qū)動能力，高電壓而相對尺寸較大的晶體管變?yōu)楸匾?，如此在存儲器胞兩?cè)配置感測放大器必定不利于節(jié)省空間。
[0010]另外，在執(zhí)行偶數(shù)頁或奇數(shù)頁的交互的頁的讀取或程序化的閃存存儲器中，可取代位元線屏蔽的技術(shù)而改善自存儲器陣列中讀取數(shù)據(jù)的速度，由于感測放大器的數(shù)量少，將有利于存儲的高集成化。

【發(fā)明內(nèi)容】

[0011]本發(fā)明的目的為提供一種可通過小型化的感測電路進行高速讀取的半導(dǎo)體存儲
>J-U ρ?α裝直。
[0012]本發(fā)明進一步的目的為提供一種可代替現(xiàn)有位元線屏蔽的方法進行讀取或程序化的半導(dǎo)體存儲裝置。
[0013]本發(fā)明的半導(dǎo)體存儲裝置包括，由多個存儲單元串以矩陣的方式配置所形成的存儲器陣列，其中各存儲單元串由多個電子可重寫的存儲元件串聯(lián)耦接而成、與存儲單元串的漏極側(cè)耦接的位元線、與偶數(shù)編號的存儲單元串的源極側(cè)耦接的第一源極線、與奇數(shù)編號的存儲單元串的源極 側(cè)耦接的第二源極線、選擇存儲單元串內(nèi)列方向的存儲元件的列選擇機構(gòu)、選擇與感測電路耦接的偶數(shù)位元線或奇數(shù)位元線的第一選擇機構(gòu)、選擇與電壓供給源耦接的偶數(shù)位元線或奇數(shù)位元線的第二選擇機構(gòu)，以及供給第一源極線以及第二源極線電壓的源極電壓供給機構(gòu)。其中通過第一選擇機構(gòu)選擇偶數(shù)位元線時，通過第二選擇機構(gòu)選擇奇數(shù)位元線，通過第一選擇機構(gòu)選擇奇數(shù)位元線時，通過第二選擇機構(gòu)選擇偶數(shù)位元線，通過第一選擇機構(gòu)選擇偶數(shù)位元線時，供給偶數(shù)位元線來自感測電路的第一電壓，通過源極電壓供給機構(gòu)供給第一源極線基準(zhǔn)電壓，奇數(shù)位元線由來自電壓供給源的第二電壓供給，通過源極電壓供給機構(gòu)供給第二源極線第三電壓，第三電壓等于第二電壓，通過第一選擇機構(gòu)選擇奇數(shù)位元線時，供給奇數(shù)位元線來自感測電路的第一電壓，通過該源極電壓供給機構(gòu)供給該第二源極線該基準(zhǔn)電壓，偶數(shù)位元線由來自電壓供給源的第二電壓供給，通過源極電壓供給機構(gòu)供給第一源極線第三電壓。
[0014]通過本發(fā)明，由于與被選擇的偶數(shù)位元線以及奇數(shù)位元線耦接的存儲單元串為從感測放大器電路側(cè)以及源極線側(cè)等兩側(cè)操作的方式進行，因此可縮短對位元線至存儲單元串的預(yù)充電時間。同時，由于感測放大器電路為偶數(shù)位元線與奇數(shù)位元線所共用，因此可配置于存儲單元陣列的一側(cè)，可抑制占有面積的增加。在本發(fā)明中，進行讀取時，由于固定未選擇的位元線的電位，即使不如現(xiàn)有的位元線屏蔽將未選擇的位元線降至接地電平，亦可抑制由相鄰的位元線的電容耦合引起的噪聲影響。再者，由于未選擇的位元線已被充電，下次讀取未選擇的位元線時，不需花費時間對位元線在進行充電，可達(dá)到高速化讀取速度以及降低電能消耗的目的。
[0015]為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合所附圖式作詳細(xì)說明如下。
【專利附圖】

【附圖說明】[0016]圖1為一現(xiàn)有的閃存存儲器的位元線選擇電路的架構(gòu)示意圖。
[0017]圖2繪示為本發(fā)明實施例關(guān)于閃存存儲器的架構(gòu)的方塊示意圖。
[0018]圖3繪不為本發(fā)明實施例關(guān)于NAND串的架構(gòu)的電路不意圖。
[0019]圖4繪示為本實施例關(guān)于共同偶數(shù)源極線、共同奇數(shù)源極線以及NAND串的關(guān)系的示意圖。
[0020]圖5為本發(fā)明實施例關(guān)于閃存存儲器在各動作模式時各部分的電壓的關(guān)系示意圖。
[0021]圖6繪示為本發(fā)明實施例關(guān)于NAND、串共同偶數(shù)源極線以及共同奇數(shù)源極線的布局的平面不意圖。
[0022]圖7為圖6所示的布局的Yl-Yl線剖面圖以及Y2-Y2線剖面圖。
[0023]其中，附圖標(biāo)記說明如下:
[0024]10:閃存存儲器
[0025]100:存儲器陣列
[0026]110:輸入輸出緩沖器
[0027]120:地址寄存器
[0028]130:數(shù)據(jù)寄存器
[0029]140:控制器
[0030]150:字元線選擇電路
[0031]160:頁緩沖器/感測電路
[0032]160A:感測放大器
[0033]160B:閂鎖電路
[0034]170:行選擇電路
[0035]180:內(nèi)部電壓產(chǎn)生電路
[0036]300:位元線選擇電路
[0037]200:位元線選擇電路
[0038]210,310:第一選擇部
[0039]220,320:第二選擇部
[0040]230:源極電壓供給部
[0041]330:感測放大器
[0042]BLe:偶數(shù)位元線
[0043]BLo:奇數(shù)位元線
[0044]BLC、BIASe、BIASo、BLSe、BLSo:晶體管
[0045]vpre:偏壓電壓
[0046]C1、C2、C3:控制信號
[0047]Ax:列地址信息
[0048]Ay:行地址信息
[0049]Vpgm:程序化電壓
[0050]Vpass:通過電壓
[0051]Vread:讀取通過電壓[0052]Ver:消除電壓
[0053]BLK (O)、BLK (I)、...、BLK (m):記憶體區(qū)塊
[0054]NU:存儲單元串
[0055]MCO?MC31:存儲單元
[0056]TRl?TR4:選擇晶體管
[0057]GBLO ?GBLn:位元線
[0058]SL_e:共同偶數(shù)源極線
[0059]SL_o:共同奇數(shù)源極線
[0060]WLO ?WL31:字元線
[0061]S⑶、SGS、SGDJK SGSJK SGS_1:選擇柵極線
[0062]GBL_e:偶數(shù)位元線
[0063]GBL_o:奇數(shù)位元線
[0064]1/0、I/O:輸入輸出線
[0065]CSEL:行選擇柵極線
[0066]SEL_e:偶數(shù)選擇晶體管
[0067]SEL_o:奇數(shù)選擇晶體管
[0068]N1:接點
[0069]BLS:位元線選擇晶體管
[0070]VPRE’:虛擬電位
[0071]YSEL_e:偶數(shù)偏壓選擇晶體管
[0072]YSEL_o:奇數(shù)偏壓選擇晶體管
[0073]SSEL_e:偶數(shù)源極線選擇晶體管
[0074]SSEL_o:奇數(shù)源極線選擇晶體管
[0075]Vdd:電源電壓
[0076]Y1-Y1、Y2-Y2:剖面線
[0077]GBLO ?GBL8:位元線
[0078]SCO:源極接觸
[0079]BCO:位元接觸
[0080]Metal-1、Metal-2:金屬層
【具體實施方式】
[0081 ] 接著，將參照圖示針對本發(fā)明的實施例進行詳細(xì)的說明。本發(fā)明舉例說明NAND型閃存存儲器作為較佳的實施形態(tài)。再者，為使圖示易于理解，將各部分以強調(diào)的方式表示，應(yīng)注意其與實際裝置的比例有所不同。
[0082]圖2繪示為典型的閃存存儲器的方塊圖。在此所示的閃存存儲器的架構(gòu)僅為一示范性的實施例，本發(fā)明并不以此架構(gòu)為限。
[0083]本實施例的閃存存儲器10包括，具有以矩陣方式配置的多個存儲單元的存儲器陣列100、|禹接外部輸入輸出端I/O以保存輸入輸出數(shù)據(jù)的輸入輸出緩沖器110、自輸入輸出緩沖器110接收地址數(shù)據(jù)的地址寄存器120、保存輸入輸出數(shù)據(jù)的數(shù)據(jù)寄存器130、基于來自輸入輸出緩沖器110的指令數(shù)據(jù)與外部控制信號而供給控制各部的控制信號Cl、C2、C3等的控制器140、解碼來自地址寄存器120的列地址信息Ax并依據(jù)解碼的結(jié)果執(zhí)行區(qū)塊的選擇以及字元線的選擇的字元線選擇電路150、保存通過字元線選擇電路150自選擇的頁讀取出的數(shù)據(jù)以及寫入被選擇的頁的寫入數(shù)據(jù)的頁緩沖器/感測電路160、解碼來自地址寄存器120的行地址信息Ay并依據(jù)解碼的結(jié)果選擇頁緩沖器內(nèi)的行數(shù)據(jù)的行選擇電路170，以及產(chǎn)生為了讀取、程序化以及消除數(shù)據(jù)所必要的電壓(程序化電壓Vpgm、通過電壓Vpass、讀取通過電壓Vread、消除電壓Vers)的內(nèi)部電壓產(chǎn)生電路180。
[0084]存儲器陣列100具有配置在行方向上的存儲器區(qū)塊BLK(O)、BLK (I)、...、BLK (m)。圖3繪示為存儲器區(qū)塊內(nèi)形成的NAND串的架構(gòu)的電路圖。在一個存儲器區(qū)塊中，多個由存儲單元串聯(lián)的NAND串(以下稱為存儲單元串NU)被形成，此些存儲單元串NU沿列方向配置排列。在圖3中，一個存儲器區(qū)塊內(nèi)沿列方向配置排列n+1個存儲單元串NU。
[0085]存儲單元串NU的架構(gòu)包括，串聯(lián)耦接的多個存儲單元MCi (i=0、1、...、31)、與存儲單元串NU其中一端存儲單元MC31的漏極側(cè)耦接的選擇晶體管TR1、與存儲單元串NU的另一端的存儲單元MCO的源極側(cè)耦接的選擇晶體管TR2。在此需注意的是，選擇晶體管TRl的漏極為對應(yīng)耦接到位元線GBL，偶數(shù)編號的存儲單元串NU的選擇晶體管TR2的源極耦接至共同偶數(shù)源極線SL_e，奇數(shù)編號的存儲單元串NU的選擇晶體管TR2的源極耦接至共同奇數(shù)源極線SL_o。
[0086]存儲單元MCi的控制柵極耦接至字元線WLi，選擇晶體管TR1、TR2的柵極耦接至與字元線WL平行的選擇柵極線SGD、SGS。字元線選擇電路150依據(jù)列地址信息Ax選擇存儲器區(qū)塊時，通過該存儲器區(qū)塊的選擇柵極線SGS、S⑶選擇性地驅(qū)動選擇晶體管TR1、TR2。
[0087]存儲單元典型地具有包括下列構(gòu)造的金氧半(MOS)晶體管，MOS晶體管包括形成N型擴散區(qū)域的源極/漏極、源極/漏極間在通道上形成的通道氧化膜、形成于通道氧化膜上的累積電荷的浮動?xùn)艠O(電荷累積層)、在浮動?xùn)艠O上通過介電膜形成的控制柵極。
[0088]浮動?xùn)艠O未累積電荷時，亦即數(shù)據(jù)“I”被保存或抹除時，閾值為負(fù)的狀態(tài)，存儲單元為常通(normally on)狀態(tài)。浮動?xùn)艠O累積電荷時，亦即數(shù)據(jù)“O”被寫入時，閾值轉(zhuǎn)為正的狀態(tài)，存儲單元為常關(guān)(normally off)狀態(tài)。
[0089]與存儲單元串NU耦接的位元線GBLO、GBLl、...、GBLn經(jīng)由位元線選擇電路耦接至頁緩沖器/感測電路160。位元線選擇電路在讀取和程序化時，選擇偶數(shù)位元線或奇數(shù)位元線，并將被選擇到的偶數(shù)位元線或奇數(shù)位元線耦接至頁緩沖器/感測電路160。
[0090]圖4為說明本實施例的存儲器陣列和頁緩沖器/感測電路的具體電路架構(gòu)圖。在此，例示性地將偶數(shù)位元線GBL_e與奇數(shù)位元線GBL_o作為一對位元線，頁緩沖器/感測電路160為一對的偶數(shù)位元線GBL_e與奇數(shù)位元線GBL_o所共用，若與一條字元線耦接的偶數(shù)位元線以及奇數(shù)位元線分別構(gòu)成一個頁，頁緩沖器/感測電路160包括一頁份的頁緩沖器/感測電路160。
[0091]頁緩沖器/感測電路160包括，在讀取時感測偶數(shù)位元線GBL_e或奇數(shù)位元線GBL_o的電位的感測放大器160A，以及保存被讀出的數(shù)據(jù)或程序化的數(shù)據(jù)的閂鎖電路
160B。頁緩沖器/感測電路160更通過一對MOS晶體管TR3、TR4耦接輸入輸出線I/O、I/O
或數(shù)據(jù)寄存器130，晶體管TR3、TR4的柵極耦接來自行選擇電路170的行選擇柵極線CSEL。通過開啟晶體管TR3、TR4，將來自輸入輸出線I/O、W或數(shù)據(jù)寄存器130的程序化數(shù)據(jù)輸
入至閂鎖電路160B，或者將閂鎖電路160B保存的讀取數(shù)據(jù)傳送至輸入輸出線I/O、％或數(shù)據(jù)寄存器130。
[0092]位元線選擇電路200的架構(gòu)包括,將偶數(shù)位元線GBL_e和奇數(shù)位元線GBL_o f禹接至頁緩沖器/感測電路160的第一選擇部210，以及將規(guī)定的偏壓電壓施加至偶數(shù)位元線GBL_e與奇數(shù)位元線GBL_o的第二選擇部220。
[0093]第一選擇部210包括，耦接偶數(shù)位元線GBL_e的偶數(shù)選擇晶體管SEL_e、耦接奇數(shù)位元線GBL_o的奇數(shù)選擇晶體管SEL_o、耦接于偶數(shù)選擇晶體管GBL_e與奇數(shù)選擇晶體管GBL_o的共同接點NI和頁緩沖器/感測電路160之間的位元線選擇晶體管BLS。構(gòu)成第一選擇部210的晶體管SEL_e、SEL_o、BLS為N型的MOS晶體管，在構(gòu)成頁緩沖器/感測電路160等的周邊電路的P型井內(nèi)形成可在高電壓(HV)下工作的高電壓晶體管。
[0094]偶數(shù)選擇晶體管SEL_e以及奇數(shù)選擇晶體管、SEL_o,以及位元線選擇晶體管BLS的柵極被施加來自控制器140的控制信號，此些晶體管在讀取、程序化、抹除時選擇性地被驅(qū)動。例如，在執(zhí)行選擇的頁的讀取的情形下，偶數(shù)位元線選擇時，奇數(shù)位元線GBL_o未被選擇,偶數(shù)選擇晶體管SEL_e、位元線選擇晶體管BLS為開啟狀態(tài),奇數(shù)選擇晶體管SEL_o為關(guān)閉狀態(tài)。又,奇數(shù)位元線GBL_o被選擇時,偶數(shù)位元線GBL_e未被選擇,奇數(shù)選擇晶體管SEL_o、位元線選擇晶體管BLS為開啟狀態(tài),偶數(shù)選擇晶體管SEL_e為關(guān)閉狀態(tài)。如此一來，一個頁緩沖器/感測電路160的一個感測放大器160A與閂鎖電路160B，為兩條位元線GBL_e與GBL_o所共用。
[0095]第二選擇部220包括，耦接于偶數(shù)位元線GBL_e與虛擬電位VPRE’之間的偶數(shù)偏壓選擇晶體管YSEL_e，以及耦接于奇數(shù)位元線GBL_o與虛擬電位VPRE’之間的奇數(shù)偏壓選擇晶體管YSEL_o。偶數(shù)偏壓選擇晶體管YSEL_e以及奇數(shù)偏壓選擇晶體管YSEL_o為以N型MOS晶體管構(gòu)成，較佳為于形成存儲器單元或存儲器區(qū)塊的P型井內(nèi)形成。構(gòu)成第二選擇部220的晶體管與構(gòu)成第一選擇部210的晶體管并不相同，其可為在低電壓(LV)下工作的低電壓晶體管。
[0096]偶數(shù)偏壓選擇晶體管YSEL_e以及奇數(shù)偏壓選擇晶體管YSEL_o的柵極被施加來自控制器140的控制信號，此些晶體管在讀取、程序化、抹除時被選擇性地驅(qū)動。又，通過控制器140的控制來自內(nèi)部電壓產(chǎn)生電路180的反應(yīng)動作狀態(tài)的種種偏壓電壓或預(yù)充電電壓被供給至虛擬電位VPRE’。例如，在讀取頁時，偶數(shù)位元線GBL_e被選擇，而奇數(shù)位元線GBL_o未被選擇時，偶數(shù)偏壓晶體管YSEL_e為關(guān)閉狀態(tài),而奇數(shù)偏壓晶體管YSEL_o為開啟狀態(tài)，通過虛擬電位VPRE’供給預(yù)充電電位至奇數(shù)位元線GBL_o。又偶數(shù)位元線GBL_e未被選擇，而奇數(shù)位元線GBL_o被選擇時，偶數(shù)偏壓晶體管YSEL_e為開啟狀態(tài)，而奇數(shù)偏壓晶體管YSEL_o為關(guān)閉狀態(tài)，通過虛擬電位VPRE’供給預(yù)充電電位至偶數(shù)位元線GBL_e。在程序化時，提供程序化禁止電壓給虛擬電位VPRE’，未選擇的位元線的存儲單元的通道被偏壓至寫入禁止電壓或被預(yù)充電。
[0097]本實施例中的一個特征為，在讀取頁時，偶數(shù)位元線或偶數(shù)頁被選擇時，來自頁緩沖器/感測電路160的預(yù)充電電壓經(jīng)由位元線選擇晶體管BLS以及偶數(shù)選擇晶體管SEL_e被供給至偶數(shù)位元線GBL_e—端，同時，來自虛擬電位VPRE’的預(yù)充電電壓經(jīng)由奇數(shù)偏壓選擇晶體管YSEL_o被供給至奇數(shù)位元線GBL_o —端。
[0098]又，如上所述，偶數(shù)編號的存儲單元串NU的源極側(cè)的選擇晶體管TR2的源極耦接共同偶數(shù)源極線SL_e，奇數(shù)編號的的存儲單元串NU的源極側(cè)的選擇晶體管TR2的源極耦接共同奇數(shù)源極線SL_o。共同偶數(shù)源極線SL_e經(jīng)由偶數(shù)源極線選擇晶體管SSLE_e與源極電壓供給部230耦接，共同奇數(shù)源極線SL_o經(jīng)由奇數(shù)源極線選擇晶體管SSEL_o與源極電壓供給部230耦接。源極電壓供給部230在控制器140的控制下，將反應(yīng)動作狀態(tài)的電壓供給至共同偶數(shù)源極線SL_e以及共同奇數(shù)源極線SL_o。
[0099]圖5繪示為本實施例的閃存存儲器在各動作模式時各部的電壓關(guān)系示意圖。在此所示的例子中，偶數(shù)位元線GBL_e、共同偶數(shù)源極線SL_e被選擇，奇數(shù)位元線GBL_o、共同奇數(shù)源極線SL_o未被選擇。圖5中，選擇:偶數(shù)源極線(SL_o，GBL_o);非選擇:奇數(shù)源極線(SL_1，GBL_1) ；R-Read (抹除驗證)；F:浮動；VBL:位元線電位。
[0100]在進行讀取動作(Read)時，被選擇的偶數(shù)位元線GBL_e通過頁緩沖器/感測電路160被供給預(yù)充電電壓(例如1.1V)，共同偶數(shù)源極線SL_e通過偶數(shù)源極線選擇晶體管SSEL_e被供給0V。另一方面，未選擇的奇數(shù)位元線GBL_o通過虛擬電位VPRE’被供給預(yù)充電電壓(例如1.1V)，共同奇數(shù)源極線SL_o通過源極電壓供給部230供給預(yù)充電電壓(例如 1.1V)。
[0101]之后，通過字元線選擇電路150進行存儲器區(qū)塊的選擇以及字元線的選擇，選擇晶體管TRl、TR2被開啟，選擇的字元線被施加0V，未選擇的字元線被施加4.5V (Vread)。若選擇存儲單元中保存數(shù)據(jù)“I ”，由于選擇存儲單元為導(dǎo)通狀態(tài)，約0.2μ A的電流自偶數(shù)位元線GBL_e流向共同偶數(shù)源極線SL_e，此情形可通過感測放大器160A檢測得知。若選擇存儲單元中保存數(shù)據(jù)“0”，由于選擇存儲單元為非導(dǎo)通狀態(tài)，將不會有電流自偶數(shù)位元線GBL_e流向共同偶數(shù)源極線SL_e，此情形可通過感測放大器160A檢測得知。
[0102]未選擇的奇數(shù)編號的存儲單元串NU的其中一端(漏極側(cè))經(jīng)由奇數(shù)位元線GBL_ο被供給來自虛擬電位VPRE’的預(yù)充電電壓，另一端(源極側(cè))則經(jīng)由共同奇數(shù)源極線SL_ο被供給預(yù)充電電壓。存儲單元串NU內(nèi)若不存在數(shù)據(jù)“O”的存儲單元，存儲單元串NU為導(dǎo)通狀態(tài)，全部的存儲單元串NU皆為處于預(yù)充電電壓的狀態(tài)。即使存儲單元串NU內(nèi)存在數(shù)據(jù)“0”，由于自漏極側(cè)與源極側(cè)被供給預(yù)充電電壓，存儲單元串NU可被視為處于預(yù)充電電壓的狀態(tài)。如此，奇數(shù)位元線GBL_o的位元線電位VBL被固定在預(yù)充電電壓。因此，被選擇的偶數(shù)位元線GBL_e在進行讀取時，通過與相鄰的奇數(shù)位元線的電容耦合而不被影響。
[0103]偶數(shù)位元線GBL_e的讀取結(jié)束后，接著，奇數(shù)位元線GBL_e被選擇。此時，由于奇數(shù)位元線GBL_o已為預(yù)充電電壓，頁緩沖器/感測電路160幾乎不消耗功率來對奇數(shù)位元線GBL_o進行再充電，再充電的時間縮短。又，共同奇數(shù)源極線SL_o的充電電壓經(jīng)由奇數(shù)源極線選擇晶體管SSEL_o而被放電至接地電平。另一方面，共同偶數(shù)源極線SL_e經(jīng)由偶數(shù)源極線選擇晶體管SSEL_e而被供給預(yù)充電電壓。
[0104]接著，針對抹除后的驗證動作(R-Read)進行說明。以區(qū)塊為單元進行存儲單元的批量刪除后，偶數(shù)位元線GBL_e的電位被放電至0V。接著，關(guān)閉偶數(shù)選擇晶體管SEL_e，使偶數(shù)位元線GBL_e處于浮動狀態(tài)，接著，通過源極電壓供給部230經(jīng)由偶數(shù)源極線選擇晶體管SSEL_e將電源電壓Vdd供給至共同偶數(shù)源極線SL_e。接著，開啟偶數(shù)選擇晶體管SEL_e，通過感測電路160進行偶數(shù)位元線驗證的感測。若所有的存儲單元被抹除(若數(shù)據(jù)“ I ”被保存)，由于偶數(shù)位元線GBL_e通過電源電壓Vdd而被充電，偶數(shù)位元線GBL_e上可檢測出一定值以上的電流或基準(zhǔn)電壓以上的電壓。若一部分的存儲單元的抹除未完全，由于存儲單元為不導(dǎo)通的狀態(tài)，偶數(shù)位元線GBL_e為浮動狀態(tài)，感測電路160無法檢測出電流，或檢測出基準(zhǔn)電壓以下的電壓。針對奇數(shù)位元線GBL_o亦為同樣的情形。[0105]在程序化(Pgm)中，偶數(shù)位元線選擇時，施加電源電壓Vdd至共同偶數(shù)源極線SSL_e以及共同奇數(shù)源極線SL_o，通過感測電路160施加OV至寫入數(shù)據(jù)“O”的偶數(shù)位元線GBL_e，寫入禁止的偶數(shù)位元線供給電源電壓Vdd。又，在抹除(Erase)中，如圖5所示的各部分被設(shè)為浮動狀態(tài)，P型井(P well)被施加約20V的電壓。此程序化與抹除的動作相對于現(xiàn)有的動作并無特別的改變。
[0106]圖6繪不為本發(fā)明一實施例的存儲器陣列的布局不意圖，圖7為圖6的Π-Υ1線以及Y2-Y2線的剖面圖。在此，僅繪示8位元的位元線GBLO~GBL8。較佳的態(tài)樣下，存儲器陣列100為在N型的硅半導(dǎo)體基板或是N型井內(nèi)形成的P型井內(nèi)形成。為了使存儲器區(qū)塊可以區(qū)塊為單元進行批量抹除，一個存儲器區(qū)塊于一個P型井內(nèi)形成。存儲單元串NU通過在行方向延伸的絕緣溝槽被分離開來，進而定義出活性區(qū)域。在活性區(qū)域上，通過沿列方向延伸的2層多晶硅層形成字元線WLO~WL31。又，形成與字元線WL31相鄰且在列方向延伸的選擇晶體管TRl的選擇柵極線SGD_0，形成與字元線WLO相鄰且在列方向延伸的選擇晶體管TR2的選擇柵極線SGS_1。
[0107]形成存儲單元以及選擇晶體管后，形成層間絕緣膜，選擇晶體管TR2(選擇柵極線SGD_0)的N+源極區(qū)域經(jīng)由源極接觸SCO耦接共同偶數(shù)源極線SL_e、共同奇數(shù)源極線SL_
Oo
[0108]在較佳的實施例中，對于共同偶數(shù)源極線SL_e與共同奇數(shù)源極線SL_o的源極接觸SC0，為以交替或交錯排列的方式形成于層間絕緣膜內(nèi)。藉此，共同偶數(shù)源極線SL_e以及共同奇數(shù)源極線31^0在列方向上相互平行地延伸。共同偶數(shù)源極線SL_e以及共同奇數(shù)源極線SL_o可例如以鋁(Al)或銅(Cu)等金屬層(Metal-1)所構(gòu)成。
[0109]又，選擇晶體管TRl (選擇柵極線SGD_0)的N+漏極極區(qū)域經(jīng)由位元接觸BCO與偶數(shù)位元線GBL_e或奇數(shù)位元線GBL_o稱接。偶數(shù)位元線GBL_e以及奇數(shù)位元線GBL_o在存儲單元上沿行方向延伸，且由鋁(Al)或銅(Cu)等金屬層(Metal-2)所構(gòu)成。
[0110]由圖6可明顯得知，形成金屬層Metal-1、Metal-2的金屬配線前,可將位元接觸BCO以及源極接觸SCO以對稱或相同排列的方式形成。在此情形下，可共用形成接觸的光罩圖案。假設(shè)，在位元接觸BCO側(cè)形成共同偶數(shù)源極線SL_e以及共同奇數(shù)源極線SL_o的情形下，可在源極接觸SCO側(cè)形成偶數(shù)位元線GBL_e、奇數(shù)位元線GBL_o的接觸。
[0111]上述實施例已詳述本發(fā)明較佳的實施形態(tài)，然其并非用以將本發(fā)明限定于特定的實施形態(tài)，在專利權(quán)利要求范圍內(nèi)所記載的本發(fā)明的精神范圍內(nèi)，亦有其他種種的變形或變更的可能。
[0112]在上實施例中，進行讀取頁時，源極電壓供給部230雖將與來自頁緩沖器/感測電路160以及虛擬電位VPRE’的預(yù)充電電相等的電壓供給至偶數(shù)源極線或奇數(shù)源極線，然在不妨礙讀取動作的范圍內(nèi)亦可改變來自源極電壓供給部230的供給電壓。又在上述實施例中，雖僅舉例說明一個存儲器陣列100，然閃存存儲器亦可具備多個存儲器陣列。
【權(quán)利要求】
1.一種半導(dǎo)體存儲裝置，包括: 存儲器陣列，由多個存儲單元串以矩陣的方式配置所形成，其中各該存儲單元串由多個電子可重寫的存儲元件串聯(lián)耦接而成，存儲單元串按列配置排列，并沿列向編號為偶數(shù)編號的存儲單元串以及奇數(shù)編號的存儲單元串； 位元線，耦接該多個存儲單元串的漏極側(cè)，位元線按列配置排列，并沿列向編號為偶數(shù)編號的位元線以及奇數(shù)編號的位元線； 第一源極線，耦接偶數(shù)編號的該多個存儲單元串的源極側(cè)； 第二源極線，耦接奇數(shù)編號的該多個存儲單元串的源極側(cè)； 列選擇機構(gòu)，選擇該多個存儲單元串內(nèi)列方向的該多個存儲元件； 第一選擇機構(gòu)，選擇與一感測電路稱接的偶數(shù)位元線或奇數(shù)位元線； 第二選擇機構(gòu)，選擇與一電壓供給源耦接的該偶數(shù)位元線或該奇數(shù)位元線；以及 源極電壓供給機構(gòu)，供給該第一源極線以及該第二源極線電壓， 其中通過該第一選擇機構(gòu)選擇該偶數(shù)位元線時，通過該第二選擇機構(gòu)選擇該奇數(shù)位元線，通過該第一選擇機構(gòu)選擇該奇數(shù)位元線時，通過該第二選擇機構(gòu)選擇該偶數(shù)位元線，通過該第一選擇機構(gòu)選擇該偶數(shù)位元線時，供給該偶數(shù)位元線來自該感測電路的一第一電壓，通過該源極電壓供給機構(gòu)供給該第一源極線一基準(zhǔn)電壓，該奇數(shù)位元線由來自該電壓供給源的一第二電壓供給，通過該源極電壓供給機構(gòu)供給該第二源極線一第三電壓，該第三電壓等于該第二電壓， 通過該第一選擇機構(gòu)選擇該奇數(shù)位元線時，供給該奇數(shù)位元線來自該感測電路的該第一電壓，通過該源極電壓供給機構(gòu)供給該第二源極線該基準(zhǔn)電壓，該偶數(shù)位元線由來自該電壓供給源的該第二電壓供給，通過該源極電壓供給機構(gòu)供給該第一源極線該第三電壓。
2.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中該第一電壓等于該第二電壓。
3.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中該第二電壓為預(yù)充電電壓。
4.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中該第一源極線的接觸區(qū)域與該第二源極線的接觸區(qū)域為以交錯排列的方式配置，該第一源極線以及該第二源極線包括在相互平行的方向延伸的部分。
5.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中該第一源極線以及該第二源極線的接觸區(qū)域的排列圖案中，該偶數(shù)位元線與該奇數(shù)位元線的接觸區(qū)域的排列圖案相同。
6.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中該第一源極線以及該第二源極線為下層金屬布線，該偶數(shù)位元線與該奇數(shù)位元線為上層金屬布線。
【文檔編號】G11C16/30GK103680632SQ201310065826
【公開日】2014年3月26日 申請日期:2013年3月1日 優(yōu)先權(quán)日:2012年8月30日
【發(fā)明者】矢野勝, 蔣汝平 申請人:華邦電子股份有限公司