專利名稱：讀出電路的制作方法
技術領域：
本發(fā)明關于一種讀出電路，特別是涉及一種用于半導體存儲器電路的讀出電路。
背景技術：
半導體存儲器通常被認為是數字集成電路中非常重要的組成部分，它們對于構建基于微處理器的應用系統(tǒng)發(fā)揮著至關重要的作用。近年來人們越來越多地將各種存儲器嵌入在處理其內部，以便使處理器具有更高的集成度和更快的工作速度，因此存儲器陣列及其外圍電路的性能就在很大程度上決定了整個系統(tǒng)的工作狀況，包括速度、功耗等。在半導體存儲器的各種外圍器件中最為重要的就是讀出電路。由于讀出電路通常被用來在對存儲單元進行讀操作時采樣位線上的微小信號變化并進行放大，從而確定相應存儲單元的存儲信息，因此讀出電路對于存儲器的存取時間有著決定性的影響。圖1為現(xiàn)有技術中典型的讀出電路的電路示意圖。如圖1所示，該讀出電路包括:參考支路鏡像恒流源101、參考存儲單元102、譯碼控制電路103、傳輸電路104以及輸出電路105，其中參考支路鏡像恒流源101包括PMOS管P1/P2，以提供電源，參考存儲單元102包括NMOS管NI以及1-4個柵極互連的NMOS管，NI柵極通過一反相器INVl接至NI源極，NI源極通過1-4個柵極互連的NMOS管與多個連接字線WL的參考存儲單元Cellj (j例如為4或8)相連，譯碼控制電路103—端連接傳輸電路104，另一端連接存儲單元Cell，其由三個源漏相接形成串聯(lián)的NMOS晶體管N2、N3以及N4組成，NMOS管N2-N4柵極分別連接控制信號YA、YB以及YC，這樣，當訪問存儲器單元Cell時，YA/YB/YC置高電平，NMOS管N2-N4接通，存儲單元信息可通過譯碼控制電路103及傳輸電路104形成于C點；傳輸電路104包括NMOS管N5及一反相器INV2，NM0S管N5漏極接P2漏極，柵極與源極之間接反相器INV2，并接至譯碼控制電路103 ;輸出電路105包括一比較器CMPl及一反相器INV3，比較器CMPl之正輸入端接P2漏極，負輸入端接一參考電壓Vref，輸出端接反相器INV3之輸入端，反相器INV3輸出存儲單元信息Soutb。現(xiàn)有技術的讀出電路還卻存在如下缺點:在現(xiàn)有技術中，節(jié)點A和B是連通的，當電源電壓降低時，為了保證Pl管工作在飽和區(qū)，A點也隨之降低，并且由于A點至少比電源電壓低一個閾值電壓，所以當電源電壓低至一定的電位的時候，或者由于工藝漂移或者由于溫度降低，造成Pl的閾值電壓比較大的時候，A點的電位就會變得很低，這時候D點的電位由A點決定，反相器INVl的輸入電位很低而起不到嵌位的作用，這樣一方面使得參考單元的位線電壓變得很低而使參考單元的電流變小，另一方面反相器INVl的嵌位功能的缺失會使得位線穩(wěn)定變慢，這兩個方面都會使讀的速度下降。

發(fā)明內容
為克服上述現(xiàn)有技術的讀出電路存在的影響讀速度的問題，本發(fā)明的主要目的在于提供一種讀出電路，其通過在參考支路鏡像恒流源參考管間接入一電壓隔離電路，以將第一參考管的柵漏隔開以利于在保證第一參考管飽和導通的同時，提高A點的電位，從而使得本發(fā)明可適合于低電壓如小于1.2V時工作，擴展了閃存的讀出電壓。為達上述及其它目的，本發(fā)明提出一種讀出電路，用于將存儲單元的信息放大輸出，包括參考支路鏡像恒流源、參考存儲單元、譯碼控制電路、傳輸電路及輸出電路，其中，該參考支路鏡像恒流源包括第一參考管、第二參考管及電壓隔離電路，該電壓隔離電路接于該第一參考管的柵極與漏極之間，用于將該第一參考管的柵漏隔開以利于在保證第一參考管飽和導通的同時，提高A點的電位。進一步地,該第一參考管與該第二參考管為PMOS管,該第一參考管漏極接該參考存儲單元，該第二參考管漏極通過該傳輸電路、該譯碼控制電路接存儲單元，同時該第二參考管漏極還接至該輸出電路。進一步地，該電壓隔離電路包括一 PMOS管，該PMOS管源極接第一參考管的漏極，漏極接該第一參考管的柵極。進一步地，該電壓隔離電路還包括第二恒流源及第三恒流源，該PMOS管源極接該第二恒流源的輸出，漏極接該第三恒流源的輸出端，其中第二恒流源和第三恒流源的電流相等。進一步地,該第二恒流源與該第三恒流源取值為2uA 10uA。與現(xiàn)有技術相比，本發(fā)明一種讀出電路通過在參考支路鏡像恒流源的第一參考管間接入電壓隔離電路，以將第一參考管的柵漏隔開以利于在保證第一參考管飽和導通的同時，提高A點的電位。即節(jié)點A的電壓大于第一參考管的閾值電壓,且第一參考管處于飽和導通，從而使得本發(fā)明可適合于低電壓如小于1.2V時工作，擴展閃存的讀出電壓，并能保證讀出電路在因各種因素引起的性能偏差下都能正常工作。


圖1為現(xiàn)有技術中典型的讀出電路的電路示意圖；圖2為本發(fā)明一種讀出電路之較佳實施例的電路結構圖。
具體實施例方式以下通過特定的具體實例并結合

本發(fā)明的實施方式，本領域技術人員可由本說明書所揭示的內容輕易地了解本發(fā)明的其它優(yōu)點與功效。本發(fā)明亦可通過其它不同的具體實例加以施行或應用，本說明書中的各項細節(jié)亦可基于不同觀點與應用，在不背離本發(fā)明的精神下進行各種修飾與變更。圖2為本發(fā)明一種讀出電路之較佳實施例的電路結構圖。如圖2所示，本法明之讀出電路包括:參考支路鏡像恒流源201、參考存儲單元202、譯碼控制電路203、傳輸電路204以及輸出電路205。其中參考存儲單元202、譯碼控制電路203及傳輸電路204及輸出電路205與現(xiàn)有技術類似，在此不予贅述。參考支錄鏡像恒流源201，包括第一參考管Pl、第二參考管P2以及電壓隔離電路206，第一參考管Pl及第二參考管P2為PMOS管，其源極均接于電源電壓Vdd，柵極互連，第一參考管Pl漏極接參考存儲單元202,第二參考管P2漏極通過傳輸電路204、譯碼控制電路203接存儲單元Cell，同時P2漏極還接至輸出電路205，電壓隔離電路206接于第一參考管Pl的柵極與漏極之間，用于將第一參考管Pl的柵漏隔開以利于提高Pl飽和導通以及Pl尺寸寬長比設計，在本發(fā)明較佳實施例中，電壓隔離電路206包括一 PMOS管Ml、第二恒流源12及第三恒流源I3，M1源極接第一參考管Pl的漏極和第二恒流源12的輸出，其接點為節(jié)點A，Ml的漏極接第一參考管Pl的柵極和第三恒流源13的輸出端，其接點為節(jié)點B。在本發(fā)明較佳實施例中，地址譯碼輸出YA、YB、YAD、YBD和字線選擇信號WL送至參考存儲單元和所選存儲單元，參考存儲單元所在支路的控制管NA、NB導通，隔離N管NI源極為較低電壓，該電壓經反相器后為高，促使隔離N管NI的柵極為高，從而參考N管NI導通，參考支路鏡像恒流源201參考第一參考管Pl導通,產生參考電流,參考支路鏡像恒流源201輸出N管Vgs和鏡像恒流源參考P管Pl相同，從而能輸出相同或成比例的電流，而所選存儲單元會因存儲內容而產生不同電流或者說對應不同阻抗，在參考支路鏡像恒流源201輸出P管(P2)漏極形成不同電壓，該輸出電壓被送至讀出放大器的比較器的同相輸出端，參考電路產生的參考電壓送至比較器的反向輸出端，從而在比較器輸出端產生和存儲單元存儲內容(O和I對應不同的電子數量)對應的電壓，經緩沖后輸出得到存儲單元存儲的信息 Sout。在本發(fā)明較佳實施例中，對于Pl:柵源電壓I Vgs-Vt I = VB-Vdd-VthO = Vdd-VB-1 VthO | ,I Vds I = Vdd-VA, VthO 為 Pl 的閾值電壓。為保證Pl處于飽和導通區(qū)間，要求:I Vgs-Vt I < I Vds I這等價于:Vdd-VB-1 VthO | < Vds-VA,即VA < VB+1 VthO在本發(fā)明較佳實施例中，若VA < |Vthl|，則P管Ml不導通，節(jié)點B電壓VB趨近于0，參考支路鏡像恒流源201不工作，此時需要提高節(jié)點A電壓VA，若VA > Vthl |，則P管Ml導通，節(jié)點B電壓VB趨近于節(jié)點A電壓NA，能輕易滿足VA < VB+1 VthO |條件，從而參考支路鏡像恒流源201工作。第二電恒流源和第三恒流源電流相等，取值2uA 10uA，由于參考單元的數目較多(4個或8個)，總電流比較大，一般大于150uA，即使設計中存在第二恒流源和第三恒流源的不匹配，也不會造成較大的誤差?？梢姡景l(fā)明一種讀出電路通過在參考支路鏡像恒流源的第一參考管間接入電壓隔離電路，以將第一參考管Pi的柵漏隔開以利于在保證第一參考管飽和導通的同時，提高A點的電位。即節(jié)點A的電壓大于第一PMOS管的閾值電壓，且第一參考管Pl處于飽和導通，從而使得本發(fā)明可適合于低電壓如小于1.2V時工作，擴展閃存的讀出電壓，并能保證讀出電路在因各種因素引起的性能偏差下都能正常工作。上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何本領域技術人員均可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾與改變。因此，本發(fā)明的權利保護范圍，應如權利要求書所列。
權利要求
1.一種讀出電路，用于將存儲單元的信息放大輸出，包括參考支路鏡像恒流源、參考存儲單元、譯碼控制電路、傳輸電路及輸出電路，其特征在于:該參考支路鏡像恒流源包括第一參考管、第二參考管及電壓隔離電路，該電壓隔離電路接于該第一參考管的柵極與漏極之間，用于將該第一參考管的柵漏隔開以在保證該第一參考管飽和導通的同時，提高該第一參考管漏極節(jié)點的電位。
2.如權利要求1所述的一種讀出電路，其特征在于:該第一參考管與該第二參考管為PMOS管,該第一參考管漏極接該參考存儲單元,該第二參考管漏極通過該傳輸電路、該譯碼控制電路接存儲單元，同時該第二參考管漏極還接至該輸出電路。
3.如權利要求2所述的一種讀出電路，其特征在于:該電壓隔離電路包括一PMOS管，該PMOS管源極接第一參考管的漏極,漏極接該第一參考管的柵極。
4.如權利要求3所述的一種讀出電路，其特征在于:該電壓隔離電路還包括第二恒流源及第三恒流源，該PMOS管源極接該第二恒流源的輸出，漏極接該第三恒流源的輸出端。
5.如權利要求4所述的一種讀出電路，其特征在于:該第二恒流源與該第三恒流源電流相等。
6.如權利要求4所述的一種讀出電路，其特征在于:該第二恒流源與該第三恒流源取值為2uA 10uA。
全文摘要
本發(fā)明公開了一種讀出電路，用于將存儲單元的信息放大輸出，其包括參考支路鏡像恒流源、參考存儲單元、譯碼控制電路、傳輸電路及輸出電路，其中，該參考支路鏡像恒流源包括第一參考管、第二參考管及電壓隔離電路，該電壓隔離電路接于該第一參考管的柵極與漏極之間，用于將該第一參考管的柵漏隔開以利于提高該第一參考管飽和導通，本發(fā)明通過在參考支路鏡像恒流源參考管間接入一電壓隔離電路將第一參考管的柵漏隔開以提高第一參考管飽和導通，從而使得本發(fā)明可適合于低電壓如小于1.2V時工作，擴展了閃存的讀出電壓。
文檔編號G11C7/06GK103117080SQ20131004187
公開日2013年5月22日 申請日期2013年2月1日 優(yōu)先權日2013年2月1日
發(fā)明者楊光軍 申請人:上海宏力半導體制造有限公司