快閃存儲器控制器、快閃存儲器偵錯(cuò)方法
【專利摘要】一種快閃存儲器控制器，包括：一讀寫單元，連接一快閃存儲器，并用以執(zhí)行一寫入指令或一讀取指令；一狀態(tài)單元，用以判斷快閃存儲器控制器的狀態(tài)；一處理單元，連接讀寫單元與狀態(tài)單元，用以控制讀寫單元；以及一輔助單元，連接一第一數(shù)據(jù)線、一第二數(shù)據(jù)線與處理單元，用以接收并儲存來自處理單元的一字串，其中當(dāng)快閃存儲器控制器完成寫入數(shù)據(jù)傳輸后，輔助單元通過第一數(shù)據(jù)線與第二數(shù)據(jù)線輸出字串。
【專利說明】快閃存儲器控制器、快閃存儲器偵錯(cuò)方法
【【技術(shù)領(lǐng)域】】
[0001]本發(fā)明有關(guān)于快閃存儲器裝置， 特別是有關(guān)于一種嵌入式快閃存儲器裝置。
【【背景技術(shù)】】
[0002]非揮發(fā)快閃存儲器(non-volatile memory)被廣泛使用在很多應(yīng)用中，例如固態(tài)硬盤(solid-state disk, SSD)、存儲卡、數(shù)字相機(jī)、數(shù)字?jǐn)z影機(jī)、多媒體播放器、移動(dòng)電話、電腦和許多其他電子裝置。
[0003]然而，當(dāng)儲存在快閃存儲器中的處理數(shù)據(jù)(例如韌體firmware)遺失或受損時(shí)(亦或者設(shè)計(jì)錯(cuò)誤)，會導(dǎo)致快閃存儲器控制器的處理單元無法正常操作，使得使用者無法讀取快閃存儲器中的內(nèi)容。因此，亟需要一種快閃存儲器控制器，使得當(dāng)儲存在快閃存儲器中的處理數(shù)據(jù)有錯(cuò)誤(bug)時(shí)，可分析快閃存儲器的數(shù)據(jù)并確認(rèn)錯(cuò)誤所在。
【
【發(fā)明內(nèi)容】
】
[0004]有鑒于此，本申請一種快閃存儲器控制器，包括:一讀寫單元，連接一快閃存儲器，并用以執(zhí)行一寫入指令或一讀取指令；一狀態(tài)單元，用以判斷快閃存儲器控制器的狀態(tài)；一處理單元，連接讀寫單元與狀態(tài)單元，用以控制讀寫單元；以及一輔助單元，連接一第一數(shù)據(jù)線、一第二數(shù)據(jù)線與處理單元，用以接收并儲存來自處理單元的一字串，其中當(dāng)快閃存儲器控制器完成寫入數(shù)據(jù)傳輸后，輔助單元通過第一數(shù)據(jù)線與第二數(shù)據(jù)線輸出字串。
[0005]本申請亦提供一種快閃存儲器偵錯(cuò)方法，適用于具有一讀寫單元、一狀態(tài)單元和一處理單元的一快閃存儲器控制器與一快閃存儲器，包括:通過快閃存儲器控制器的一輔助單元接收并儲存來自處理單元的一字串；通過狀態(tài)單元判斷快閃存儲器控制器的狀態(tài)；以及當(dāng)快閃存儲器控制器完成寫入數(shù)據(jù)傳輸后，通過輔助單元通過一第一數(shù)據(jù)線與一第二數(shù)據(jù)線輸出字串。
[0006]本申請亦提供一種快閃存儲器控制器，包括:一讀寫單元，連接一快閃存儲器，并用以執(zhí)行一寫入指令或一讀取指令；一狀態(tài)單元，系用以判斷快閃存儲器控制器的狀態(tài)；一處理單元，連接讀寫單元與狀態(tài)單元，并且用以控制讀寫單元；以及一輔助單元，連接一第一數(shù)據(jù)線、一第二數(shù)據(jù)線、與處理單元，輔助單元系用以接收并儲存來自處理單元的一字串，其中當(dāng)快閃存儲器控制器啟動(dòng)讀取數(shù)據(jù)傳輸前，輔助單元通過第一數(shù)據(jù)線與第二數(shù)據(jù)線輸出字串 。
[0007]本申請亦提供一種快閃存儲器偵錯(cuò)方法，適用于具有一讀寫單元、一狀態(tài)單元和一處理單元的一快閃存儲器控制器與一快閃存儲器，包括:通過快閃存儲器控制器的一輔助單元接收并儲存來自處理單元的一字串；通過狀態(tài)單元判斷快閃存儲器控制器的狀態(tài)；以及當(dāng)快閃存儲器控制器啟動(dòng)讀取數(shù)據(jù)傳輸前，通過輔助單元通過一第一數(shù)據(jù)線與一第二數(shù)據(jù)線輸出字串。
[0008]為了讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合所附圖示，作詳細(xì)說明如下:【【專利附圖】

【附圖說明】】
[0009]圖1是本申請的快閃存儲器控制器190的一示意圖；
[0010]圖2是本申請的快閃存儲器系統(tǒng)200的一示意圖；
[0011]圖3是本申請的嵌入式快閃存儲器狀態(tài)機(jī)的一讀取時(shí)序圖；
[0012]圖4是本申請的嵌入式快閃存儲器狀態(tài)機(jī)的一寫入時(shí)序圖；
[0013]圖5是本申請的安全數(shù)字存儲卡狀態(tài)機(jī)的一寫入時(shí)序圖；
[0014]圖6是本申請的快閃存儲器偵錯(cuò)方法的一流程圖；以及
[0015]圖7是本申請的快閃存儲器偵錯(cuò)方法的另一流程圖。
[0016]【主要元件符號說明】
[0017]190、290:快閃存儲器控制器；
[0018]110、210:讀寫單元；
[0019]120、220:狀態(tài)單元；
[0020]130>230:處理單元；
[0021]140、240:輔助單元；
[0022]150、250:快閃存儲器；
[0023]160,260:傳輸通道；
[0024]270:主控裝置；
[0025]280:偵錯(cuò)裝置；
[0026]281:偵測單元；
[0027]282:接收單元；
[0028]190、290:快閃存儲器控制器；
[0029]111、211:快閃存儲器存取狀態(tài)機(jī)；
[0030]112、212:靜態(tài)隨機(jī)存取存儲器；
[0031]CLK:時(shí)鐘信號線；
[0032]CMD:命令信號線；
[0033]DM1、DM2:偵錯(cuò)消息；
[0034]ES:致能信號；
[0035]PD:處理數(shù)據(jù)；
[0036]DATO ~DAT3:數(shù)據(jù)線；
[0037]200:快閃存儲器系統(tǒng)；
[0038]Pl ~P3:周期。
【【具體實(shí)施方式】】
[0039]前文已對本發(fā)明做各特征的摘要，請參考本文及附圖，于此將做更詳細(xì)的描述。本發(fā)明配合附圖做詳細(xì)的描述，然而非用以限制本發(fā)明。相反的，在不脫離后附的申請專利范圍中所界定的范圍及精神，本發(fā)明當(dāng)可做所有型式的更動(dòng)及潤飾。
[0040]圖1是本申請的快閃存儲器控制器190的一示意圖。如圖1所示，快閃存儲器控制器 190 包括一讀寫單兀(read/write unit) 110、一狀態(tài)單兀(state machine) 120、一處理單元130和一輔助單元(auxiliary unit) 140。讀寫單元110連接一,決閃存儲器150,并用以執(zhí)行一寫入指令或一讀取指令。處理單元130控制讀寫單元110的操作包含處理單元130指示讀寫單元110執(zhí)行寫入指令和讀取指令。
[0041]詳細(xì)而言，讀寫單元110包括一,決閃存儲器存取狀態(tài)機(jī)(flash access statemachine) 111 和一靜態(tài)隨機(jī)存取存儲器(static random access memory, SRAM) 112?？扉W存儲器存取狀態(tài)機(jī)111耦接于處理單元130和快閃存儲器150之間，用以執(zhí)行一寫入指令或一讀取指令?？扉W存儲器150可以是反及柵型(NAND)快閃存儲器(flash memory)或反或柵型(NOR)快閃存儲器。
[0042]另外，快閃存儲器存取狀態(tài)機(jī)111輸出存取信號至快閃存儲器150，存取信號可包括晶片致能信號(CE#)、命令鎖存(latch)致能信號(CLE)、位址鎖存致能信號(ALE)、寫入致能信號(WE#)、讀取致能信號(RE#)及待命/忙碌信號(R/B#)。靜態(tài)隨機(jī)存取存儲器112耦接至快閃存儲器存取狀態(tài)機(jī)111、狀態(tài)單元120和處理單元130，用以儲存任何來自于狀態(tài)單元120或處理單元130的數(shù)據(jù)。
[0043]狀態(tài)單元120耦接于處理單元130與主控裝置(host)(如圖2的主控裝置270)之間，并且狀態(tài)單元120通過符合嵌入式快閃存儲器規(guī)范的一傳輸通道160與主控裝置170進(jìn)行通信。換言之，主控裝置170為嵌入式快閃存儲器主控裝置。狀態(tài)單元120為一嵌入式快閃存儲器狀態(tài)機(jī)(embeded multi media card state machine, EMMC state machine)及/或一安全數(shù)字存儲卡狀態(tài)機(jī)(secure digital memory card state machine, SD statemachine)
[0044]狀態(tài)單元120用以判斷快閃存儲器控制器190的狀態(tài)。處理單元130連接讀寫單元Iio與狀態(tài)單元120，用以控制讀寫單元110。輔助單元140連接數(shù)據(jù)線DAT1、DAT2與處理單元130，用以接收并儲存來自處理單元130的偵錯(cuò)消息DM1，其中偵錯(cuò)消息DMl包含字串(string) ST。當(dāng)輔助單元140收到一休眠信號時(shí),輔助單元140暫停運(yùn)作。需說明的是，當(dāng)狀態(tài)單元120為安全數(shù)字存儲卡狀態(tài)機(jī)時(shí)，傳輸通道160包括一時(shí)鐘信號線CLK、一命令信號線CMD和多個(gè)數(shù)據(jù)線DATO?DAT3。當(dāng)狀態(tài)單元120為嵌入式快閃存儲器狀態(tài)機(jī)時(shí)，傳輸通道160包括時(shí)鐘信號線CLK、命令信號線CMD和多個(gè)數(shù)據(jù)線DATO?DAT7。
[0045]當(dāng)快閃存儲器控制器190完成寫入數(shù)據(jù)傳輸后(例如忙碌狀態(tài)(busy status)周期或循環(huán)冗余核對狀態(tài)(Cyclical Redundancy Check status, CRC status)),狀態(tài)單兀120輸出一啟動(dòng)信號ES給輔助單元140，輔助單元140通過數(shù)據(jù)線DATl與DAT2輸出偵錯(cuò)消息DM2 (含有字串ST)至一偵錯(cuò)裝置(如圖2的偵錯(cuò)裝置280)。更進(jìn)一步來說，完成寫入數(shù)據(jù)傳輸系指完成在數(shù)據(jù)線DATl與DAT2的寫入數(shù)據(jù)傳輸。在某些實(shí)施例中，輔助單元140亦可連接數(shù)據(jù)線DAT0，并且根據(jù)數(shù)據(jù)線DATO的信號來判斷在數(shù)據(jù)線DATl與DAT2的寫入數(shù)據(jù)傳輸是否完成。
[0046]在某些實(shí)施例中，在快閃存儲器控制器190啟動(dòng)讀取數(shù)據(jù)傳輸前(例如在存取延遲時(shí)間(access time delay)),狀態(tài)單元120輸出啟動(dòng)信號ES給輔助單元140,輔助單元140通過數(shù)據(jù)線DATl與DAT2輸出字串ST。進(jìn)一步來說，啟動(dòng)讀取數(shù)據(jù)傳輸系指啟動(dòng)在數(shù)據(jù)線DATl與DAT2的讀取數(shù)據(jù)傳輸。在某些實(shí)施例中，輔助單元140亦可連接數(shù)據(jù)線DAT0，并且根據(jù)數(shù)據(jù)線DATO的信號來判斷在數(shù)據(jù)線DATl與DAT2的讀取數(shù)據(jù)傳輸是否被啟動(dòng)。
[0047]圖2是本申請的快閃存儲器系統(tǒng)200的一示意圖。如圖2所示，快閃存儲器系統(tǒng)200包括快閃存儲器250、快閃存儲器控制器290和偵錯(cuò)裝置280?？扉W存儲器250與快閃存儲器150相同，快閃存儲器控制器290 (即讀寫單元210、狀態(tài)單元220、處理單元230和輔助單元240)與快閃存儲器控制器190 (即讀寫單元110、狀態(tài)單元120、處理單元130和輔助單元140)相同，因此就不再贅述?？扉W存儲器250和快閃存儲器控制器290的組合為嵌入式快閃存儲器裝置(embedded multi media card, EMMC), f禹接至主控裝置270,換言之，快閃存儲器250、快閃存儲器控制器290與主控裝置270皆設(shè)置在同一電路板上。
[0048]需說明的是，偵錯(cuò)裝置280包括偵測單元281和接收單元282。詳細(xì)而言，偵測單元281以反相信號核對方法(differential signal check method)、同位核對方法(paritycheck method)和波特速率核對方法(baud rate check method)來判斷數(shù)據(jù)線DATl和DAT2所輸出的信號是否為偵錯(cuò)消息DM2，以避免將主控裝置270與狀態(tài)單元220之間的寫入信號(write signal)或讀取信號(real signal)誤認(rèn)為偵錯(cuò)消息DM2。
[0049]詳細(xì)而言，在反相信號核對方法中，當(dāng)數(shù)據(jù)線DATl和DAT2所輸出的信號分別為信號TX+和信號TX-(或信號TX-和信號TX+)時(shí)，偵測單元281才會認(rèn)為數(shù)據(jù)線DATl和DAT2所輸出的信號為偵錯(cuò)消息DM2，并且偵測單元281將偵錯(cuò)信號DM2輸出至接收單元282。另夕卜，偵測單元281可同時(shí)使用同位核對方法判斷數(shù)據(jù)線DATl和DAT2所輸出的信號是否為偵錯(cuò)消息DM2。當(dāng)數(shù)據(jù)線DATl和DAT2所輸出的信號符合同位核對時(shí)，則偵測單元281判定反相信號為偵錯(cuò)信號DM2，并且將偵錯(cuò)信號DM2輸出至接收單元282。
[0050]在波特速率核對方法中，偵錯(cuò)裝置280和輔助單元240會設(shè)定一預(yù)設(shè)波特速率，并且輔助單兀240以相異于嵌入式快閃存儲器傳輸速度(例如9600bps)的一預(yù)設(shè)波特速率(例如19200bps或38400bps)輸出偵錯(cuò)消息DM2至偵錯(cuò)裝置280。換言之，偵測單元281僅會將在預(yù)設(shè)波特速率范圍內(nèi)所接收的消息傳遞給接收單元282，以避免接收單元282誤動(dòng)作。偵錯(cuò)裝置280和輔助單元240同時(shí)使用反相信號核對方法、同位核對方法和波特速率核對方法可以避免將主控裝置270與狀態(tài)單元220之間的寫入信號(write signal)或讀取信號(real signal)誤認(rèn)為偵錯(cuò)消息DM2，增加偵錯(cuò)裝置280的正確率。
[0051]由此可知，當(dāng)處理數(shù)據(jù)H)為函數(shù)f(g(h(x))))時(shí)，處理單元230可將字串ST(例如字串ST1、ST2和ST3)寫入每個(gè)函數(shù)(例如f(x)、g(x)和h(x))中，使得當(dāng)處理單元230執(zhí)行函數(shù)f (X)時(shí)，處理單元230將字串STl (例如偵錯(cuò)消息DMl)傳送至輔助單元240，并且輔助單元240在適當(dāng)?shù)臅r(shí)機(jī)(例如在快閃存儲器控制器為讀取數(shù)據(jù)傳輸前，或在快閃存儲器控制器為完成寫入數(shù)據(jù)傳輸后)傳送包含字串STl的偵錯(cuò)消息DM2至偵錯(cuò)裝置280。當(dāng)函數(shù)h(x)有誤時(shí)，偵錯(cuò)裝置280只會接收到字串STl和ST2，而不會接收到字串ST3的偵錯(cuò)消息DM2，因此偵錯(cuò)裝置280可根據(jù)偵錯(cuò)消息DM2確認(rèn)函數(shù)h (x)有錯(cuò)誤。在某些實(shí)施例中，偵錯(cuò)裝置280可通過某些裝置(例如屏幕)顯示對應(yīng)于偵錯(cuò)消息DM2的符號，使得程式設(shè)計(jì)者可根據(jù)符號修改函數(shù)h(x)，因此讓快閃存儲器控制器290得以正常工作。
[0052]圖3是本申請的嵌入式快閃存儲器狀態(tài)機(jī)的一讀取時(shí)序圖。如圖3所示，當(dāng)狀態(tài)單元120為嵌入式快閃存儲器狀態(tài)機(jī)時(shí)，在快閃存儲器控制器190啟動(dòng)讀取數(shù)據(jù)傳輸前(例如存取延遲時(shí)間(access time delay)或周期PI),輔助單元140可通過數(shù)據(jù)線DATl與DAT2輸出字串ST至偵錯(cuò)裝置280。此外，當(dāng)狀態(tài)單元120為安全數(shù)字存儲卡狀態(tài)機(jī)時(shí)，輔助單元140可在快閃存儲器控制器190啟動(dòng)讀取數(shù)據(jù)傳輸前(類似周期Pl)，通過數(shù)據(jù)線DATl與DAT2將字串ST輸出至偵錯(cuò)裝置280。[0053]圖4是本申請的嵌入式快閃存儲器狀態(tài)機(jī)的一寫入時(shí)序圖。如圖4所示，當(dāng)狀態(tài)單元220為嵌入式快閃存儲器狀態(tài)機(jī)時(shí)，輔助單元240可在快閃存儲器控制器290完成寫入數(shù)據(jù)傳輸后(例如周期P2)，通過數(shù)據(jù)線DATl與DAT2輸出字串ST。其中周期P2由忙碌狀態(tài)(busy status)周期和循環(huán)冗余核對狀態(tài)(Cyclical Redundancy Check status,CRCstatus)周期所構(gòu)成。
[0054]圖5是本申請的安全數(shù)字存儲卡狀態(tài)機(jī)的一寫入時(shí)序圖。如圖5所示，當(dāng)狀態(tài)單元220為安全數(shù)字存儲卡狀態(tài)機(jī)時(shí)，輔助單元240可在快閃存儲器控制器290完成寫入數(shù)據(jù)傳輸后(例如周期P3)，通過數(shù)據(jù)線DATl與DAT2輸出字串ST。其中周期P3由忙碌狀態(tài)(busystatus)周期和循環(huán)冗余核對狀態(tài)(Cyclical Redundancy Check status,CRC status)周期所構(gòu)成。
[0055]圖6是本申請的快閃存儲器偵錯(cuò)方法的一流程圖，如圖6所示，快閃存儲器偵錯(cuò)方法包括下列步驟。
[0056]于步驟S61，通過快閃存儲器控制器290的輔助單元240接收并儲存來自處理單元230的一字串ST。于步驟S62，通過狀態(tài)單元220判斷快閃存儲器控制器290的狀態(tài)。于步驟S63，當(dāng)快閃存儲器控制器290完成寫入數(shù)據(jù)傳輸后，通過輔助單元240通過數(shù)據(jù)線DATl與DAT2輸出字串ST。
[0057]圖7是本申請的快閃存儲器偵錯(cuò)方法的另一流程圖，步驟S71與S72與步驟S61與S62相同，差別在于步驟S73，當(dāng)快閃存儲器控制器290啟動(dòng)讀取數(shù)據(jù)傳輸前，通過輔助單元240通過數(shù)據(jù)線DATl與DAT2輸出字串ST。
[0058]綜上所述，由于本申請的快閃存儲器系統(tǒng)200可將處理數(shù)據(jù)ro中的偵錯(cuò)字串(debug string)輸出至至偵錯(cuò)裝置280,因此偵錯(cuò)裝置280可確認(rèn)處理單元230已執(zhí)行處理數(shù)據(jù)ro的哪些部分，使得處理數(shù)據(jù)ro的錯(cuò)誤內(nèi)容可以迅速地被找出。再加上本申請的快閃存儲器偵錯(cuò)方法使用反相信號核對方法、同位核對方法和波特速率核對方法，因此偵錯(cuò)裝置280更能夠精確地接收到偵錯(cuò)消息DM2，而不會將狀態(tài)單元220與主控裝置270之間的信號誤判斷為第二偵錯(cuò)消息DM2。
[0059]以上敘述許多實(shí)施例的特征，使所屬【技術(shù)領(lǐng)域】中具有通常知識者能夠清楚理解本說明書的形態(tài)。所屬【技術(shù)領(lǐng)域】中具有通常知識者能夠理解其可利用本發(fā)明揭示內(nèi)容為基礎(chǔ)以設(shè)計(jì)或更動(dòng)其他制程及結(jié)構(gòu)而完成相同于上述實(shí)施例的目的及/或達(dá)到相同于上述實(shí)施例的優(yōu)點(diǎn)。所屬【技術(shù)領(lǐng)域】中具有通常知識者亦能夠理解不脫離本發(fā)明的精神和范圍的等效構(gòu)造可在不脫離本發(fā)明的精神和范圍內(nèi)作任意的更動(dòng)、替代與潤飾。
【權(quán)利要求】
1.一種快閃存儲器控制器，包括: 一讀寫單元，連接一快閃存儲器，并用以執(zhí)行一寫入指令或一讀取指令； 一狀態(tài)單元，用以判斷該快閃存儲器控制器的狀態(tài)； 一處理單元，連接該讀寫單元與該狀態(tài)單元，用以控制該讀寫單元；以及 一輔助單元，連接一第一數(shù)據(jù)線、一第二數(shù)據(jù)線與該處理單元，用以接收并儲存來自該處理單元的一字串，其中當(dāng)該快閃存儲器控制器完成寫入數(shù)據(jù)傳輸后，該輔助單元通過該第一數(shù)據(jù)線與該第二數(shù)據(jù)線輸出該字串。
2.根據(jù)權(quán)利要求1所述的快閃存儲器控制器，其特征在于，當(dāng)該快閃存儲器控制器處于忙碌狀態(tài)時(shí)，該狀態(tài)單元輸出一啟動(dòng)信號給該輔助單元。
3.根據(jù)權(quán)利要求1所述的快閃存儲器控制器，其特征在于，當(dāng)該輔助單元收到一休眠信號時(shí)，該輔助單元暫停運(yùn)作。
4.根據(jù)權(quán)利要求1所述的快閃存儲器控制器，其特征在于，該處理單元控制該讀寫單元的操作包含該處理單元指示該讀寫單元執(zhí)行該寫入指令。
5.根據(jù)權(quán)利要求1所述的快閃存儲器控制器，其特征在于，該處理單元控制該讀寫單元的操作包含該處理單元指示該讀寫單元執(zhí)行該讀取指令。
6.根據(jù)權(quán)利要求1所述的快閃存儲器控制器，其特征在于，一偵錯(cuò)單元接收器連接至該第一數(shù)據(jù)線與該第二數(shù)據(jù)線。
7.根據(jù)權(quán)利要求6所述的快閃存儲器控制器，其特征在于，該偵錯(cuò)單元接收器系用以接收該字串。
8.根據(jù)權(quán)利要求1所述的快閃存儲器控制器，其特征在于，該輔助單元通過該第一數(shù)據(jù)線與該第二數(shù)據(jù)線以符合通用非同步接收發(fā)送器規(guī)范的方式輸出該字串。
9.根據(jù)權(quán)利要求1所述的快閃存儲器控制器，其特征在于，該輔助單元系以反相信號通過該第一數(shù)據(jù)線與該第二數(shù)據(jù)線輸出該字串。
10.根據(jù)權(quán)利要求1所述的快閃存儲器控制器，其特征在于，該輔助單元在該字串中加入同位核對碼。
11.根據(jù)權(quán)利要求1所述的快閃存儲器控制器，其特征在于，該輔助單元以一預(yù)設(shè)波特速率輸出該字串至一偵錯(cuò)裝置，并且該預(yù)設(shè)波特速率相異于該狀態(tài)單元與一主控裝置之間的傳輸速度。
12.根據(jù)權(quán)利要求1所述的快閃存儲器控制器，其特征在于，該讀寫單元包括: 一快閃存儲器存取狀態(tài)機(jī)，用以從該快閃存儲器讀取一處理數(shù)據(jù)；以及 一靜態(tài)隨機(jī)存取存儲器，用以儲存該處理數(shù)據(jù)。
13.根據(jù)權(quán)利要求1所述的快閃存儲器控制器，其特征在于，該完成寫入數(shù)據(jù)傳輸系指完成在該第一數(shù)據(jù)線與該第二數(shù)據(jù)線的寫入數(shù)據(jù)傳輸。
14.根據(jù)權(quán)利要求1所述的快閃存儲器控制器，其特征在于，該第一數(shù)據(jù)線為DAT1，且該第二數(shù)據(jù)線為DAT2。
15.根據(jù)權(quán)利要求1所述的快閃存儲器控制器，其特征在于，該輔助單元更連接一第三數(shù)據(jù)線，且該輔助單元根據(jù)該第三數(shù)據(jù)線判斷在該第一數(shù)據(jù)線與該第二數(shù)據(jù)線的寫入數(shù)據(jù)傳輸是否完成。
16.根據(jù)權(quán)利要求15所述的快閃存儲器控制器，其特征在于，該第三數(shù)據(jù)線為DAT0。
17.一種快閃存儲器偵錯(cuò)方法，適用于具有一讀寫單元、一狀態(tài)單元和一處理單元的一快閃存儲器控制器與一快閃存儲器，包括: 通過該快閃存儲器控制器的一輔助單元接收并儲存來自該處理單元的一字串； 通過該狀態(tài)單元判斷該快閃存儲器控制器的狀態(tài)；以及 當(dāng)該快閃存儲器控制器完成寫入數(shù)據(jù)傳輸后，通過該輔助單元通過一第一數(shù)據(jù)線與一第二數(shù)據(jù)線輸出該字串。
18.根據(jù)權(quán)利要求17所述的快閃存儲器偵錯(cuò)方法，其特征在于，更包括: 當(dāng)該快閃存儲器控制器處于忙碌狀態(tài)時(shí)，從該狀態(tài)單元輸出一啟動(dòng)信號給該輔助單J Li ο
19.根據(jù)權(quán)利要求17所述的快閃存儲器偵錯(cuò)方法，其特征在于，更包括: 當(dāng)該輔助單元收到一休眠信號時(shí)，暫停該輔助單元的運(yùn)作。
20.根據(jù)權(quán)利要求17所述的快閃存儲器偵錯(cuò)方法，其特征在于，該處理單元指示該讀寫單元執(zhí)行該寫入指令。
21.根據(jù)權(quán)利要求17所述的快閃存儲器偵錯(cuò)方法，其特征在于，該處理單元指示該讀寫單元執(zhí)行該讀取指令。
22.根據(jù)權(quán)利要求17所述的快閃存儲器偵錯(cuò)方法，其特征在于，該字串由該處理單元輸出至該輔助單元。
23.根據(jù)權(quán)利要求17所述的快閃存儲器偵錯(cuò)方法，其特征在于，該輔助單元通過該第一數(shù)據(jù)線與該第二數(shù)據(jù)線以符合通用非同步接收發(fā)送器規(guī)范的方式輸出該字串。
24.根據(jù)權(quán)利要求17所述的快閃存儲器偵錯(cuò)方法，其特征在于，該輔助單元系以反相信號通過該第一數(shù)據(jù)線與該第二數(shù)據(jù)線輸出該字串。
25.根據(jù)權(quán)利要求17所述的快閃存儲器偵錯(cuò)方法，其特征在于，該輔助單元在該字串中加入同位核對碼。
26.根據(jù)權(quán)利要求17所述的快閃存儲器偵錯(cuò)方法，其特征在于，該輔助單元以一預(yù)設(shè)波特速率輸出該字串至一偵錯(cuò)裝置，并且該預(yù)設(shè)波特速率相異于該狀態(tài)單元與一主控裝置之間的傳輸速度。
27.根據(jù)權(quán)利要求17所述的快閃存儲器偵錯(cuò)方法，其特征在于，該完成寫入數(shù)據(jù)傳輸系指完成在該第一數(shù)據(jù)線與該第二數(shù)據(jù)線的寫入數(shù)據(jù)傳輸。
28.根據(jù)權(quán)利要求17所述的快閃存儲器偵錯(cuò)方法，其特征在于，該第一數(shù)據(jù)線為DAT1，且該第二數(shù)據(jù)線為DAT2。
29.根據(jù)權(quán)利要求17所述的快閃存儲器偵錯(cuò)方法，其特征在于，該輔助單元更連接一第三數(shù)據(jù)線，且該輔助單元根據(jù)該第三數(shù)據(jù)線判斷在該第一數(shù)據(jù)線與該第二數(shù)據(jù)線的寫入數(shù)據(jù)傳輸是否完成。
30.根據(jù)權(quán)利要求29所述的快閃存儲器偵錯(cuò)方法，其特征在于，該第三數(shù)據(jù)線為DAT0。
31.一種快閃存儲器控制器，包括: 一讀寫單元，連接一快閃存儲器，并用以執(zhí)行一寫入指令或一讀取指令； 一狀態(tài)單元，系用以判斷該快閃存儲器控制器的狀態(tài)； 一處理單元，連接該讀寫單元與該狀態(tài)單元，并且用以控制該讀寫單元；以及 一輔助單元，連接一第一數(shù)據(jù)線、一第二數(shù)據(jù)線、與該處理單元，該輔助單元系用以接收并儲存來自該處理單元的一字串，其中當(dāng)該快閃存儲器控制器啟動(dòng)讀取數(shù)據(jù)傳輸前，該輔助單元通過該第一數(shù)據(jù)線與該第二數(shù)據(jù)線輸出該字串。
32.根據(jù)權(quán)利要求31所述的快閃存儲器控制器，其特征在于，當(dāng)該快閃存儲器控制器處于存取延遲時(shí)間時(shí)，該狀態(tài)單元輸出一啟動(dòng)信號給該輔助單元。
33.根據(jù)權(quán)利要求31所述的快閃存儲器控制器，其特征在于，當(dāng)該輔助單元收到一休眠信號時(shí)，該輔助單元暫停運(yùn)作。
34.根據(jù)權(quán)利要求31所述的快閃存儲器控制器，其特征在于，該處理單元控制該讀寫單元的操作包含該處理單元指示該讀寫單元執(zhí)行該寫入指令。
35.根據(jù)權(quán)利要求31所述的快閃存儲器控制器，其特征在于，該處理單元控制該讀寫單元的操作包含該處理單元指示該讀寫單元執(zhí)行該讀取指令。
36.根據(jù)權(quán)利要求31所述的快閃存儲器控制器，其特征在于，一偵錯(cuò)單元接收器系連接該第一數(shù)據(jù)線與該第二數(shù)據(jù)線。
37.根據(jù)權(quán)利要求36所述的快閃存儲器控制器，其特征在于，該偵錯(cuò)單元接收器系用以接收該字串。
38.根據(jù)權(quán)利要求31所述的快閃存儲器控制器，其特征在于，該輔助單元通過該第一數(shù)據(jù)線與該第二數(shù)據(jù)線以符合通用非同步接收發(fā)送器規(guī)范的方式輸出該字串。
39.根據(jù)權(quán)利要求31所述的快閃存儲器控制器，其特征在于，該輔助單元系以反相信號通過該第一數(shù)據(jù)線與該第二數(shù)據(jù)線輸出該字串。
40.根據(jù)權(quán)利要求31所述的快閃存儲器控制器，其特征在于，該輔助單元在該字串中加入同位核對碼。
41.根據(jù)權(quán)利要求31所述的快閃存儲器控制器，其特征在于，該輔助單元以一預(yù)設(shè)波特速率輸出該字串至一偵錯(cuò)裝置，并且該預(yù)設(shè)波特速率相異于該狀態(tài)單元與一主控裝置之間的傳輸速度。
42.根據(jù)權(quán)利要求31所述的快閃存儲器控制器，其特征在于，該讀寫單元包括: 一快閃存儲器存取狀態(tài)機(jī)，用以從該快閃存儲器讀取該處理數(shù)據(jù)；以及 一靜態(tài)隨機(jī)存取存儲器，用以儲存該處理數(shù)據(jù)。
43.根據(jù)權(quán)利要求31所述的快閃存儲器控制器，其特征在于，該啟動(dòng)讀取數(shù)據(jù)傳輸系指啟動(dòng)在該第一數(shù)據(jù)線與該第二數(shù)據(jù)線的讀取數(shù)據(jù)傳輸。
44.根據(jù)權(quán)利要求31所述的快閃存儲器控制器，其特征在于，該第一數(shù)據(jù)線為DAT1，且該第二數(shù)據(jù)線為DAT2。
45.根據(jù)權(quán)利要求31所述的快閃存儲器控制器，其特征在于，該輔助單元更連接一第三數(shù)據(jù)線，且該輔助單元根據(jù)該第三數(shù)據(jù)線判斷在該第一數(shù)據(jù)線與該第二數(shù)據(jù)線的讀取數(shù)據(jù)傳輸是否被啟動(dòng)。
46.根據(jù)權(quán)利要求45所述的快閃存儲器控制器，其特征在于，該第三數(shù)據(jù)線為DAT0。
47.一種快閃存儲器偵錯(cuò)方法，適用于具有一讀寫單元、一狀態(tài)單元和一處理單元的一快閃存儲器控制器與一快閃存儲器，包括: 通過該快閃存儲器控制器的一輔助單元接收并儲存來自該處理單元的一字串； 通過該狀態(tài)單元判斷該快閃存儲器控制器的狀態(tài)；以及 當(dāng)該快閃存儲器控制器啟動(dòng)讀取數(shù)據(jù)傳輸前，通過該輔助單元通過一第一數(shù)據(jù)線與一第二數(shù)據(jù)線輸出該字串。
48.根據(jù)權(quán)利要求47所述的快閃存儲器偵錯(cuò)方法，其特征在于，更包括: 當(dāng)該快閃存儲器控制器處于存取延遲時(shí)間時(shí)，從該狀態(tài)單元輸出一啟動(dòng)信號給該輔助單元。
49.根據(jù)權(quán)利要求47所述的快閃存儲器偵錯(cuò)方法，其特征在于，更包括: 當(dāng)該輔助單元收到一休眠信號時(shí)，暫停該輔助單元的運(yùn)作。
50.根據(jù)權(quán)利要求47所述的快閃存儲器偵錯(cuò)方法，其特征在于，該處理單元指示該讀寫單元執(zhí)行該寫入指令。
51.根據(jù)權(quán)利要求47所述的快閃存儲器偵錯(cuò)方法，其特征在于，該處理單元指示該讀寫單元執(zhí)行該讀取指令。
52.根據(jù)權(quán)利要求47所述的快閃存儲器偵錯(cuò)方法，其特征在于，該字串由該處理單元輸出至該輔助單元。
53.根據(jù)權(quán)利要求47所述的快閃存儲器偵錯(cuò)方法，其特征在于，該輔助單元通過該第一數(shù)據(jù)線與該第二數(shù)據(jù)線以符合通用非同步接收發(fā)送器規(guī)范的方式輸出該字串。
54.根據(jù)權(quán)利要求47所述的快閃存儲器偵錯(cuò)方法，其特征在于，該輔助單元系以反相信號通過該第一數(shù)據(jù)線與該第二數(shù)據(jù)線輸出該字串。
55.根據(jù)權(quán)利要求47所述的快閃存儲器偵錯(cuò)方法，其特征在于，該輔助單元在該字串中加入同位核對碼。
56.根據(jù)權(quán)利要求47所述的快閃存儲器偵錯(cuò)方法，其特征在于，該輔助單元以一預(yù)設(shè)波特速率輸出該字串至一偵錯(cuò)裝置，并且該預(yù)設(shè)波特速率相異于該狀態(tài)單元與一主控裝置之間的傳輸速度。
57.根據(jù)權(quán)利要求47所述的快閃存儲器偵錯(cuò)方法，其特征在于，該啟動(dòng)讀取數(shù)據(jù)傳輸系指啟動(dòng)在該第一數(shù)據(jù)線與該第二數(shù)據(jù)線的讀取數(shù)據(jù)傳輸。
58.根據(jù)權(quán)利要求47所述的快閃存儲器偵錯(cuò)方法，其特征在于，該第一數(shù)據(jù)線為DAT1，且該第二數(shù)據(jù)線為DAT2。
59.根據(jù)權(quán)利要求47所述的快閃存儲器偵錯(cuò)方法，其特征在于，該輔助單元更連接一第三數(shù)據(jù)線，且該輔助單元根據(jù)該第三數(shù)據(jù)線判斷在該第一數(shù)據(jù)線與該第二數(shù)據(jù)線的讀取數(shù)據(jù)傳輸是否被啟動(dòng)。
60.根據(jù)權(quán)利要求59所述的快閃存儲器偵錯(cuò)方法，其特征在于，該第三數(shù)據(jù)線為DAT0。
【文檔編號】G11C29/38GK103544994SQ201210308712
【公開日】2014年1月29日 申請日期:2012年8月27日 優(yōu)先權(quán)日:2012年7月10日
【發(fā)明者】歐旭斌 申請人:慧榮科技股份有限公司