專利名稱：用于基于2.5d/3d系統(tǒng)芯片的寬i/o dram的dram測(cè)試架構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總的來(lái)說(shuō)涉及電子電路。具體地，本發(fā)明包括用于2. OT/3D系統(tǒng)芯片中的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)的測(cè)試工藝。
背景技術(shù)：
通過(guò)傳統(tǒng)的二維(2D)計(jì)算機(jī)芯片，處理器和隨機(jī)存取存儲(chǔ)器(RAM)位于相同的平·面上并經(jīng)由封裝襯底連接。然而，隨著電子工業(yè)的發(fā)展，芯片現(xiàn)在利用經(jīng)由中介片連接于處理器的頂部(3D)或靠近處理器(2.5D)的三維-寬輸入/輸出動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。在這種情況下，三維內(nèi)的布置減少了兩個(gè)部件之間的互連電容。

發(fā)明內(nèi)容
實(shí)施例包括2. 5D和3D測(cè)試架構(gòu)。2. 5D測(cè)試架構(gòu)實(shí)施例包括中介片、邏輯管芯和存儲(chǔ)管芯。中介片被安裝在封裝襯底上。邏輯管芯被安裝在中介片上；邏輯管芯包括包裹有處理器測(cè)試外殼(wrapper)的控制邏輯。處理器測(cè)試外殼啟動(dòng)控制邏輯的測(cè)試部件。存儲(chǔ)管芯還安裝在中介片上。存儲(chǔ)管芯包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器和通道選擇/旁路邏輯?？刂七壿嫿?jīng)由通道選擇/旁路邏輯連接至動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，通過(guò)處理器測(cè)試外殼來(lái)控制通道選擇/旁路邏輯。優(yōu)選地，邏輯管芯還包括邊界掃描測(cè)試外殼，被配置為包裹處理器測(cè)試外殼，邊界掃描測(cè)試外殼被配置為啟動(dòng)電路板的測(cè)試部件。優(yōu)選地，通道選擇/旁路邏輯被配置為針對(duì)邏輯管芯與存儲(chǔ)管芯之間的互連測(cè)試選擇單獨(dú)的通道。優(yōu)選地，處理器測(cè)試外殼還包裹至少一個(gè)測(cè)試外殼寄存器、測(cè)試外殼指令寄存器和邏輯-數(shù)據(jù)適配器。優(yōu)選地，處理器測(cè)試外殼具有串行測(cè)試訪問機(jī)制。優(yōu)選地，處理器測(cè)試外殼具有并行測(cè)試訪問機(jī)制。優(yōu)選地，控制邏輯是片上系統(tǒng)。優(yōu)選地，控制邏輯還包括寬輸入/輸出控制器。優(yōu)選地，處理器測(cè)試外殼是電氣電子工程師學(xué)會(huì)(IEEE)標(biāo)準(zhǔn)1500測(cè)試外殼。優(yōu)選地，邊界掃描測(cè)試外殼是電氣和電子工程師協(xié)會(huì)標(biāo)準(zhǔn)1149. I測(cè)試外殼。3D測(cè)試架構(gòu)包括邏輯管芯和存儲(chǔ)管芯。邏輯管芯安裝在封裝襯底上。邏輯管芯包括包裹有處理器測(cè)試外殼的控制邏輯。處理器測(cè)試外殼啟動(dòng)控制邏輯的測(cè)試部件。存儲(chǔ)管芯安裝在邏輯管芯上。存儲(chǔ)管芯包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器和通道選擇/旁路邏輯，控制邏輯經(jīng)由通道選擇/旁路邏輯連接至動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，通過(guò)處理器測(cè)試外殼來(lái)控制通道選擇/旁路邏輯。優(yōu)選地，邏輯管芯還包括邊界掃描測(cè)試外殼，被配置為包裹處理器測(cè)試外殼，邊界掃描測(cè)試外殼被配置為啟動(dòng)電路板的測(cè)試部件 。優(yōu)選地，通道選擇/旁路邏輯被配置為針對(duì)邏輯管芯與存儲(chǔ)管芯之間的互連測(cè)試選擇單獨(dú)的通道。優(yōu)選地，處理器測(cè)試外殼還包裹至少一個(gè)測(cè)試外殼寄存器、測(cè)試外殼指令寄存器和邏輯-數(shù)據(jù)適配器。優(yōu)選地，處理器測(cè)試外殼具有串行測(cè)試訪問機(jī)制。優(yōu)選地，處理器測(cè)試外殼具有并行測(cè)試訪問機(jī)制。優(yōu)選地，控制邏輯是片上系統(tǒng)。優(yōu)選地，控制邏輯還包括寬輸入/輸出控制器。優(yōu)選地，處理器測(cè)試外殼是電氣電子工程師學(xué)會(huì)(IEEE)標(biāo)準(zhǔn)1500測(cè)試外殼。一種工藝實(shí)現(xiàn)用于寬輸入/輸出堆疊DRAM管芯的測(cè)試架構(gòu)的設(shè)計(jì)。在封裝襯底上安裝中介片。在中介片上安裝邏輯管芯。邏輯管芯包括包裹有處理器測(cè)試外殼的控制邏輯。處理器測(cè)試外殼被配置為啟動(dòng)控制邏輯的測(cè)試部件。在中介片上安裝存儲(chǔ)管芯。存儲(chǔ)管芯包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器和通道選擇/旁路邏輯；控制邏輯經(jīng)由通道選擇/旁路邏輯連接至動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，通過(guò)處理器測(cè)試外殼來(lái)控制通道選擇/旁路邏輯。


圖I示出了 3D系統(tǒng)實(shí)施例。圖2示出了 2. 系統(tǒng)實(shí)施例。圖3是用于單個(gè)寬輸入/輸出DRAM通道的測(cè)試(DFT)架構(gòu)設(shè)計(jì)的框圖。圖4詳細(xì)說(shuō)明了用于單個(gè)寬輸入/輸出DRAM管芯的測(cè)試架構(gòu)設(shè)計(jì)的實(shí)施。圖5示出了用于寬輸入/輸出堆疊DRAM管芯的測(cè)試架構(gòu)設(shè)計(jì)的實(shí)施。圖6示出了用于寬輸入/輸出堆疊DRAM管芯的測(cè)試架構(gòu)設(shè)計(jì)的邏輯到數(shù)據(jù)適配器的實(shí)施。圖7示出了實(shí)現(xiàn)用于寬輸入/輸出堆疊DRAM管芯的測(cè)試架構(gòu)設(shè)計(jì)的工藝。
具體實(shí)施例方式本公開的一個(gè)方面包括用于堆疊管芯的測(cè)試架構(gòu)。堆疊管芯包括寬輸入/輸出動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器和其它邏輯管芯。這種測(cè)試架構(gòu)能夠進(jìn)行各個(gè)管芯的測(cè)試以及管芯之間的互連測(cè)試。測(cè)試架構(gòu)的一些實(shí)施例符合2. 5D/3D管芯的板級(jí)集成的電氣電子工程師學(xué)會(huì)(IEEE) 1149. I標(biāo)準(zhǔn)測(cè)試訪問端口和邊界掃描架構(gòu)。用于IEEE1149. I的行業(yè)標(biāo)準(zhǔn)名稱是聯(lián)合測(cè)試行動(dòng)小組(JTAG)。實(shí)施例使面積開銷(area overhead)最小同時(shí)重新使用芯片上系統(tǒng)(“S0C”)測(cè)試基礎(chǔ)結(jié)構(gòu)和測(cè)試圖樣。然而，其它實(shí)施例與沒有測(cè)試訪問端口(TAP)控制器的寬I/O DRAM掃描控制和寄存器交互。在多個(gè)部分中描述下列實(shí)施例。此外，通過(guò)使用已知的用于互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)晶體管的集成電路(IC)技術(shù)在由單晶硅制成的半導(dǎo)體襯底上形成組成下列實(shí)施例的每個(gè)功能塊的電路兀件。下文將參照附圖描述本公開的實(shí)施例。在用于描述實(shí)施例的所有附圖中，相同的部件原則上通過(guò)類似的參考數(shù)字表示，從而省略其詳細(xì)描述。現(xiàn)在，轉(zhuǎn)向圖I所示根據(jù)本公開實(shí)施例構(gòu)造和操作的3D芯片系統(tǒng)1000的實(shí)施例。3D芯片系統(tǒng)是其中的部件以三維(長(zhǎng)、寬和高)連接的系統(tǒng)。如圖I所示，在3D芯片系統(tǒng)1000中，寬I/O DRAM 1300經(jīng)由經(jīng)由微凸塊1250堆疊在處理器1200的頂部上。處理器1200類似地經(jīng)由C4凸塊(焊料凸塊)1150堆疊在封裝襯底1100上。封裝襯底1100是利用球柵陣列(BGA) 1050安裝的表面。如下所討論的，可以在3D芯片系統(tǒng)1000中使用本公開的測(cè)試實(shí)施例?！?br> 類似地，可以結(jié)合圖2所示根據(jù)本公開實(shí)施例構(gòu)造和操作的2. 5D芯片系統(tǒng)2000來(lái)使用測(cè)試實(shí)施例。2. 5D芯片系統(tǒng)2000是其中諸如處理器2200和動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器2300的部件經(jīng)由中介片2400三維連接至封裝襯底2100的系統(tǒng)。如圖2所示，部件處理器2200和DRAM 2300經(jīng)由微凸塊2250堆疊在中介片2400的頂部上。中介片2400類似地經(jīng)由C4凸塊2150堆疊在封裝襯底2100上。封裝襯底2100是利用球柵陣列(BGA) 2050安裝的表面。如下所討論的，可以在2. 5D芯片系統(tǒng)2000中使用本公開的測(cè)試實(shí)施例。圖3示出了根據(jù)本公開實(shí)施例構(gòu)造和操作的用于單個(gè)寬輸入/輸出DRAM通道的測(cè)試(DFT)架構(gòu)的設(shè)計(jì)。在該2. 實(shí)施例中，邏輯管芯3200和動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器管芯3300安裝在中介片3400上。本領(lǐng)域的技術(shù)人員應(yīng)該理解，這里描述的原理同樣可以應(yīng)用于3D實(shí)施例。在該實(shí)施例中，邏輯管芯3200包括包裹有處理器測(cè)試外殼3110的處理器3200。處理器測(cè)試外殼3110是電氣電子工程師學(xué)會(huì)(IEEE)標(biāo)準(zhǔn)1500測(cè)試外殼。處理器測(cè)試外殼3110還可以包裹至少一個(gè)測(cè)試外殼寄存器3120A-B、測(cè)試外殼指令寄存器(WIR)3130以及邏輯-數(shù)據(jù)適配器(logic to data adapter) 3140。處理器3200是包括寬輸入/輸出控制器和物理層(PHY)的芯片上系統(tǒng)。處理器測(cè)試外殼3110啟動(dòng)嵌入式核心和相關(guān)電路的測(cè)試再使用和集成。處理器測(cè)試外殼3110在尋址模擬電路之前，并集中于促進(jìn)芯片上系統(tǒng)的數(shù)字方面的有效測(cè)試。此夕卜，處理器測(cè)試外殼3110具有串行和并行測(cè)試訪問機(jī)制(TAM)以及適用于測(cè)試核心、片上系統(tǒng)互連和電路的一套豐富的指令。此外，處理器測(cè)試外殼3110包括啟動(dòng)核心隔離和保護(hù)的部件。在一些實(shí)施例中，測(cè)試外殼指令寄存器3130是IEEE 1500測(cè)試外殼指令寄存器。圖6示出了根據(jù)本公開實(shí)施例構(gòu)造和操作的測(cè)試外殼指令寄存器3130和邏輯-數(shù)據(jù)適配器3140的實(shí)施。返回至圖3，邏輯管芯3200還包括邊界掃描測(cè)試外殼3150。在一些實(shí)施例中，邊界掃描測(cè)試外殼3150是被設(shè)計(jì)為啟動(dòng)電路板的測(cè)試部件的IEEE標(biāo)準(zhǔn)1149. I測(cè)試外殼架構(gòu)和訪問機(jī)制。邊界掃描測(cè)試外殼3150包裹處理器測(cè)試外殼3110、邊界寄存器3160、邊界掃描測(cè)試外殼指令寄存器3170以及任何輸入/輸出焊盤3180。邊界掃描測(cè)試外殼指令寄存器3170是IEEEl 149. I測(cè)試外殼指令寄存器。通過(guò)邏輯/處理器管芯3200上的控制邏輯3200控制通道選擇/旁路邏輯3330和邊界掃描寄存器3320。控制邏輯3200通過(guò)測(cè)試外殼指令寄存器3130或直接通過(guò)頂層邊界掃描指令寄存器3170來(lái)控制。本領(lǐng)域的技術(shù)人員應(yīng)該理解，邏輯管芯管腳連接至中介片3100或具有邊界掃描邏輯的襯底。邏輯測(cè)試管腳(未示出)連接至用于已知好管芯(KGD)測(cè)試的探測(cè)焊盤和用于FT/KGS測(cè)試的C4凸塊。動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器管芯3300包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器3310、DRAM邊界掃描寄 存器3320、DRAM通道選擇/旁路邏輯3330以及輸入/輸出焊盤3340。DRAM通道選擇/旁路邏輯3330用作邏輯管芯3200與DRAM管芯3300之間的接口。還應(yīng)該理解的是，可以為邏輯管芯3200與DRAM管芯3300之間的互連測(cè)試選擇單獨(dú)的通道。圖4詳細(xì)說(shuō)明了根據(jù)本公開實(shí)施例構(gòu)造和操作的用于單個(gè)寬輸入/輸出DRAM管芯的測(cè)試架構(gòu)設(shè)計(jì)的實(shí)施。該2. 實(shí)施例還描述了圖3的DRAM管芯。本領(lǐng)域的技術(shù)人員應(yīng)該理解，這里描述的原理還可以應(yīng)用于3D實(shí)施例。在該實(shí)施例中，邏輯管芯3200和動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器管芯3300安裝在中介片3100上。DRAM管芯3300的每個(gè)管芯具有四條通道，并且在每條通道中具有四個(gè)存儲(chǔ)體(bank)。每條通道均具有獨(dú)立的邊界掃描信號(hào)，并且所有通道之間僅共享SSEN信號(hào)(全局掃描使能)。圖5示出了根據(jù)本公開實(shí)施例構(gòu)造和操作的用于寬輸入/輸出堆疊DRAM管芯的測(cè)試架構(gòu)設(shè)計(jì)的實(shí)施。盡管本領(lǐng)域的技術(shù)人員理解這里描述的原理同樣可應(yīng)用于3D實(shí)施例，但是該實(shí)施例作為2. 5D實(shí)施例來(lái)描述。在該實(shí)施例中，邏輯管芯3200和動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器管芯3300A-D安裝在中介片3400上。DRAM管芯3300A-D的每個(gè)管芯均具有四條通道，并且在每條通道中具有四個(gè)存儲(chǔ)體。每條通道均具有獨(dú)立的邊界掃描信號(hào)，并且所有通道之間僅共享SESN信號(hào)(全局掃描使能)。由于在寬輸入/輸出DRAM堆疊中總共存在四個(gè)管芯，所以總共存在十六條通道，以及用于每條通道的16個(gè)芯片選擇(CS)管腳。管芯之間的通道可以共享相同的邊界掃描管腳。圖6示出了根據(jù)本公開實(shí)施例構(gòu)造和操作的用于寬輸入/輸出堆疊DRAM管芯的測(cè)試架構(gòu)的測(cè)試外殼指令寄存器(WIR)3130和邏輯-數(shù)據(jù)適配器3140的實(shí)施?？梢栽?. 5D或3D實(shí)施例中使用該實(shí)施例。圖7示出了實(shí)現(xiàn)用于寬輸入/輸出堆疊DRAM管芯的測(cè)試架構(gòu)設(shè)計(jì)的工藝7000。在塊7200中，工藝7000在封裝襯底上安裝中介片。在塊7004中，在中介片上安裝邏輯管芯。邏輯管芯包括包裹有處理器測(cè)試外殼的控制邏輯。處理器測(cè)試外殼被配置為啟動(dòng)控制邏輯的測(cè)試部件。在塊7006中，在中介片上安裝存儲(chǔ)管芯。存儲(chǔ)管芯包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器和通道選擇/旁路邏輯；控制邏輯經(jīng)由通道選擇/旁路邏輯連接至動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，通過(guò)處理器測(cè)試外殼來(lái)控制通道選擇/旁路邏輯。提供實(shí)施例的先前描述以使本領(lǐng)域的技術(shù)人員時(shí)限本發(fā)明。對(duì)這些實(shí)施例的各種修改于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)是顯而易見的，并且本文限定的一般原理可應(yīng)用于其它實(shí)施 例而不使用創(chuàng)造性勞動(dòng)。因此，本公開不用于限制本文示出的實(shí)施例，但是符合本文公開的原理和新穎特征一致的最寬泛的范圍。
權(quán)利要求
1.一種2. ro測(cè)試架構(gòu)，包括 中介片，安裝在封裝襯底上； 邏輯管芯，安裝在所述中介片上，所述邏輯管芯包括包裹有處理器測(cè)試外殼的控制邏輯，所述處理器測(cè)試外殼被配置為啟動(dòng)所述控制邏輯的測(cè)試部件； 存儲(chǔ)管芯，安裝在所述中介片上，所述存儲(chǔ)管芯包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器和通道選擇/旁路邏輯，所述控制邏輯經(jīng)由所述通道選擇/旁路邏輯連接至所述動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，通過(guò)所述處理器測(cè)試外殼來(lái)控制所述通道選擇/旁路邏輯。
2.根據(jù)權(quán)利要求I所述的2.5D測(cè)試架構(gòu)，其中，所述邏輯管芯還包括 邊界掃描測(cè)試外殼，被配置為包裹所述處理器測(cè)試外殼，所述邊界掃描測(cè)試外殼被配置為啟動(dòng)電路板的測(cè)試部件。
3.根據(jù)權(quán)利要求2所述的2.5D測(cè)試架構(gòu)，其中，所述通道選擇/旁路邏輯被配置為針對(duì)所述邏輯管芯與所述存儲(chǔ)管芯之間的互連測(cè)試選擇單獨(dú)的通道。
4.根據(jù)權(quán)利要求3所述的2.5D測(cè)試架構(gòu)，其中，所述處理器測(cè)試外殼還包裹至少一個(gè)測(cè)試外殼寄存器、測(cè)試外殼指令寄存器和邏輯-數(shù)據(jù)適配器。
5.一種3D測(cè)試架構(gòu)，包括 邏輯管芯，安裝在封裝襯底上，所述邏輯管芯包括包裹有處理器測(cè)試外殼的控制邏輯，所述處理器測(cè)試外殼被配置為啟動(dòng)所述控制邏輯的測(cè)試部件； 存儲(chǔ)管芯，安裝在所述邏輯管芯上，所述存儲(chǔ)管芯包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器和通道選擇/旁路邏輯，所述控制邏輯經(jīng)由所述通道選擇/旁路邏輯連接至所述動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，通過(guò)所述處理器測(cè)試外殼來(lái)控制所述通道選擇/旁路邏輯。
6.根據(jù)權(quán)利要求5所述的3D測(cè)試架構(gòu)，其中，所述邏輯管芯還包括 邊界掃描測(cè)試外殼，被配置為包裹所述處理器測(cè)試外殼，所述邊界掃描測(cè)試外殼被配置為啟動(dòng)電路板的測(cè)試部件。
7.根據(jù)權(quán)利要求6所述的3D測(cè)試架構(gòu)，其中，所述通道選擇/旁路邏輯被配置為針對(duì)所述邏輯管芯與所述存儲(chǔ)管芯之間的互連測(cè)試選擇單獨(dú)的通道。
8.根據(jù)權(quán)利要求7所述的3D測(cè)試架構(gòu)，其中，所述處理器測(cè)試外殼還包裹至少一個(gè)測(cè)試外殼寄存器、測(cè)試外殼指令寄存器和邏輯-數(shù)據(jù)適配器。
9.根據(jù)權(quán)利要求8所述的3D測(cè)試架構(gòu)，其中，所述處理器測(cè)試外殼具有串行測(cè)試訪問機(jī)制。
10.一種方法，包括 在封裝襯底上安裝中介片； 在所述中介片上安裝邏輯管芯，所述邏輯管芯包括包裹有處理器測(cè)試外殼的控制邏輯，所述處理器測(cè)試外殼被配置為啟動(dòng)所述控制邏輯的測(cè)試部件； 在所述中介片上安裝存儲(chǔ)管芯，所述存儲(chǔ)管芯包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器和通道選擇/旁路邏輯，所述控制邏輯經(jīng)由所述通道選擇/旁路邏輯連接至所述動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，通過(guò)所述處理器測(cè)試外殼來(lái)控制所述通道選擇/旁路邏輯。
全文摘要
本發(fā)明公開了用于基于2.5D/3D系統(tǒng)芯片的寬I/O DRAM的DRAM測(cè)試架構(gòu)，包括邏輯管芯和存儲(chǔ)管芯。在2.5D結(jié)構(gòu)中，邏輯管芯和存儲(chǔ)管芯安裝在中介片上。在3D結(jié)構(gòu)中，存儲(chǔ)管芯安裝在邏輯管芯上。邏輯管芯包括包裹有處理器測(cè)試外殼的控制邏輯。處理器測(cè)試外殼啟動(dòng)控制邏輯的測(cè)試部件。存儲(chǔ)管芯還安裝在中介片上。存儲(chǔ)管芯包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器和通道選擇/旁路邏輯。控制邏輯經(jīng)由通道選擇/旁路邏輯連接至動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，通過(guò)處理器測(cè)試外殼來(lái)控制通道選擇/旁路邏輯。
文檔編號(hào)G11C29/56GK102956273SQ20121029139
公開日2013年3月6日 申請(qǐng)日期2012年8月15日 優(yōu)先權(quán)日2011年8月17日
發(fā)明者桑迪·庫(kù)馬·戈埃爾 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司