專利名稱：半導(dǎo)體裝置及其數(shù)據(jù)傳輸方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置，更具體而言涉及一種3D(三維)半導(dǎo)體裝置及其數(shù)據(jù)傳輸方法。
背景技術(shù)：
為了改善半導(dǎo)體裝置的集成度，已開發(fā)出3D(三維)半導(dǎo)體裝置。3D半導(dǎo)體裝置通常包括被層疊并封裝的多個(gè)芯片以增加集成度。在3D半導(dǎo)體裝置中，因?yàn)榇怪睂盈B兩個(gè) 或更多個(gè)芯片，故可以在相同的面積內(nèi)實(shí)現(xiàn)最大的集成度。可以用各種方法來實(shí)現(xiàn)3D半導(dǎo)體裝置。在其中一種方法中，可以層疊具有相同結(jié)構(gòu)的多個(gè)芯片，然后利用諸如金屬線的導(dǎo)線將所述多個(gè)芯片彼此連接，使得所述多個(gè)芯片如同一個(gè)半導(dǎo)體裝置操作。近年來,本領(lǐng)域已公開一種TSV (穿通娃通孔,through-silicon via)式半導(dǎo)體裝置，其中，穿通硅通孔被形成為貫穿多個(gè)層疊的芯片，使得所有芯片彼此電連接。在TSV式半導(dǎo)體裝置中，因?yàn)榇┩ü柰状怪钡刎灤└鱾€(gè)芯片以將各個(gè)芯片彼此電連接，所以相比于經(jīng)由外圍引線將各個(gè)芯片彼此連接的半導(dǎo)體裝置而言，可以有效地減小封裝的面積。構(gòu)成3D半導(dǎo)體裝置的多個(gè)芯片通常通過分成多個(gè)物理存儲(chǔ)列(physical rank)或邏輯存儲(chǔ)列(logical rank)來進(jìn)行操作。也就是說，進(jìn)行配置使得響應(yīng)于芯片選擇命令或地址而選中的存儲(chǔ)列來執(zhí)行數(shù)據(jù)讀取或?qū)懭氩僮鳌Ｋ龆鄠€(gè)存儲(chǔ)列每個(gè)都共享數(shù)據(jù)輸入/輸出線和數(shù)據(jù)焊盤。數(shù)據(jù)輸入/輸出線經(jīng)由貫穿所述多個(gè)芯片的穿通硅通孔而彼此連接，并經(jīng)由與設(shè)置在主芯片中的共享數(shù)據(jù)焊盤連接的共享通道而與外部控制器通信。在典型的半導(dǎo)體裝置中，因?yàn)閿?shù)據(jù)輸入線和數(shù)據(jù)輸出線是共同使用的，所以利用預(yù)定時(shí)間間隔來執(zhí)行讀取和寫入操作以避免沖突。在上述3D半導(dǎo)體裝置的情況中，因?yàn)槲锢泶鎯?chǔ)列或邏輯存儲(chǔ)列可以獨(dú)立執(zhí)行讀取和寫入操作，所以可以利用在讀取或?qū)懭氩僮髦皝肀还潭ǖ念A(yù)定時(shí)間間隔來執(zhí)行讀取和寫入操作。由于針對同一個(gè)存儲(chǔ)列的連續(xù)讀取和寫入操作是以預(yù)定時(shí)間間隔來執(zhí)行的，所以不會(huì)產(chǎn)生問題。然而，當(dāng)在對第二存儲(chǔ)列執(zhí)行讀取或?qū)懭氩僮髦罅⒓磳Φ谝淮鎯?chǔ)列執(zhí)行讀取或?qū)懭氩僮鲿r(shí)，則有可能發(fā)生數(shù)據(jù)沖突。特別是，在對第一存儲(chǔ)列執(zhí)行寫入操作之后立即對第二存儲(chǔ)列執(zhí)行讀取操作的情況下，數(shù)據(jù)沖突的機(jī)率增加。

發(fā)明內(nèi)容
本文說明一種具有輔助數(shù)據(jù)線并且可以在連續(xù)的寫入和讀取操作中防止數(shù)據(jù)沖突的半導(dǎo)體裝置及其數(shù)據(jù)傳輸方法。
在本發(fā)明的一個(gè)實(shí)施例中，提供了一種半導(dǎo)體裝置，所述半導(dǎo)體裝置包括正常數(shù)據(jù)線，所述正常數(shù)據(jù)線與數(shù)據(jù)線選擇單元連接；輔助數(shù)據(jù)線，所述輔助數(shù)據(jù)線與所述數(shù)據(jù)線選擇單元連接；以及所述數(shù)據(jù)線選擇單元，所述數(shù)據(jù)線選擇單元被配置為響應(yīng)于命令信號而將數(shù)據(jù)輸出至所述正常數(shù)據(jù)線和所述輔助數(shù)據(jù)線之一。在本發(fā)明的另一個(gè)實(shí)施例中，提供了一種包括相互層疊的多個(gè)芯片的半導(dǎo)體存儲(chǔ)裝置包括正常數(shù)據(jù)線，所述正常數(shù)據(jù)線由所述多個(gè)芯片共享以用于傳送數(shù)據(jù)；輔助數(shù)據(jù)線，所述輔助數(shù)據(jù)線由所述多個(gè)芯片共享以用于傳送數(shù)據(jù)；以及數(shù)據(jù)線選擇單元，所述數(shù)據(jù)線選擇單元被設(shè)置在各個(gè)芯片中，且被配置為響應(yīng)于命令信號而將數(shù)據(jù)輸出至所述正常數(shù)據(jù)線和所述輔助數(shù)據(jù)線之一。在本發(fā)明的另一個(gè)實(shí)施例中，提供了一種半導(dǎo)體裝置的數(shù)據(jù)傳輸方法，所述半導(dǎo)體裝置包括共享正常數(shù)據(jù)線和輔助數(shù)據(jù)線的第一芯片和第二芯片，所述方法包括以下步 驟響應(yīng)于第一芯片的寫入命令而經(jīng)由所述正常數(shù)據(jù)線將寫入數(shù)據(jù)傳送至所述第一芯片；判斷所述第二芯片的讀取命令是否是在所述第一芯片的寫入命令輸入后在預(yù)定時(shí)間內(nèi)輸入的；以及根據(jù)判斷結(jié)果而將讀取數(shù)據(jù)輸出至所述正常數(shù)據(jù)線和所述輔助數(shù)據(jù)線之一。在本發(fā)明的另一個(gè)實(shí)施例中，一種半導(dǎo)體裝置的數(shù)據(jù)傳輸方法，所述半導(dǎo)體裝置包括多個(gè)芯片，所述多個(gè)芯片通過被分成多個(gè)存儲(chǔ)列來進(jìn)行操作，所述多個(gè)存儲(chǔ)列至少包括第一存儲(chǔ)列和第二存儲(chǔ)列，并且所述多個(gè)芯片共享正常數(shù)據(jù)線和輔助數(shù)據(jù)線，所述方法包括以下步驟響應(yīng)于一個(gè)存儲(chǔ)列的寫入命令而經(jīng)由所述正常數(shù)據(jù)線將寫入數(shù)據(jù)傳送至所述一個(gè)存儲(chǔ)列；判斷所述另一個(gè)存儲(chǔ)列的讀取命令是否是在所述一個(gè)存儲(chǔ)列的寫入命令輸入后在預(yù)定時(shí)間內(nèi)輸入；以及根據(jù)判斷結(jié)果將所述另一個(gè)存儲(chǔ)列的讀取數(shù)據(jù)輸出至所述正常數(shù)據(jù)線和所述輔助數(shù)據(jù)線之一。


結(jié)合附圖對本發(fā)明的特征、方面和實(shí)施例進(jìn)行描述，其中圖I是根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體裝置的配置的示意性圖示；圖2是示出圖I所示的數(shù)據(jù)線選擇單元的一個(gè)示例性實(shí)施例的配置的框圖；圖3是圖2所示的控制信號發(fā)生部的一個(gè)示例性實(shí)施例的配置的圖示；圖4A和4B是解釋根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體裝置的操作的時(shí)序圖；以及圖5是將構(gòu)成半導(dǎo)體裝置的多個(gè)芯片分成存儲(chǔ)列的方法的圖示。
具體實(shí)施例方式以下將參照附圖通過示例性實(shí)施例說明根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體裝置和數(shù)據(jù)傳輸方法。圖I是根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體裝置I的配置的示意性圖示。雖然圖I中示范出層疊三個(gè)芯片，但應(yīng)注意，層疊的芯片的數(shù)目并無具體限制。在半導(dǎo)體裝置I中，示范出位于最下方的芯片對應(yīng)于主芯片MASTER，而層疊在主芯片MASTER上的芯片對應(yīng)于從芯片SLAVEl和SLAVE2。其中主芯片MASTER與從芯片SLAVEl和SLAVE2的作用有所區(qū)分的半導(dǎo)體裝置I可以經(jīng)由主芯片MASTER與外部控制器通信。因此，層疊的芯片MASTER、SLAVEl和SLAVE2被構(gòu)造成共享數(shù)據(jù)線和數(shù)據(jù)焊盤。
在圖I中，從芯片SLAVEl和SLAVE2包括存儲(chǔ)體21和31、輸入/輸出驅(qū)動(dòng)單元22和32、以及數(shù)據(jù)線選擇單元23和33。雖然與從芯片SLAVEl和SLAVE2類似地將主芯片MASTER示范成包括存儲(chǔ)體11、輸入/輸出驅(qū)動(dòng)單元12、以及數(shù)據(jù)線選擇單元13，但主芯片MASTER可以視應(yīng)用而定而包括其它的構(gòu)成元件。存儲(chǔ)體11、21和31包括儲(chǔ)存數(shù)據(jù)的多個(gè)存儲(chǔ)器單元陣列。輸入/輸出驅(qū)動(dòng)單元12、22和32將經(jīng)由各個(gè)芯片MASTER、SLAVEl和SLAVE2的數(shù)據(jù)線GI0_M、GI0_S1和GI0_S2傳送來的數(shù)據(jù)儲(chǔ)存到存儲(chǔ)體11、21和31中。輸入/輸出驅(qū)動(dòng)單元12、22和32還可以將儲(chǔ)存在存儲(chǔ)體11、21和31中的數(shù)據(jù)輸出至數(shù)據(jù)線GI0_M、GI0_S1 和 GI0_S2。在圖I 中，各個(gè)芯片 MASTER、SLAVEl 和 SLAVE2 的數(shù)據(jù)線 GI0_M、GI0_S1 和 GI0_S2與正常數(shù)據(jù)線CGIO和輔助數(shù)據(jù)線SGIO共同連接。正常數(shù)據(jù)線CGIO與各個(gè)芯片MASTER、SLAVEl和SLAVE2的數(shù)據(jù)線GI0_M、GI0_S1和GI0_S2共同連接，并且可以將各個(gè)芯片MASTER、SLAVEl和SLAVE2所輸出的數(shù)據(jù)傳送至數(shù)據(jù)焊盤15。正常數(shù)據(jù)線CGIO還可以將經(jīng)由數(shù)據(jù)焊盤15輸入的數(shù)據(jù)傳送至各個(gè)芯片MASTER、SLAVE1和SLAVE2。輔助數(shù)據(jù)線SGIO也 可以包括與正常數(shù)據(jù)線CGIO相同數(shù)目的線。類似于正常數(shù)據(jù)線CGI0，輔助數(shù)據(jù)線SGIO與各個(gè)芯片MASTER、SLAVEl和SLAVE2的數(shù)據(jù)線GI0_M、GI0_S1和GI0_S2共同連接。因?yàn)檎?shù)據(jù)線CGIO和輔助數(shù)據(jù)線SGIO與各個(gè)芯片MASTER、SLAVEl和SLAVE2的數(shù)據(jù)線GI0_M、GI0_S1和GI0_S2共同連接，所以正常數(shù)據(jù)線CGIO和輔助數(shù)據(jù)線SGIO將各個(gè)芯片MASTER、SLAVEl和SLAVE2的存儲(chǔ)體11、21和31與數(shù)據(jù)焊盤15連接。因此，正常數(shù)據(jù)線CGIO和輔助數(shù)據(jù)線SGIO由主芯片MASTER以及從芯片SLAVEl和SLAVE2共享，并被提供用于主芯片MASTER以及從芯片SLAVEl和SLAVE2的數(shù)據(jù)傳輸。在圖I中，示范出正常數(shù)據(jù)線CGIO和輔助數(shù)據(jù)線SGIO可以由穿通硅通孔TSV構(gòu)成，所述穿通硅通孔TSV貫通并連接主芯片MASTER以及從芯片SLAVEl和SLAVE2。主芯片MASTER還包括數(shù)據(jù)輸入/輸出單元14和數(shù)據(jù)焊盤15。數(shù)據(jù)輸入/輸出單元14被配置為在寫入操作中對經(jīng)由數(shù)據(jù)焊盤15輸入的外部數(shù)據(jù)進(jìn)行緩沖，并且將緩沖的外部數(shù)據(jù)傳送至正常數(shù)據(jù)線CGIO或輔助數(shù)據(jù)線SGI0。數(shù)據(jù)輸入/輸出單元14還可以被配置為在讀取操作中對經(jīng)由正常數(shù)據(jù)線CGIO或輔助數(shù)據(jù)線SGIO傳送來的數(shù)據(jù)進(jìn)行緩沖，并將緩沖的數(shù)據(jù)傳送至數(shù)據(jù)焊盤15。數(shù)據(jù)焊盤15是將半導(dǎo)體裝置I與外部控制器連接的通道?？梢栽诟鱾€(gè)芯片MASTER、SLAVEl和SLAVE2中設(shè)置數(shù)據(jù)線選擇單元13、23和33。數(shù)據(jù)線選擇單元13、23和33被配置為響應(yīng)于命令信號CMD而將數(shù)據(jù)(具體地，在讀取操作中為儲(chǔ)存在存儲(chǔ)體11、21和31中的數(shù)據(jù))輸出至正常數(shù)據(jù)線CGIO和輔助數(shù)據(jù)線SGIO之一。命令信號CMD可以經(jīng)由命令緩沖器16輸入，且命令信號CMD包括寫入命令WT和讀取命令RD。命令信號CMD可以經(jīng)由例如穿通硅通孔TSV而被傳送至MASTER、SLAVEl和SLAVE2芯片。數(shù)據(jù)線選擇單元13、23和33判斷讀取命令RD是否是在寫入命令WT輸入后在預(yù)定時(shí)間之內(nèi)(即，小于或等于預(yù)定時(shí)間)輸入，且根據(jù)判斷結(jié)果將數(shù)據(jù)輸出至正常數(shù)據(jù)線CGIO和輔助數(shù)據(jù)線SGIO之一。當(dāng)讀取命令RD是在寫入命令WT輸入后在預(yù)定時(shí)間之后輸入時(shí)，數(shù)據(jù)線選擇單元13、23和33將數(shù)據(jù)輸出至正常數(shù)據(jù)線CGI0。當(dāng)讀取命令RD是在寫入命令WT輸入后在預(yù)定時(shí)間之內(nèi)輸入時(shí)，數(shù)據(jù)線選擇單元13、23和33將數(shù)據(jù)輸出至輔助數(shù)據(jù)線SGI0。預(yù)定時(shí)間是指這樣的時(shí)間在寫入命令WT輸入后在所述預(yù)定時(shí)間之后讀取命令RD方能輸入。因?yàn)樵诎雽?dǎo)體裝置中設(shè)置有大量數(shù)據(jù)線，所以數(shù)據(jù)線被共同用于寫入操作和讀取操作中的數(shù)據(jù)傳輸。因此，如果在預(yù)定時(shí)間內(nèi)連續(xù)執(zhí)行寫入和讀取操作，則寫入數(shù)據(jù)和讀取數(shù)據(jù)可能彼此沖突。為了防止發(fā)生這種沖突，在半導(dǎo)體裝置中，指定寫入至讀取時(shí)間(tffTR)以允許實(shí)現(xiàn)控制，使得在寫入命令WT輸入后經(jīng)過預(yù)定時(shí)間之后讀取命令RD才可以輸入。然而，當(dāng)半導(dǎo)體裝置中層疊共享數(shù)據(jù)線的多個(gè)芯片時(shí)，由于在寫入命令WT輸入至第二芯片后的tWTR以內(nèi)讀取命令RD可能被輸入給第一芯片，因此就會(huì)如前文所述，數(shù)據(jù)沖突的機(jī)率增加。因此，根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體裝置I被配置為包括數(shù)據(jù)線選擇單元13、23和33以及輔助數(shù)據(jù)線SGIO，使得當(dāng)讀取命令RD在寫入命令WT輸入后在預(yù)定時(shí)間內(nèi)輸入時(shí)，從存儲(chǔ)體11、21和31輸出的數(shù)據(jù)不被輸出至正常數(shù)據(jù)線CGIO，而是被輸出至輔助數(shù)據(jù)線SGIO。因此，因?yàn)樽x取數(shù)據(jù)根據(jù)讀取操作的表現(xiàn)而被輸出至輔助數(shù)據(jù)線SGIO，所以可以正常輸出讀取數(shù)據(jù)，而同時(shí)防止讀取數(shù)據(jù)與經(jīng)由正常數(shù)據(jù)線SGIO傳送的寫入數(shù)據(jù)發(fā)生沖突。圖2是示出圖I所示的數(shù)據(jù)線選擇單元的一個(gè)示例性實(shí)施例的配置的框圖。因?yàn)閿?shù)據(jù)線選擇單元13、23和33具有相同的配置，所以下文將參照圖2以從芯片SLAVEl的數(shù)據(jù) 線選擇單元23的配置作代表性說明。在圖2中，數(shù)據(jù)線選擇單元23包括控制信號發(fā)生部231和路徑選擇部232。控制信號發(fā)生部231被配置為響應(yīng)于寫入命令WT、讀取命令RD和操作信息信號TWTR而產(chǎn)生路徑選擇信號BYPASS。操作信息信號TWTR可以是具有與預(yù)定時(shí)間有關(guān)的信息的信號，例如，在半導(dǎo)體裝置的模式寄存器組(MRS)中產(chǎn)生的信號?？刂菩盘柊l(fā)生部231從操作信息信號TWTR接收與預(yù)定時(shí)間有關(guān)的信息，并檢測讀取命令RD是否是在寫入命令WT輸入后在預(yù)定時(shí)間內(nèi)輸入?？刂菩盘柊l(fā)生部231利用時(shí)鐘CLK來檢測從寫入命令WT輸入的時(shí)間至讀取命令RD輸入的時(shí)間。如果檢測到的時(shí)間比操作信息信號TWTR中的預(yù)定時(shí)間短，則控制信號發(fā)生部231將路徑選擇信號BYPASS使能，而如果檢測到的時(shí)間比操作信息信號TWTR中的預(yù)定時(shí)間長，則控制信號發(fā)生部231將路徑選擇信號BYPASS禁止。路徑選擇部232被配置為在讀取操作中接收儲(chǔ)存在存儲(chǔ)體21中并經(jīng)由芯片SLAVEl的數(shù)據(jù)線GI0_S1輸出的數(shù)據(jù)，并響應(yīng)于路徑選擇信號BYPASS而將數(shù)據(jù)輸出至正常數(shù)據(jù)線CGIO和輔助數(shù)據(jù)線SGIO之一。路徑選擇部232基本上將數(shù)據(jù)線GI0_S1與正常數(shù)據(jù)線CGIO連接，而在路徑選擇信號BYPASS被使能時(shí)將數(shù)據(jù)線GI0_S1與輔助數(shù)據(jù)線SGIO連接。路徑選擇部232可以由現(xiàn)有技術(shù)中公知的多路復(fù)用器電路來配置。圖3是圖2所示的控制信號發(fā)生部231的一個(gè)示例性實(shí)施例的配置的圖示。在圖3中，控制信號發(fā)生部231包括檢測級310和路徑選擇信號發(fā)生級320。檢測級310被配置為接收寫入命令WT和時(shí)鐘信號CLK，順序地將寫入命令WT延遲時(shí)鐘信號CLK的一個(gè)周期，并且產(chǎn)生多個(gè)輸出信號QO至Qn以及QOb至Qnb。所述多個(gè)輸出信號QO至Qn以及QOb至Qnb具有對應(yīng)于時(shí)鐘信號CLK的一個(gè)周期的相位差。因此，可以檢測在寫入命令WT輸入后所經(jīng)過的時(shí)間。檢測級310可以被配置為包括多個(gè)觸發(fā)器FF。路徑選擇信號發(fā)生級320被配置為接收由檢測級310產(chǎn)生的多個(gè)輸出信號QO至Qn和QOb至Qnb、以及寫入命令WT、讀取命令RD和操作信息信號TWTR。路徑選擇信號發(fā)生級320被配置為基于輸出信號QO至Qn和QOb至Qnb而將從寫入命令WT輸入至讀取命令RD輸入的時(shí)間與基于操作信息信號TWTR的預(yù)定時(shí)間進(jìn)行比較，并產(chǎn)生路徑選擇信號BYPASS。例如，當(dāng)根據(jù)操作信息信號TWTR的預(yù)定時(shí)間是對應(yīng)于時(shí)鐘信號CLK的四個(gè)周期的時(shí)間時(shí)，路徑選擇信號發(fā)生級320將以如下的說明來操作。如果讀取命令RD是在寫入命令WT輸入后經(jīng)過時(shí)鐘信號CLK的三個(gè)周期之后輸入的，則路徑選擇信號發(fā)生級320將路徑選擇信號BYPASS使能。相反地，如果讀取命令RD是在寫入命令WT輸入后經(jīng)過時(shí)鐘信號CLK的四個(gè)或更多個(gè)周期之后輸入的，則路徑選擇信號發(fā)生級320將路徑選擇信號BYPASS禁止。圖4A和圖4B是解釋根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體裝置I的操作的時(shí)序圖。下文將參照圖I至圖4B說明根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體裝置I的操作。首先，圖4A示出從芯片SLAVE2的讀取命令RD_SLAVE2是在從芯片SLAVEl的寫入命令WT_SLAVE1輸入后在預(yù)定時(shí)間內(nèi)輸入的情況。作為參考，芯片MASTER、SLAVEl和SLAVE2的命令信號可以通過芯片選擇信號來區(qū)分。芯片選擇信號例如可以是由外部控制器施加的命令信號。當(dāng)寫入命令WT_SLAVE1輸入時(shí)，半導(dǎo)體裝置I對從芯片SLAVEl執(zhí)行寫入操作。經(jīng)由數(shù)據(jù)焊盤15輸入的寫入數(shù)據(jù)由數(shù)據(jù)輸入/輸出單元14緩沖，并經(jīng)由正常數(shù)據(jù)線CGIO傳送。經(jīng)由正常數(shù)據(jù)線CGIO傳送的數(shù)據(jù)經(jīng)由從芯片SLAVEl的數(shù)據(jù)線GI0_S1和輸入/輸出驅(qū)動(dòng)單元22而儲(chǔ)存在存儲(chǔ)體21中。寫入操作持續(xù)預(yù)定時(shí)間以用于儲(chǔ)存多個(gè)數(shù)據(jù)。如果在·預(yù)定時(shí)間流逝之前讀取命令RD_SLAVE2輸入，則半導(dǎo)體裝置I對從芯片SLAVE2執(zhí)行讀取操作。因此，儲(chǔ)存在從芯片SLAVE2的存儲(chǔ)體31中的數(shù)據(jù)經(jīng)由輸入/輸出驅(qū)動(dòng)單元32和數(shù)據(jù)線GI0_S2輸出。從芯片SLAVE2的控制信號發(fā)生部231檢測到讀取命令RD_SLAVE2是在寫入命令WT_SLAVE1輸入后在預(yù)定時(shí)間內(nèi)輸入的，于是將路徑選擇信號BYPASS使能。因此，路徑選擇部232將從芯片SLAVE2的存儲(chǔ)體31所輸出的數(shù)據(jù)輸出至輔助數(shù)據(jù)線SGI0。因此，即使在預(yù)定時(shí)間內(nèi)執(zhí)行讀取操作，也不會(huì)產(chǎn)生數(shù)據(jù)沖突，且讀取數(shù)據(jù)可以經(jīng)由數(shù)據(jù)輸入/輸出單元14和數(shù)據(jù)焊盤15正常地輸出至外部。圖4B示出從芯片SLAVE2的讀取命令RD_SLAVE2是在從芯片SLAVEl的寫入命令WT_SLAVE1輸入后經(jīng)過預(yù)定時(shí)間之后輸入的情況。此情況在圖4B中示出，圖4B示出從芯片SLAVE2的控制信號發(fā)生部231檢測到讀取命令RD_SLAVE2是在寫入命令WT_SLAVE1輸入后經(jīng)過預(yù)定時(shí)間之后輸入的，于是將路徑選擇信號BYPASS禁止。因此，路徑選擇部232將從芯片SLAVE2的存儲(chǔ)體31所輸出的數(shù)據(jù)輸出至正常數(shù)據(jù)線CGI0。因?yàn)閺男酒琒LAVEl的寫入操作處于完成狀態(tài)，即使經(jīng)由正常數(shù)據(jù)線CGIO將從芯片SLAVE2的存儲(chǔ)體31所輸出的數(shù)據(jù)傳送至數(shù)據(jù)輸入/輸出單元14，也不會(huì)產(chǎn)生數(shù)據(jù)沖突。圖5是將構(gòu)成半導(dǎo)體裝置的多個(gè)芯片分成存儲(chǔ)列(rank)的方法的示意性圖示。在圖5中，示范出層疊四個(gè)芯片，第一芯片Chipl至第四芯片Chip4每個(gè)都包括四個(gè)存儲(chǔ)體BankO至Bank3。將半導(dǎo)體裝置分成存儲(chǔ)列的方法可以大體上示范為兩種方案。在第一種方案中，第一芯片Chipl至第四芯片Chip4中的每個(gè)的第一存儲(chǔ)體(bank)BankO至第四存儲(chǔ)體Bank3構(gòu)成一個(gè)存儲(chǔ)列。當(dāng)?shù)谝恍酒珻hipl的第一存儲(chǔ)體BankO至第四存儲(chǔ)體Bank3構(gòu)成第一存儲(chǔ)列RANKl時(shí)，第二芯片Chip2的第一存儲(chǔ)體BankO至第四存儲(chǔ)體Bank3構(gòu)成第二存儲(chǔ)列，第三芯片Chip3的第一存儲(chǔ)體BankO至第四存儲(chǔ)體Bank3構(gòu)成第三存儲(chǔ)列，且第四芯片Chip4的第一存儲(chǔ)體BankO至第四存儲(chǔ)體Bank3構(gòu)成第四存儲(chǔ)列。在第二種方案中，在第一芯片Chipl至第四芯片Chip4層疊的情況下，布置在同一垂直線上的存儲(chǔ)體構(gòu)成一個(gè)存儲(chǔ)列。在此情況下，第一芯片Chipl至第四芯片Chip4的第一存儲(chǔ)體BankO構(gòu)成第一存儲(chǔ)列RANKl，第一芯片Chipl至第四芯片Chip4的第二存儲(chǔ)體Bankl構(gòu)成第二存儲(chǔ)列，第一芯片Chipl至第四芯片Chip4的第三存儲(chǔ)體Bank2構(gòu)成第三存儲(chǔ)列，且第一芯片Chipl至第四芯片Chip4的第四存儲(chǔ)體Bank3構(gòu)成第四存儲(chǔ)列。根據(jù)圖I至圖4B所示的本發(fā)明的實(shí)施例的半導(dǎo)體裝置I示范出根據(jù)第一種方案來區(qū)分存儲(chǔ)列的情況。然而，應(yīng)了解，有關(guān)半導(dǎo)體裝置I的本發(fā)明的主旨也可以應(yīng)用到根據(jù)第二種方案來區(qū)分存儲(chǔ)列的情況。也就是說，通過檢測第二存儲(chǔ)列的讀取命令是否是在第一存儲(chǔ)列的寫入命令輸入后經(jīng)過預(yù)定時(shí)間之后輸入，可以經(jīng)由正常數(shù)據(jù)線和輔助數(shù)據(jù)線之一來傳送讀取數(shù)據(jù)。即，如果第二存儲(chǔ)列的讀取命令是在預(yù)定時(shí)間后輸入，則可以經(jīng)由正常數(shù)據(jù)線來傳送讀取數(shù)據(jù)。然而，如果第二存儲(chǔ)列的讀取命令是在預(yù)定時(shí)間內(nèi)輸入，則可以經(jīng)由輔助數(shù)據(jù)線來傳送讀取數(shù)據(jù)。雖然以上已經(jīng)描述了某些實(shí)施例，但本領(lǐng)域的技術(shù)人員會(huì)理解這些描述的實(shí)施例儀是示例性的。因此，本文所述的半導(dǎo)體裝置及其數(shù)據(jù)傳輸方法不應(yīng)當(dāng)限于描述的實(shí)施例。 確切地說，本文所述的半導(dǎo)體裝置及其數(shù)據(jù)傳輸方法應(yīng)當(dāng)僅根據(jù)所附權(quán)利要求書并結(jié)合以上說明書和附圖來限定。
權(quán)利要求
1.一種半導(dǎo)體裝置，包括 正常數(shù)據(jù)線，所述正常數(shù)據(jù)線與數(shù)據(jù)線選擇單元連接； 輔助數(shù)據(jù)線，所述輔助數(shù)據(jù)線與所述數(shù)據(jù)線選擇單元連接；以及所述數(shù)據(jù)線選擇單元，所述數(shù)據(jù)線選擇單元被配置為響應(yīng)于命令信號而將數(shù)據(jù)輸出至所述正常數(shù)據(jù)線和所述輔助數(shù)據(jù)線之一。
2.如權(quán)利要求I所述的半導(dǎo)體裝置， 其中，所述命令信號包括寫入命令和讀取命令，并且 其中，當(dāng)所述讀取命令是在所述寫入命令輸入后在預(yù)定時(shí)間內(nèi)輸入時(shí)，所述數(shù)據(jù)線選擇單元將數(shù)據(jù)輸出至所述輔助數(shù)據(jù)線。
3.如權(quán)利要求2所述的半導(dǎo)體裝置，其中，所述數(shù)據(jù)線選擇單元包括 控制信號發(fā)生部，所述控制信號發(fā)生部被配置為響應(yīng)于所述寫入命令、所述讀取命令、以及操作信息信號而產(chǎn)生路徑選擇信號；以及 路徑選擇部，所述路徑選擇部被配置為響應(yīng)于所述路徑選擇信號而將數(shù)據(jù)輸出至所述正常數(shù)據(jù)線和所述輔助數(shù)據(jù)線之一。
4.如權(quán)利要求3所述的半導(dǎo)體裝置，其中，所述操作信息信號包括所述預(yù)定時(shí)間，所述讀取命令能夠在所述寫入命令輸入后在所述預(yù)定時(shí)間之后輸入。
5.一種包括相互層疊的多個(gè)芯片的半導(dǎo)體存儲(chǔ)裝置，包括 正常數(shù)據(jù)線，所述正常數(shù)據(jù)線由所述多個(gè)芯片共享以用于傳送數(shù)據(jù)； 輔助數(shù)據(jù)線，所述輔助數(shù)據(jù)線由所述多個(gè)芯片共享以用于傳送數(shù)據(jù)；以及數(shù)據(jù)線選擇單元，所述數(shù)據(jù)線選擇單元被設(shè)置在各個(gè)芯片中，且被配置為響應(yīng)于命令信號而將數(shù)據(jù)輸出至所述正常數(shù)據(jù)線和所述輔助數(shù)據(jù)線之一。
6.如權(quán)利要求5所述的半導(dǎo)體裝置， 其中，所述命令信號包括寫入命令和讀取命令，并且 其中，所述數(shù)據(jù)線選擇單元被配置為，當(dāng)所述讀取命令是在所述寫入命令輸入至第二芯片之后在預(yù)定時(shí)間以內(nèi)輸入至第一芯片時(shí)，將所述第一芯片的數(shù)據(jù)輸出至所述輔助數(shù)據(jù)線。
7.如權(quán)利要求6所述的半導(dǎo)體裝置，其中，所述數(shù)據(jù)線選擇單元每個(gè)都包括 控制信號發(fā)生部，所述控制信號發(fā)生部被配置為響應(yīng)于所述寫入命令、所述讀取命令、以及操作信息信號而產(chǎn)生路徑選擇信號；以及 路徑選擇部，所述路徑選擇部被配置為響應(yīng)于所述路徑選擇信號而將所述第一芯片的數(shù)據(jù)輸出至所述正常數(shù)據(jù)線和所述輔助數(shù)據(jù)線之一。
8.如權(quán)利要求7所述的半導(dǎo)體裝置，其中，所述操作信息信號包括所述預(yù)定時(shí)間，所述讀取命令能夠在所述寫入命令輸入至所述第二芯片后在所述預(yù)定時(shí)間之后輸入至所述第
9.如權(quán)利要求5所述的半導(dǎo)體裝置， 其中，所述命令信號包括寫入命令和讀取命令，所述多個(gè)芯片通過被分成多個(gè)存儲(chǔ)列來進(jìn)行操作，并且 其中，所述數(shù)據(jù)線選擇單元被配置為，當(dāng)所述讀取命令是在所述寫入命令輸入至第二存儲(chǔ)列之后在預(yù)定時(shí)間以內(nèi)輸入至第一存儲(chǔ)列時(shí)，將所述第一存儲(chǔ)列的數(shù)據(jù)輸出至所述輔助數(shù)據(jù)線。
10.如權(quán)利要求9所述的半導(dǎo)體裝置，其中，所述數(shù)據(jù)線選擇單元每個(gè)都包括 控制信號發(fā)生部，所述控制信號發(fā)生部被配置為響應(yīng)于所述寫入命令、所述讀取命令、以及操作信息信號而產(chǎn)生路徑選擇信號；以及 路徑選擇部，所述路徑選擇部被配置為響應(yīng)于所述路徑選擇信號而將所述第一存儲(chǔ)列的數(shù)據(jù)輸出至所述正常數(shù)據(jù)線和所述輔助數(shù)據(jù)線之一。
11.如權(quán)利要求10所述的半導(dǎo)體裝置，其中，所述操作信息信號包括所述預(yù)定時(shí)間，所述讀取命令能夠在所述寫入命令輸入至所述第二存儲(chǔ)列后在所述預(yù)定時(shí)間之后輸入至所述第二存儲(chǔ)列。
12.—種半導(dǎo)體裝置的數(shù)據(jù)傳輸方法，所述半導(dǎo)體裝置包括共享正常數(shù)據(jù)線和輔助數(shù)據(jù)線的第一芯片和第二芯片，所述方法包括以下步驟 響應(yīng)于所述第一芯片的寫入命令而經(jīng)由所述正常數(shù)據(jù)線將寫入數(shù)據(jù)傳送至所述第一 判斷所述第二芯片的讀取命令是否是在所述第一芯片的寫入命令輸入后在預(yù)定時(shí)間以內(nèi)輸入；以及 根據(jù)判斷結(jié)果而將讀取數(shù)據(jù)輸出至所述正常數(shù)據(jù)線和所述輔助數(shù)據(jù)線之一。
13.如權(quán)利要求12所述的方法，其中，在輸出的步驟中，當(dāng)所述第二芯片的讀取命令是在所述第一芯片的寫入命令輸入后在預(yù)定時(shí)間以內(nèi)輸入時(shí)，將所述讀取數(shù)據(jù)輸出至所述輔助數(shù)據(jù)線，而當(dāng)所述第二芯片的讀取命令是在所述第一芯片的寫入命令輸入后經(jīng)過預(yù)定時(shí)間之后輸入時(shí)，將所述讀取數(shù)據(jù)輸出至所述正常數(shù)據(jù)線。
14.如權(quán)利要求12所述的方法，其中，所述預(yù)定時(shí)間是這樣的時(shí)間在所述第一芯片的寫入命令輸入后，在所述預(yù)定時(shí)間之后，所述第一芯片的讀取命令才能夠輸入。
15.一種半導(dǎo)體裝置的數(shù)據(jù)傳輸方法，所述半導(dǎo)體裝置包括多個(gè)芯片，所述多個(gè)芯片通過被分成多個(gè)存儲(chǔ)列來進(jìn)行操作，所述多個(gè)存儲(chǔ)列至少包括第一存儲(chǔ)列和第二存儲(chǔ)列，并且所述多個(gè)芯片共享正常數(shù)據(jù)線和輔助數(shù)據(jù)線，所述方法包括以下步驟 響應(yīng)于所述第二存儲(chǔ)列的寫入命令而經(jīng)由所述正常數(shù)據(jù)線將寫入數(shù)據(jù)傳送至所述第二存儲(chǔ)列； 判斷所述第一存儲(chǔ)列的讀取命令是否是在所述第二存儲(chǔ)列的寫入命令輸入后在預(yù)定時(shí)間以內(nèi)輸入的；以及 根據(jù)判斷結(jié)果將所述第一存儲(chǔ)列的讀取數(shù)據(jù)輸出至所述正常數(shù)據(jù)線和所述輔助數(shù)據(jù)線之一。
16.如權(quán)利要求15所述的方法，其中，在輸出的步驟中，當(dāng)所述第一存儲(chǔ)列的讀取命令是在所述第二存儲(chǔ)列的寫入命令輸入后在所述預(yù)定時(shí)間以內(nèi)輸入時(shí)，將所述讀取數(shù)據(jù)輸出至所述輔助數(shù)據(jù)線，而當(dāng)所述第一存儲(chǔ)列的讀取命令是在所述第二存儲(chǔ)列的寫入命令輸入后經(jīng)過所述預(yù)定時(shí)間之后輸入時(shí)，將所述讀取數(shù)據(jù)輸出至所述正常數(shù)據(jù)線。
17.如權(quán)利要求15所述的方法，其中，所述預(yù)定時(shí)間是這樣的時(shí)間在所述第二存儲(chǔ)列的寫入命令輸入后在所述預(yù)定時(shí)間之后，所述第二存儲(chǔ)列的讀取命令才能夠輸入。
全文摘要
本發(fā)明提供一種半導(dǎo)體裝置及其數(shù)據(jù)傳輸方法。所述半導(dǎo)體裝置包括正常數(shù)據(jù)線、輔助數(shù)據(jù)線和數(shù)據(jù)線選擇單元。正常數(shù)據(jù)線與數(shù)據(jù)線選擇單元連接。輔助數(shù)據(jù)線與數(shù)據(jù)線選擇單元連接。數(shù)據(jù)線選擇單元被配置為響應(yīng)于命令信號而將數(shù)據(jù)輸出至正常數(shù)據(jù)線和輔助數(shù)據(jù)線之一。
文檔編號G11C7/12GK102956258SQ20121004727
公開日2013年3月6日 申請日期2012年2月28日 優(yōu)先權(quán)日2011年8月26日
發(fā)明者邊相鎮(zhèn) 申請人:海力士半導(dǎo)體有限公司