專利名稱：基于ieee 1500 的嵌入式sram存儲(chǔ)器測(cè)試結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及SoC芯片中嵌入式SRAM的測(cè)試結(jié)構(gòu)。
背景技術(shù)：
目前公知的嵌入式SRAM的測(cè)試大多采用內(nèi)建自測(cè)試方法，這種方法可以實(shí)現(xiàn)存儲(chǔ)器故障的檢測(cè)，但是現(xiàn)有的方法并不能有效的解決嵌入式SRAM的測(cè)試復(fù)用問(wèn)題。由于沒(méi)有一個(gè)規(guī)范統(tǒng)一的測(cè)試結(jié)構(gòu)，不同的SoC設(shè)計(jì)者對(duì)SRAM內(nèi)建自測(cè)試的具體結(jié)構(gòu)各有不同， 系統(tǒng)的設(shè)計(jì)效率受到很大的影響。
發(fā)明內(nèi)容本實(shí)用新型針對(duì)現(xiàn)有技術(shù)的不足，在充分研究IEEE 1500標(biāo)準(zhǔn)與內(nèi)建自測(cè)試 (BIST)的基礎(chǔ)上，提出一種可進(jìn)行測(cè)試復(fù)用的SoC中SRAM型存儲(chǔ)器的測(cè)試結(jié)構(gòu)?；贗EEE 1500標(biāo)準(zhǔn)的嵌入式SRAM測(cè)試的基本結(jié)構(gòu)包括訪問(wèn)、控制以及隔離(如

圖1所示)。測(cè)試訪問(wèn)機(jī)制是指從嵌入式SRAM的輸入端施加測(cè)試激勵(lì)信號(hào)，并從嵌入式SRAM 的輸出端得到測(cè)試響應(yīng)。嵌入式SRAM測(cè)試中的控制指的是啟動(dòng)和停止測(cè)試功能的模塊。隔離指的是電氣上將嵌入式SRAM的輸入與輸出端口與連接這些端口的芯片電路或者其他的核進(jìn)行分離，從而避免測(cè)試對(duì)其他核或者用戶自定義邏輯產(chǎn)生副作用，同時(shí)也保護(hù)了該核在鄰近電路測(cè)試時(shí)不受影響。各主要部件簡(jiǎn)要說(shuō)明如下A.測(cè)試源和測(cè)試收集，測(cè)試源的功能是為測(cè)試核提供測(cè)試時(shí)所需要的激勵(lì)，而測(cè)試收集的功能是獲取測(cè)試核的測(cè)試響應(yīng)。將測(cè)試源數(shù)據(jù)與測(cè)試收集數(shù)據(jù)進(jìn)行比較即可判斷檢測(cè)結(jié)果。B.測(cè)試訪問(wèn)機(jī)制，測(cè)試訪問(wèn)機(jī)制的功能是傳輸測(cè)試的數(shù)據(jù)，包括將測(cè)試激勵(lì)從測(cè)試源傳送至測(cè)試核，同時(shí)將測(cè)試核的測(cè)試響應(yīng)從測(cè)試殼中傳送至測(cè)試收集；C.測(cè)試殼，測(cè)試殼是測(cè)試核與核周邊電路的一個(gè)接口，主要起到被測(cè)核與測(cè)試訪問(wèn)機(jī)制和其他電路的切換作用，通過(guò)測(cè)試殼，測(cè)試的訪問(wèn)機(jī)制以及其他部分才能訪問(wèn)嵌入式SRAM測(cè)試核的內(nèi)部?；谏鲜龌驹斫Y(jié)構(gòu)，本實(shí)用新型提供一種基于IEEE 1500的SoC中嵌入式 SRAM存儲(chǔ)器的測(cè)試結(jié)構(gòu)，包括BIST測(cè)試控制器和嵌入式SRAM封裝的基于IEEE 1500標(biāo)準(zhǔn)的測(cè)試殼。測(cè)試殼接收BIST測(cè)試控制器送來(lái)的控制信號(hào)、指令信號(hào)、測(cè)試地址數(shù)據(jù)、測(cè)試激勵(lì)數(shù)據(jù)，并將測(cè)試響應(yīng)數(shù)據(jù)輸出到BIST測(cè)試控制器；測(cè)試殼feapper圍繞著被測(cè)嵌入式 SRAM，測(cè)試殼中的各組成單元符合IEEE 1500標(biāo)準(zhǔn)功能描述。所述測(cè)試殼feapper圍繞著被測(cè)嵌入式SRAM，解決了嵌入式SoC的測(cè)試訪問(wèn)、測(cè)試控制和觀察機(jī)制等測(cè)試問(wèn)題。測(cè)試殼主要包括有5個(gè)部分邊界寄存器WBR、旁路寄存器 WBY、指令寄存器WIR、串行訪問(wèn)接口 WSI和WS0、控制接口 WIP。其中WBR提供測(cè)試數(shù)據(jù)從Wrapper接口端進(jìn)入嵌入式SRAM內(nèi)部I/O端口的訪問(wèn)路徑， WBR用來(lái)響應(yīng)WIR的相關(guān)指令。WBR的操作包括移位、捕獲以及更新等功能，可以實(shí)現(xiàn)嵌入式SRAM的隔離，測(cè)試核輸入的可控性與輸出的可觀性。根據(jù)WBR要完成的操作，WBR由下述數(shù)據(jù)端口組成功能輸入端口 FI，功能輸出端口 F0，測(cè)試輸入端口 Tl，測(cè)試輸出端口 TO。所述BIST測(cè)試控制器主要含有完成控制邏輯、測(cè)試數(shù)據(jù)生成、測(cè)試響應(yīng)分析功能模塊?？刂七壿嬘脕?lái)啟動(dòng)和停止測(cè)試，并對(duì)Wrapper的接口 WIP進(jìn)行控制和管理，測(cè)試數(shù)據(jù)生成包括地址、讀寫(xiě)以及測(cè)試激勵(lì)數(shù)據(jù)并輸入到測(cè)試殼Wrapper，測(cè)試響應(yīng)分析對(duì)測(cè)試的響應(yīng)進(jìn)行收集，對(duì)結(jié)果進(jìn)行分析并判斷SRAM是否存在故障；測(cè)試控制器包括算法狀態(tài)機(jī)模塊、指令數(shù)據(jù)模塊、讀寫(xiě)信號(hào)模塊、地址數(shù)據(jù)模塊、輸入緩存模塊、輸出緩存模塊、控制信號(hào)模塊、結(jié)果比較模塊；算法狀態(tài)機(jī)模塊與指令數(shù)據(jù)模塊、讀寫(xiě)信號(hào)模塊、地址數(shù)據(jù)模塊、控制信號(hào)模塊、結(jié)果比較模塊相連，并控制其工作狀態(tài)，讀寫(xiě)信號(hào)模塊與輸出緩存模塊相連，控制輸出緩存模塊的讀寫(xiě)狀態(tài)，指令數(shù)據(jù)模塊與輸出緩存模塊相連，通過(guò)輸出緩存模塊向測(cè)試殼輸出測(cè)試指令，地址數(shù)據(jù)模塊與輸出緩存模塊相連，地址數(shù)據(jù)模塊產(chǎn)生的測(cè)試地址數(shù)據(jù)通過(guò)輸出緩存模塊輸出到測(cè)試殼，數(shù)據(jù)背景模塊與輸出緩存模塊相連，數(shù)據(jù)背景模塊產(chǎn)生的測(cè)試激勵(lì)數(shù)據(jù)和指令信號(hào)通過(guò)輸出緩存模塊輸出到測(cè)試殼，輸出緩存模塊的數(shù)據(jù)輸出端WSO與測(cè)試殼的數(shù)據(jù)輸入端WSI相連，控制信號(hào)模塊與測(cè)試殼相連，輸出控制信號(hào)，輸入緩存模塊的數(shù)據(jù)輸入端WSI與測(cè)試殼的數(shù)據(jù)輸出端WSO相連，接收測(cè)試響應(yīng)信號(hào)，輸入緩存模塊與結(jié)果比較模塊相連，將接收到的測(cè)試響應(yīng)數(shù)據(jù)輸出到結(jié)果比較器，數(shù)據(jù)背景模塊與結(jié)果比較模塊相連，將生成的測(cè)試激勵(lì)數(shù)據(jù)輸出到結(jié)果比較模塊，結(jié)果比較模塊將測(cè)試激勵(lì)數(shù)據(jù)與測(cè)試響應(yīng)數(shù)據(jù)進(jìn)行比較，并輸出比較結(jié)果。本實(shí)用新型的基于IEEE 1500的SoC中嵌入式SRAM存儲(chǔ)器測(cè)試結(jié)構(gòu)的工作過(guò)程是A.進(jìn)行工作模式選擇，根據(jù)狀態(tài)模式選擇信號(hào)選擇工作模式，其值為00，則嵌入式SRAM工作于正常模式；其值為01，則嵌入式SRAM工作于旁路模式；其值為11，則嵌入式 SRAM工作于測(cè)試模式；B.開(kāi)始信號(hào)為1時(shí)，開(kāi)始進(jìn)行SRAM的故障檢測(cè)；C. BIST測(cè)試控制器根據(jù)測(cè)試算法，生成測(cè)試激勵(lì)數(shù)據(jù)，并將測(cè)試激勵(lì)數(shù)據(jù)通過(guò)測(cè)試殼Wrapper送入SRAM中。D.測(cè)試控制器通過(guò)測(cè)試殼Wrapper取得從SRAM返回的測(cè)試響應(yīng)數(shù)據(jù)；E.測(cè)試控制器將測(cè)試激勵(lì)數(shù)據(jù)和測(cè)試響應(yīng)數(shù)據(jù)進(jìn)行比較，得出比較結(jié)果；F.比較結(jié)果如果是測(cè)試激勵(lì)數(shù)據(jù)與測(cè)試響應(yīng)數(shù)據(jù)不相同，則報(bào)錯(cuò)，并結(jié)束測(cè)試；如果相等，則根據(jù)測(cè)試算法重復(fù)C、D、E步驟，直到測(cè)試完成。設(shè)計(jì)嵌入式SRAM測(cè)試結(jié)構(gòu)所用到的機(jī)器設(shè)備包括計(jì)算機(jī)、示波器、邏輯分析儀、 FPGA開(kāi)發(fā)板等，為現(xiàn)有技術(shù)。以嵌入式SRAM為測(cè)試對(duì)象，對(duì)測(cè)試結(jié)構(gòu)進(jìn)行功能驗(yàn)證，驗(yàn)證結(jié)果如表1所示。驗(yàn)證結(jié)果表明，基于IEEE 1500的嵌入式SRAM測(cè)試結(jié)構(gòu)能夠準(zhǔn)確的檢測(cè)出存儲(chǔ)器存在的故障， 采用SRAM規(guī)范化的測(cè)試結(jié)構(gòu)可以實(shí)現(xiàn)存儲(chǔ)器的測(cè)試復(fù)用，提高SoC集成與測(cè)試的效率。表1 基于IEEE 1500的嵌入式SRAM存儲(chǔ)器驗(yàn)證內(nèi)容及結(jié)果
權(quán)利要求1.一種基于IEEE 1500的嵌入式SRAM存儲(chǔ)器測(cè)試結(jié)構(gòu)，包括BIST測(cè)試控制器，其特征是還包括嵌入式SRAM封裝的基于IEEE 1500標(biāo)準(zhǔn)的測(cè)試殼feapper ；所述測(cè)試殼接收 BIST測(cè)試控制器送來(lái)的控制信號(hào)、指令信號(hào)、測(cè)試地址數(shù)據(jù)、測(cè)試激勵(lì)數(shù)據(jù)，并將測(cè)試響應(yīng)數(shù)據(jù)輸出到BIST測(cè)試控制器，測(cè)試殼Wrapper圍繞著被測(cè)嵌入式SRAM，測(cè)試殼中的各組成單元符合IEEE 1500標(biāo)準(zhǔn)功能描述。
2.根據(jù)權(quán)利要求1所述的一種基于IEEE1500的嵌入式SRAM存儲(chǔ)器測(cè)試結(jié)構(gòu)，其特征是所述測(cè)試殼Wrapper包括邊界寄存器WBR、旁路寄存器WBY、指令寄存器WIR、控制接口 WIP、數(shù)據(jù)輸入端口 WSI、數(shù)據(jù)輸出端口 WSO等；邊界寄存器WBR上的各分為兩組，一組WBR_ in的并行輸出端分別與SRAM的數(shù)據(jù)輸入端、地址數(shù)據(jù)輸入端、讀寫(xiě)使能信號(hào)輸入端相連， 另一組WBR_out的并行輸入端與SARM的數(shù)據(jù)輸出端相連，邊界寄存器WBR的時(shí)鐘信號(hào)輸入端、移位使能信號(hào)端、并行使能信號(hào)端與指令寄存器WR相連，控制接口 WIP的控制信號(hào)輸出端與指令寄存器^WR相連；旁路寄存器WBY被連接在WSI和WSO之間，提供一個(gè)旁路的路徑以使測(cè)試數(shù)據(jù)快速通過(guò)測(cè)試殼，可以有效的縮短掃描的路徑。
3.根據(jù)權(quán)利要求1所述的一種基于IEEE1500的嵌入式SRAM存儲(chǔ)器測(cè)試結(jié)構(gòu)，其特征是所述BIST測(cè)試控制器包括算法狀態(tài)機(jī)模塊、指令數(shù)據(jù)模塊、讀寫(xiě)信號(hào)模塊、地址數(shù)據(jù)模塊、輸入緩存模塊、輸出緩存模塊、控制信號(hào)模塊、結(jié)果比較模塊；算法狀態(tài)機(jī)模塊與指令數(shù)據(jù)模塊、讀寫(xiě)信號(hào)模塊、地址數(shù)據(jù)模塊、控制信號(hào)模塊、結(jié)果比較模塊相連，并控制其工作狀態(tài)，讀寫(xiě)信號(hào)模塊與輸出緩存模塊相連，控制輸出緩存模塊的讀寫(xiě)狀態(tài)，指令數(shù)據(jù)模塊與輸出緩存模塊相連，通過(guò)輸出緩存模塊向測(cè)試殼輸出測(cè)試指令，地址數(shù)據(jù)模塊與輸出緩存模塊相連，地址數(shù)據(jù)模塊產(chǎn)生的測(cè)試地址數(shù)據(jù)通過(guò)輸出緩存模塊輸出到測(cè)試殼，數(shù)據(jù)背景模塊與輸出緩存模塊相連，數(shù)據(jù)背景模塊產(chǎn)生的測(cè)試激勵(lì)數(shù)據(jù)和指令信號(hào)通過(guò)輸出緩存模塊輸出到測(cè)試殼，輸出緩存模塊的數(shù)據(jù)輸出端WSO與測(cè)試殼的數(shù)據(jù)輸入端WSI相連，控制信號(hào)模塊與測(cè)試殼相連，輸出控制信號(hào)，輸入緩存模塊的數(shù)據(jù)輸入端WSI與測(cè)試殼的數(shù)據(jù)輸出端WSO相連，接收測(cè)試響應(yīng)信號(hào)，輸入緩存模塊與結(jié)果比較模塊相連，將接收到的測(cè)試響應(yīng)數(shù)據(jù)輸出到結(jié)果比較器，數(shù)據(jù)背景模塊與結(jié)果比較模塊相連，將生成的測(cè)試激勵(lì)數(shù)據(jù)輸出到結(jié)果比較模塊，結(jié)果比較模塊將測(cè)試激勵(lì)數(shù)據(jù)與測(cè)試響應(yīng)數(shù)據(jù)進(jìn)行比較，并輸出比較結(jié)果。
4.根據(jù)權(quán)利要求1所述的一種基于IEEE1500的嵌入式SRAM存儲(chǔ)器測(cè)試結(jié)構(gòu)，其特征是包括有時(shí)鐘信號(hào)、狀態(tài)模式控制信號(hào)、對(duì)測(cè)試殼控制信號(hào)、測(cè)試結(jié)果信號(hào)輸出端信號(hào)。
5.根據(jù)權(quán)利要求4所述的一種基于IEEE1500的嵌入式SRAM存儲(chǔ)器測(cè)試結(jié)構(gòu)，其特征是所述狀態(tài)模式控制信號(hào)輸入端可輸入正常模式、測(cè)試模式和旁路模式三種測(cè)試模式信號(hào)。
專利摘要本實(shí)用新型公開(kāi)了一種基于IEEE1500的嵌入式SRAM存儲(chǔ)器測(cè)試結(jié)構(gòu)，該測(cè)試結(jié)構(gòu)由嵌入式SRAM的測(cè)試殼封裝與SRAM測(cè)試控制器兩部分構(gòu)成，測(cè)試封裝殼解決了嵌入式SRAM的測(cè)試訪問(wèn)、測(cè)試隔離和測(cè)試的控制問(wèn)題，SRAM測(cè)試控制器根據(jù)測(cè)試算法生成測(cè)試激勵(lì)數(shù)據(jù)、控制封裝殼Wrapper、進(jìn)行響應(yīng)分析、輸出測(cè)試結(jié)果。應(yīng)用該測(cè)試結(jié)構(gòu)及測(cè)試方法，能夠檢測(cè)出嵌入式SRAM存儲(chǔ)器存在的故障，有利于嵌入式SRAM存儲(chǔ)器的測(cè)試復(fù)用，可以有效的提高SoC的集成效率。
文檔編號(hào)G11C29/12GK202120623SQ20112024883
公開(kāi)日2012年1月18日 申請(qǐng)日期2011年7月15日 優(yōu)先權(quán)日2011年7月15日
發(fā)明者談恩民, 馬江波 申請(qǐng)人:桂林電子科技大學(xué)