專利名稱：一種噪聲電流補(bǔ)償電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種對(duì)存在較大噪聲電流的電路進(jìn)行補(bǔ)償，從而消除電路中噪聲電流對(duì)電路所產(chǎn)生的不利影響的噪聲電流補(bǔ)償電路，屬于集成電路設(shè)計(jì)技術(shù)領(lǐng)域。所設(shè)計(jì)的噪聲電流補(bǔ)償電路可以應(yīng)用于SRAM的位線漏電流補(bǔ)償上，因?yàn)楫?dāng)位線上存在較大的漏電流時(shí)，會(huì)造成兩根位線間的電壓差的減小從而會(huì)導(dǎo)致后續(xù)電路無(wú)法正確識(shí)別信號(hào)。
背景技術(shù)：
電路中的噪聲電流是指那些在電路中會(huì)干擾電路正常工作的那部分電流。雖然在電路中噪聲電流的存在不可避免，但是噪聲電流的影響卻是不能被忽略的，噪聲電流在電路中最大的問題是會(huì)干擾正常信號(hào)的正確識(shí)別。特別是隨著CMOS技術(shù)的進(jìn)步，電路的工作電壓和閾值電壓的下降將使得電路中漏電流對(duì)電路的影響開始越來(lái)越顯著，使得電路呈現(xiàn)出不穩(wěn)定性。而當(dāng)這些漏電流作為噪聲電流對(duì)電路的正常工作構(gòu)成威脅時(shí)，就必須采取措施以消除噪聲電流對(duì)電路的不利影響，從而增強(qiáng)電路的穩(wěn)定性。

發(fā)明內(nèi)容
發(fā)明目的針對(duì)現(xiàn)有技術(shù)中存在的問題和不足，本發(fā)明提供一種用以消除噪聲電流增強(qiáng)電路穩(wěn)定性的噪聲電流補(bǔ)償電路。技術(shù)方案一種噪聲電流補(bǔ)償電路，該電路主要是由7個(gè)PMOS管(即，第一 PMOS 管P1、第二 PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6 和第七PMOS管P7)和8個(gè)NMOS管(即，第一 NMOS管Ni、第二 NMOS管N2、第三NMOS管N3、 第四匪OS管N4、第五匪OS管N5、第六匪OS管N6、第七匪OS管N7和第八匪OS管N8)所組成。該噪聲電流補(bǔ)償電路有兩個(gè)輸入輸出端(第一輸入輸出端A和第二輸入輸出端B)，以及兩個(gè)互補(bǔ)的控制信號(hào)CON和C0NF。其中第一 PMOS管Pl的源端連電源電壓VDD，其漏端與第二輸入輸出端B相連，其柵端與第二 PMOS管P2的漏端相連；所述第二 PMOS管P2的源端與電源電壓VDD相連，第二 PMOS 管P2的柵端與第三NMOS管N3的柵端相連并與控制信號(hào)CON相連；所述第三NMOS管N3的源端與第三PMOS管P3的源端相連并與第二 PMOS管P2的漏端相連，第三NMOS管N3的漏端與第三PMOS管P3的漏端相連；所述第三PMOS管P3的柵端與控制信號(hào)CON的互補(bǔ)信號(hào) CONF相連；所述第四PMOS管P4的漏端和第四NMOS管N4的漏端相連并與第三PMOS管P3 的漏端相連；第四PMOS管P4的源端與電源電壓VDD相連，第四PMOS管P4的柵端與第五 PMOS管P5的柵端相連并與第七PMOS管P7的柵端相連；所述第五PMOS管P5的柵端與其漏端相連并與第五NMOS管N5的漏端相連，第五PMOS管P5的源端與電源電壓VDD相連 ’第四NMOS管N4的柵端與第七NMOS管N7的柵端相連并直接與第二輸入輸出端B相連，第五 NMOS管N5的柵端直接與第二輸入輸出端A相連，第四NMOS管N4的源端與第五NMOS管N5 的源端相連并與第八NMOS管N8的漏端相連；第七PMOS管P7的源端直接與電源電壓VDD相連，第七PMOS管P7的漏端與第七NMOS管N7的漏端相連，第七NMOS管N7的源端也與第八 NMOS管N8的漏端相連；第八NMOS管N8的柵端與控制信號(hào)CON相連，其源端與電源地VSS 直接相連；第六PMOS管P6的源端與第六NMOS管N6的源端相連并與第七NMOS管N7的漏端相連，第六PMOS管P6的漏端與第六NMOS管N6的漏端相連并與第一 NMOS管m的柵端相連；所述第六PMOS管P6的柵端與控制信號(hào)CONF直接相連，第六NMOS管N6的柵端與控制信號(hào)CON直接相連；第二 NMOS管N2的柵端也與控制信號(hào)CONF直接相連，第二 NMOS管N2 的源端直接與電源地VSS相連，其漏端與NMOS管m的柵端相連；所述第一 NMOS管m的源端與電源地VSS直接相連，其漏端則與第二輸入輸出端B直接相連；此外，第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS 管P5、第六PMOS管P6和第七PMOS管P7的體端均與電源電壓VDD相連；第一 NMOS管Ni、 第二 NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七 NMOS管N7和第八NMOS管N8的體端均與電源地VSS相連。有益效果與現(xiàn)有技術(shù)相比，本發(fā)明所提供的噪聲電流補(bǔ)償電路在正常工作狀態(tài)下通過檢測(cè)原電路中兩根信號(hào)線上的電位變化率的變化情況，自動(dòng)讓原電路中放電較慢的一端信號(hào)放電更慢，讓原電路中放電較快的一端信號(hào)放電更快，從而消除噪聲電流對(duì)原電路的不利影響，從而增強(qiáng)電路的穩(wěn)定性，為后續(xù)電路信號(hào)的正確識(shí)別提供幫助。該電路可以用于SRAM的位線漏電流補(bǔ)償上，因?yàn)镾RAM位線上較大漏電流的存在會(huì)導(dǎo)致位線兩端電位差的減小而造成后續(xù)電路無(wú)法正確識(shí)別信號(hào)。


圖1是本發(fā)明實(shí)施例的電路結(jié)構(gòu)圖；圖2是用于模擬噪聲電流的電路結(jié)構(gòu)圖；圖3是將噪聲電流補(bǔ)償電路放入后的電路結(jié)構(gòu)圖；圖4是未加噪聲電流補(bǔ)償電路的信號(hào)仿真波形圖；圖5是放入噪聲電流補(bǔ)償電路的信號(hào)仿真波形圖；圖6是原電路中在未加噪聲電流補(bǔ)償電路時(shí)的Y端電位與X端電位之差的 mismatch蒙特卡洛仿真波形圖(100次)；圖7是原電路中在放入噪聲電流補(bǔ)償電路時(shí)的Y端電位與X端電位之差的 mismatch蒙特卡洛仿真波形圖(100次)
具體實(shí)施例方式下面結(jié)合附圖和具體實(shí)施例，進(jìn)一步闡明本發(fā)明，應(yīng)理解這些實(shí)施例僅用于說明本發(fā)明而不用于限制本發(fā)明的范圍，在閱讀了本發(fā)明之后，本領(lǐng)域技術(shù)人員對(duì)本發(fā)明的各種等價(jià)形式的修改均落于本申請(qǐng)所附權(quán)利要求所限定的范圍。如圖1所示，本發(fā)明實(shí)施例的噪聲電流補(bǔ)償電路該電路主要是由7個(gè)PMOS管(即， 第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六 PMOS管P6和第七PMOS管P7)和8個(gè)NMOS管(即，第一 NMOS管Ni、第二 NMOS管N2、第三匪OS管N3、第四NMOS管N4、第五匪OS管N5、第六匪OS管N6、第七匪OS管N7和第八匪OS 管N8)所組成。該噪聲電流補(bǔ)償電路有兩個(gè)輸入輸出端A和B，以及兩個(gè)互補(bǔ)的控制信號(hào)CON 禾口 CONF0其具體連接關(guān)系如下第一 PMOS管Pl的源端連電源電壓VDD，其漏端與第二輸入輸出端B相連，其柵端與第二 PMOS管P2的漏端相連；所述第二 PMOS管P2的源端與電源電壓VDD相連，第二 PMOS管P2的柵端與第三NMOS管N3的柵端相連并與控制信號(hào)CON相連； 所述第三NMOS管N3的源端與第三PMOS管P3的源端相連并與第二 PMOS管P2的漏端相連， 第三NMOS管N3的漏端與第三PMOS管P3的漏端相連；所述第三PMOS管P3的柵端與控制信號(hào)CON的互補(bǔ)信號(hào)CONF相連；所述第四PMOS管P4的漏端和第四NMOS管N4的漏端相連并與第三PMOS管P3的漏端相連；第四PMOS管P4的源端與電源電壓VDD相連，第四PMOS 管P4的柵端與第五PMOS管P5的柵端相連并與第七PMOS管P7的柵端相連；所述第五PMOS 管P5的柵端與其漏端相連并與第五NMOS管N5的漏端相連，第五PMOS管P5的源端與電源電壓VDD相連；第四NMOS管N4的柵端與第七NMOS管N7的柵端相連并直接與第二輸入輸出端B相連，第五NMOS管N5的柵端直接與第二輸入輸出端A相連，第四NMOS管N4的源端與第五NMOS管N5的源端相連并與第八NMOS管N8的漏端相連；第七PMOS管P7的源端直接與電源電壓VDD相連，第七PMOS管P7的漏端與第七NMOS管N7的漏端相連，第七NMOS管 N7的源端也與第八NMOS管N8的漏端相連；第八NMOS管N8的柵端與控制信號(hào)CON相連，其源端與電源地VSS直接相連；第六PMOS管P6的源端與第六NMOS管N6的源端相連并與第七NMOS管N7的漏端相連，第六PMOS管P6的漏端與第六NMOS管N6的漏端相連并與第一 NMOS管附的柵端相連；所述第六PMOS管P6的柵端與控制信號(hào)CONF直接相連，第六NMOS 管N6的柵端與控制信號(hào)CON直接相連；第二 NMOS管N2的柵端也與控制信號(hào)CONF直接相連，第二 NMOS管N2的源端直接與電源地VSS相連，其漏端與NMOS管m的柵端相連；所述第一 NMOS管m的源端與電源地VSS直接相連，其漏端則與第二輸入輸出端B直接相連；此外，第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS 管P5、第六PMOS管P6和第七PMOS管P7的體端均與電源電壓VDD相連；第一 NMOS管Ni、 第二 NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七 NMOS管N7和第八NMOS管N8的體端均與電源地VSS相連。如圖2所示，在該電路模型中，有兩根信號(hào)線X和Y，電容Cl和電容C2分別用于模擬X和Y上的負(fù)載電容，且均為500pF。電路模型中用一個(gè)W = 600nm,L = 60nm的第一 NMOS管附來(lái)模擬電路的工作電流，用一個(gè)W = 120nm, L = 60nm的第二 NMOS管N2來(lái)模擬電路中的噪聲電流，可以看出，在電路開始工作時(shí)，其工作電流是噪聲電流的5倍。第一 PMOS管Pl 第三PMOS管P3用于初始化原電路，當(dāng)電路開始工作時(shí)，這三個(gè)PMOS均處于截止?fàn)顟B(tài)。另外CON是電路的控制信號(hào)，用于控制電路所處的狀態(tài)，當(dāng)CON = “0”時(shí)，第一 PMOS管Pl 第三PMOS管P3均導(dǎo)通使得兩根信號(hào)線X和Y的電位均處于電源電壓VDD，此時(shí)第一 NMOS管m和第二 NMOS管N2也處于截止?fàn)顟B(tài)，于是電路處于預(yù)充狀態(tài)，也就是初始化狀態(tài)；而當(dāng)CON = “1”時(shí)，電路進(jìn)入工作狀態(tài)，此時(shí)第一 NMOS管附和第二 NMOS管N2導(dǎo)通，第一 PMOS管Pl 第三PMOS管P3截止，工作電流和噪聲電流分別對(duì)信號(hào)線X和Y進(jìn)行放電。圖中的SA為靈敏放大器，用于檢測(cè)并放大兩根信號(hào)線X和Y之間的電位差。該電路的電源電壓VDD為1.2V。本發(fā)明的噪聲電流補(bǔ)償電路的工作原理如下主電路與所提出的噪聲電流補(bǔ)償電路之間的連接關(guān)系如圖3所示。電源電壓VDD=1. 2V，CON和CONF是一對(duì)互補(bǔ)的控制信號(hào)，當(dāng)CON = “0”，CONF = “1”時(shí)，主電路中的兩根信號(hào)線X和Y處于預(yù)充電狀態(tài)，與此同時(shí)補(bǔ)償電路中的第三PMOS管P3和第三NMOS管 N3，第六PMOS管P6和第六NMOS管N6，以及第八NMOS管N8均處于關(guān)閉狀態(tài)，此時(shí)由于第二 PMOS管P2導(dǎo)通使得第一 PMOS管Pl的柵壓為VDD，第二 NMOS管N2導(dǎo)通使得NMOS管附的柵壓為VSS，這樣，第一 PMOS管Pl和第一 NMOS管m同樣處于關(guān)閉狀態(tài)，該噪聲電流補(bǔ)償電路就對(duì)原電路不產(chǎn)生影響，整個(gè)電路處于初始化狀態(tài)，如圖1和3所示。當(dāng)CON = “ 1 ”，CONF =“0”時(shí)，電路則進(jìn)入工作狀態(tài)。此時(shí)，工作電流開始對(duì)原電路中的X端放電，噪聲電流開始對(duì)原電路中的Y端放電。由于工作電流是噪聲電流的5倍，且X和Y上的負(fù)載電容均相同， 于是X的SR(slew rate)會(huì)比Y的SR要大。另外，該噪聲電流補(bǔ)償電路中的第三PMOS管 P3、第三匪OS管N3、第六PMOS管P6、第六匪OS管N6以及第八匪OS管N8也同時(shí)打開，第二 NMOS管N2和第二 PMOS管P2也同時(shí)關(guān)閉，此時(shí)該補(bǔ)償電路開始工作。參看圖1，當(dāng)補(bǔ)償電路的第二輸入輸出端B的放電速度，也即B端的SR比A端的SR大時(shí)，第四PMOS管P4和第四NMOS管N4的漏端電位、第七PMOS管P7和第七NMOS管N7的漏端電位會(huì)隨之升高，這樣，第一 PMOS管Pl的柵壓和第一 NMOS管附的柵壓會(huì)隨之不斷上升，導(dǎo)致第一 PMOS管Pl 的驅(qū)動(dòng)能力不斷下降，第一 NMOS管m的驅(qū)動(dòng)能力不斷增強(qiáng)從而不斷拉低B端電位。而B端電位的拉低又會(huì)加劇B端的放電速度，于是，若在初始狀態(tài)時(shí)，B端的SR比A端的SR大，那么該補(bǔ)償電路就會(huì)為原電路提供正反饋回路，使得原電路中放電較快的信號(hào)端放電更快。反之，若在初始狀態(tài)時(shí)，第二輸入輸出端B的SR比第一輸入輸出端A的SR小，則第四PMOS管P4和第四NMOS管N4的漏端電位、第七PMOS管P7和第七NMOS管N7的漏端電位會(huì)隨之不斷下降，這樣，第一 PMOS管Pl的柵壓和第一 NMOS管m的柵壓會(huì)隨之不斷下降，導(dǎo)致第一 NMOS管m的驅(qū)動(dòng)能力不斷下降，第一 PMOS管Pl的驅(qū)動(dòng)能力不斷增強(qiáng)從而不斷拉高B端電位。而B端電位的拉高又會(huì)抑制B端的放電速度，于是，若在初始狀態(tài)時(shí)，B端的SR比A端的SR小，那么該補(bǔ)償電路同樣會(huì)為原電路提供正反饋回路，使得原電路中放電較慢的信號(hào)端放電更慢。這樣，當(dāng)對(duì)原電路采用該補(bǔ)償電路后，此噪聲電流補(bǔ)償電路會(huì)根據(jù)原電路中兩根信號(hào)線X和Y上的電位變化率的變化情況，自動(dòng)讓原電路中放電較慢的一端信號(hào)放電更慢， 讓原電路中放電較快的一端信號(hào)放電更快，從而消除噪聲電流對(duì)電路的不利影響，為后續(xù)電路信號(hào)的正確識(shí)別提供幫助。圖4所示為未加補(bǔ)償電路的信號(hào)波形圖，圖5所示為加入補(bǔ)償電路后的信號(hào)波形圖。從圖4中可以看出噪聲電流對(duì)電路的影響，較大的噪聲電流會(huì)干擾后續(xù)電路的信號(hào)正確識(shí)別，從而對(duì)電路的穩(wěn)定性構(gòu)成威脅。以建立1/2VDD的電位差，也就是600mV電位差為例，表1顯示的是兩種情況在室溫下，五個(gè)不同工藝角下所需要的時(shí)間差Δ T (從電路開始工作到600mV電位差建立的時(shí)間之差)表權(quán)利要求
1. 一種噪聲電流補(bǔ)償電路，其特征在于包括第一 PMOS管P1、第二 PMOS管P2、第三 PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第一匪OS 管Ni、第二 NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、 第七匪OS管N7和第八匪OS管N8，其中第一 PMOS管Pl的源端連電源電壓VDD，其漏端與第二輸入輸出端B相連，其柵端與第二 PMOS管P2的漏端相連；所述第二 PMOS管P2的源端與電源電壓VDD相連，第二 PMOS管 P2的柵端與第三NMOS管N3的柵端相連并與控制信號(hào)CON相連；所述第三NMOS管N3的源端與第三PMOS管P3的源端相連并與第二 PMOS管P2的漏端相連，第三NMOS管N3的漏端與第三PMOS管P3的漏端相連；所述第三PMOS管P3的柵端與控制信號(hào)CON的互補(bǔ)信號(hào)CONF 相連；所述第四PMOS管P4的漏端和第四NMOS管N4的漏端相連并與第三PMOS管P3的漏端相連；第四PMOS管P4的源端與電源電壓VDD相連，第四PMOS管P4的柵端與第五PMOS 管P5的柵端相連并與第七PMOS管P7的柵端相連；所述第五PMOS管P5的柵端與其漏端相連并與第五NMOS管N5的漏端相連，第五PMOS管P5的源端與電源電壓VDD相連 ’第四NMOS 管N4的柵端與第七NMOS管N7的柵端相連并直接與第二輸入輸出端B相連，第五NMOS管 N5的柵端直接與第二輸入輸出端A相連，第四NMOS管N4的源端與第五NMOS管N5的源端相連并與第八NMOS管N8的漏端相連；第七PMOS管P7的源端直接與電源電壓VDD相連，第七PMOS管P7的漏端與第七NMOS管N7的漏端相連，第七NMOS管N7的源端也與第八NMOS 管N8的漏端相連；第八NMOS管N8的柵端與控制信號(hào)CON相連，其源端與電源地VSS直接相連；第六PMOS管P6的源端與第六NMOS管N6的源端相連并與第七NMOS管N7的漏端相連，第六PMOS管P6的漏端與第六NMOS管N6的漏端相連并與第一 NMOS管m的柵端相連； 所述第六PMOS管P6的柵端與控制信號(hào)CONF直接相連，第六NMOS管N6的柵端與控制信號(hào) CON直接相連；第二 NMOS管N2的柵端也與控制信號(hào)CONF直接相連，第二 NMOS管N2的源端直接與電源地VSS相連，其漏端與NMOS管m的柵端相連；所述第一 NMOS管m的源端與電源地VSS直接相連，其漏端則與第二輸入輸出端B直接相連；此外，第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管 P5、第六PMOS管P6和第七PMOS管P7的體端均與電源電壓VDD相連；第一 NMOS管附、第二匪OS管N2、第三匪OS管N3、第四匪OS管N4、第五匪OS管N5、第六匪OS管N6、第七匪OS 管N7和第八NMOS管N8的體端均與電源地VSS相連。
全文摘要
本發(fā)明公開一種噪聲電流補(bǔ)償電路，該電路設(shè)有兩個(gè)輸入輸出端，兩個(gè)互補(bǔ)的控制信號(hào)CON和CONF，控制信號(hào)用于控制該補(bǔ)償電路的工作模式(工作狀態(tài)和初始狀態(tài))。該電路主要由7個(gè)PMOS管和8個(gè)NMOS管所組成。該噪聲電流補(bǔ)償電路在正常工作狀態(tài)下通過檢測(cè)原電路中兩根信號(hào)線上的電位變化率的變化情況，自動(dòng)讓原電路中放電較慢的一端信號(hào)放電更慢，讓原電路中放電較快的一端信號(hào)放電更快，從而消除噪聲電流對(duì)原電路的影響，為后續(xù)電路信號(hào)的正確識(shí)別提供幫助。所提出的噪聲電流補(bǔ)償電路可以用于SRAM的位線漏電流補(bǔ)償上，因?yàn)镾RAM位線上較大漏電流的存在會(huì)導(dǎo)致位線兩端電位差的減小而造成后續(xù)電路無(wú)法正確識(shí)別信號(hào)。
文檔編號(hào)G11C11/413GK102496384SQ20111044932
公開日2012年6月13日 申請(qǐng)日期2011年12月28日 優(yōu)先權(quán)日2011年12月28日
發(fā)明者周紅剛, 彭春雨, 朱賈峰, 李瑞興, 柏娜 申請(qǐng)人:東南大學(xué)