專利名稱：Sram多路復(fù)用裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地，本發(fā)明涉及一種SRAM多路復(fù)用裝置。
背景技術(shù)：
諸如筆記本電腦的現(xiàn)代電子設(shè)備包括用于存儲(chǔ)信息的多種存儲(chǔ)器。存儲(chǔ)器電路包括兩個(gè)主類別。一種是易失性存儲(chǔ)器；另一種是非易失性存儲(chǔ)器。易失性存儲(chǔ)器包括隨機(jī)存儲(chǔ)器(RAM)，隨機(jī)存儲(chǔ)器可以進(jìn)一步分成兩個(gè)子類別，靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)和動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)。SRAM和DRAM兩者都是易失性的，這是因?yàn)樵跀嚯姇r(shí)它們都將丟失信息。然而，非易失性存儲(chǔ)器可以長(zhǎng)期地保持?jǐn)?shù)據(jù)存儲(chǔ)在其中，除非該非易失性存儲(chǔ)器被充電(exposed to an electrical charge)。非易失性存儲(chǔ)器包括多種子類別，比如，電可擦除可編程只讀存儲(chǔ)器(EEPROM)和閃存。 SRAM單元可以包括不同數(shù)量的晶體管。根據(jù)SRAM單元中的晶體管的總數(shù)，可以將SRAM單元稱為六晶體管^-T)SRAM、八晶體管(8_T) SRAM等等。SRAM單元被成行和成列地布置。在讀操作和寫(xiě)操作過(guò)程中通過(guò)選擇SRAM的行和列來(lái)選擇SRAM單元。通過(guò)二進(jìn)制碼來(lái)確定將要被選出的行和列。例如，64Kb的存儲(chǔ)器芯片可以包括控制寫(xiě)操作和讀操作的16位二進(jìn)制碼。更具體地，16位二進(jìn)制碼被分成兩個(gè)單獨(dú)的8位二進(jìn)制碼來(lái)分別選擇行和列。64Kb的存儲(chǔ)器芯片可以進(jìn)一步包括行解碼器和列解碼器。響應(yīng)于8位碼，行解碼器能夠產(chǎn)生28個(gè)，也就是256個(gè)輸出。類似地，列解碼器能夠產(chǎn)生另外的28個(gè)輸出。通過(guò)實(shí)現(xiàn)行解碼器的輸出和列解碼器的輸出，可以從具有256行和256列的存儲(chǔ)器單元矩陣中選擇出SRAM單元。在讀操作中，探測(cè)存儲(chǔ)在存儲(chǔ)器單元中的邏輯狀態(tài)的訪問(wèn)時(shí)間是存儲(chǔ)器電路的關(guān)鍵性能指數(shù)。由于與位線連接的多個(gè)存儲(chǔ)器單元產(chǎn)生了較大電容，因此，主要的延遲可能由位線感應(yīng)產(chǎn)生。為了減小與位線感應(yīng)相關(guān)的延遲，現(xiàn)代的存儲(chǔ)器電路可以將位線分成兩個(gè)組，即，局部位線和全局位線。因此，由于與沒(méi)有進(jìn)行位線區(qū)分的存儲(chǔ)器電路的位線電容相比，局部位線的電容變小了，因此該局部位線可以進(jìn)行快速讀操作。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中所存在的問(wèn)題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種裝置，包括第一級(jí)多路復(fù)用器，包括多個(gè)輸入端，與多條局部位線相連接；控制輸入端，與由經(jīng)過(guò)解碼的地址獲得的第一控制信號(hào)相連接；以及多個(gè)輸出端，以及第二級(jí)多路復(fù)用器，包括多個(gè)輸入端，每個(gè)都與所述第一級(jí)多路復(fù)用器的對(duì)應(yīng)輸出端相連接；控制輸入端，與由所述經(jīng)過(guò)解碼的地址獲得的第二控制信號(hào)相連接；以及輸出端，與緩沖器相連接。在該裝置中，進(jìn)一步包括內(nèi)存組，包括第一組存儲(chǔ)器單元，被布置成列，其中，每列都與第一局部位線相連接；第二組存儲(chǔ)器單元，被布置成列，其中，每列都與第二局部位線相連接；以及讀出放大器，具有與所述第一局部位線和所述第二局部位線相連接的輸入端。
在該裝置中，所述讀出放大器是NAND門(mén)。在該裝置中，所述第一級(jí)多路復(fù)用器包括多個(gè)邏輯電路，每個(gè)都包括第一 NMOS晶體管，具有與對(duì)應(yīng)讀出放大器的輸出端相連接的柵極、接地的源極以及與所述第二級(jí)多路復(fù)用器的對(duì)應(yīng)輸入端相連接的漏極；第二 NMOS晶體管，具有與所述第一控制信號(hào)相連接的柵極、接地的源極以及與所述第一NMOS晶體管的柵極相連接的漏極；以及第一PMOS晶體管，具有與所述第一控制信號(hào)相連接的柵極、與電壓電勢(shì)相連接的源極以及與所述讀出放大器相連接的漏極。在該裝置中，所述第二級(jí)多路復(fù)用器包括多個(gè)邏輯電路，每個(gè)都包括第二 PMOS晶體管，具有與所述第一級(jí)多路復(fù)用器的對(duì)應(yīng)輸出端相連接的柵極、與電壓電勢(shì)相連接的源極以及與所述緩沖器相連接的漏極；第三NMOS晶體管，具有與所述第二控制信號(hào)相連接的柵極以及與所述第二PMOS晶體管的漏極相連接的漏極；第四NMOS晶體管，具有與所述第 二PMOS晶體管的柵極相連接的柵極、與所述第三NMOS晶體管的源極相連接的漏極以及接地的源極；以及第三PMOS晶體管，具有與所述第三NMOS晶體管的柵極相連接的柵極、與所述電壓電勢(shì)相連接的源極以及與所述第二 PMOS晶體管的柵極相連接的漏極。在該裝置中，所述第二控制信號(hào)與所述第一控制信號(hào)反相。在該裝置中，所述緩沖器包括反相器，連接在所述第二級(jí)多路復(fù)用器的輸出端和數(shù)據(jù)輸出端口之間；以及總線保持器，與所述第二級(jí)多路復(fù)用器的輸出端相連接。根據(jù)本發(fā)明的另一方面，提供了一種系統(tǒng)，包括多個(gè)第一級(jí)多路復(fù)用器，每個(gè)都與內(nèi)存組相連接，其中，每個(gè)第一級(jí)多路復(fù)用器都接收由經(jīng)過(guò)解碼的地址獲得的第一控制信號(hào)；第二級(jí)多路復(fù)用器，與所述多個(gè)第一級(jí)多路復(fù)用器相連接，其中，所述第二級(jí)多路復(fù)用器接收由所述經(jīng)過(guò)解碼的地址獲得的第二控制信號(hào)；以及緩沖器，被配置為從所述第二級(jí)多路復(fù)用器接收輸入，并且在數(shù)據(jù)輸出端口處生成輸出。在該系統(tǒng)中，所述第一級(jí)多路復(fù)用器包括多個(gè)邏輯電路，每個(gè)都與局部位線相連接，其中，在讀操作期間，響應(yīng)于所述第一控制信號(hào)激活一個(gè)邏輯電路。在該系統(tǒng)中，所述第二級(jí)多路復(fù)用器包括多個(gè)邏輯電路，每個(gè)都與所述多個(gè)第一級(jí)多路復(fù)用器的對(duì)應(yīng)輸出端相連接，其中，在讀操作期間，響應(yīng)于所述第二控制信號(hào)激活一個(gè)邏輯電路。在該系統(tǒng)中，所述第二控制信號(hào)與所述第一控制信號(hào)反相。在該系統(tǒng)中，所述經(jīng)過(guò)解碼的地址包括二進(jìn)制碼，其中，在讀操作期間，所述二進(jìn)制碼中只有一位具有邏輯狀態(tài)轉(zhuǎn)換。在該系統(tǒng)中，所述內(nèi)存組包括第一組存儲(chǔ)器單元，被布置成列，其中，每列都與第一局部位線相連接；第二組存儲(chǔ)器單元，被布置成列，其中，每列都與第二局部位線相連接；以及讀出放大器，具有與所述第一局部位線和所述第二局部位線相連接的輸入端。在該系統(tǒng)中,所述讀出放大器是NAND門(mén)。根據(jù)本發(fā)明的又一方面，提供了一種方法，包括在讀操作期間，接收經(jīng)過(guò)解碼的地址；基于所述經(jīng)過(guò)解碼的地址，通過(guò)從多個(gè)存儲(chǔ)器單元中選擇出一個(gè)存儲(chǔ)器單元作為輸出來(lái)實(shí)施第一多路復(fù)用操作；以及基于所述經(jīng)過(guò)解碼的地址，通過(guò)選擇出與所述第一多路復(fù)用操作處所選擇出的輸入相對(duì)應(yīng)的輸入來(lái)實(shí)施第二多路復(fù)用操作。在該方法中，進(jìn)一步包括由所述經(jīng)過(guò)解碼的地址獲得第一控制信號(hào)；基于所述第一控制信號(hào)激活第一多路復(fù)用器的輸入；通過(guò)將所述第一控制信號(hào)反相來(lái)生成第二控制信號(hào)；以及基于所述第二控制信號(hào)激活第二多路復(fù)用器的輸入。在該方法中，進(jìn)一步包括從第一局部位線接收第一數(shù)據(jù)信號(hào)，所述第一局部位線與內(nèi)存組的第一存儲(chǔ)器簇相連接；以及從第二局部位線接收第二數(shù)據(jù)信號(hào)，所述第二局部位線與所述內(nèi)存組的第二存儲(chǔ)器簇相連接。在該方法中，進(jìn)一步包括對(duì)所述第一數(shù)據(jù)信號(hào)和所述第二數(shù)據(jù)信號(hào)實(shí)施NAND操作。在該方法中，進(jìn)一步包括在第二級(jí)多路復(fù)用器的輸出端處生成輸出數(shù)據(jù)信號(hào)；以及通過(guò)緩沖器將所述輸出數(shù)據(jù)信號(hào)傳送至數(shù)據(jù)輸出端口。在該方法中，進(jìn)一步包括在所述讀操作期間，激活多個(gè)內(nèi)存組中的一個(gè)內(nèi)存組。



為了更全面地理解本發(fā)明及其優(yōu)勢(shì)，現(xiàn)參考下面結(jié)合附圖的說(shuō)明，其中圖I示出根據(jù)實(shí)施例的包括兩級(jí)多路復(fù)用裝置的存儲(chǔ)器電路；圖2詳細(xì)地示出了圖I所示出的局部輸入/輸出(I/O)多路復(fù)用器、全局I/O多路復(fù)用器以及緩沖器的示意圖；以及圖3示出了兩級(jí)多路復(fù)用裝置和通過(guò)多個(gè)內(nèi)存組形成的存儲(chǔ)器電路的示意圖；除非另有說(shuō)明，不同附圖中的對(duì)應(yīng)標(biāo)號(hào)和標(biāo)識(shí)通常指的是對(duì)應(yīng)部分。為了清楚地示出各個(gè)實(shí)施例的相關(guān)方面而繪制附圖，并且不必按照比例進(jìn)行繪制。
具體實(shí)施例方式下面，詳細(xì)討論本發(fā)明各實(shí)施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實(shí)現(xiàn)的可應(yīng)用的概念。所討論的具體實(shí)施例僅僅示出了制造和使用本發(fā)明的具體方式，而不用于限制本發(fā)明的范圍。將根據(jù)優(yōu)選實(shí)施例在具體語(yǔ)境中，S卩，在包括兩級(jí)多路復(fù)用裝置的SRAM存儲(chǔ)器電路中，描述本發(fā)明。然而，本發(fā)明也可以應(yīng)用于各種存儲(chǔ)器電路。首先參考圖1，根據(jù)一個(gè)實(shí)施例示出了帶有兩級(jí)多路復(fù)用裝置的存儲(chǔ)器電路。存儲(chǔ)器電路可以包括M個(gè)內(nèi)存組，即，BANK1、BANK2，. . .，BANKM。每個(gè)內(nèi)存組(例如，BANK I)都可以包括N對(duì)局部位線。上位線(例如，BL_U0)與上存儲(chǔ)器簇相連接，該上存儲(chǔ)器簇可以包括多個(gè)并聯(lián)連接的存儲(chǔ)器單元。另外，下位線(例如，BL_D0)與下存儲(chǔ)器簇相連接，該下存儲(chǔ)器簇包括多個(gè)并聯(lián)連接的存儲(chǔ)器單元。如圖I所示，上位線(例如，BL_U0)和下位線(例如，BL_D0)與讀出放大器(例如，SA0)連接。對(duì)于具有N對(duì)局部位線的內(nèi)存組而言，使用N個(gè)讀出放大器從內(nèi)存組中接收數(shù)據(jù)。更具體地，每個(gè)讀出放大器都分別從局部上位線和局部下位線中接收到兩個(gè)輸入信號(hào)。另外，讀出放大器實(shí)施NAND操作，并且生成與局部輸入/輸出(I/O)多路復(fù)用器102的對(duì)應(yīng)輸入相連接的輸出。根據(jù)一個(gè)實(shí)施例，內(nèi)存組(比如，BANK I)可以包括多個(gè)成行和成列地布置的存儲(chǔ)器單元(未示出)。如本領(lǐng)域公知，每個(gè)存儲(chǔ)器單元都可以包括兩個(gè)存取開(kāi)關(guān)，其柵極與字線相連接。另外，在讀操作或?qū)懖僮髦校ㄟ^(guò)同一條字線控制布置在一行中的存儲(chǔ)器單元。更具體地，根據(jù)讀控制信號(hào)或?qū)懣刂菩盘?hào)的經(jīng)過(guò)解碼的地址，當(dāng)對(duì)與字線相連接的存儲(chǔ)器單元行進(jìn)行存取時(shí)，字線被設(shè)定為高。字線上的邏輯高狀態(tài)將與該字線相連接的存儲(chǔ)器行的每個(gè)存儲(chǔ)器單元的存取開(kāi)關(guān)導(dǎo)通。由此可以通過(guò)導(dǎo)通存取開(kāi)關(guān)來(lái)進(jìn)行讀操作或?qū)懖僮?。位于一列?nèi)存組BANKl中的存儲(chǔ)器單元可以垂直地與局部位線(例如，BL_D0)相連接。如圖I所示，在內(nèi)存組BANKl中，可以存在N個(gè)局部下位線和N個(gè)局部上位線。應(yīng)該注意，雖然圖I示出的是僅有一條位線與一列存儲(chǔ)器單元連接，但為了實(shí)施操作，可以使用位線(BL)和位線BL的反相(瓦)來(lái)實(shí)施存儲(chǔ)器存取操作。局部下位線和對(duì)應(yīng)的局部上位線與讀出放大器相連接，讀出放大器基于局部下位線和局部上位線兩者上的數(shù)據(jù)生成輸出。讀出放大器的輸出進(jìn)一步與局部I/O多路復(fù)用器102相連接。局部I/O多路復(fù)用器102具有N路輸入，每路都與對(duì)應(yīng)的讀出放大器輸出相連接。響應(yīng)于讀操作的經(jīng)過(guò)解碼的地址，局部I/o多路復(fù)用器102可以激活與輸入相連接的初始邏輯電路(未示出，但在圖2中示出)。因?yàn)榫植縄/O多路復(fù)用器102的其余輸入未被激 活，所以與該未被激活的輸入相連接的輸出保持其先前的邏輯狀態(tài)。另外，從局部I/O多路復(fù)用器102中向全局I/O多路復(fù)用器104傳送N路輸出。下面參考圖2描述局部I/O多路復(fù)用器102的詳細(xì)操作。全局I/O多路復(fù)用器104連接在局部I/O多路復(fù)用器102和緩沖器106之間。響應(yīng)于經(jīng)過(guò)解碼的地址，全局I/O多路復(fù)用器104從由M個(gè)局部I/O多路復(fù)用器102發(fā)送的N路輸入中選擇一路輸入。另外，全局I/O多路復(fù)用器104將被選擇出來(lái)的輸入傳送至緩沖器106。緩沖器106可以使用總線保持器(未示出，但在圖2中示出)，從而在緩沖器106的輸出端處可以讀出可靠的數(shù)據(jù)輸出。下面將參考圖2描述全局I/O多路復(fù)用器和緩沖器106的詳細(xì)操作。圖2詳細(xì)地示出了圖I所示出的局部I/O多路復(fù)用器102、全局I/O多路復(fù)用器104以及緩沖器106的示意圖。局部I/O多路復(fù)用器102可以包括多個(gè)邏輯單元(例如，邏輯單元202)，每個(gè)邏輯單元都與局部上位線和局部下位線相連接。另外，局部I/O多路復(fù)用器102的每個(gè)邏輯單元都可以接收讀選擇信號(hào)，該讀選擇信號(hào)通過(guò)控制器(未示出)根據(jù)讀地址解碼得到。根據(jù)一個(gè)實(shí)施例，根據(jù)讀地址解碼得到讀選擇信號(hào)YBO至YBN。在讀操作過(guò)程中，只有一個(gè)選擇信號(hào)將被設(shè)定為低。因此，在讀操作過(guò)程中，只有一個(gè)邏輯單元被激活的，而從存儲(chǔ)器單元中讀出的對(duì)應(yīng)數(shù)據(jù)被傳送至對(duì)應(yīng)的全局位線，該全局位線連接在局部I/O多路復(fù)用器102和全局I/O多路復(fù)周器104之間。為了描述局部I/O多路復(fù)用器102的詳細(xì)操作，使用邏輯單元202來(lái)描述局部I/O多路復(fù)用器102如何實(shí)施多路復(fù)用操作。邏輯單元202包括非AND (NAND)門(mén)ND0、第一 p-型金屬氧化物半導(dǎo)體(PMOS)晶體管ΜΕ0、第一 η-型金屬氧化物半導(dǎo)體(NMOS)晶體管MDO以及第二 NMOS晶體管MFO。邏輯單元202通過(guò)局部上位線BL_U0和局部下位線BL_D0從內(nèi)存組BANKl中接收信號(hào)。另外，邏輯單元202接收到根據(jù)經(jīng)過(guò)解碼的地址獲得的控制信號(hào)ΥΒ0。如圖2所示，NAND門(mén)NDO具有兩個(gè)分別與局部上位線BL_U0和局部下位線BL_D0相連接的輸入端。NAND門(mén)NDO的輸出端通過(guò)第一 NMOS晶體管MDO與全局位線GBLO相連接。第一 NMOS晶體管MDO作為緩沖器將全局位線GBLO與局部位線隔離。第一 PMOS晶體管MEO和第二 NMOS晶體管MFO兩者可以用來(lái)去激活或激活讀出放大器ND0，使得邏輯單元202可以響應(yīng)于控制信號(hào)YBO而實(shí)施多路復(fù)用功能。更具體地，當(dāng)控制信號(hào)YBO保持為高時(shí)，第一 PMOS晶體管MEO被截止，而第二 NMOS晶體管MFO被導(dǎo)通。因此，NAND門(mén)NDO與電源VDD斷開(kāi)，并且NAND門(mén)NDO的輸出被設(shè)定為邏輯低狀態(tài)。因此，第一 NMOS晶體管MDO的漏極處于先前的邏輯狀態(tài)。反之，當(dāng)控制信號(hào)YBO保持為低時(shí)，第一 PMOS晶體管MEO被導(dǎo)通，而第二 NMOS晶體管MFO被截止。因此，第一 PMOS晶體管MEO和第二 NMOS晶體管MFO兩者都不影響讀出放大器NDO的操作。通過(guò)讀出放大器NDO和緩沖器晶體管MDO將從內(nèi)存組BANKl中讀出的數(shù)據(jù)傳送給全局位線GBL0?？偠灾?，當(dāng)邏輯單元202的控制信號(hào)被設(shè)定為高時(shí)，沒(méi)有選擇出與邏輯單元202相連接的局部上位線和局部下位線。相反地，當(dāng)邏輯單元202的控制信號(hào)YBO被設(shè)定為低時(shí)，選擇出與邏輯單元202相連接的局部上位線和局部下位線。在通過(guò)讀出放大器NDO的NAND操作之后，局部位線上的數(shù)據(jù)被傳送至后續(xù)階段作為全局位線信號(hào)。邏輯單元206 (例如，第N個(gè)邏輯單元)的示意圖與邏輯單元202的示意圖相同，并且為了避免重復(fù)而在此不再進(jìn)行論述。如圖2所示，多個(gè)邏輯單元(例如，邏輯單元202)形成了局部I/O多路復(fù)用器102。控制器(未示出)對(duì)讀出地址進(jìn)行解碼，并且生成對(duì)應(yīng)的用于每個(gè)邏輯單元的控制信號(hào)。對(duì)于讀操作而言，響應(yīng)于讀地址，只將一個(gè)控制信號(hào)設(shè)定為邏輯低狀態(tài)。因此，只有一個(gè)對(duì)應(yīng)的邏輯單元被激活。通過(guò)該被激活的邏輯單元，局部位線 上的數(shù)據(jù)被傳送至全局位線，該全局位線與邏輯單元的輸出端相連接。具有局部I/O多路復(fù)用器的有利特征在于，在讀出操作過(guò)程中只有一條全局位線可以轉(zhuǎn)換邏輯狀態(tài)。與在讀出操作過(guò)程中具有多條全局位線邏輯狀態(tài)轉(zhuǎn)換的存儲(chǔ)器電路相比，在讀操作過(guò)程中僅有一條全局位線轉(zhuǎn)換邏輯狀態(tài)可以降低存儲(chǔ)器電路的總的功率消耗。全局I/O多路復(fù)用器104包括多個(gè)邏輯電路，每個(gè)邏輯電路都與全局位線(例如，GBL0)相對(duì)應(yīng)。使用邏輯電路204來(lái)描述全局I/O多路復(fù)用器104的操作。邏輯電路204具有與全局位線GBLO相連接的輸入端、與緩沖器106相連接的輸出端以及與控制信號(hào)Dec [O]相連接的控制信號(hào)輸入端，該控制信號(hào)Dec [O]由控制信號(hào)YBO反相(invert)得到。邏輯電路204包括第一 PMOS晶體管ΜΑ0、第二 PMOS晶體管ΜΡ0、第一 NMOS晶體管MBO以及第二NMOS晶體管MC0。根據(jù)控制信號(hào)Dec [O]的邏輯狀態(tài)，控制信號(hào)Dec [O]用于去激活或激活邏輯電路204。在讀操作過(guò)程中，當(dāng)Dec [O]被設(shè)定為高時(shí)，第二 PMOS晶體管MPO被截止，而第一NMOS晶體管MBO被導(dǎo)通。因此，第一 PMOS晶體管MAO和第二 NMOS晶體管MCO形成了反相器。這種反相器使得全局位線GBLO將能夠被選擇。因此，全局位線GBLO上的數(shù)據(jù)被傳送至緩沖器106。全局I/O多路復(fù)用器104包括多個(gè)相同的邏輯電路。如上面關(guān)于局部I/O多路復(fù)用器102所描述的那樣，在讀操作過(guò)程中，局部I/O多路復(fù)用器102中只有一個(gè)控制信號(hào)被設(shè)定為低。因此，全局I/O多路復(fù)用器104中只有一個(gè)控制信號(hào)(比如，Dec
)被設(shè)定為高，這是因?yàn)镈ec
是YBO的反相信號(hào)。因此，在讀出操作過(guò)程中，只激活了一個(gè)全局I/O多路復(fù)用器104的邏輯電路。全局I/O多路復(fù)用器的邏輯電路的輸出端都連接在一起。如上所述，在讀操作過(guò)程中，響應(yīng)于經(jīng)過(guò)解碼的地址，只選擇出一個(gè)位于局部I/O多路復(fù)用器102中的邏輯電路和對(duì)應(yīng)的位于全局I/O多路復(fù)用器104中的邏輯電路。處在與被選出的局部I/O多路復(fù)用器的輸入端連接的局部位線上的數(shù)據(jù)被傳送至緩沖器106。緩沖器106包括反相器BI以及總線保持器。反相器和總線保持器兩者在本領(lǐng)域都已公知，并且由此在本文中不再進(jìn)行論述。圖3示出了兩級(jí)多路復(fù)用裝置和由多個(gè)內(nèi)存組形成的存儲(chǔ)器電路的示意圖。根據(jù)一個(gè)實(shí)施例，存儲(chǔ)器電路可以包括M個(gè)內(nèi)存組。如圖3所示，每個(gè)內(nèi)存組都可以包括具有N個(gè)邏輯電路202的局部I/O多路復(fù)用器。每條全局位線都與每個(gè)內(nèi)存組的局部I/O多路復(fù)用器的對(duì)應(yīng)的輸出端相連接。例如，全局位線GBLO與內(nèi)存組BANKl中的邏輯單元202以及內(nèi)存組BANKM中的邏輯單元302相連接。每個(gè)邏輯電路(例如，邏輯電路202)都可以包括輸出NMOS晶體管(例如，第一 NMOS晶體管MD0)。因此，全局位線GBLO與M個(gè)NMOS晶體管連接。類似地，全局位線GBLN與M個(gè)NMOS晶體管相連接?？紤]到每個(gè)NMOS晶體管的輸出端處的寄生電容，每條全局位線上的總電容負(fù)載等于NMOS晶體管(例如，MD0)的寄生電容的M倍。與一些只具有一條位線的存儲(chǔ)器電路相比，通過(guò)使用N條全局位線，每條全局位線上的電容負(fù)載減小到N分之一。盡管已經(jīng)詳細(xì)地描述了本發(fā)明及其優(yōu)勢(shì)，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的本發(fā)明主旨和范圍的情況下，做各種不同的改變，替換和更改。
而且，本申請(qǐng)的范圍并不僅限于本說(shuō)明書(shū)中描述的工藝、機(jī)器、制造、材料組分、裝置、方法和步驟的特定實(shí)施例。作為本領(lǐng)域普通技術(shù)人員應(yīng)理解，通過(guò)本發(fā) 明，現(xiàn)有的或今后開(kāi)發(fā)的用于執(zhí)行與根據(jù)本發(fā)明所采用的所述相應(yīng)實(shí)施例基本相同的功能或獲得基本相同結(jié)果的工藝、機(jī)器、制造，材料組分、裝置、方法或步驟根據(jù)本發(fā)明可以被使用。因此，所附權(quán)利要求應(yīng)該包括在這樣的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟的范圍內(nèi)。
權(quán)利要求
1.一種裝置，包括 第一級(jí)多路復(fù)用器，包括 多個(gè)輸入端，與多條局部位線相連接； 控制輸入端，與由經(jīng)過(guò)解碼的地址獲得的第一控制信號(hào)相連接；以及 多個(gè)輸出端，以及 第二級(jí)多路復(fù)用器，包括 多個(gè)輸入端，每個(gè)都與所述第一級(jí)多路復(fù)用器的對(duì)應(yīng)輸出端相連接； 控制輸入端，與由所述經(jīng)過(guò)解碼的地址獲得的第二控制信號(hào)相連接；以及 輸出端，與緩沖器相連接。
2.根據(jù)權(quán)利要求I所述的裝置，進(jìn)一步包括 內(nèi)存組，包括 第一組存儲(chǔ)器單元，被布置成列，其中，每列都與第一局部位線相連接； 第二組存儲(chǔ)器單元，被布置成列，其中，每列都與第二局部位線相連接；以及 讀出放大器，具有與所述第一局部位線和所述第二局部位線相連接的輸入端，并且 其中，所述第一級(jí)多路復(fù)用器包括 多個(gè)邏輯電路，每個(gè)都包括 第一 NMOS晶體管，具有與對(duì)應(yīng)讀出放大器的輸出端相連接的柵極、接地的源極以及與所述第二級(jí)多路復(fù)用器的對(duì)應(yīng)輸入端相連接的漏極； 第二 NMOS晶體管，具有與所述第一控制信號(hào)相連接的柵極、接地的源極以及與所述第一NMOS晶體管的柵極相連接的漏極；以及 第一 PMOS晶體管，具有與所述第一控制信號(hào)相連接的柵極、與電壓電勢(shì)相連接的源極以及與所述讀出放大器相連接的漏極。
3.根據(jù)權(quán)利要求I所述的裝置，其中，所述第二級(jí)多路復(fù)用器包括 多個(gè)邏輯電路，每個(gè)都包括 第二 PMOS晶體管，具有與所述第一級(jí)多路復(fù)用器的對(duì)應(yīng)輸出端相連接的柵極、與電壓電勢(shì)相連接的源極以及與所述緩沖器相連接的漏極； 第三NMOS晶體管，具有與所述第二控制信號(hào)相連接的柵極以及與所述第二 PMOS晶體管的漏極相連接的漏極； 第四NMOS晶體管，具有與所述第二 PMOS晶體管的柵極相連接的柵極、與所述第三NMOS晶體管的源極相連接的漏極以及接地的源極；以及 第三PMOS晶體管，具有與所述第三NMOS晶體管的柵極相連接的柵極、與所述電壓電勢(shì)相連接的源極以及與所述第二 PMOS晶體管的柵極相連接的漏極。
4.一種系統(tǒng),包括 多個(gè)第一級(jí)多路復(fù)用器，每個(gè)都與內(nèi)存組相連接，其中，每個(gè)第一級(jí)多路復(fù)用器都接收由經(jīng)過(guò)解碼的地址獲得的第一控制信號(hào)； 第二級(jí)多路復(fù)用器，與所述多個(gè)第一級(jí)多路復(fù)用器相連接，其中，所述第二級(jí)多路復(fù)用器接收由所述經(jīng)過(guò)解碼的地址獲得的第二控制信號(hào)；以及 緩沖器，被配置為從所述第二級(jí)多路復(fù)用器接收輸入，并且在數(shù)據(jù)輸出端口處生成輸出。
5.根據(jù)權(quán)利要求4所述的系統(tǒng)，其中，所述第一級(jí)多路復(fù)用器包括多個(gè)邏輯電路，每個(gè)都與局部位線相連接，其中，在讀操作期間，響應(yīng)于所述第一控制信號(hào)激活一個(gè)邏輯電路。
6.根據(jù)權(quán)利要求4所述的系統(tǒng)，其中，所述第二級(jí)多路復(fù)用器包括多個(gè)邏輯電路，每個(gè)都與所述多個(gè)第一級(jí)多路復(fù)用器的對(duì)應(yīng)輸出端相連接，其中，在讀操作期間，響應(yīng)于所述第二控制信號(hào)激活一個(gè)邏輯電路。
7.根據(jù)權(quán)利要求4所述的系統(tǒng)，其中，所述內(nèi)存組包括 第一組存儲(chǔ)器單元，被布置成列，其中，每列都與第一局部位線相連接； 第二組存儲(chǔ)器單元，被布置成列，其中，每列都與第二局部位線相連接；以及 讀出放大器，具有與所述第一局部位線和所述第二局部位線相連接的輸入端，并且 其中，所述讀出放大器是NAND門(mén)。
8.一種方法，包括 在讀操作期間，接收經(jīng)過(guò)解碼的地址； 基于所述經(jīng)過(guò)解碼的地址，通過(guò)從多個(gè)存儲(chǔ)器單元中選擇出一個(gè)存儲(chǔ)器單元作為輸出來(lái)實(shí)施第一多路復(fù)用操作；以及 基于所述經(jīng)過(guò)解碼的地址，通過(guò)選擇出與所述第一多路復(fù)用操作處所選擇出的輸入相對(duì)應(yīng)的輸入來(lái)實(shí)施第二多路復(fù)用操作。
9.根據(jù)權(quán)利要求8所述的方法，進(jìn)一步包括 由所述經(jīng)過(guò)解碼的地址獲得第一控制信號(hào)； 基于所述第一控制信號(hào)激活第一多路復(fù)用器的輸入； 通過(guò)將所述第一控制信號(hào)反相來(lái)生成第二控制信號(hào)；以及 基于所述第二控制信號(hào)激活第二多路復(fù)用器的輸入。
10.根據(jù)權(quán)利要求8所述的方法，進(jìn)一步包括 從第一局部位線接收第一數(shù)據(jù)信號(hào)，所述第一局部位線與內(nèi)存組的第一存儲(chǔ)器簇相連接；以及 從第二局部位線接收第二數(shù)據(jù)信號(hào)，所述第二局部位線與所述內(nèi)存組的第二存儲(chǔ)器簇相連接，并且 進(jìn)一步包括對(duì)所述第一數(shù)據(jù)信號(hào)和所述第二數(shù)據(jù)信號(hào)實(shí)施NAND操作。
全文摘要
一種SRAM多路復(fù)用裝置包括多個(gè)局部多路復(fù)用器和一個(gè)全局多路復(fù)用器。每個(gè)局部多路復(fù)用器都與內(nèi)存組相連接。全局多路復(fù)用器具有多個(gè)輸入端，每個(gè)都與多個(gè)局部多路復(fù)用器的對(duì)應(yīng)的輸出端連接。響應(yīng)于經(jīng)過(guò)解碼的地址，在讀操作期間，局部多路復(fù)用器的輸入被傳送至全局多路復(fù)用器的對(duì)應(yīng)的輸入端。類似地，經(jīng)過(guò)解碼的地址使得全局多路復(fù)用器能夠通過(guò)緩沖器將輸入信號(hào)傳送至數(shù)據(jù)輸出端口。
文檔編號(hào)G11C11/419GK102820052SQ20111039939
公開(kāi)日2012年12月12日 申請(qǐng)日期2011年12月1日 優(yōu)先權(quán)日2011年6月9日
發(fā)明者陳彝梓, 謝維哲, 賴蔡興, 許鈴芳, 謝豪泰 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司