專利名稱：快閃存儲器限流裝置及應(yīng)用該裝置的快閃存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及微電子行業(yè)存儲器技術(shù)領(lǐng)域，尤其涉及一種快閃存儲器限流裝置及應(yīng)用該裝置的快閃存儲器。
背景技術(shù)：
一般來說，在快閃存儲單元的源極、漏極和控制柵極施加適當(dāng)?shù)碾妷海姾删蜁粌Υ婊蛘弑灰瞥?，因此?shù)據(jù)就可以以這種電荷的形式存儲在存儲單元中或自存儲單元擦除。電荷在浮動?xùn)艠O上的出現(xiàn)或消失，決定當(dāng)存儲單元被選擇時，電流是否在源極和漏極區(qū)域之間流動。通過判斷存儲單元中源極和漏極區(qū)域之間電流的大小，來區(qū)分存儲的內(nèi)容是“O”還是“I”。典型地，快閃存儲單元在陣列中的位線連接任一特定行的存儲單元的漏極，而字線連接任一特定列的存儲單元的柵極。每一個存儲單元的源極通常會接地?？扉W存儲器不僅僅只具有讀取的功能，還有編程和擦除的功能。完成這些操作就需要對存儲陣列中被選擇的存儲單元所在行對應(yīng)的位線，施加一個相當(dāng)高的電壓。此外，被選擇的存儲單元所在行連接的字線，也會被施加一個高壓電。其漏極和柵極，被施加高電壓產(chǎn)生電流用來產(chǎn)生電荷。然而在進行這些操作模式時，與被選擇的存儲單元位于同一行而未被選擇的存儲單元的漏極，也會接受到高電壓位線的電位，進而造成關(guān)閉時的電流或漏電流可能會在這些未被選擇的存儲單元的源極和漏極之間流動。雖然單個存儲單元的漏電流可能極小，但每一個未被選擇的存儲單元的漏電流總和，可能會接近甚至超過被選擇的存儲單元中的電流，導(dǎo)致器件損壞。存儲系統(tǒng)加限流裝置可以使漏電流總和不超過設(shè)定值，不至于器件損壞。但是現(xiàn)在很多存儲系統(tǒng)都沒有加上限流的方案，或者只在制作器件時加入電流限制方案，或者將電流限制方案集成在器件陣列中。圖1為現(xiàn)有技術(shù)快閃存儲器限流方案的結(jié)構(gòu)示意圖。如圖1所示，100為存儲單元陣列，101為起限流作用的PMOS傳輸管(MP)，其中，PMOS傳輸管(MP)IOl的源端連接可調(diào)電壓VHB，其柵端連接至一 個固定的電壓VO上，襯底電壓接VPP，PM0S傳輸管(MP) 101的漏端連接至存儲單元陣列100的陣列源線104。傳統(tǒng)限流方案是通過改變位線上的電壓VHB，再給一個合適的電壓VO來限制電流的大小。但是VO的改變會造成PMOS傳輸管(MP)的閾值電壓的浮動，從而使限流不能精確達到設(shè)定值。圖2為現(xiàn)有技術(shù)使用限流裝置，來操作快閃存儲器陣列中的單個存儲單元的結(jié)構(gòu)示意圖。如圖2所示，快閃存儲器裝置包含存儲單元陣列100。每個存儲單元典型地含有源極，漏極和柵極。陣列100更包含多條位線102，例如BLO,BLl, -BLm,以及多條字線103，例如字線WL0，WL1，…WLn。位線BLO-BLm與位線驅(qū)動電路105連接，字線WLO-WLn與字線驅(qū)動電路106連接，高壓系統(tǒng)107為位線驅(qū)動電路105，字線驅(qū)動電路106和限流裝置108提供存儲單元操作時所需要的電壓。高壓系統(tǒng)107產(chǎn)生的電壓連接至字線驅(qū)動電路和位線驅(qū)動電路的電源信號端，通過字線和位線選擇高壓系統(tǒng)107產(chǎn)生的電壓應(yīng)用在一條或者多條位線BLO-BLm。存儲陣列100的源線104連接在一起，限流裝置108連接在陣列源線104與地之間。
圖3為圖2中存儲單元陣列100的示意圖。如圖3所示，陣列100含有安排在列與行的多個存儲單元115。其中字線WL0，WL1，…WLn—共有n+1行，以及位線BL0，BL1，…BLm—共m+Ι列。存儲單元中115和116各自的漏極稱接在一起,連接至位線BL0。以同樣的方法連接其它列的存儲單元，形成字線BLl-BLm，其中所有存儲單元的源極是連接在一起的。在圖3中，單元115為被選擇作程序化的存儲單元。施加較高偏壓至位線BLO和字線WLO，以及施加較低電壓至未被選擇字線WLl-WLn的和位線BLl-BLm，來操作被選擇的單元115。這些偏壓可為，例如，10V，5V，0V，0V，分別施加在字線WL0、位線BLO、WLl-WLn,BLl-BLm。如圖3所示，由高壓系統(tǒng)107傳輸相應(yīng)電壓到字線驅(qū)動電路106和位線驅(qū)動電路105，再由字線驅(qū)動電路106和位線驅(qū)動電路105分別施加于字線WLO-WLn，位線BLO-BLm。在操作模式下，字線WLO提供電壓給被選擇的單元115的控制柵極，以及和WLO連接但未被選擇的存儲單元的柵極，以促進電子注入選擇的存儲單元115。例如5V偏壓到位線BLO，IOV偏壓到字線WL0，作為操作單元115所需的電壓。既然未被選擇的單元的漏極，均與被選擇的單元115的漏極連接，那些未被選擇的單元116在它們各自的漏極也會被接收到位線BLO的電壓。施加于未被選擇的存儲單元116各自漏極的位電壓，增加了未被選擇的存儲單元116中每一個單元的漏極至源極電壓，這個漏極至源極電壓的值會增加未被選擇的單元116的漏電流。但依據(jù)所述具體實施例，限流裝置108，便可以限流此漏電流的大小。如圖3所示，隨著漏極到源極電壓的施加，未被選擇的存儲單元116中的每一單元產(chǎn)生漏電流1ff，其自漏極流入，并從每一個未被選擇的存儲單元116的源極流出。這些1ff電流的總和，以及流經(jīng)被選擇的單元115的漏電流，一起通過陣列源線104。陣列源線104再通過限流裝置108，從而限制了漏電流的總和，使其不超過所期望的預(yù)設(shè)值。在實現(xiàn)本發(fā)明的過程中，申請人意識到現(xiàn)有技術(shù)存在如下缺陷:1、現(xiàn)有技術(shù)的限流裝置集成在陣列當(dāng)中，占用了大量的面積；2、現(xiàn)有的限流裝置受溫度等外界條件影響，造成限流不精確。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問題為解決上述的一個或多個問題，本發(fā)明提供了一種快閃存儲器限流裝置及應(yīng)用該裝置的快閃存儲器，以節(jié)約存儲陣列的面積，使限流能夠精確達到設(shè)定值。(二)技術(shù)方案根據(jù)本發(fā)明的一個方面，提供了一種快閃存儲器限流裝置。該快閃存儲器限流裝置位于快閃存儲器的存儲單元陣列之外，包括:限流單元、傳輸管和參考電流產(chǎn)生模塊，其中，傳輸管為PMOS管(MPO)，其柵端連接至電壓控制信號，漏端連接至存儲單元陣列中存儲單元源端擦除操作所需要的電壓PHV，源端連接至存儲單元中的源線；PM0S管(MPO)的源端和存儲單元的源線共同作為限流單元的一個輸入端，參考電流產(chǎn)生模塊所產(chǎn)生的參考電流作為限流單元的另一個輸入端；如果存儲單元源線的電流未超過參考電流產(chǎn)生模塊產(chǎn)生的參考電流，則限流單元截止；如果存儲單元的源線的電流大于參考電流產(chǎn)生模塊產(chǎn)生的參考電流，則電流通過限流單元放電到地。
根據(jù)本發(fā)明的另一個方面，還提供了一種快閃存儲器。該快閃存儲器包括存儲單元及上述的限流裝置，其中，存儲單元含有源極，漏極和控制柵極；每一條字線分別對應(yīng)存儲單元中的一列，并且存儲單元的柵極分別對應(yīng)于該存儲單元中的一列；每一條位線分別對應(yīng)存儲單元中的一行，并且存儲單元的漏極分別對應(yīng)于該存儲單元中的一行；每個存儲單元的源極共用一條源線，該源線與限流單元及傳輸管相連接。(三)有益效果本發(fā)明快閃存儲器限流裝置及應(yīng)用該裝置的快閃存儲器具有下列有益效果:(I)本發(fā)明中，由于限流裝置不用集成在陣列當(dāng)中，因此可以節(jié)省出大量的芯片面積；(2)本發(fā)明中，由于電流鏡電路受工藝條件的影響較小，外部提供的電流與通過電流鏡鏡像的電流沒有太大的差別，使存儲單元中的電流與外部提供的電流相可以精確比較，從而可以精確限制漏電流不超過某一個值。


圖1為現(xiàn)有技術(shù)快閃存儲器限流方案的結(jié)構(gòu)示意圖；圖2為現(xiàn)有技術(shù)使用限流裝置，來操作快閃存儲器陣列中的單個存儲單元的結(jié)構(gòu)示意圖；圖3為圖2中存儲單元陣列100的示意圖；圖4本發(fā)明實施例快閃存儲器限流裝置的示意圖；圖5本發(fā)明實施例快閃存儲器限流裝置的非限流時操作時序的示意圖；圖6為本發(fā)明實施例快閃存儲器限流裝置的限流時操作時序的示意圖。
具體實施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，以下結(jié)合具體實施例，并參照附圖，對本發(fā)明進一步詳細說明。本發(fā)明提供了一種快閃存儲器限流裝置。該快閃存儲器限流裝置包括:傳輸管、參考電流產(chǎn)生模塊和限流單元。其中，傳輸管為PMOS管(MPO)，其柵端連接一電壓控制信號，漏端連接至存儲單元陣列中存儲單元源端擦除操作所需要的電壓PHV，源端連接至存儲單元陣列中存儲單元中的源線；PM0S管(MPO)的源端和存儲單元的源線共同作為限流單元的一個輸入端，參考電流產(chǎn)生模塊所產(chǎn)生的參考電流作為限流單元的另一個輸入端；限流單元的輸出端接地，在存儲單元的源線的電流大于參考電流產(chǎn)生模塊產(chǎn)生的參考電流時，則電流通過限流單元泄放電到地；如果在存儲單元的源線的電流未超過參考電流產(chǎn)生模塊產(chǎn)生的參考電流時，則限流單元截止。圖4本發(fā)明實施例快閃存儲器限流裝置的示意圖。如圖4所示，限流裝置108含有限流晶體管MN0-MN3以及PMOS傳輸管ΜΡ0，其中，晶體管麗2的漏極連接至陣列源線104，晶體管MNO的漏極連接至參考電流產(chǎn)生電路110。晶體管MNO和麗3的控制柵極分別接控制信號I_EN和Vbias。晶體管MNO的漏極和晶體管麗3的源極與晶體管麗1、麗2的柵相連接。晶體管MPO的源極連接至陣列的源線104和晶體管麗2的漏極，柵極接控制信號Vbiasl，漏極接電壓PHV。限流裝置108，用來限制陣列源極電流的總和在一個預(yù)設(shè)值內(nèi)。由于源極電流的總和被限制在一個預(yù)設(shè)值內(nèi)，因此降低了外部高壓系統(tǒng)的設(shè)計難度。在非限流時操作過程中，限流裝置108的信號控制邏輯如圖5所示。在t0時刻，控制信號I_EN連接至線112上，控制信號Vbias連接至線113上，控制信號Vbiasl為低電平連接至線114上，在t4時刻，結(jié)束控制。其中VSL對應(yīng)存儲陣列源極104的電壓示意圖，在tl時刻MPO導(dǎo)通，PHV電壓傳送到存儲陣列源極104 ;在t4時刻MPO截止，電壓VSL在存儲陣列源極104變成VI。在限流時操作過程中，限流裝置108的信號控制邏輯如圖6所示。在t0時刻，控制信號I_EN的電壓為電源電壓VCC連接至線112上；控制信號Vbias的電壓為電源電壓VCC連接至線113上；控制信號Vbiasl的電壓為高電平PHV使MPO截止，同時連接至線114上。在t6時刻，控制信號I_EN、Vbias變?yōu)榈碗娖浇Y(jié)束控制。其中ISL對應(yīng)存儲陣列源極107的電流示意圖，假設(shè)由于某種操作模式使電流ISL在t3時刻增加，當(dāng)總的漏電流超過Imax時，由于限流裝置108，使電流ISL通過麗2管放電到地面，從而使電流ISL在t4時刻下降到電流預(yù)設(shè)值Imax以下。假設(shè)在某種操作模式下總的漏電流ISL沒有大于預(yù)市值Imax時，這時限流裝置108中的麗2不會使電流ISL通過麗2管放電到地面。以上所述的具體實施例，對本發(fā)明的目的、技術(shù)方案和有益效果進行了進一步詳細說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.一種快閃存儲器限流裝置，其特征在于，該快閃存儲器限流裝置位于快閃存儲器的存儲單元陣列之外，包括:傳輸管、參考電流產(chǎn)生模塊和限流單元，其中， 所述傳輸管為PMOS管(MPO)，其柵端連接至電壓控制信號，漏端連接至存儲單元陣列中存儲單元源端擦除操作所需要的電壓PHV，源端連接至所述存儲單元中的源線； 所述PMOS管(MPO)的源端和所述存儲單元的源線共同作為所述限流單元的一個輸入端，參考電流產(chǎn)生模塊所產(chǎn)生的參考電流作為所述限流單元的另一個輸入端； 所述限流單元的輸出端接地，如果所述存儲單元源線的電流未超過所述參考電流產(chǎn)生模塊產(chǎn)生的參考電流，則限流單元截止；如果所述存儲單元的源線的電流大于所述參考電流產(chǎn)生模塊產(chǎn)生的參考電流，則電流通過所述限流單元放電到地。
2.根據(jù)權(quán)利要求1所述的快閃存儲器限流裝置，其特征在于，所述參考電流產(chǎn)生模塊通過電流鏡鏡像外部電流而產(chǎn)生參考電流。
3.根據(jù)權(quán)利要求1所述的快閃存儲器限流裝置，其特征在于，所述限流單元包括第一NMOS 管(MNO)、第二 NMOS 管(MNl)、第三 NMOS 管(MN2)和第四 NMOS 管(MN3)，其中: 第一 NMOS管(MNO)的漏極連接至參考電流產(chǎn)生模塊所產(chǎn)生的參考電流，控制柵極接第一控制信號I_EN，源極接到第二 NMOS管(MNl)的漏極； 第二 NMOS管(MNl)和第三NMOS管(MN2)組成一個電流鏡電路，第二 NMOS管(MNl)的柵極與第三NMOS管(MN2)的柵極互連，并與第一匪OS管(MNO)的源極連接； 第三NMOS管(MN2)的漏極連接至存儲單元中的源端和PMOS傳輸管(MPO)的源極，第三NMOS管(MN2)的柵極與第二 NMOS管(MNl)的柵極互連，源極接地； 第四NMOS管(MN3)的漏端連接至第三NMOS管(MN2)和第二 NMOS管(MNl)的柵極；其源極接地，其控制柵極接第二控制信號Vbias ； 所述PMOS管(MPO)的控制柵極接第三控制信號Vbiasl，源極連接高電壓PHV，漏極接到存儲單元陣列的源線； 如果所述存儲單元源線的電流未超過所述參考電流產(chǎn)生模塊產(chǎn)生的參考電流，第三NMOS管(MN2)截止；如果所述存儲單元的源線的電流大于所述參考電流產(chǎn)生模塊產(chǎn)生的參考電流，電流通過第三NMOS管(MN2)放電到地。
4.根據(jù)權(quán)利要求3所述的快閃存儲器限流裝置，其特征在于，在對所述存儲單元的源線進行限流操作時， 所述第一控制信號I_EN連接至電源電壓；所述第二控制信號Vbias連接至地電平；所述第三控制信號Vbiasl連接至高電壓PHV，使PMOS傳輸管(MPO)截止。
5.根據(jù)權(quán)利要求3所述的快閃存儲器限流裝置，其特征在于，在未對所述存儲單元的源線進行限流操作時， 所述第一控制信號I_EN連接至地電壓；所述第二控制信號Vbias連接至電源電壓；所述第三控制信號Vbiasl連接至地電平，使PMOS傳輸管(MPO)導(dǎo)通。
6.根據(jù)權(quán)利要求3所述的快閃存儲器限流裝置，其特征在于， 當(dāng)進行擦除操作時，第四NMOS管(MN3)導(dǎo)通，第三NMOS管(MN2)截止，通過第一 NMOS管(MNO)傳輸PHV電壓給存儲單元的源端； 當(dāng)進行編程、讀取操作時，第四NMOS管(MN3)截止，第三NMOS管(MN2)導(dǎo)通，總漏電流超過預(yù)設(shè)值時，電流經(jīng)過第三NMOS管(MN2)流向地。
7.一種快閃存儲器，其特征在于，包括存儲單元及權(quán)利要求1至6中任一項所述的限流裝置， 存儲單元含 有源極，漏極和控制柵極； 每一條字線分別對應(yīng)存儲單元中的一列，并且存儲單元的柵極分別對應(yīng)于該存儲單元中的一列； 每一條位線分別對應(yīng)存儲單元中的一行，并且存儲單元的漏極分別對應(yīng)于該存儲單元中的一行； 每個存儲單元的源極共用一條源線，該源線與所述限流單元及傳輸管相連接。
全文摘要
本發(fā)明公開了一種快閃存儲器限流裝置。該快閃存儲器限流裝置位于快閃存儲器的存儲單元陣列之外，包括傳輸管、參考電流產(chǎn)生模塊和限流單元，其中，傳輸管為PMOS管，其柵端連接至電壓控制信號，漏端連接至存儲單元陣列中存儲單元源端擦除操作所需要的電壓PHV，源端連接至存儲單元中的源線；PMOS管的源端和存儲單元的源線共同作為限流單元的一個輸入端，參考電流產(chǎn)生模塊所產(chǎn)生的參考電流作為限流單元的另一個輸入端。該快閃存儲器限流裝置由于限流裝置未集成在陣列當(dāng)中，從而可以節(jié)省出大量的芯片面積。
文檔編號G11C16/02GK103093811SQ201110343739
公開日2013年5月8日 申請日期2011年11月3日 優(yōu)先權(quán)日2011年11月3日
發(fā)明者冀永輝, 馮二媛, 劉明, 于兆安 申請人:中國科學(xué)院微電子研究所