專利名稱：一種全電流靈敏放大器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體隨機(jī)存儲(chǔ)器電路技術(shù)領(lǐng)域，特別涉及一種帶補(bǔ)償電路的可靠性高、功耗低的全電流靈敏放大器。
背景技術(shù)：
近年來(lái)，隨著半導(dǎo)體隨機(jī)存儲(chǔ)器器件規(guī)格的不斷減小和人們對(duì)半導(dǎo)體隨機(jī)存儲(chǔ)器容量需求的不斷增加，就需要半導(dǎo)體隨機(jī)存儲(chǔ)器電路位線上的電容不斷增大，因此，很難快速讀取單元的信息。通常的解決方案是當(dāng)位線上的電壓差達(dá)到一定值時(shí)，啟用電壓靈敏放大器對(duì)電壓差進(jìn)行放大，從而減小讀取單元信息的速度受位線上電容的影響程度。但是，隨著位線上的電容不斷增大，位線上的電壓差達(dá)到一定值所需要的時(shí)間不斷增長(zhǎng)，使得讀取單元的信息的速度不斷減小。目前，主要采用兩級(jí)電流靈敏放大器解決上述問(wèn)題。其優(yōu)點(diǎn)在于，由于電流靈敏放大器放大的是位線上的電流差，而不是電壓差，可以更加有效地減小讀取單元的信息速度受位線上電容的影響程度。其缺點(diǎn)在于，隨著半導(dǎo)體隨機(jī)存儲(chǔ)器器件規(guī)格的不斷減小，器件間的失配現(xiàn)象也越來(lái)越嚴(yán)重，兩級(jí)電流靈敏放大器的可靠性受到影響；并且，由于采用兩級(jí)電流靈敏放大器時(shí)，需要第一級(jí)靈敏放大器一直處于開(kāi)啟狀態(tài)，直流功耗很大。

發(fā)明內(nèi)容
為了解決上述問(wèn)題，本發(fā)明提出了一種能夠避免產(chǎn)生直流功耗的全電流靈敏放大器；
并且，本發(fā)明還提出了一種通過(guò)在全電流靈敏放大器上引入補(bǔ)償電路解決器件間失配問(wèn)題，從而提高全電流靈敏放大器的可靠性，進(jìn)而優(yōu)化讀取單元的信息的速度的帶補(bǔ)償電路的全電流靈敏放大器。本發(fā)明提供的全電流靈敏放大器包括，
預(yù)充電電路，用于在保持狀態(tài)下對(duì)位線進(jìn)行預(yù)充電并在讀寫(xiě)狀態(tài)下切斷充電路徑； 存儲(chǔ)單元陣列，用于寫(xiě)入數(shù)據(jù)和讀取數(shù)據(jù)；
第一級(jí)電流鎖存靈敏放大器，包括數(shù)據(jù)線DL和DLB，用于感應(yīng)并放大位線上的電流差， 并且，通過(guò)鎖存電流差信號(hào)轉(zhuǎn)化為高低電平，同時(shí)在第二級(jí)電流鎖存靈敏放大器的數(shù)據(jù)線上產(chǎn)生脈沖電流；
平衡電路，用于平衡所述數(shù)據(jù)線DL和DLB上的電平；
第二級(jí)電流鎖存靈敏放大器，用于感應(yīng)所述數(shù)據(jù)線DL和DLB上的電流差，并且將所述電流差進(jìn)行放大，最后將輸出放大到高低電平；
所述預(yù)充電電路和所述存儲(chǔ)單元陣列分別連接于位線，所述第一級(jí)電流鎖存靈敏放大器的一端連接于位線，所述第一級(jí)電流鎖存靈敏放大器的數(shù)據(jù)線DL和DLB上還連有所述平衡電路和所述第二級(jí)電流鎖存靈敏放大器。作為優(yōu)選，所述預(yù)充電電路包括兩個(gè)PMOS晶體管P1和P2，所述晶體管P1的源極連接于電源的+端，所述晶體管P1的漏極連接于位線BL，所述晶體管P2的源極連接于電源的 +端，所述晶體管P2的漏極連接于位線BLB，
預(yù)充電控制信號(hào)WE分別從所述晶體管P1和P2的柵端輸入，
當(dāng)所述預(yù)充電控制信號(hào)WE由高電平變?yōu)榈碗娖綍r(shí)，所述預(yù)充電電路對(duì)位線BL和位線 BLB充電，
當(dāng)所述預(yù)充電控制信號(hào)WE由低電平變?yōu)楦唠娖綍r(shí)，所述預(yù)充電電路停止對(duì)位線BL和位線BLB充電。作為優(yōu)選，所述存儲(chǔ)單元陣列中的存儲(chǔ)單元是具有差分輸入、輸出的任意結(jié)構(gòu)。作為優(yōu)選，控制信號(hào)字線向所述存儲(chǔ)單元陣列中的存儲(chǔ)單元輸入。作為優(yōu)選，所述第一級(jí)電流鎖存靈敏放大器還包括三個(gè)NMOS晶體管N1A2和N9,四個(gè)PMOS晶體管P3、P4、P5和P6，所述晶體管P3的源極連接于位線BL，所述晶體管P3的漏極連接于所述晶體管P5的源極，所述晶體管P4的源極連接于位線BLB，所述晶體管P4的漏極連接于所述晶體管P6的源極，所述晶體管P3的柵極和所述晶體管P4的柵極相連，所述晶體管P5、P6和K、N2之間交叉耦合連接，所述晶體管N9的柵極連接于所述晶體管P3的柵極與所述晶體管P4的柵極之間，
所述晶體管N9的源極連接于所述晶體管P5的柵極，所述晶體管N9的漏極連接于所述晶體管P6的柵極，或者，
所述晶體管N9的漏極連接于所述晶體管P5的柵極，所述晶體管N9的源極連接于所述晶體管P6的柵極，
所述晶體管P5的漏極連接于所述晶體管N1的漏極，所述晶體管N1的源極連接于所述數(shù)據(jù)線DL，所述晶體管P6漏極連接于所述晶體管隊(duì)的漏極，所述晶體管隊(duì)的源極連接于所述數(shù)據(jù)線DLB，
讀取控制信號(hào)CS分別從所述晶體管P3、P4和N9的柵極輸入， 在保持階段，所述第一級(jí)電流鎖存靈敏放大器關(guān)閉，
在讀取階段，讀取控制信號(hào)CS由高電平變?yōu)榈碗娖?，晶體管P3和P4打開(kāi)，位線上的電流差通過(guò)交叉耦合連接的所述四個(gè)晶體管P3、P4、P5和P6在所述晶體管N1的漏極和隊(duì)的漏極轉(zhuǎn)化為大的電壓差，所述晶體管N1對(duì)所述數(shù)據(jù)線DL產(chǎn)生電流脈沖信號(hào)I1，所述晶體管N2 對(duì)所述數(shù)據(jù)線DLB產(chǎn)生電流脈沖信號(hào)12，其中，I1 Φ 12。作為優(yōu)選，所述平衡電路包括兩個(gè)NMOS晶體管N7和N8，所述晶體管N7的漏極連接于所述數(shù)據(jù)線DL，所述晶體管N7的源極接地，所述晶體管N8漏極連接于所述數(shù)據(jù)線DLB，所述晶體管N8的源極接地，
作用于所述晶體管N7和N8的控制信號(hào)PRE分別從所述晶體管N7和N8的柵極輸入， 在保持階段，所述控制信號(hào)PRE為高電平，所述數(shù)據(jù)線DL通過(guò)所述晶體管N7放電到地， 所述數(shù)據(jù)線DLB通過(guò)所述晶體管N8放電到地，
在讀取階段，所述控制信號(hào)PRE下降到低電平，所述晶體管N7和所述晶體管N8關(guān)斷。作為優(yōu)選，所述第二級(jí)電流鎖存靈敏放大器包括三個(gè)NMOS晶體管N5、N6, Nltl，三個(gè) PMOS 晶體管 P7、P8、P9，
所述晶體管P9的源極連接于電源的+端，所述晶體管P9的漏極連接于所述晶體管P7的源端與所述晶體管P8的源端之間，控制信號(hào)GEN從所述晶體管P9的柵極輸入，
所述晶體管P7的源極和所述晶體管P8的源極相連，
所述晶體管P7的源極連接于所述晶體管P9的漏極，所述晶體管P7的漏極連接于所述晶體管N5的漏極，所述晶體管P7的漏極與所述晶體管N5的漏極之間連接有第I反相器，所述第I反相器同時(shí)連接于所述晶體管&的柵極與所述晶體管N6的柵極之間，所述晶體管P7 的柵極連接于所述晶體管P8的漏極與所述晶體管N6的漏極之間，所述晶體管N5的源極連接于所述數(shù)據(jù)線DL，
所述晶體管P8的源極連接于所述晶體管P9的漏極，所述晶體管P8的漏極連接于所述晶體管N6的漏極，所述晶體管P8的漏極與所述晶體管N6的漏極之間連接有第II反相器，所述第II反相器同時(shí)連接于所述晶體管P7的柵極與所述晶體管N5的柵極之間，所述晶體管P8 的柵極連接于所述晶體管P7的漏極與所述晶體管N5的漏極之間，所述晶體管N6的源極連接于所述數(shù)據(jù)線DLB，
所述晶體管Nltl的源極連接于所述晶體管N5的柵極和所述晶體管P7的柵極，所述晶體管Nltl的漏極連接于所述晶體管N6的柵極和所述晶體管P8的柵極，或者，
所述晶體管Nltl的漏極連接于所述晶體管N5的柵極和所述晶體管P7的柵極，所述晶體管Nltl的源極連接于所述晶體管N6的柵極和所述晶體管P8的柵極，
控制信號(hào)GEN從所述晶體管Nltl的柵極輸入，
在保持階段，所述控制信號(hào)GEN保持高電平，所述晶體管P9被關(guān)閉，所述第二級(jí)電流鎖存靈敏放大器關(guān)斷，
在讀取階段，所述控制信號(hào)GEN為低電平，所述晶體管P9打開(kāi)，所述第二級(jí)電流鎖存靈敏放大器打開(kāi)，所述第二級(jí)電流鎖存靈敏放大器通過(guò)感應(yīng)所述數(shù)據(jù)線DL和DLB上的電壓差，鎖存并放大信號(hào)到高低電平，并且，所述第二級(jí)電流鎖存靈敏放大器通過(guò)后級(jí)驅(qū)動(dòng)電路驅(qū)動(dòng)輸出。作為優(yōu)選，本發(fā)明提供的全電流靈敏放大器還包括，
補(bǔ)償電路，利用所述第一級(jí)電流鎖存靈敏放大器鎖存的電位差信號(hào)保持所述數(shù)據(jù)線DL 和DLB上的信號(hào)電平，使所述數(shù)據(jù)線DL和DLB上的信號(hào)電平不會(huì)受所述第二級(jí)靈敏放大器打開(kāi)后產(chǎn)生的脈沖電流的影響，
所述補(bǔ)償電路連接于所述第一級(jí)電流鎖存靈敏放大器。作為優(yōu)選，所述補(bǔ)償電路包括兩個(gè)NMOS晶體管N3和N4，所述晶體管N3的柵極連接于所述晶體管P5的漏極與晶體管N1的漏極之間，同時(shí)，所述晶體管N3的柵極連接于所述晶體管N9的源極或者漏極、所述晶體管P6的柵極、所述晶體管隊(duì)的柵極之間，所述晶體管N3 的漏極連接于所述數(shù)據(jù)線DL，所述N3的源極接地，
所述晶體管N4的柵極連接于所述晶體管P6的漏極與晶體管隊(duì)的漏極之間，同時(shí)，所述晶體管N4的柵極連接于所述晶體管N9的漏極或者源極、所述晶體管P5的柵極、所述晶體管 N1的柵極之間，所述晶體管N4的漏極連接于所述數(shù)據(jù)線DLB，所述晶體管N4的源極接地，
在保持階段，由于所述兩個(gè)NMOS晶體管N3和N4的柵極放電到Vth，使得所述兩個(gè)NMOS 晶體管N3和N4處于關(guān)閉狀態(tài)，
在讀取階段，由于所述第一級(jí)電流鎖存靈敏放大器將位線上的電流差信號(hào)鎖存，所述晶體管N1和隊(duì)的漏端放大到高低電平，使得所述晶體管K3關(guān)閉，所述晶體管N4開(kāi)啟，所述晶體管N4對(duì)所述數(shù)據(jù)線DLB放電，或者，
使得所述晶體管N4關(guān)閉，所述晶體管N3開(kāi)啟，所述晶體管N3對(duì)所述數(shù)據(jù)線DL放電。本發(fā)明提供的全電流靈敏放大器的有益效果在于
本發(fā)明提供的全電流靈敏放大器的第一級(jí)電流鎖存靈敏放大器能夠避免產(chǎn)生直流功
耗；
本發(fā)明提供的帶補(bǔ)償電路的全電流靈敏放大器通過(guò)在全電流靈敏放大器上引入補(bǔ)償電路解決器件間適配問(wèn)題，從而提高全電流靈敏放大器的可靠性，進(jìn)而優(yōu)化讀取單元的信息的速度。


圖1為本發(fā)明實(shí)施例提供的全電流靈敏放大器實(shí)施例一的電路原理圖； 圖2為本發(fā)明實(shí)施例提供的全電流靈敏放大器實(shí)施例二的電路原理圖3 (a)為在引入閾值電壓失配的條件后字線信號(hào)WL和控制信號(hào)CS的電壓波形圖； 圖3 (b)為在引入閾值電壓失配的條件后采用本發(fā)明實(shí)施例一提供的全電流靈敏放大器的電路時(shí)數(shù)據(jù)線DL和DLB上的電壓波形圖3 (c)為在引入閾值電壓失配的條件后采用本發(fā)明實(shí)施例二提供的全電流靈敏放大器的電路時(shí)數(shù)據(jù)線DL和DLB上的電壓波形圖4 (a)為引入失配前采用本發(fā)明實(shí)施例一提供的全電流靈敏放大器輸出電壓波形
圖4 (b)為引入失配后采用本發(fā)明實(shí)施例一提供的全電流靈敏放大器輸出電壓波形
圖4 (c)為引入失配前采用本發(fā)明實(shí)施例二提供的全電流靈敏放大器輸出電壓波形
圖4(d)為引入失配后采用本發(fā)明實(shí)施例二提供的全電流靈敏放大器輸出電壓波形圖。
具體實(shí)施例方式為了深入了解本發(fā)明，下面結(jié)合附圖及具體實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明。實(shí)施例一
參見(jiàn)附圖1，本發(fā)明提供的全電流靈敏放大器包括，
(1)預(yù)充電電路1，用于在保持狀態(tài)下對(duì)位線進(jìn)行預(yù)充電并在讀寫(xiě)狀態(tài)下切斷充電路徑。其中，預(yù)充電電路包括兩個(gè)PMOS晶體管P1和P2,晶體管P1的源極連接于電源的+ 端，晶體管P1的漏極連接于位線BL，晶體管P2的源極連接于電源的+端，晶體管P2的漏極連接于位線BLB，
預(yù)充電控制信號(hào)WE分別從晶體管P1和P2的柵端輸入，
當(dāng)預(yù)充電控制信號(hào)WE由高電平變?yōu)榈碗娖綍r(shí)，預(yù)充電電路對(duì)位線BL和位線BLB充電， 當(dāng)預(yù)充電控制信號(hào)WE由低電平變?yōu)楦唠娖綍r(shí)，預(yù)充電電路停止對(duì)位線BL和位線BLB 充電。(2)存儲(chǔ)單元陣列2，用于寫(xiě)入數(shù)據(jù)和讀取數(shù)據(jù)，其中，存儲(chǔ)單元陣列中的存儲(chǔ)單元是具有差分輸入、輸出的任意結(jié)構(gòu)。控制信號(hào)字線向存儲(chǔ)單元陣列中的存儲(chǔ)單元輸入。(3)第一級(jí)電流鎖存靈敏放大器3，用于感應(yīng)并放大位線上的電流差，并且，通過(guò)鎖存電流差信號(hào)轉(zhuǎn)化為高低電平，同時(shí)在第二級(jí)電流鎖存靈敏放大器的數(shù)據(jù)線上產(chǎn)生脈沖電流。其中，第一級(jí)電流鎖存靈敏放大器包括數(shù)據(jù)線DL和DLB，三個(gè)NMOS晶體管隊(duì)、N2 和N9,四個(gè)PMOS晶體管P3、P4、P5和P6,晶體管P3的源極連接于位線BL，晶體管P3的漏極連接于晶體管P5的源極，晶體管P4的源極連接于位線BLB，晶體管P4的漏極連接于晶體管P6 的源極，晶體管P3的柵極和晶體管P4的柵極相連，晶體管P5、P6和NliN2之間交叉耦合連接， 晶體管N9的柵極連接于晶體管P3的柵極與晶體管P4的柵極之間，
晶體管N9的源極連接于晶體管P5的柵極，晶體管N9的漏極連接于晶體管P6的柵極，或
者，
晶體管N9的漏極連接于晶體管P5的柵極，晶體管N9的源極連接于晶體管P6的柵極， 晶體管P5的漏極連接于晶體管N1的漏極，晶體管N1的源極連接于數(shù)據(jù)線DL，晶體管P6 漏極連接于晶體管N2的漏極，晶體管N2的源極連接于數(shù)據(jù)線DLB， 讀取控制信號(hào)CS分別從晶體管P3、P4和N9的柵極輸入， 在保持階段，第一級(jí)電流鎖存靈敏放大器關(guān)閉，
在讀取階段，讀取控制信號(hào)CS由高電平變?yōu)榈碗娖?，晶體管P3和P4打開(kāi)，位線上的電流差通過(guò)交叉耦合連接的四個(gè)晶體管P3、P4、P5和P6在晶體管N1的漏極和隊(duì)的漏極轉(zhuǎn)化為大的電壓差，晶體管N1對(duì)數(shù)據(jù)線DL產(chǎn)生電流脈沖信號(hào)I1,晶體管N2對(duì)數(shù)據(jù)線DLB產(chǎn)生電流脈沖信號(hào)I2,其中，I1^I215(4)平衡電路5，用于平衡數(shù)據(jù)線DL和DLB上的電平。其中，平衡電路包括兩個(gè)NMOS晶體管N7和N8,晶體管N7的漏極連接于數(shù)據(jù)線DL， 晶體管N7的源極接地，晶體管N8漏極連接于數(shù)據(jù)線DLB，晶體管N8的源極接地，
作用于晶體管N7和N8的控制信號(hào)PRE分別從晶體管N7和N8的柵極輸入， 在保持階段，控制信號(hào)PRE為高電平，數(shù)據(jù)線DL通過(guò)晶體管N7放電到地，數(shù)據(jù)線DLB通過(guò)晶體管N8放電到地，
在讀取階段，控制信號(hào)PRE下降到低電平，晶體管N7和晶體管N8關(guān)斷。(5)第二級(jí)電流鎖存靈敏放大器6，用于感應(yīng)數(shù)據(jù)線DL和DLB上的電流差，并且將電流差進(jìn)行放大，最后將輸出放大到高低電平，
其中，第二級(jí)電流鎖存靈敏放大器包括三個(gè)NMOS晶體管N5、N6, Nltl，三個(gè)PMOS晶體管
PPP
r 7> r8> Tg J
晶體管P9的源極連接于電源的+端，晶體管P9的漏極連接于晶體管P7的源端與晶體管P8的源端之間，
控制信號(hào)GEN從晶體管P9的柵極輸入， 晶體管P7的源極和晶體管P8的源極相連，
晶體管P7的源極連接于晶體管P9的漏極，晶體管P7的漏極連接于晶體管N5的漏極，晶體管P7的漏極與晶體管N5的漏極之間連接有第I反相器7，第I反相器7同時(shí)連接于晶體管P8的柵極與晶體管N6的柵極之間，晶體管P7的柵極連接于晶體管P8的漏極與晶體管N6的漏極之間，晶體管N5的源極連接于數(shù)據(jù)線DL，
晶體管P8的源極連接于晶體管P9的漏極，晶體管P8的漏極連接于晶體管N6的漏極，晶體管P8的漏極與晶體管N6的漏極之間連接有第II反相器8，第II反相器8同時(shí)連接于晶體管P7的柵極與晶體管N5的柵極之間，晶體管P8的柵極連接于晶體管P7的漏極與晶體管N5 的漏極之間，晶體管N6的源極連接于數(shù)據(jù)線DLB，
晶體管Nltl的源極連接于晶體管N5的柵極和晶體管P7的柵極，晶體管Nltl的漏極連接于晶體管N6的柵極和晶體管P8的柵極，或者，
晶體管Nltl的漏極連接于晶體管N5的柵極和晶體管P7的柵極，晶體管Nltl的源極連接于晶體管N6的柵極和晶體管P8的柵極，
控制信號(hào)GEN從晶體管Nltl的柵極輸入，
在保持階段，控制信號(hào)GEN保持高電平，晶體管P9被關(guān)閉，第二級(jí)電流鎖存靈敏放大器關(guān)斷，
在讀取階段，控制信號(hào)GEN為低電平，晶體管P9打開(kāi)，第二級(jí)電流鎖存靈敏放大器打開(kāi)，第二級(jí)電流鎖存靈敏放大器通過(guò)感應(yīng)數(shù)據(jù)線DL和DLB上的電壓差，鎖存并放大信號(hào)到高低電平，并且，第二級(jí)電流鎖存靈敏放大器通過(guò)后級(jí)驅(qū)動(dòng)電路驅(qū)動(dòng)輸出。本發(fā)明實(shí)施例一提供的全電流靈敏放大器的第一級(jí)電流鎖存靈敏放大器3能夠感應(yīng)并放大位線上的電流差，并且，通過(guò)鎖存電流差信號(hào)轉(zhuǎn)化為高低電平，同時(shí)在第二級(jí)電流鎖存靈敏放大器6的數(shù)據(jù)線上產(chǎn)生脈沖電流，不會(huì)產(chǎn)生直流電流，第二級(jí)電流鎖存靈敏放大器6感應(yīng)該脈沖電流的電流差后在進(jìn)行放大，之后，將輸出放大到高低電平，從而避免產(chǎn)生直流功耗。實(shí)施例二
參見(jiàn)附圖2，本發(fā)明提供的帶補(bǔ)償電路的全電流靈敏放大器除包括實(shí)施一的電路結(jié)構(gòu)外，還包括，
補(bǔ)償電路4，利用第一級(jí)電流鎖存靈敏放大器3鎖存的電位差信號(hào)保持?jǐn)?shù)據(jù)線DL和 DLB上的信號(hào)電平。其中，補(bǔ)償電路4包括兩個(gè)NMOS晶體管N3和N4,晶體管N3的柵極連接于晶體管P5 的漏極與晶體管&的漏極之間，同時(shí)，晶體管N3的柵極連接于晶體管N9的源極或者漏極、晶體管P6的柵極、晶體管隊(duì)的柵極之間，晶體管N3的漏極連接于數(shù)據(jù)線DL，N3的源極接地，
晶體管N4的柵極連接于晶體管P6的漏極與晶體管N2的漏極之間，同時(shí)，晶體管N4的柵極連接于晶體管N9的漏極或者源極、晶體管P5的柵極、晶體管N1的柵極之間，晶體管N4的漏極連接于數(shù)據(jù)線DLB，晶體管N4的源極接地，
在保持階段，由于兩個(gè)NMOS晶體管N3和N4的柵極放電到Vth，使得兩個(gè)NMOS晶體管N3 和N4處于關(guān)閉狀態(tài)，
在讀取階段，由于第一級(jí)電流鎖存靈敏放大器將位線上的電流差信號(hào)鎖存，晶體管N1 和N2的漏端放大到高低電平，使得晶體管N3關(guān)閉，晶體管N4開(kāi)啟，晶體管N4對(duì)數(shù)據(jù)線DLB 放電，或者，
使得晶體管N4關(guān)閉，晶體管N3開(kāi)啟，晶體管N3對(duì)數(shù)據(jù)線DL放電。本發(fā)明實(shí)施例一提供的全電流靈敏放大器的第二級(jí)電流鎖存靈敏放大器6產(chǎn)生的脈沖電流的方向和第一級(jí)電流鎖存靈敏放大器3產(chǎn)生的脈沖電流方向相反，會(huì)使得器件間的失配問(wèn)題更加嚴(yán)重，從而給使該全電流靈敏放大器的可靠性降低。參見(jiàn)附圖3 (a)、附圖3 (b)和附圖3 (c)，在對(duì)晶體管N5和N6引入閾值電壓誤差為IOOmV的條件下，本發(fā)明實(shí)施例一提供的全電流靈敏放大器的數(shù)據(jù)線DL和DLB的電壓差的正負(fù)發(fā)生變化，而本發(fā)明實(shí)施例二提供的帶補(bǔ)償電路的全電流靈敏放大器的數(shù)據(jù)線DL 和DLB的電壓差的正負(fù)始終保持一致。參見(jiàn)附圖4 (a)、附圖4 (b)、附圖4 (C)、和附圖4 (d)，在對(duì)晶體管N5和N6引入閾值電壓誤差為IOOmV的條件下，采用本發(fā)明實(shí)施例一提供的全電流靈敏放大器的輸出信號(hào)產(chǎn)生了錯(cuò)誤，而采用本發(fā)明實(shí)施例二提供的帶補(bǔ)償電路的全電流靈敏放大器的輸出信號(hào)則仍然正確。 從而，本發(fā)明實(shí)施例二提供的帶補(bǔ)償電路的全電流靈敏放大器能夠提高全電流靈敏放大器的可靠性，進(jìn)而優(yōu)化讀取單元的信息的速度。 以上所述的具體實(shí)施方式
，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施方式
而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種全電流靈敏放大器，其特征在于，包括，預(yù)充電電路，用于在保持狀態(tài)下對(duì)位線進(jìn)行預(yù)充電并在讀寫(xiě)狀態(tài)下切斷充電路徑；存儲(chǔ)單元陣列，用于寫(xiě)入數(shù)據(jù)和讀取數(shù)據(jù)；第一級(jí)電流鎖存靈敏放大器，包括數(shù)據(jù)線DL和DLB，用于感應(yīng)并放大位線上的電流差， 并且，通過(guò)鎖存電流差信號(hào)轉(zhuǎn)化為高低電平，同時(shí)在第二級(jí)電流鎖存靈敏放大器的數(shù)據(jù)線上產(chǎn)生脈沖電流；平衡電路，用于平衡所述數(shù)據(jù)線DL和DLB上的電平；第二級(jí)電流鎖存靈敏放大器，用于感應(yīng)所述數(shù)據(jù)線DL和DLB上的電流差，并且將所述電流差進(jìn)行放大，最后將輸出放大到高低電平；所述預(yù)充電電路和所述存儲(chǔ)單元陣列分別連接于位線，所述第一級(jí)電流鎖存靈敏放大器的一端連接于位線，所述第一級(jí)電流鎖存靈敏放大器的數(shù)據(jù)線上DL和DLB上還連有所述平衡電路和所述第二級(jí)電流鎖存靈敏放大器。
2.根據(jù)權(quán)利要求1所述的放大器，其特征在于，所述預(yù)充電電路包括兩個(gè)PMOS晶體管 P1和P2，所述晶體管P1的源極連接于電源的+端，所述晶體管P1的漏極連接于位線BL，所述晶體管P2的源極連接于電源的+端，所述晶體管P2的漏極連接于位線BLB，預(yù)充電控制信號(hào)WE分別從所述晶體管P1和P2的柵端輸入，當(dāng)所述預(yù)充電控制信號(hào)WE由高電平變?yōu)榈碗娖綍r(shí)，所述預(yù)充電電路對(duì)位線BL和位線 BLB充電，當(dāng)所述預(yù)充電控制信號(hào)WE由低電平變?yōu)楦唠娖綍r(shí)，所述預(yù)充電電路停止對(duì)位線BL和位線BLB充電。
3.根據(jù)權(quán)利要求1所述的放大器，其特征在于，所述存儲(chǔ)單元陣列中的存儲(chǔ)單元是具有差分輸入、輸出的任意結(jié)構(gòu)。
4.根據(jù)權(quán)利要求3所述的放大器，其特征在于，控制信號(hào)字線向所述存儲(chǔ)單元陣列中的存儲(chǔ)單元輸入。
5.根據(jù)權(quán)利要求1所述的放大器，其特征在于，所述第一級(jí)電流鎖存靈敏放大器還包括三個(gè)NMOS晶體管N1A2和N9,四個(gè)PMOS晶體管P3、P4、P5和P6,所述晶體管P3的源極連接于位線BL，所述晶體管P3的漏極連接于所述晶體管P5的源極，所述晶體管P4的源極連接于位線BLB，所述晶體管P4的漏極連接于所述晶體管P6的源極，所述晶體管P3的柵極和所述晶體管P4的柵極相連，所述晶體管P5、P6和N1A2之間交叉耦合連接，所述晶體管N9的柵極連接于所述晶體管P3的柵極與所述晶體管P4的柵極之間，所述晶體管N9的源極連接于所述晶體管P5的柵極，所述晶體管N9的漏極連接于所述晶體管P6的柵極，或者，所述晶體管N9的漏極連接于所述晶體管P5的柵極，所述晶體管N9的源極連接于所述晶體管P6的柵極，所述晶體管P5的漏極連接于所述晶體管N1的漏極，所述晶體管N1的源極連接于所述數(shù)據(jù)線DL，所述晶體管P6漏極連接于所述晶體管隊(duì)的漏極，所述晶體管隊(duì)的源極連接于所述數(shù)據(jù)線DLB，讀取控制信號(hào)CS分別從所述晶體管P3、P4和N9的柵極輸入，在保持階段，所述第一級(jí)電流鎖存靈敏放大器關(guān)閉，在讀取階段，讀取控制信號(hào)CS由高電平變?yōu)榈碗娖?，晶體管P3和P4打開(kāi)，位線上的電流差通過(guò)交叉耦合連接的所述四個(gè)晶體管P3、P4、P5和P6在所述晶體管N1的漏極和隊(duì)的漏極轉(zhuǎn)化為大的電壓差，所述晶體管N1對(duì)所述數(shù)據(jù)線DL產(chǎn)生電流脈沖信號(hào)I1，所述晶體管N2 對(duì)所述數(shù)據(jù)線DLB產(chǎn)生電流脈沖信號(hào)12，其中，I1 Φ 12。
6.根據(jù)權(quán)利要求1所述的放大器，其特征在于，所述平衡電路包括兩個(gè)NMOS晶體管N7 和N8，所述晶體管N7的漏極連接于所述數(shù)據(jù)線DL，所述晶體管N7的源極接地，所述晶體管 N8漏極連接于所述數(shù)據(jù)線DLB，所述晶體管N8的源極接地，作用于所述晶體管N7和N8的控制信號(hào)PRE分別從所述晶體管N7和N8的柵極輸入，在保持階段，所述控制信號(hào)PRE為高電平，所述數(shù)據(jù)線DL通過(guò)所述晶體管N7放電到地， 所述數(shù)據(jù)線DLB通過(guò)所述晶體管N8放電到地，在讀取階段，所述控制信號(hào)PRE下降到低電平，所述晶體管N7和所述晶體管N8關(guān)斷。
7.根據(jù)權(quán)利要求1所述的放大器，其特征在于，所述第二級(jí)電流鎖存靈敏放大器包括三個(gè)NMOS晶體管仏、N6、N10,三個(gè)PMOS晶體管P7、P8、P9,所述晶體管P9的源極連接于電源的+端，所述晶體管P9的漏極連接于所述晶體管P7的源端與所述晶體管P8的源端之間，控制信號(hào)GEN從所述晶體管P9的柵極輸入，所述晶體管P7的源極和所述晶體管P8的源極相連，所述晶體管P7的源極連接于所述晶體管P9的漏極，所述晶體管P7的漏極連接于所述晶體管N5的漏極，所述晶體管P7的漏極與所述晶體管N5的漏極之間連接有第I反相器，所述第I反相器同時(shí)連接于所述晶體管&的柵極與所述晶體管N6的柵極之間，所述晶體管P7 的柵極連接于所述晶體管P8的漏極與所述晶體管N6的漏極之間，所述晶體管N5的源極連接于所述數(shù)據(jù)線DL，所述晶體管P8的源極連接于所述晶體管P9的漏極，所述晶體管P8的漏極連接于所述晶體管N6的漏極，所述晶體管P8的漏極與所述晶體管N6的漏極之間連接有第II反相器，所述第II反相器同時(shí)連接于所述晶體管P7的柵極與所述晶體管N5的柵極之間，所述晶體管P8 的柵極連接于所述晶體管P7的漏極與所述晶體管N5的漏極之間，所述晶體管N6的源極連接于所述數(shù)據(jù)線DLB，所述晶體管Nltl的源極連接于所述晶體管N5的柵極和所述晶體管P7的柵極，所述晶體管Nltl的漏極連接于所述晶體管N6的柵極和所述晶體管P8的柵極，或者，所述晶體管Nltl的漏極連接于所述晶體管N5的柵極和所述晶體管P7的柵極，所述晶體管Nltl的源極連接于所述晶體管N6的柵極和所述晶體管P8的柵極，控制信號(hào)GEN從所述晶體管Nltl的柵極輸入，在保持階段，所述控制信號(hào)GEN保持高電平，所述晶體管P9被關(guān)閉，所述第二級(jí)電流鎖存靈敏放大器關(guān)斷，在讀取階段，所述控制信號(hào)GEN為低電平，所述晶體管P9打開(kāi)，所述第二級(jí)電流鎖存靈敏放大器打開(kāi)，所述第二級(jí)電流鎖存靈敏放大器通過(guò)感應(yīng)所述數(shù)據(jù)線DL和DLB上的電壓差，鎖存并放大信號(hào)到高低電平，并且，所述第二級(jí)電流鎖存靈敏放大器通過(guò)后級(jí)驅(qū)動(dòng)電路驅(qū)動(dòng)輸出。
8.根據(jù)權(quán)利要求1所述的放大器，其特征在于，還包括，補(bǔ)償電路，利用所述第一級(jí)電流鎖存靈敏放大器鎖存的電位差信號(hào)保持所述數(shù)據(jù)線DL 和DLB上的信號(hào)電平，使所述數(shù)據(jù)線DL和DLB上的信號(hào)電平不會(huì)受所述第二級(jí)靈敏放大器打開(kāi)后產(chǎn)生的脈沖電流的影響，所述補(bǔ)償電路連接于所述第一級(jí)電流鎖存靈敏放大器。
9.根據(jù)權(quán)利要求8所述的放大器，其特征在于，所述補(bǔ)償電路包括兩個(gè)NMOS晶體管N3 和N4，所述晶體管N3的柵極連接于所述晶體管P5的漏極與晶體管N1的漏極之間，同時(shí)，所述晶體管N3的柵極連接于所述晶體管N9的源極或者漏極、所述晶體管P6的柵極、所述晶體管N2的柵極之間，所述晶體管N3的漏極連接于所述數(shù)據(jù)線DL，所述N3的源極接地，所述晶體管N4的柵極連接于所述晶體管P6的漏極與晶體管隊(duì)的漏極之間，同時(shí)，所述晶體管N4的柵極連接于所述晶體管N9的漏極或者源極、所述晶體管P5的柵極、所述晶體管 N1的柵極之間，所述晶體管N4的漏極連接于所述數(shù)據(jù)線DLB，所述晶體管N4的源極接地，在保持階段，由于所述兩個(gè)NMOS晶體管N3和N4的柵極放電到Vth，使得所述兩個(gè)NMOS 晶體管N3和N4處于關(guān)閉狀態(tài)，在讀取階段，由于所述第一級(jí)電流鎖存靈敏放大器將位線上的電流差信號(hào)鎖存，所述晶體管N1和隊(duì)的漏端放大到高低電平，使得所述晶體管K3關(guān)閉，所述晶體管N4開(kāi)啟，所述晶體管N4對(duì)所述數(shù)據(jù)線DLB放電，或者，使得所述晶體管N4關(guān)閉，所述晶體管N3開(kāi)啟，所述晶體管N3對(duì)所述數(shù)據(jù)線DL放電。
全文摘要
本發(fā)明公開(kāi)了一種全電流靈敏放大器，屬于半導(dǎo)體隨機(jī)存儲(chǔ)器電路技術(shù)領(lǐng)域。該放大器包括，預(yù)充電電路，存儲(chǔ)單元陣列，第一級(jí)電流鎖存靈敏放大器，平衡電路，第二級(jí)電流鎖存靈敏放大器，預(yù)充電電路和存儲(chǔ)單元陣列分別連接于位線，第一級(jí)電流鎖存靈敏放大器的一端連接于位線，第一級(jí)電流鎖存靈敏放大器的數(shù)據(jù)線上DL和DLB上還連有平衡電路和第二級(jí)電流鎖存靈敏放大器。該放大器能夠避免產(chǎn)生直流功耗。
文檔編號(hào)G11C7/06GK102394094SQ20111030363
公開(kāi)日2012年3月28日 申請(qǐng)日期2011年10月9日 優(yōu)先權(quán)日2011年10月9日
發(fā)明者劉夢(mèng)新, 王一奇, 趙發(fā)展, 韓鄭生 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所