專利名稱：一種sdram橋接電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的訪問控制。
背景技術(shù)：
同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)廣泛應(yīng)用于各種電子產(chǎn)品，同時(shí)也在不斷的更新?lián)Q代。至今為止,大量商用的歷代產(chǎn)品有SDRAM、DDR SDRAM、DDR2SDRAM和DDR3SDRAM (DDR 的全稱為Double Data Rate，意即雙數(shù)據(jù)速率)。比較早期的SDRAM已經(jīng)退出主流甚至停產(chǎn)，越來越多的產(chǎn)品使用新一代的存儲(chǔ)器如DDR3SDRAM。SDRAM接受SDRAM控制器的訪問，DDR/DDR2/DDR3 SDRAM接受控制器和 PHY(Physical hterface，物理層接口)的訪問，實(shí)現(xiàn)數(shù)據(jù)存取。每一代存儲(chǔ)器都只能與對應(yīng)的控制器或PHY進(jìn)行物理連接，各代之間不能通用，比如SDRAM只能連接SDRAM控制器， 不能連接DDR3PHY。需要外掛存儲(chǔ)器的芯片，一般通過集成相應(yīng)的存儲(chǔ)控制器或PHY，實(shí)現(xiàn)對存儲(chǔ)器的訪問。當(dāng)存儲(chǔ)器更新?lián)Q代時(shí)，原有的存儲(chǔ)控制器或PHY也面臨更換問題，而更換控制器或 PHY就需要更換或重新開發(fā)芯片。對現(xiàn)有芯片更換或修改集成新的PHY時(shí)，會(huì)“牽一發(fā)而動(dòng)全身”，導(dǎo)致電路改動(dòng)量大，開發(fā)周期長，費(fèi)用高昂，且不能與原有系統(tǒng)兼容。比如需要把外掛SDRAM的中央處理器 CPU更換為外掛DDR3SDRAM的CPU時(shí)，操作系統(tǒng)也面臨更換，軟件全部重新開發(fā)；當(dāng)芯片規(guī)模龐大，重新開發(fā)時(shí)整體工作量巨大，費(fèi)用高昂。

發(fā)明內(nèi)容
本發(fā)明的目的是提供能夠解決上述問題的方案。為實(shí)現(xiàn)上述目的，本發(fā)明提供了一種SDRAM橋接電路。該電路包括第一模塊，第二模塊和PHY模塊；其中，第一模塊解析控制器送來的SDRAM訪問命令，第二模塊把SDRAM訪問命令轉(zhuǎn)換為PHY模塊可接受的命令，PHY模塊利用所述PHY模塊可接受的命令訪問存儲(chǔ)器，其中存儲(chǔ)器和控制器具有不同的SDRAM類型。本發(fā)明通過設(shè)計(jì)一種SDRAM橋接電路，可以讓SDRAM控制器通過該橋接電路，實(shí)現(xiàn)對DDR3SDRAM的訪問，進(jìn)行數(shù)據(jù)存?。幌啾雀鼡Q或重新開發(fā)集成SDRAM控制器的芯片，電路改動(dòng)小，開發(fā)周期短，成本低，而且與原有系統(tǒng)很好的兼容。


下面通過附圖和實(shí)施例，對本發(fā)明的技術(shù)方案做進(jìn)一步的詳細(xì)描述。附圖中圖1為本發(fā)明實(shí)施例的SDRAM橋接電路的示意圖；圖2示意了第一模塊110的接口信號(hào)情況；圖3示意了第二模塊120進(jìn)行轉(zhuǎn)換的示意圖；圖4是SDRAM讀取數(shù)據(jù)轉(zhuǎn)接示意圖5是SDRAM寫入數(shù)據(jù)轉(zhuǎn)接示意圖；圖6是一對一轉(zhuǎn)接的情況下的示意圖；圖7是寫入命令處理占用時(shí)間過長影響到下一個(gè)讀取命令的轉(zhuǎn)接的示意圖；圖8是一對二轉(zhuǎn)接的情況下的示意圖；圖9示意了利用兩套PHY轉(zhuǎn)接進(jìn)行讀寫的示意圖；圖10是狀態(tài)轉(zhuǎn)移表；圖11是增大位寬降低BL減少數(shù)據(jù)傳輸時(shí)間；圖12是減少位寬增大BL的示意圖；圖13為本發(fā)明另一實(shí)施例的SDRAM橋接電路的示意圖。
具體實(shí)施例方式圖1為本發(fā)明實(shí)施例的SDRAM橋接電路的示意圖。如圖1所示，SDRAM橋接電路包括第一模塊110，第二模塊120和DDR3物理接口(下稱PHY)模塊130。三個(gè)模塊共同實(shí)現(xiàn)將SDRAM控制器訪問命令轉(zhuǎn)換為存取DDR3SDRAM存儲(chǔ)器的過程。第一模塊110，也可稱為SDRAM訪問命令解析與數(shù)據(jù)收發(fā)模塊，負(fù)責(zé)解析SDRAM控制器送來的訪問命令，和外部SDRAM控制器之間的信號(hào)收發(fā)。具體地說，模塊110解析訪問命令，并且將解析后的訪問命令和待寫入的數(shù)據(jù)送給命令與數(shù)據(jù)轉(zhuǎn)換模塊120 ；同時(shí)，接收第二模塊120送來的讀出數(shù)據(jù)，并且將之發(fā)送給外部SDRAM控制器。第二模塊120，也可稱為命令與數(shù)據(jù)轉(zhuǎn)換模塊，負(fù)責(zé)把SDRAM訪問命令與數(shù)據(jù)轉(zhuǎn)換為DDR3 PHY可接受的格式和時(shí)序。具體地說，命令與數(shù)據(jù)轉(zhuǎn)換模塊120把SDRAM的訪問命令和寫入數(shù)據(jù)，轉(zhuǎn)換為DDR3 PHY的格式和時(shí)序，送給DDR3 PHY模塊130 ；同時(shí)，接收DDR3 PHY模塊130送來的讀取數(shù)據(jù)，轉(zhuǎn)換為SDRAM控制器的數(shù)據(jù)格式與時(shí)序，送給SDRAM訪問命令解析與數(shù)據(jù)收發(fā)模塊110。DDR3 PHY模塊130集成DDR3 PHY，負(fù)責(zé)控制DDR3 SDRAM存儲(chǔ)器。具體地說，接收第二模塊120送來的命令和寫入數(shù)據(jù)，送給外部DDR3 SDRAM存儲(chǔ)器；同時(shí)接收從外部DDR3 SDRAM存儲(chǔ)器讀取的數(shù)據(jù)，發(fā)送給第二模塊120。根據(jù)應(yīng)用場景不同，DDR3 PHY模塊130可集成一個(gè)或多個(gè)。在圖中，DDR3 PHY模塊130分為一套DDR3 PHY和二套DDR3 PHY(還包括內(nèi)部緩存)兩種應(yīng)用情況。圖2示意了第一模塊110的接口信號(hào)情況。如圖2所示，第一模塊110根據(jù)SDRAM 控制器送來的同步隨路時(shí)鐘CLK，對所有來自SDRAM控制器的接收信號(hào)進(jìn)行輸入采樣，對送給SDRAM控制器的發(fā)送信號(hào)進(jìn)行輸出并且為SDRAM控制器準(zhǔn)備從DDR3 SDRAM存儲(chǔ)器讀取的數(shù)據(jù)。來自SDRAM控制器的信號(hào)包括SDRAM控制信號(hào)CKE、CS#、WE#, CAS#、RAS#,地址信號(hào)Α、ΒΑ,數(shù)據(jù)IO屏蔽信號(hào)DQM，數(shù)據(jù)信號(hào)是DQ (寫入/讀出)。CKE是片內(nèi)時(shí)鐘使能信號(hào)， CS#禁止或使能CLK、CKE和DQM外的所有輸入信號(hào)。WE#是寫使能信號(hào)。CAS#、RAS#分別是列和行地址鎖存信號(hào)。地址信號(hào)A是地址總線，BA是組地址選擇。DQM在讀模式下控制輸出緩沖，在寫模式下屏蔽輸入數(shù)據(jù)。第一模塊110將上述控制信號(hào)根據(jù)SDRAM真值表進(jìn)行命令解析，轉(zhuǎn)換為SDRAM訪問命令，即 ACTIVE (激活行)、READ (讀)、WRITE (寫)、PRECHARGE (預(yù)充電)、REFRESH(刷新)命令信號(hào)。轉(zhuǎn)換后的命令信號(hào)送給第二模塊120。另外，寫入和讀出的數(shù)據(jù)總線也做了分離。圖3示意了第二模塊120進(jìn)行轉(zhuǎn)換的示意圖。如圖3所示，第二模塊120負(fù)責(zé) SDRAM訪問命令、數(shù)據(jù)與DDR3 PHY單元之間的轉(zhuǎn)換。在一個(gè)例子中，根據(jù)第二模塊120的工作時(shí)鐘和SDRAM控制器送來的同步隨路時(shí)鐘CLK之間的相位關(guān)系，將訪問命令A(yù)CTIVE、 READ、WRITE、PRECHARGE、REFRESH轉(zhuǎn)換為DDR3PHY命令信號(hào)，同時(shí)轉(zhuǎn)換相關(guān)的數(shù)據(jù)。第二模塊的工作時(shí)鐘是DDR3 PHY單元規(guī)定的接口時(shí)鐘，可以通過采集SDRAM控制器送來的同步隨路時(shí)鐘CLK的跳變沿來確定二者之間的相位關(guān)系，以確保數(shù)據(jù)采集的正確性。一般情況下， PHY單元規(guī)定的接口時(shí)鐘具有高于同步隨路時(shí)鐘的頻率。DDR3 PHY單元是提供存儲(chǔ)控制器和DDR3存儲(chǔ)器設(shè)備之間的連接性的IP(知識(shí)產(chǎn)權(quán)模塊)。PHY單元在存儲(chǔ)器接口側(cè)提供標(biāo)準(zhǔn)DDR PHY接口總線，在本地側(cè)提供內(nèi)部總線接口。內(nèi)部總線接口定義了 DDR3 PHY和相應(yīng)的DDR3 SDRAM控制器之間的信號(hào)、時(shí)序。在本發(fā)明中，SDRAM控制器發(fā)出各種訪問命令，SDRAM橋接電路正確解析和轉(zhuǎn)換訪問命令，實(shí)現(xiàn)數(shù)據(jù)正確寫入DDR3 SDRAM存儲(chǔ)器和從其中讀出。圖4是SDRAM讀取數(shù)據(jù)轉(zhuǎn)接示意圖。當(dāng)SDRAM控制器發(fā)起讀操作請求時(shí)，SDRAM 橋接電路中的第一模塊和第二模塊將讀操作請求轉(zhuǎn)換為對DDR3 SDRAM的邏輯讀取命令， DDR3 PHY模塊依據(jù)該邏輯讀取命令讀取DDR3 SDRAM。在本發(fā)明實(shí)施例中，第二模塊120接收DDR3 PHY模塊所送來的所讀取DDR3 SDRAM的數(shù)據(jù)；然后，第一模塊110送出讀取數(shù)據(jù)給 SDRAM控制器，完成讀取過程。在一個(gè)例子中，第二模塊在約定的DDR3側(cè)CL (CAS latency, 列地址選通脈沖延遲，大約6-7個(gè)PHY時(shí)鐘)時(shí)間內(nèi)完成讀取DDR3 SDRAM;第一模塊在自讀取命令起的約定的控制器側(cè)CL ( 一般為2、3個(gè)時(shí)鐘)時(shí)間內(nèi)將讀取數(shù)據(jù)送給SDRAM控制
ο圖5是SDRAM寫入數(shù)據(jù)轉(zhuǎn)接示意圖。當(dāng)SDRAM控制器發(fā)起寫操作請求時(shí)，SDRAM橋接電路將寫操作請求轉(zhuǎn)換為DDR3 SDRAM的寫命令。此外，在突發(fā)模式下，SDRAM橋接電路通常要接收到完整或部分寫入數(shù)據(jù)，才能送給DDR3 PHY模塊，然后寫入DDR3 SDRAM。因此，寫入DDR3 SDRAM數(shù)據(jù)完成的時(shí)間，可能要比常規(guī)的SDRAM寫入過程時(shí)間長，占用了 SDRAM控制器寫入命令后的一部分時(shí)間。當(dāng)SDRAM控制器發(fā)起寫入數(shù)據(jù)，接著又發(fā)起讀取數(shù)據(jù)時(shí)，根據(jù)寫入DDR3SDRAM命令處理占用時(shí)間是否會(huì)影響到SDRAM讀取命令轉(zhuǎn)接，可以產(chǎn)生如下兩種轉(zhuǎn)接方式(1) 一對一轉(zhuǎn)接；( 一對二轉(zhuǎn)接。圖6是一對一轉(zhuǎn)接的情況下的示意圖。當(dāng)寫入DDR3 SDRAM命令處理占用時(shí)間不會(huì)影響到SDRAM控制器的下一個(gè)讀取命令的轉(zhuǎn)接時(shí)，采用一套DDR3 PHY外掛DDR3 SDRAM 就能完成SDRAM控制器訪問轉(zhuǎn)接。此時(shí)，SDRAM控制器發(fā)出寫入數(shù)據(jù)命令后，一定會(huì)間隔足夠的時(shí)間再發(fā)起讀取命令。在另一種情況下，如果SDRAM控制器的讀取地址可以預(yù)測，就可以提前讀取DDR3 SDRAM數(shù)據(jù)，將其存放在PHY模塊中的緩存準(zhǔn)備好。當(dāng)PHY模塊向DDR3 SDRAM寫數(shù)據(jù)的同時(shí)，PHY模塊基于讀請求將緩存中存放的數(shù)據(jù)通過第二模塊120、第一模塊110發(fā)送給SDRAM控制器。具體地說，第二模塊120把第一模塊110送來的命令和數(shù)據(jù)，轉(zhuǎn)換為DDR3PHY的命令信號(hào)格式和時(shí)序，送給DDR 3PHY模塊130，同時(shí)接收DDR3 PHY模塊130送來的讀取數(shù)據(jù)，轉(zhuǎn)換為SDRAM控制器的格式和時(shí)序，送給第一模塊110。若寫入DDR3 SDRAM命令處理占用時(shí)間過長，會(huì)影響到SDRAM控制器的下一個(gè)讀取命令的轉(zhuǎn)接(參見圖7)。此時(shí)，采用二套DDR3 PHY外掛DDR3 SDRAM和內(nèi)部緩存結(jié)合操作， 完成SDRAM控制器訪問轉(zhuǎn)接。圖8是一對二轉(zhuǎn)接的情況下的示意圖。如圖8所示，PHY模塊130包括二套DDR3 PHY單元(分別記為1# PHY、2# PHY)。1#和2#PHY單元都外接DDR3SDRAM存儲(chǔ)器(分別記為1# DDR3、2# DDR3)。1#、姊二套DDR3的寫入數(shù)據(jù)需要做鏡像同步。PHY模塊130還包括內(nèi)部緩存。內(nèi)部緩存總是寫入最近的一次寫操作所要求寫入的數(shù)據(jù)。1# PHY、2# PHY 二套轉(zhuǎn)接輪流進(jìn)行轉(zhuǎn)接操作，內(nèi)部緩存僅在讀地址與最近的寫地址相同時(shí)才啟用來完成數(shù)據(jù)的讀出，組合起來完成SDRAM控制器訪問轉(zhuǎn)接。當(dāng)SDRAM控制器寫入數(shù)據(jù)時(shí)，假設(shè)1# PHY先進(jìn)行寫入，同時(shí)寫入內(nèi)部緩存，2# PHY 待命，隨時(shí)準(zhǔn)備受理SDRAM控制器發(fā)出的讀取命令。如果此時(shí)(即寫入1# PHY的同時(shí))， SDRAM控制器發(fā)起讀操作命令，如果讀和寫的地址不同，由2#PHY負(fù)責(zé)完成數(shù)據(jù)讀出；如果讀和寫的地址相同，則內(nèi)部緩存讀出之前緩存的數(shù)據(jù)。當(dāng)1#PHY寫入完成后，將寫入1#PHY 的數(shù)據(jù)寫入^ ΡΗΥ，以保持二套PHY單元寫入存儲(chǔ)器的數(shù)據(jù)同步鏡像。這樣避免了讀取轉(zhuǎn)接失敗。圖9示意了利用兩套PHY轉(zhuǎn)接進(jìn)行讀寫的示意圖。正常工作期間，如果讀取地址與最近的寫地址不同，1# PHY和2# PHY中哪一套空閑就進(jìn)行讀取，如果二套都空閑則任意選擇一套；如果讀地址與最近的寫地址相同，則讀取內(nèi)部緩存。在一個(gè)例子中，第二模塊120采用狀態(tài)機(jī)來控制不同PHY及其相連的DDR3SDRAM 的操作。圖10是狀態(tài)轉(zhuǎn)移表。如圖所示，當(dāng)?shù)诙K復(fù)位或狀態(tài)機(jī)從其他狀態(tài)進(jìn)入空閑 IDLE狀態(tài)時(shí)，第二模塊根據(jù)第一模塊送來的寫入、讀取命令不同，對狀態(tài)機(jī)進(jìn)行不同的狀態(tài)跳轉(zhuǎn)。1)當(dāng)?shù)谝荒K110送來寫入操作〈WRITE n> (寫η)時(shí)(η為地址)，選擇1#ΡΗΥ對其相連的1#DDR3進(jìn)行寫入操作(圖中標(biāo)記100)，同時(shí)寫入數(shù)據(jù)存入內(nèi)部緩存(圖中標(biāo)記 101)；2)當(dāng)1# PHY的寫入操作〈WRITE n> (寫η)還沒有完成時(shí)，第一模塊110就送來讀出操作時(shí)〈READ m>(讀m，即讀取地址與寫入地址不同)，啟動(dòng)讀取姊PHY相連的姊 DDR3(圖中標(biāo)記102)，進(jìn)行讀取轉(zhuǎn)接；3)2# DDR3讀取轉(zhuǎn)接完成后，進(jìn)行姊DDR3的數(shù)據(jù)寫入(圖中標(biāo)記10 ，將寫入1# DDR3的內(nèi)容寫入2# DDR3，即完成1#、2# DDR3的寫入數(shù)據(jù)鏡像同步；寫入完成后(圖中標(biāo)記106)，進(jìn)入IDLE狀態(tài)；4)當(dāng)1# DDR3的寫入操作〈WRITE n> (寫η)還沒有完成時(shí)，第一模塊110就送來讀出操作〈READ n>(讀n)(即讀取地址與寫入地址相同)時(shí)，啟動(dòng)讀取內(nèi)部緩存(圖中標(biāo)記10 ，進(jìn)行讀取轉(zhuǎn)接；完成讀取后，進(jìn)入^fflDR3的數(shù)據(jù)寫入(圖中105)，完成1#、2# 二套 DDR3的寫入數(shù)據(jù)鏡像同步；5)當(dāng)1# DDR3的寫入操作〈WRITE n> (寫η)完成時(shí)還沒有接收到第一模塊110送來的讀取命令，進(jìn)行^DDR3數(shù)據(jù)寫入(圖中標(biāo)記104)，即完成1#、姊二套DDR3的寫入數(shù)據(jù)鏡像同步；寫入完成后(圖中標(biāo)記106)，進(jìn)入空閑<IDLE>狀態(tài)。 根據(jù)SDRAM訪問速率，第二模塊選擇突發(fā)傳輸周期值和位寬，以應(yīng)對不同的需求。
在一個(gè)實(shí)施例中，可以增大DDR3 SDRAM存儲(chǔ)器側(cè)的位寬、減小BL (突發(fā)傳輸周期) 值，來減少數(shù)據(jù)傳輸時(shí)間，使讀取數(shù)據(jù)轉(zhuǎn)接獲得更多的處理時(shí)間，正確完成轉(zhuǎn)接。圖11是增大位寬降低BL減少數(shù)據(jù)傳輸時(shí)間。如圖11所示，例如，SDRAM控制器數(shù)據(jù)位寬8比特位寬、突發(fā)長度BL = 8,CL = 3、時(shí)鐘頻率100MHz，即從SDRAM控制器的READ 命令到送回?cái)?shù)據(jù)有30ns時(shí)間。DDR3 SDRAM側(cè)采取時(shí)鐘速率800MHz，CL = 10。如果BL = 8，不能夠在SDRAM控制器要求的30ns內(nèi)完成轉(zhuǎn)接，需要把第二模塊和PHY模塊的位寬增大為16比特、BL降低為4，減少了數(shù)據(jù)傳輸時(shí)間，就能夠在30ns內(nèi)完成轉(zhuǎn)接，且總的數(shù)據(jù)比特?cái)?shù)相同，正確實(shí)現(xiàn)。這種做法適用于SDRAM訪問速率較高的場景。在另一個(gè)實(shí)施例中，在滿足轉(zhuǎn)接時(shí)間的情況下，減小DDR3 SDRAM存儲(chǔ)器的位寬，增加BL值，降低成本。圖12是減少位寬增大BL的示意圖。例如，SDRAM控制器數(shù)據(jù)位寬32 比特位寬、BL = 4、CL = 3、時(shí)鐘頻率50MHz，即從SDRAM控制器的READ命令到送回?cái)?shù)據(jù)有 60ns時(shí)間，DDR3側(cè)采取時(shí)鐘速率400MHz，CL = 6，把位寬減半為16比特、BL增大為8，加上命令轉(zhuǎn)換與數(shù)據(jù)傳輸時(shí)間，仍然能夠在SDRAM控制器要求的60ns內(nèi)完成轉(zhuǎn)接，且總的數(shù)據(jù)比特(bit)數(shù)相同，正確實(shí)現(xiàn)，降低了成本。這種做法適用于SDRAM訪問速率較低的場景。圖13為本發(fā)明另一實(shí)施例的SDRAM橋接電路的示意圖。如圖13所示，SDRAM橋接電路包括第三模塊220和DDR3 PHY模塊130。與圖1所示的SDRAM橋接電路相比，第一模塊110和第二模塊120由一個(gè)第三模塊220代替。在第三模塊220，提供了與SDRAM隨路時(shí)鐘同步的工作時(shí)鐘和使能脈沖，在使能脈沖的控制下用該工作時(shí)鐘采集SDRAM控制器信號(hào)，而不直接使用SDRAM同步時(shí)鐘。第三模塊220解析SDRAM控制器送來的訪問命令，并且完成與外部SDRAM控制器之間的信號(hào)收發(fā)。具體地說，第三模塊220在高頻時(shí)鐘的控制下解析訪問命令，并且將解析后的訪問命令和待寫入的數(shù)據(jù)轉(zhuǎn)換為DDR3 PHY可接受的格式和時(shí)序。DDR3 PHY模塊130接收第三模塊220送來的命令和寫入數(shù)據(jù)，送給外部DDR3 SDRAM 存儲(chǔ)器；同時(shí)接收從外部DDR3 SDRAM存儲(chǔ)器讀取的數(shù)據(jù)，發(fā)送給第三模塊220。本發(fā)明除上述列舉的SDRAM轉(zhuǎn)接DDR3 SDRAM的橋接方法以外，在滿足轉(zhuǎn)接時(shí)間的情況下，同樣適用于SDRAM轉(zhuǎn)接至DDR2 SDRAM,DDR SDRAM轉(zhuǎn)接至DDR2 SDRAM,DDR SDRAM轉(zhuǎn)接至DDR3 SDRAM的橋接。只要SDRAM控制器或DDRPHY送出的訪問命令轉(zhuǎn)換給DDR2/DDR3 PHY 有足夠的時(shí)間相應(yīng)的訪問 DDR2/DDR3 SDRAM、DDR2/DDR3 PHY 讀取 DDR2/DDR3 SDRAM 數(shù)據(jù)能在SDRAM控制器/DDR PHY約定的CL時(shí)間內(nèi)送回，就能正確的實(shí)現(xiàn)橋接。本發(fā)明通過設(shè)計(jì)一種SDRAM橋接電路，可以讓SDRAM控制器通過該橋接電路，實(shí)現(xiàn)對DDR3 SDRAM的訪問，進(jìn)行數(shù)據(jù)存??；相比更換或重新開發(fā)集成SDRAM控制器的芯片，電路改動(dòng)小，開發(fā)周期短，成本低，而且與原有系統(tǒng)很好的兼容。以上所述的具體實(shí)施方式
，對本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施方式
而已，并不用于限定本發(fā)明的保護(hù)范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種SDRAM橋接電路，其特征在于包括第一模塊，第二模塊和PHY模塊；其中，第一模塊解析控制器送來的SDRAM訪問命令，第二模塊把SDRAM訪問命令轉(zhuǎn)換為PHY模塊可接受的命令，PHY模塊利用所述PHY模塊可接受的命令訪問存儲(chǔ)器，其中存儲(chǔ)器和控制器具有不同的SDRAM類型。
2.如權(quán)利要求1所述的SDRAM橋接電路，其特征在于第一模塊在控制器的隨路時(shí)鐘控制下工作，第二模塊在PHY模塊規(guī)定的接口時(shí)鐘的控制下工作。
3.如權(quán)利要求1所述的SDRAM橋接電路，其特征在于第一模塊和第二模塊合并為第三模塊，第三模塊在與控制器的隨路時(shí)鐘同步的工作時(shí)鐘的控制下解析訪問命令，并且將解析后的訪問命令轉(zhuǎn)換為DDR3PHY可接受的命令。
4.如權(quán)利要求1-3之一所述的SDRAM橋接電路，其特征在于第一模塊將上述控制信號(hào)根據(jù)真值表進(jìn)行命令解析。
5.如權(quán)利要求1-3之一所述的SDRAM橋接電路，其特征在于PHY模塊包括第一PHY單兀。
6.如權(quán)利要求5所述的SDRAM橋接電路，其特征在于PHY模塊包括至少一個(gè)第二PHY 單元和緩存電路，所述第二模塊從第一 PHY單元和所述至少一個(gè)第二 PHY單元中選擇一個(gè) PHY單元進(jìn)行轉(zhuǎn)接。
7.如權(quán)利要求6所述的SDRAM橋接電路，其特征在于第二模塊包括狀態(tài)機(jī)，第二模塊依據(jù)狀態(tài)機(jī)協(xié)調(diào)第一 PHY單元和第二 PHY單元的工作。
8.如權(quán)利要求7所述的SDRAM橋接電路，其特征在于當(dāng)?shù)诙K接收到寫入操作的 SDRAM訪問命令時(shí)，選擇第一 PHY單元進(jìn)行寫入操作，同時(shí)寫入數(shù)據(jù)存入內(nèi)部緩存；當(dāng)?shù)诙K接收到讀取地址和寫入地址不同的讀取操作的SDRAM訪問命令且所述寫入操作還沒有完成時(shí)，選擇第二 PHY單元進(jìn)行讀取操作。
9.如權(quán)利要求7所述的SDRAM橋接電路，其特征在于當(dāng)?shù)诙K接收到寫入操作的 SDRAM訪問命令時(shí)，選擇第一 PHY單元進(jìn)行寫入操作，同時(shí)寫入數(shù)據(jù)存入內(nèi)部緩存；當(dāng)?shù)诙K接收到讀取地址和寫入地址相同的讀取操作的SDRAM訪問命令且所述寫入操作還沒有完成時(shí)，啟動(dòng)讀取內(nèi)部緩存；并且在完成讀取后，內(nèi)部緩存中的數(shù)據(jù)寫入第二 PHY單元。
10.如權(quán)利要求1-3之一所述的SDRAM橋接電路，其特征在于根據(jù)SDRAM訪問速率，第二模塊選擇突發(fā)傳輸周期值和位寬。
11.如權(quán)利要求1-3之一所述的SDRAM橋接電路，其特征在于控制器是SDRAM控制器或 DDR PHY 器件，存儲(chǔ)器是 DDR2 SDRAM 或 DDR3 SDRAM。
全文摘要
本發(fā)明涉及一種SDRAM橋接電路。該電路包括第一模塊，第二模塊和PHY模塊；其中，第一模塊解析控制器送來的SDRAM訪問命令，第二模塊把SDRAM訪問命令轉(zhuǎn)換為PHY模塊可接受的命令，PHY模塊利用所述PHY模塊可接受的命令訪問存儲(chǔ)器，其中存儲(chǔ)器和控制器具有不同的SDRAM類型。本發(fā)明可以讓SDRAM控制器通過該橋接電路，實(shí)現(xiàn)對DDR3 SDRAM的訪問，進(jìn)行數(shù)據(jù)存??；相比更換或重新開發(fā)集成SDRAM控制器的芯片，電路改動(dòng)小，開發(fā)周期短，成本低，而且與原有系統(tǒng)很好的兼容。
文檔編號(hào)G11C11/4063GK102522113SQ201110302138
公開日2012年6月27日 申請日期2011年9月28日 優(yōu)先權(quán)日2011年9月28日
發(fā)明者王斐昊, 魏先鋒 申請人:華為技術(shù)有限公司