專利名稱：快閃存儲器件及其字線電壓生成方法
技術(shù)領(lǐng)域：
這里描述的發(fā)明構(gòu)思涉及半導(dǎo)體存儲器件，更具體地，涉及快閃存儲器件及其字線電壓生成方法。
背景技術(shù)：
半導(dǎo)體存儲器件可以分類為易失性半導(dǎo)體存儲器件和非易失性半導(dǎo)體存儲器件。 易失性半導(dǎo)體存儲器件可以高速執(zhí)行讀和寫操作，同時當(dāng)器件斷電時存儲在其中的內(nèi)容會丟失。非易失性半導(dǎo)體存儲器件即使在斷電時也可以保留其中存儲的內(nèi)容。由于這個原因， 非易失性半導(dǎo)體存儲器件可以用于存儲不管器件是通電還是斷電都將要保留的內(nèi)容。非易失性半導(dǎo)體存儲器件可以包括掩模只讀存儲器(mask read-only memory, MR0M)、可編程ROM(PROM)、可擦除可編程ROM(EPROM)、電可擦除可編程ROM (EEPROM)等等?？扉W存儲器件可以是典型的非易失性存儲器件?？扉W存儲器件可以廣泛用作諸如計算機(jī)、蜂窩電話、PDA、數(shù)碼相機(jī)、攝錄一體機(jī)、話音記錄器、MP3播放器、手持PC、游戲機(jī)、 傳真機(jī)、掃描儀、打印機(jī)等等的信息裝置中的話音和圖像存儲介質(zhì)。這種信息裝置分別可以被用作主機(jī)。近來隨著對高集成度存儲器件的需求日益增加，在存儲單元中存儲多比特數(shù)據(jù)的多比特存儲器件變得越來越普遍。

發(fā)明內(nèi)容
在本發(fā)明構(gòu)思的實施例中，一種快閃存儲器的字線電壓生成方法包括使用正電壓生成器生成編程電壓；使用負(fù)電壓生成器生成與多個負(fù)數(shù)據(jù)狀態(tài)相對應(yīng)的多個負(fù)編程驗證電壓；以及使用所述正電壓生成器生成與至少一個或多個狀態(tài)相對應(yīng)的至少一個或多個編程驗證電壓。其中，生成多個負(fù)編程驗證電壓包括生成第一負(fù)驗證電壓，放電負(fù)電壓生成器的輸出使其變得高于第一負(fù)驗證電壓，以及執(zhí)行負(fù)電荷泵浦(charge pumping)操作直到負(fù)電壓生成器的輸出達(dá)到第二負(fù)驗證電壓電平。在本發(fā)明構(gòu)思的另一實施例中，一種快閃存儲器的字線電壓生成方法包括使用負(fù)電壓生成器生成與多個負(fù)數(shù)據(jù)狀態(tài)相對應(yīng)的多個負(fù)讀取電壓；以及使用低電壓生成器生成與至少一個或多個正數(shù)據(jù)狀態(tài)相對應(yīng)的至少一個或多個正讀取電壓。其中，生成多個負(fù)讀取電壓包括生成第一負(fù)讀取電壓，放電負(fù)電壓生成器的輸出以使其變得高于第一負(fù)讀
8取電壓，以及執(zhí)行負(fù)電荷泵浦操作直到負(fù)電壓生成器的輸出達(dá)到第二負(fù)讀取電壓電平。在本發(fā)明構(gòu)思的另一實施例中，一種快閃存儲器的字線電壓生成方法包括經(jīng)由負(fù)電壓泵的負(fù)電荷泵浦生成第一負(fù)電壓；放電負(fù)電壓泵的輸出；將負(fù)電壓泵的放電輸出與作為目標(biāo)負(fù)電壓的第二負(fù)電壓比較；以及如果負(fù)電壓泵的放電輸出高于第二負(fù)電壓，則激活負(fù)電荷泵浦以生成第二負(fù)電壓，其中，激活負(fù)電壓泵的負(fù)電荷泵浦直到負(fù)電壓泵的放電輸出與第二負(fù)電壓相同或低于第二負(fù)電壓。在本發(fā)明構(gòu)思的另一實施例中，一種快閃存儲器件包括存儲單元陣列，其包括布置在多個字線與多個位線交叉處的多個快閃存儲單元；電壓生成單元，其被配置為生成多個將被施加到字線的字線電壓；以及控制邏輯，其被配置為控制電壓生成單元的電壓生成操作，其中，所述電壓生成單元包括負(fù)電壓生成器，其被配置為生成第一負(fù)電壓，放電第一負(fù)電壓，以及執(zhí)行負(fù)電荷泵浦直到生成高于第一負(fù)電壓的第二負(fù)電壓。在本發(fā)明構(gòu)思的另一實施例中，一種快閃存儲器件包括存儲單元陣列，其包括布置在多個字線與多個位線交叉處的多個快閃存儲單元；正電壓生成器，其被配置為生成將被施加到被選字線的正高電壓以及與至少一個或多個數(shù)據(jù)狀態(tài)相對應(yīng)的至少一個或多個正低電壓；負(fù)電壓生成器，其被配置為生成與多個負(fù)數(shù)據(jù)狀態(tài)相對應(yīng)的、且將被施加到被選字線的多個負(fù)電壓；以及控制邏輯，其被配置為控制正電壓生成器和負(fù)電壓生成器，其中， 當(dāng)在生成低于第二負(fù)電壓的第一負(fù)電壓之后生成第二負(fù)電壓時，負(fù)電壓生成器放電負(fù)電壓生成器的輸出以便使其變得高于第二負(fù)電壓，且執(zhí)行負(fù)電荷泵浦直到負(fù)電壓生成器的輸出達(dá)到第二負(fù)電壓。在本發(fā)明構(gòu)思的另一實施例中，一種數(shù)據(jù)存儲設(shè)備包括與多個通道連接的多個快閃存儲器；以及控制器，其被配置為經(jīng)由相應(yīng)通道控制所述多個快閃存儲器中的每一個的讀取、寫入和擦除操作。其中，所述多個快閃存儲器中的每一個包括存儲單元陣列，其包括布置在多個字線與多個位線交叉處的多個快閃存儲單元；電壓生成單元，其被配置為生成將被施加到字線的多個字線電壓；以及控制邏輯，其被配置為控制電壓生成單元的電壓生成操作，其中，所述電壓生成單元包括負(fù)電壓生成器，其被配置為生成第一負(fù)電壓，放電第一負(fù)電壓，以及經(jīng)由負(fù)電荷泵浦生成第二負(fù)電壓。在本發(fā)明構(gòu)思的另一實施例中，一種快閃存儲器件的字線電壓生成方法包括使用正電壓生成器生成編程電壓；使用負(fù)電壓生成器生成多個負(fù)編程驗證電壓；以及使用正電壓生成器生成至少一個或多個正編程驗證電壓。其中，生成多個負(fù)編程驗證電壓包括在生成具有低電平的負(fù)編程驗證電壓之前生成具有高電平的負(fù)編程驗證電壓。在本發(fā)明構(gòu)思的另一實施例中，一種快閃存儲器件的字線電壓生成方法包括生成編程電壓；生成第一負(fù)編程驗證電壓；生成與至少一個數(shù)據(jù)狀態(tài)相對應(yīng)的至少一個正編程驗證電壓；以及生成第二負(fù)編程驗證電壓。在本發(fā)明構(gòu)思的另一實施例中，一種快閃存儲器件包括存儲單元陣列，其包括布置在多個字線與多個位線交叉處的多個快閃存儲單元；電壓生成單元，其被配置為生成將被施加到所述字線的多個字線電壓；以及控制邏輯，其被配置為控制電壓生成單元的電壓生成操作，其中，所述電壓生成單元順序地生成從具有最高電平的負(fù)字線電壓到具有最低電平的負(fù)字線電壓的多個負(fù)字線電壓。根據(jù)本發(fā)明構(gòu)思的另一實施例的快閃存儲器件包括存儲單元陣列，其包括布置在多個字線與多個位線交叉處的多個快閃存儲單元；電壓生成單元，其被配置為生成將被施加到所述字線的多個字線電壓；以及控制邏輯，其被配置為控制電壓生成單元的電壓生成操作，其中，所述電壓生成單元在編程驗證操作期間依次生成負(fù)字線電壓和正字線電壓。根據(jù)本發(fā)明構(gòu)思的另一實施例的快閃存儲器的字線電壓生成方法包括經(jīng)由負(fù)電壓生成器的負(fù)電荷泵浦生成第一負(fù)驗證電壓；在第一放電時間期間放電負(fù)電壓生成器的輸出；以及在第一放電時間之后經(jīng)由負(fù)電壓生成器的負(fù)電荷泵浦生成第二負(fù)驗證電壓，其中， 根據(jù)第一負(fù)驗證電壓與第二負(fù)驗證電壓之間的電壓差確定所述第一放電時間。在本發(fā)明構(gòu)思的另一實施例中，一種包括負(fù)電壓生成器的快閃存儲器件的驗證電壓生成方法包括經(jīng)由負(fù)電壓生成器生成第一負(fù)驗證電壓；在第一放電時間期間放電負(fù)電壓生成器的輸出；經(jīng)由負(fù)電壓生成器生成高于第一負(fù)驗證電壓的第二負(fù)驗證電壓；在第二放電時間期間放電負(fù)電壓生成器的輸出；以及經(jīng)由負(fù)電壓生成器生成高于第二負(fù)驗證電壓的第三負(fù)驗證電壓。在本發(fā)明構(gòu)思的另一實施例中，一種快閃存儲器的驗證電壓生成方法包括經(jīng)由負(fù)電壓生成器的負(fù)電荷泵浦操作生成第一負(fù)驗證電壓；以及生成高于第一負(fù)驗證電壓的第二負(fù)驗證電壓而無需負(fù)電荷泵浦操作，其中根據(jù)負(fù)電壓生成器的放電來建立(set up)所述第二負(fù)驗證電壓。根據(jù)本發(fā)明構(gòu)思的另一實施例，一種包括正電壓生成器和負(fù)電壓生成器的快閃存儲器件的驗證電壓生成方法包括使用負(fù)電壓生成器生成負(fù)驗證電壓；將負(fù)電壓生成器的輸出放電到地電平；以及經(jīng)由正電壓生成器的正電荷泵浦操作生成正驗證電壓。在本發(fā)明構(gòu)思的另一實施例中，一種快閃存儲器件包括存儲單元陣列，其包括布置在多個字線與多個位線交叉處的多個快閃存儲單元；電壓生成單元，其被配置為生成將被施加到所述字線的多個字線電壓；以及控制邏輯，其被配置為控制電壓生成單元的電壓生成操作，其中，所述電壓生成單元在放電時間期間放電第一負(fù)電壓，然后生成高于第一負(fù)電壓的第二負(fù)電壓，并且其中，所述放電時間根據(jù)第一負(fù)電壓與第二負(fù)電壓之間的電壓差來確定。在本發(fā)明構(gòu)思的另一實施例中，一種數(shù)據(jù)存儲設(shè)備包括與多個通道連接的多個快閃存儲器；以及控制器，其被配置為經(jīng)由相應(yīng)通道控制所述多個快閃存儲器中的每一個的讀取、寫入和擦除操作。其中，所述多個快閃存儲器中的每一個包括存儲單元陣列，其包括布置在多個字線與多個位線交叉處的多個快閃存儲單元；電壓生成單元，其被配置為生成將被施加到所述字線的多個字線電壓；以及控制邏輯，其被配置為控制電壓生成單元的電壓生成操作，其中，所述電壓生成單元包括負(fù)電壓生成器，并且其中，當(dāng)生成第一負(fù)電壓、然后生成高于第一負(fù)電壓的第二負(fù)電壓時，所述負(fù)電壓生成器在根據(jù)第一負(fù)電壓與第二負(fù)電壓之間的電壓差確定的放電時間期間放電電壓生成單元的輸出端，然后生成第二負(fù)電壓。


從參照以下附圖的下述描述中，上述及其他目的和特征將變得清楚，其中，除非另行說明，否則在不同附圖中相似的附圖標(biāo)記始終指代相似的部件。附圖中圖1是示出根據(jù)本發(fā)明構(gòu)思的示范性實施例的快閃存儲器件的框圖2是示出根據(jù)本發(fā)明構(gòu)思的示范性實施例的在圖1中示出的存儲單元陣列的示圖；圖3是示出在圖1中示出的負(fù)電壓生成器的框圖；圖4是示出在圖3中示出的負(fù)電壓檢測器74的電路圖；圖5是示出在圖3中示出的用于字線的負(fù)電壓生成器的框圖；圖6是示出根據(jù)本發(fā)明構(gòu)思的另一示范性實施例的在圖3中示出的負(fù)電壓生成器的框圖；圖7和圖8是示出每單元存儲3比特數(shù)據(jù)的多比特快閃存儲器件的閾值電壓分布的示圖；圖9是示出當(dāng)一些存儲單元的閾值電壓分布在負(fù)電壓區(qū)域時的閾值電壓分布、驗證電壓和讀取電壓的示圖；圖10是用于描述使用圖9中的驗證電壓的編程操作的示圖；圖11是用于描述根據(jù)本發(fā)明構(gòu)思的示范性實施例的負(fù)電壓生成方法的流程圖；圖12和圖13是示出根據(jù)負(fù)電壓生成方法生成的負(fù)電壓的波形的示圖；圖14是示出當(dāng)一些存儲單元的閾值電壓分布在負(fù)電壓區(qū)域時的閾值電壓分布、 驗證電壓和讀取電壓的示圖；圖15是用于描述生成第一到第七驗證電壓Vvfyl到Vvfy7的方法的示圖，其中第一到第七驗證電壓Vvfyl到Vvfy7每一個對應(yīng)于圖14中示出的編程狀態(tài)STO到ST7 ；圖16是用于描述根據(jù)本發(fā)明構(gòu)思的示范性實施例的負(fù)電壓生成方法的流程圖；圖17和圖18是示出根據(jù)負(fù)電壓生成方法生成的負(fù)電壓的波形的示圖；圖19是示出當(dāng)一些存儲單元的閾值電壓分布在負(fù)電壓區(qū)域時的閾值電壓分布、 驗證電壓和讀取電壓的示圖；圖20是示出與編程狀態(tài)STO到ST7相關(guān)聯(lián)的第一到第七預(yù)驗證電壓Vvfy 1_C到 Vvfy7_C和第一到第七主驗證電壓Vvfy 1_F到Vvfy7_F的示圖；圖21是用于描述根據(jù)本發(fā)明構(gòu)思的示范性實施例的字線電壓生成方法的示圖；圖22是用于描述根據(jù)本發(fā)明構(gòu)思的另一示范性實施例的字線電壓生成方法的示圖；圖23是用于描述圖22中示出的第一驗證電壓Vvfyl和第二驗證電壓Vvfy2的示圖；圖M是根據(jù)本發(fā)明構(gòu)思的示范性實施例的存儲單元陣列的透視圖；圖25是根據(jù)本發(fā)明構(gòu)思的另一示范性實施例的存儲單元陣列的透視圖；圖沈是示出根據(jù)本發(fā)明構(gòu)思的示范性實施例的包括快閃存儲器件的數(shù)據(jù)存儲設(shè)備的框圖；圖27是示出根據(jù)本發(fā)明構(gòu)思的另一示范性實施例的數(shù)據(jù)存儲設(shè)備的框圖；圖觀是示出根據(jù)本發(fā)明構(gòu)思的另一示范性實施例的數(shù)據(jù)存儲設(shè)備的框圖；以及圖四是示出根據(jù)本發(fā)明構(gòu)思的示范性實施例的包括快閃存儲器件的計算系統(tǒng)的框圖。
具體實施例方式
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現(xiàn)在將參照附圖更全面地描述本發(fā)明構(gòu)思，附圖中示出了本發(fā)明構(gòu)思的實施例。 但是，本發(fā)明構(gòu)思可以以多種不同形式來實現(xiàn)，并且不應(yīng)理解為局限于此處闡述的實施例。 相反地，提供這些實施例是為了使本公開更加充分和完整，并且全面地向本領(lǐng)域技術(shù)人員傳達(dá)本發(fā)明構(gòu)思的范圍。在附圖中，為了清楚起見，層和區(qū)域的尺寸和相對尺寸可能被放大。相似的附圖標(biāo)記始終指代相似的元件。將理解到，盡管此處可能使用詞語第一、第二、第三等來描述不同的元件、組件、區(qū)域、層和/或部件，但這些元件、組件、區(qū)域、層和/或部件不應(yīng)受到這些詞語的限制。這些詞語僅僅用于將一個元件、組件、區(qū)域、層或部件與另一個元件、組件、區(qū)域、層或部件區(qū)分開來。因而，下面討論的第一元件、組件、區(qū)域、層或部件也可以稱為第二元件、組件、區(qū)域、 層或部件，而不會脫離本發(fā)明構(gòu)思的教導(dǎo)。為了方便描述，此處可能使用諸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等
等的空間關(guān)系詞語來描述附圖中所示的一個元件或特征與其他元件或特征的關(guān)系。將理解到，這些空間關(guān)系詞語意圖包含使用中或操作中的器件的、除了附圖中描繪的方向之外的其他方向。例如，如果翻轉(zhuǎn)附圖中的器件，則被描述為在其他元件或特征“下方”或“之下” 或“下面”的元件的方向?qū)⒏臑樵谒銎渌蛱卣鞯摹吧戏健?。因而，示范性的詞語“下方”和“下面”能夠包含上和下兩個方向。器件也可能具有其他朝向(旋轉(zhuǎn)90度或處于其他方向)，因此應(yīng)相應(yīng)地解釋此處使用的空間關(guān)系描述詞。此外，還將理解，當(dāng)一層被稱為在兩層“之間”時，它可以是所述兩層之間僅有的層，或者也可以存在一個或多個介于其間的層。此處使用的術(shù)語僅僅是為了描述特定實施例，并非意圖限定本發(fā)明構(gòu)思。此處使用的單數(shù)形式“一”、“該”意圖也包括復(fù)數(shù)形式，除非上下文明確給出相反指示。還將理解到，當(dāng)本說明書中使用術(shù)語“包括”和/或“包含”時，其表明存在所述的特征、整體、步驟、操作、元件和/或組件，但是不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、 組件和/或它們的組合。此處使用的詞語“和/或”包括相關(guān)的所列項目中的任何一個或其中的一個或多個的全部組合。將理解到，當(dāng)元件或?qū)颖环Q為在另一元件或?qū)印吧稀保蛘摺斑B接到”、“耦合到”或 “鄰近”另一元件或?qū)訒r，其可以直接在所述另一元件或?qū)印吧稀?，或者直接連接到、耦合到或鄰近所述另一元件或?qū)樱蛘咭部梢源嬖诰娱g的元件或?qū)?。相反，?dāng)元件被稱為“直接”在另一元件或?qū)印吧稀?、或“直接連接到”、“直接耦合到”或“緊鄰”另一元件或?qū)訒r，不存在居間的元件或?qū)?。除非另外定義，否則此處使用的所有術(shù)語(包括技術(shù)術(shù)語和科學(xué)術(shù)語)所具有的含義與本發(fā)明構(gòu)思所屬技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員所通常理解的含義相同。還將理解，術(shù)語，如通常使用的詞典中定義的那些術(shù)語，應(yīng)該被解釋為所具有的含義與它們在相關(guān)領(lǐng)域和/或本說明書的上下文中的含義一致，而不應(yīng)理想化地或過分形式化地對其進(jìn)行解釋， 除非此處明確地如此定義。圖1是示出根據(jù)本發(fā)明構(gòu)思的示范性實施例的快閃存儲器件的框圖。圖2是示出根據(jù)本發(fā)明構(gòu)思的示范性實施例的圖1中的存儲單元陣列的示圖。參照圖1，快閃存儲器件100可以包括存儲單元陣列110、行譯碼器120、列譯碼器 130、讀/寫電路140、電壓生成單元170、電壓選擇開關(guān)180和控制邏輯190。
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存儲單元陣列110可以經(jīng)由字線WL與行譯碼器120連接并經(jīng)由位線BL與讀/寫電路140連接。存儲單元陣列110可以包括按照多個行(或字線)和多個列(或位線)排列的存儲單元。存儲單元陣列110中的多個存儲單元可以構(gòu)成多個存儲塊。在圖2中示范性地示出了一個存儲塊。每個存儲塊內(nèi)的存儲單元可以被排列成具有如圖2所示的NAND 串結(jié)構(gòu)或NOR結(jié)構(gòu)(未示出)。參照圖2，每個存儲塊可以包括分別與位線BLO到BLm-I連接的多個單元串(或者 NAND串)111。每個單元串111可以包括至少一個串選擇晶體管SST、多個存儲單元MCO到 MCn-I以及至少一個地選擇晶體管GST。在每個單元串111中，串選擇晶體管SST的漏極可以與相應(yīng)的位線耦合，并且地選擇晶體管GST的源極可以與公共源極線CSL耦合。在每個單元串111中，存儲單元MCO到MCn-I可以串聯(lián)連接在串選擇晶體管SST的源極與地選擇晶體管GST的漏極之間。存儲單元MCO到MCn-I可以被配置為分別存儲N比特數(shù)據(jù)信息(N是1或更大的整數(shù))。存儲單元MCO到MCn-I可以通過將電荷注入到其電荷存儲層中來存儲比特信息。在示范性實施例中，存儲單元MCO到MCn-I可以分別使用被絕緣膜包圍的導(dǎo)電浮柵作為電荷存儲層。在另一示范性實施例中，存儲單元MCO到MCn-I可以使用諸如Si3N4、Al203、HfAW、 HfSiO等等的絕緣膜作為電荷存儲層。使用諸如Si3N4、A1203、HfAlO、HfSiO等等的絕緣膜作為電荷存儲層的快閃存儲器件可以稱作電荷捕獲型快閃(charge trap flash，CTF)存儲器。如下所述的快閃存儲器件100的特征可以適用于使用導(dǎo)電浮柵作為電荷存儲層的快閃存儲器件和使用絕緣膜作為電荷存儲層的CTF存儲器兩者。此外，存儲單元陣列110可以被配置為具有包括以多層方式堆疊的多個單元陣列的堆疊閃存結(jié)構(gòu)、無源漏(source-drain free)閃存結(jié)構(gòu)、針型(pin-type)閃存結(jié)構(gòu)、三維 (或垂直型)閃存結(jié)構(gòu)等等。在圖2中，示范性地示出了快閃存儲器件100由NAND型快閃存儲器件形成的情況。然而，本發(fā)明構(gòu)思不局限于此。例如，快閃存儲器件100的特征可以適用于NAND型快閃存儲器件、NOR型快閃存儲器件、包括至少兩種類型存儲器件的混合快閃存儲器件、其中嵌入了控制器的快閃存儲器等等。如圖2所示，同一行中的存儲單元的控制柵極可以共同與相應(yīng)字線耦合。串選擇晶體管SST可以通過經(jīng)由串選擇線SSL施加的電壓來控制，并且地選擇晶體管GST可以通過經(jīng)由地選擇線GSL施加的電壓來控制。存儲單元MCO到MCn-I可以通過經(jīng)由相應(yīng)字線 WLO到WLn-I施加的電壓來控制。與字線mi)到WLn-I中的每一個連接的存儲單元可以存儲與頁、小于頁的子頁、或多頁相對應(yīng)的數(shù)據(jù)。NAND型快閃存儲器件的讀取和編程操作可以以一頁或多頁為單位來執(zhí)行。根據(jù)情況需要，讀取和編程操作可以按照子頁來執(zhí)行。NAND型快閃存儲器件的擦除操作可以按照由多個頁形成的塊來進(jìn)行。返回到圖1，控制邏輯190可以控制快閃存儲器件100的與編程、讀取和擦除操作相關(guān)的總體操作。根據(jù)操作模式，電壓生成單元170可以被配置為生成將被供應(yīng)給字線的字線電壓和將被供應(yīng)給存儲體(bulk)(例如，阱區(qū)域)的電壓。眾所周知，可以在存儲體， 即阱區(qū)域處形成存儲單元。電壓生成單元170可以響應(yīng)于控制邏輯190的控制而操作。電壓生成單元170可以包括高電壓生成器171、低電壓生成器173和負(fù)電壓生成器175。高電壓生成器171可以被配置為響應(yīng)于控制邏輯190的控制生成驅(qū)動快閃存儲器件 100所需的正高電壓。從高電壓生成器171生成的正高電壓可以在編程操作時被用作編程電壓Vpgm、通過電壓Vpass等等。低電壓生成器173可以被配置為響應(yīng)于控制邏輯190的控制生成驅(qū)動快閃存儲器件100所需的正低電壓。從低電壓生成器173生成的正低電壓可以在編程或讀取操作時被用作讀取電壓Vrd、驗證電壓Vvfy、解耦電壓(decoupling voltage)、阻塞電壓(blocking voltage)等。在本實施例中，在命令輸入完成之后可以執(zhí)行低電壓生成器173的正泵浦操作，并且可以通過使用多個電阻器對正泵浦結(jié)果分壓來調(diào)節(jié)從低電壓生成器173生成的讀取電壓Vrd、驗證電壓Vvfy、解耦電壓、阻塞電壓等等的電平。在這種情況下，可以使用調(diào)整碼(trim code)來控制正字線電壓，以便輸出所需電平。負(fù)電壓生成器175可以被配置為根據(jù)控制邏輯190的控制生成驅(qū)動快閃存儲器件 100所需的負(fù)電壓。從負(fù)電壓生成器175生成的負(fù)電壓可以在編程或讀取操作時被用作讀取電壓Vrd、驗證電壓Vvfy、解耦電壓、阻塞電壓等等。從負(fù)電壓生成器175生成的負(fù)電壓可以供應(yīng)給在其中形成存儲單元的存儲體(例如，阱區(qū)域)。以下，可以將施加到字線的用于驅(qū)動快閃存儲器件100的電壓稱為字線電壓。高電壓生成器171和低電壓生成器173的輸出可以傳送到電壓選擇開關(guān)180，并且負(fù)電壓生成器175的輸出可以傳送到電壓選擇開關(guān)180和行譯碼器120。這里，高電壓生成器171和低電壓生成器173可以用一個電壓生成器來實現(xiàn)。在這種情況下，由于高電壓生成器171和低電壓生成器173生成正電壓，因此它們可以用正電壓生成器來表示。也就是說，電壓生成單元170可以由正電壓生成器(171和17 以及負(fù)電壓生成器175形成。行譯碼器120可以與電壓選擇開關(guān)180和存儲單元陣列110耦合。行譯碼器120 可以被配置為響應(yīng)于控制邏輯190的控制而操作。行譯碼器120可以譯碼從外部設(shè)備接收的行地址X-ADDR。行譯碼器120可以根據(jù)行地址X-ADDR的譯碼結(jié)果選擇字線WL。行譯碼器120可以將電壓選擇開關(guān)180的輸出傳送到被選字線和未選字線。電壓選擇開關(guān)180可以與電壓生成單元170、行譯碼器120和控制邏輯190耦合。 電壓選擇開關(guān)180可以響應(yīng)于控制邏輯190的控制選擇電壓生成單元170的輸出電壓之一?？梢詫㈦妷哼x擇開關(guān)180選擇的電壓經(jīng)由行譯碼器120供應(yīng)給相應(yīng)的字線ffL。在本實施例中，電壓選擇開關(guān)180可以使用晶體管作為開關(guān)元件或傳輸門 (transfer gate)。例如，電壓選擇開關(guān)180可以使用場效應(yīng)晶體管FET作為開關(guān)元件或傳輸門。如果根據(jù)控制邏輯190的控制選擇了負(fù)電壓生成器175的輸出，則電壓選擇開關(guān) 180可以將負(fù)電壓生成器175生成的負(fù)電壓傳送到行譯碼器120?？梢杂脕碜载?fù)電壓生成器175的負(fù)電壓偏置電壓選擇開關(guān)180和行譯碼器120的阱區(qū)域，以便經(jīng)由場效應(yīng)晶體管將負(fù)電壓傳送給行譯碼器120。如果去激活，則負(fù)電壓生成器175可以響應(yīng)于控制邏輯190的控制生成地電壓。在經(jīng)由電壓選擇開關(guān)180和行譯碼器120將高電壓或低電壓傳送給字線時，可以用負(fù)電壓生成器175生成的地電壓偏置電壓選擇開關(guān)180和行譯碼器120的阱區(qū)域。列譯碼器130可以與讀/寫電路140耦合。列譯碼器130可以被配置為響應(yīng)于控制邏輯190的控制而操作。列譯碼器130可以譯碼從外部設(shè)備接收的列地址Y-ADDR?？梢詫⒘械刂穀-ADDR的譯碼結(jié)果提供給讀/寫電路140。讀/寫電路140可以響應(yīng)于控制邏輯190的控制而操作，并且根據(jù)操作模式可以用作感測放大器或?qū)懭腧?qū)動器。例如，在驗證讀取/正常讀取操作期間，讀/寫電路140可以用作感測放大器，用于從存儲單元陣列110讀取數(shù)據(jù)。在正常讀取操作期間，經(jīng)由讀/寫電路140讀取的數(shù)據(jù)可以輸出到外部設(shè)備(例如，存儲控制器或主機(jī))。在驗證讀取操作期間，經(jīng)由讀/寫電路140讀取的數(shù)據(jù)可以提供給快閃存儲器件100內(nèi)的通過/失敗檢查電路(未示出)，以判斷存儲單元是否被正常編程。在編程操作期間，讀/寫電路140可以用作寫入驅(qū)動器，用于根據(jù)將被存儲到存儲單元陣列110中的數(shù)據(jù)驅(qū)動位線BLO到BLm-1。在編程操作期間，讀/寫電路140可以從緩存器(未示出)接收將被寫入存儲單元陣列110的數(shù)據(jù)，并且可以根據(jù)輸入的數(shù)據(jù)驅(qū)動位線BLO到BLm-I。讀/寫電路140可以包括多個頁面緩沖器PB，每個頁面緩沖器PB與列 (或，位線)或列對(或，位線對)相對應(yīng)，如圖2所示。每個頁面緩沖器可以包括多個鎖存器，用于鎖存感測的數(shù)據(jù)和/或鎖存將被編程的數(shù)據(jù)。圖3是示出在圖1中示出的負(fù)電壓生成器的框圖。參照圖3，負(fù)電壓生成器175可以包括直流(DC)電壓生成器71、參考電壓生成器 72、振蕩器(0SC)73、負(fù)電壓檢測器74、負(fù)電壓泵75和用于字線的負(fù)電壓生成器76。直流電壓生成器71可以被配置為生成直流電壓VDC_NEG，并且參考電壓生成器72 可以被配置為生成參考電壓Vref_NEG。振蕩器73可以生成用于負(fù)電壓的時鐘CLK_NEG。在本實施例中，時鐘CLK_NEG的周期可以是30ns (納秒)。這里，振蕩器73可以被實現(xiàn)為獨立于圖1中示出的高電壓生成器171的振蕩器。在另一實施例中，可以將圖1中示出的高電壓生成器171的振蕩器用作負(fù)電壓生成器175的振蕩器73。負(fù)電壓檢測器74可以接收直流電壓VDC_NEG和時鐘CLK_NEG，并且可以檢測用于阱電壓的負(fù)電壓NWELL以生成用于負(fù)電壓泵的時鐘CLK_NEGP。負(fù)電壓檢測器74可以包括放電部件743，并且可以被配置為選擇性地放電負(fù)電壓 NWELL。例如，控制邏輯190可以在放電部件743的放電結(jié)果的電平高于參考電壓Vref_ NEG并且該放電結(jié)果的電平等于或低于地電壓時，去激活放電部件743?？商鎿Q地，控制邏輯190可以在預(yù)定時間期間執(zhí)行了放電部件743的放電操作之后去激活放電部件743。如果通過放電部件743的放電操作負(fù)電壓NWELL變得低于參考電壓Vref_NEG，則可以激活負(fù)電壓泵75的負(fù)電壓泵浦操作。可以快速地轉(zhuǎn)換從負(fù)電壓泵75生成的負(fù)電壓NWELL和使用負(fù)電壓NWELL生成的用于字線的負(fù)電壓NWL的電平。這意味著可以最小化編程操作所花費(fèi)的時間。在本實施例中，放電部件743的放電結(jié)果的電平可以高于與目標(biāo)負(fù)電壓(TNV1、 TNV2等等)相對應(yīng)的參考電壓Vref_NEG。在另一實施例中，放電部件743的放電結(jié)果的電平可以高于與目標(biāo)負(fù)電壓(TNV1、TNV2等等)相對應(yīng)的參考電壓Vref_NEG并且等于或低于地電壓。然而，由放電部件743放電的電壓的電平不局限于此。負(fù)電壓泵75可以響應(yīng)于時鐘CLK_NEGP生成用于阱電壓的負(fù)電壓NWELL。負(fù)電壓 NWELL可以被施加到將向其施加負(fù)電壓的電路(未示出)。負(fù)電壓NWELL對外部因素敏感。例如，阱電壓NWELL可以受到阱電容的影響?？梢栽谪?fù)電壓泵75與字線之間提供用于字線的負(fù)電壓生成器76，以用于向字線穩(wěn)定地供應(yīng)負(fù)電壓。負(fù)電壓生成器76可以接收阱電壓NWELL、直流電壓VDC_NEG和參考電壓Vref_ NEG,并且可以生成將被施加到字線的負(fù)電壓NWL。負(fù)電壓NWL可以被施加到至少一個字線以及與所述至少一個字線相對應(yīng)的至少一個線路(例如，選擇線)。負(fù)電壓生成器76可以包括放電部件763，并且可以被配置為選擇性地放電負(fù)電壓 NWL。根據(jù)放電部件763的放電操作，由于從負(fù)電壓生成器76向字線施加負(fù)電壓NWL，因此可以避免字線電容的影響。放電部件763的放電操作也可以在短時間內(nèi)執(zhí)行，并且放電部件763放電的電壓的電平不局限于本公開內(nèi)容。根據(jù)上述負(fù)電壓生成器175，可以不同地確定負(fù)電壓NWELL與NWL之間的關(guān)系。例如，負(fù)電壓NWELL和NWL可以被確定為具有相同的電平。可替換地，負(fù)電壓NWELL和NWL可以被確定為具有特定電平的偏移。也就是說，負(fù)電壓NWELL和NWL可以被確定為保持0. 5V 的偏移?；蛘?，可替換地，負(fù)電壓NWELL可以具有負(fù)電壓范圍內(nèi)的固定電平，而負(fù)電壓NWL 可以被改變以具有不同的電平。圖4是示出在圖3中示出的負(fù)電壓檢測器74的電路圖。參照圖4，負(fù)電壓檢測器74可以包括電源部件741、分壓部件742、放電部件743、 比較部件747和控制部件744。電源部件741可以響應(yīng)于負(fù)電壓使能信號NV_EN確定直流電壓VDC_NEG的供應(yīng)。 電源部件741可以包括PMOS晶體管PM和電阻器Rl。可以連接PMOS晶體管PM的柵極以接收負(fù)電壓使能信號NV_EN的反相信號(inverted version) 0電阻器Rl可以連接在PMOS 晶體管PM的一端與比較節(jié)點NC之間。當(dāng)電源部件741被激活時，與直流電壓VDC_NEG和比較節(jié)點NC的電壓之間的差相對應(yīng)的電流可以流經(jīng)電阻器R1。分壓部件742可以被配置為對直流電壓VDC_NEG分壓。分壓部件742可以包括電阻器R2到R5、高電壓晶體管HMO到HM2以及電平移動器LSO到LS2。電阻器R2到R5可以串聯(lián)連接在節(jié)點NC與ND之間。電阻器R2到R5中的三個電阻器R2、R3和R4可以被配置為根據(jù)相應(yīng)調(diào)整碼TRMO到TRM2和nTRMO到nTRM2而被短路。 然而，被配置為短路的電阻器的數(shù)量不局限于此。例如，至少一個電阻器可以被配置為根據(jù)至少一個調(diào)整碼而被短路。第一高電壓晶體管HMO可以與電阻器R4并聯(lián)連接，第二高電壓晶體管HMl可以與電阻器R3并聯(lián)連接，并且第三高電壓晶體管HM2可以與電阻器R2并聯(lián)連接?？梢韵虻谝坏降谌唠妷壕w管HMO到HM2的主體(或，阱)提供用于阱電壓的負(fù)電壓NWELL。第一電平移動器LSO可以包括接收調(diào)整碼TRMO的正輸入端In、接收反相調(diào)整碼 nTRMO的負(fù)輸入端nln、接收阱電壓NWELL的阱電壓輸入端Vneg以及輸出與調(diào)整碼TRMO相對應(yīng)的電平的輸出端Out。第一電平移動器LSO的輸出端Out可以與第一高電壓晶體管HMO 的柵極連接。第二和第三電平移動器LSl和LS2可以被配置為與第一電平移動器LSO相同。放電部件743可以被配置為響應(yīng)于負(fù)電壓使能信號NV_EN的反相信號放電檢測節(jié)點ND的負(fù)電壓NWELL。放電部件743可以連接在檢測節(jié)點ND與接地端之間。在本實施例中，放電部件743可以包括NMOS晶體管HNM。這里，NMOS晶體管HNM可以是高電壓晶體管。 NMOS晶體管HNM的主體可以與檢測節(jié)點ND耦合。如果通過放電部件763的放電操作負(fù)電壓NWELL的電平變得低于參考電壓Vref_NEG，則可以激活負(fù)電壓泵75的負(fù)電壓泵浦操作。 因此，可以快速地轉(zhuǎn)換一個接一個地生成的負(fù)電壓的電平。然而，由放電部件763放電的電壓的電平不局限于此。比較部件747可以比較用于負(fù)電壓的參考電壓Vref_NEG與比較節(jié)點NC的電壓， 以生成作為比較結(jié)果的用于負(fù)電壓的時鐘CLK_NEGP。比較部件747可以包括比較器748和邏輯算子749。比較器748可以包括接收參考電壓Vref_NEG的正輸入端和接收比較節(jié)點 NC的電壓的負(fù)輸入端。在本實施例中，比較器748可以用差動放大器實現(xiàn)。邏輯算子749 可以執(zhí)行邏輯或(OR)操作，其可以響應(yīng)于時鐘CLK_NEG、比較器748的輸出和負(fù)電壓使能信號NV_EN生成時鐘CLK_NEGP。控制部件744可以響應(yīng)于負(fù)電壓使能信號NV_EN確定電源部件741和放電部件 743的激活。控制部件744可以包括第一反相器745、第二反相器746和電平移動器LS。第一反相器745可以將負(fù)電壓使能信號NV_EN反相。第一反相器745的輸出可以被施加到電源部件741的PMOS晶體管PM的柵極。第二反相器746可以將第一反相器745的輸出反相。 電平移動器LS可以將第二反相器746的輸出的電平轉(zhuǎn)換成高電壓的電平?？梢詫⒔?jīng)電平轉(zhuǎn)換的第二反相器746的輸出施加到放電部件743的匪OS晶體管HNM的柵極。電平移動器LS可以包括接收第一反相器745的輸出的正輸入端接收第二反相器746的輸出的負(fù)輸入端nln、接收用于阱電壓的負(fù)電壓NWELL的阱電壓輸入端Vneg、以及輸出端Out。電平移動器LS可以被實現(xiàn)為與分壓部件742的第一電平移動器LSO相同。如下面將描述的，當(dāng)通過在負(fù)電壓泵浦間隔內(nèi)設(shè)置的預(yù)定參考時間RefPT來控制在其中從負(fù)電壓生成器175生成負(fù)電壓NWL和NWELL的間隔時，可以去除負(fù)電壓生成器175 的電壓檢測器74。在這種情況下，可以簡化負(fù)電荷泵浦電路及其控制方法。因此，可以在最優(yōu)化的時間內(nèi)高效地進(jìn)行負(fù)電荷泵浦。圖5是示出圖3中的用于字線的負(fù)電壓生成器的框圖。參照圖5，負(fù)電壓檢測器76可以包括電源部件761、分壓部件762、放電部件763、 比較部件764和控制部件765。電源部件761可以響應(yīng)于負(fù)電壓使能信號NV_EN確定直流電壓VDC_NEG的供應(yīng)。 電源部件761可以包括PMOS晶體管PM_W和電阻器Rlff0可以連接PMOS晶體管PM_W的柵極以接收負(fù)電壓使能信號NV_EN的反相信號。電阻器R1_W可以連接在PMOS晶體管PM_W 的一端與比較節(jié)點NC_W之間。當(dāng)電源部件761被激活時，與直流電壓VDC_NEG和比較節(jié)點 NC_ff的電壓之間的差相對應(yīng)的電流可以流經(jīng)電阻器R1_W。分壓部件762可以被配置為對直流電壓VDC_NEG分壓。分壓部件762可以包括電阻器R2_W到R5_W、第一到第三高電壓晶體管HM0_W到HM2_W、以及第一到第三電平移動器 LS0_ff 到 LS2_W。電阻器R2_W到R5_W可以串聯(lián)連接在節(jié)點NC_W與N0_W之間。電阻器R2_W到R5_ W中的三個電阻器(例如，R2_W、R3_ff和R4_W)可以被配置為根據(jù)相應(yīng)的調(diào)整碼TRMOJV到 TRM2_W而被短路。然而，被配置為短路的電阻器的數(shù)量不局限于此。例如，至少一個電阻器可以被配置為根據(jù)至少一個調(diào)整碼而被短路。第一高電壓晶體管HM0_W可以與電阻器R4_W并聯(lián)連接，第二高電壓晶體管HM1_W 可以與電阻器R3_W并聯(lián)連接，并且第三高電壓晶體管HM2_W可以與電阻器R2_W并聯(lián)連接?？梢詮呢?fù)電壓泵75向第一到第三高電壓晶體管圓0_1到腿2_1的主體(或，阱)提供用于阱電壓的負(fù)電壓NWELL。第一電平移動器LS0_W可以包括接收調(diào)整碼TRM0_W的正輸入端In、接收反相調(diào)整碼nTRM0_W的負(fù)輸入端nln、接收阱電壓NWELL的阱電壓輸入端Vneg、以及輸出與調(diào)整碼丁冊0_1相對應(yīng)的電平的輸出端Out。第一電平移動器LS0_W的輸出端Out可以與第一高電壓晶體管HM0_W的柵極連接。第二和第三電平移動器LS1_W和LS2_W可以被配置為與第一電平移動器LS0_W相同。放電部件763可以被配置為響應(yīng)于負(fù)電壓使能信號NV_EN的反相信號放電輸出節(jié)點N0_W的負(fù)電壓NWL(將被供應(yīng)給字線)。放電部件763可以連接在輸出節(jié)點N0_W與接地端之間。在本實施例中，放電部件763可以包括NMOS晶體管HNM_W。這里，NMOS晶體管 HNM_W可以是高電壓晶體管?？梢赃B接匪OS晶體管HNM_W的主體以接收阱電壓NWELL。比較部件764可以比較用于負(fù)電壓的參考電壓Vref_NEG和比較節(jié)點NC_W的電壓。比較部件764可以將比較結(jié)果提供給NMOS晶體管HNM的柵極。可以通過NMOS晶體管 HNM來切換阱電壓NWELL和字線電壓NWL。比較部件764可以包括接收參考電壓Vref_NEG的負(fù)輸入端和接收比較節(jié)點NC_W 的電壓的正輸入端。在本實施例中，比較部件764可以用差動放大器實現(xiàn)?？刂撇考?65可以響應(yīng)于負(fù)電壓使能信號NV_EN確定放電部件763的激活?？刂撇考?65可以包括第一反相器766、第二反相器767和電平移動器LS_W。第一反相器766 可以將負(fù)電壓使能信號NV_EN反相。第二反相器767可以將第一反相器766的輸出反相。 電平移動器LS_W可以將第二反相器767的輸出的電平轉(zhuǎn)換成高電壓的電平。可以將經(jīng)電平轉(zhuǎn)換的第二反相器767的輸出施加到放電部件763的NMOS晶體管HNM_W的柵極。電平移動器LS_W可以包括接收第一反相器766的輸出的正輸入端In、接收第二反相器767的輸出的負(fù)輸入端nln、接收用于阱電壓的負(fù)電壓NWELL的阱電壓輸入端Vneg、 以及輸出端Out。電平移動器LS_W可以被實現(xiàn)為與分壓部件762的第一電平移動器LSOJV 相同。如圖3所示，根據(jù)本發(fā)明構(gòu)思的示范性實施例的負(fù)電壓生成器175可以包括用于字線的負(fù)電壓生成器76，其被配置為生成施加到字線的負(fù)電壓NWL。然而，根據(jù)本發(fā)明構(gòu)思的示范性實施例，負(fù)電壓生成器76不是必需包括在負(fù)電壓生成器175內(nèi)。圖6是示出根據(jù)本發(fā)明構(gòu)思的另一示范性實施例的負(fù)電壓生成器175_1的框圖， 該負(fù)電壓生成器175_1可替代圖3中示出的負(fù)電壓生成器175。參照圖6，負(fù)電壓生成器175_1可以包括直流電壓生成器71、參考電壓生成器72、 振蕩器73、負(fù)電壓檢測器74和負(fù)電壓泵75。除了去除了用于字線的負(fù)電壓生成器76之外， 圖6中的負(fù)電壓生成器175_1可以基本與圖3中示出的相同，因此省略對其的描述。在這種情況下，可以向阱和字線共同提供負(fù)電壓泵75的輸出電壓。圖7和圖8是示出每單元存儲3比特數(shù)據(jù)的多比特快閃存儲器件的閾值電壓分布的示圖。 參照圖7，如果一個存儲單元存儲K比特數(shù)據(jù)，則其可以被編程為具有觀個閾值電壓分布之一(例如，在K = 3的情況下為8)。由于存儲單元的細(xì)微電特性差異，存儲單元的閾值電壓可能分別形成具有與編程狀態(tài)STO到ST7相對應(yīng)的預(yù)定范圍的閾值電壓分布。
在理想情況下，如圖7中的實線所示，一個閾值電壓分布可以與相鄰閾值電壓分布間隔地分開。這意味著在相鄰閾值電壓分布之間存在讀取裕量。每個存儲單元的閾值電壓可以分布在電平高于相應(yīng)編程狀態(tài)的編程驗證電壓的電壓區(qū)域。編程狀態(tài)的數(shù)量(即，閾值電壓分布的數(shù)量，所述閾值電壓分布分別與編程狀態(tài)相對應(yīng))的增加可以與能夠在存儲單元中存儲的比特數(shù)的增加成比例?？梢源_保閾值電壓窗口以提供充足的讀取裕量和與每單元比特數(shù)相應(yīng)的閾值電壓分布數(shù)。眾所周知，圖7中的用于布置閾值電壓分布的閾值電壓窗口 Dl可能是受限的。為此，如果每單元比特數(shù)(或， K)增加，則相鄰閾值電壓分布之間的距離(或，裕量)會減小。如圖7中的虛線所表示的，在實現(xiàn)多比特快閃存儲器件時，數(shù)據(jù)狀態(tài)(或，編程狀態(tài))的閾值電壓分布可能變?yōu)榉抢硐胄螤?。隨著每單元比特數(shù)增加，這一現(xiàn)象將變得愈發(fā)嚴(yán)重。此外，由于各種原因，如電荷損失、時間流逝、溫度增加、編程時相鄰存儲單元之間的耦合、對相鄰存儲單元的讀取、存儲單元的缺陷等等，這種現(xiàn)象可能會變得更加嚴(yán)重。閾值電壓分布的變化可能導(dǎo)致讀取錯誤。通過如圖8所示將一些存儲單元的閾值電壓布置在負(fù)電壓區(qū)域可以避免這一問題。通過如圖8所示將一些存儲單元的閾值電壓布置在負(fù)電壓區(qū)域可以使閾值電壓窗口從Dl加寬到D2(D2>D1)。這樣做的優(yōu)點在于，通過加寬的閾值電壓窗口 D2，確保了編程狀態(tài)之間更寬的裕量。閾值電壓窗口 D2的負(fù)電壓區(qū)域越寬，閾值電壓窗口 D2則越寬。 此外，如果延伸閾值電壓窗口 D2的負(fù)電壓區(qū)域時，則可以使用負(fù)電壓生成器175生成各種負(fù)電壓電平。在這種情況下，必須高速生成各種負(fù)電壓電平。圖9是示出當(dāng)一些存儲單元的閾值電壓分布在負(fù)電壓區(qū)域時的閾值電壓分布、驗證電壓和讀取電壓的示圖。圖10是用于描述使用圖9中的驗證電壓的編程操作的示圖。在圖9中，橫軸可以表示存儲單元的閾值電壓，縱軸可以表示存儲單元的數(shù)量。在圖9中，示范性地示出了存儲單元具有擦除狀態(tài)ST0、第一編程狀態(tài)STl、第二編程狀態(tài)ST2 和第三編程狀態(tài)ST3的情況。然而，本發(fā)明構(gòu)思不局限于此。可以對存儲單元的邏輯狀態(tài) STO到ST3以及邏輯狀態(tài)的數(shù)量進(jìn)行各種改變。由于不對快閃存儲器件100進(jìn)行重寫，因此可以在編程操作之前擦除存儲單元。 也就是說，在編程之前存儲單元可以被設(shè)置為具有擦除狀態(tài)ST0。存儲單元可以被分配為具有圖9中的閾值電壓分布。這可以通過擦除存儲單元以使其具有電平低于擦除驗證電壓 Vvfye的閾值電壓(或，將其分配在閾值電壓分布STO內(nèi))來實現(xiàn)。在被擦除以具有擦除狀態(tài)STO之后，可以對存儲單元編程以使其具有第一到第三編程狀態(tài)STl到ST3之一。這里， 具有第一編程狀態(tài)STl的存儲單元的閾值電壓的電平可以高于第一驗證電壓Vvfyl。具有第二編程狀態(tài)ST2的存儲單元的閾值電壓的電平可以高于第二驗證電壓Vvfy2。具有第三編程狀態(tài)ST3的存儲單元的閾值電壓的電平可以高于第三驗證電壓Vvfy3。如果對存儲單元的編程操作完成，則可以通過正常讀取操作讀取數(shù)據(jù)/邏輯/編程狀態(tài)STO到ST3的數(shù)據(jù)。如圖9所示，在正常讀取操作中，可以使用第一到第三讀取電壓Vrdl到Vrd3來區(qū)分?jǐn)?shù)據(jù)狀態(tài)STO到ST3。在本實施例中，第一和第二讀取電壓Vrdl和Vrd2可以是負(fù)電壓。第二讀取電壓 Vrd2的電平可以高于第一讀取電壓Vrdl。第三讀取電壓Vrd3可以是正電壓。第三讀取電壓Vrd3的電平可以高于第二讀取電壓Vrd2。例如，第三讀取電壓Vrd3可以是正低電壓。可以根據(jù)圖1中的控制邏輯190的控制從低電壓生成器173生成第三讀取電壓Vrd3?？梢愿鶕?jù)控制邏輯190的控制從負(fù)電壓生成器175生成第一讀取電壓Vrdl和第二讀取電壓 Vrd2。在圖9的情況下，負(fù)電壓生成器175可以被配置為在控制邏輯190的控制下、在生成第一讀取電壓Vrdl之后無延遲地生成第二讀取電壓Vrd2?？商鎿Q地，負(fù)電壓生成器175 可以被配置為在控制邏輯190的控制下、在生成第二讀取電壓Vrd2之后生成第一讀取電壓 Vrdl?？梢栽诳刂七壿?90的控制下不同地確定生成將在連續(xù)讀取操作中施加的讀取電壓的次序。例如，如果在生成第一讀取電壓Vrdl之后無延遲地生成第二讀取電壓Vrd2，則負(fù)電壓生成器175的輸出，即第一讀取電壓Vrdl可以被放電到某一電平，然后通過負(fù)電荷泵浦操作來生成第二讀取電壓Vrd2?？梢允褂眠@種方式來縮短改變負(fù)電壓電平所花費(fèi)的時間。在本實施例中，可以通過負(fù)電壓檢測器74內(nèi)的放電部件743來實現(xiàn)負(fù)電壓生成器175 的放電操作，以便繼續(xù)進(jìn)行負(fù)電荷泵浦操作。此外，由于通過負(fù)電壓生成器76內(nèi)的放電部件763的放電操作來施加負(fù)電壓(例如，第一讀取電壓Vrdl)，因此負(fù)電壓生成器175可以消除字線電容的影響。根據(jù)本發(fā)明構(gòu)思的示范性實施例，可以快速地實現(xiàn)從低負(fù)電壓電平到高負(fù)電壓電平的負(fù)電壓切換。此外，可以有效地消除由以前施加的負(fù)電壓所導(dǎo)致的字線電容的影響。如果在生成第二讀取電壓Vrd2之后無延遲地生成第一讀取電壓Vrdl，則可以通過負(fù)電荷泵浦操作生成第一讀取電壓Vrdl而無需對負(fù)電壓生成器175的輸出(也就是第二讀取電壓Vrd2)進(jìn)行放電操作。根據(jù)以上描述，可以根據(jù)順序生成的負(fù)讀取電壓的電平選擇性地執(zhí)行放電操作。這意味著，可以快速生成不同電平的負(fù)電壓。參照圖9和圖10，快閃存儲器件100可以按照增量步進(jìn)脈沖編程(incremental step pulse programming, ISPP)方式執(zhí)行編程操作，以便精確地控制閾值電壓分布。如圖 10所示，根據(jù)ISPP方式，編程電壓Vpgm可以在編程循環(huán)重復(fù)時步進(jìn)式地增加增量Δ Vp。 在每個編程循環(huán)，每當(dāng)施加了編程電壓Vpgm_i (i = 0 N)，都使用第一到第三驗證電壓 VvfyU Vvfy2和Vvfy3執(zhí)行三次驗證讀取操作。編程電壓VpgmO到VpgmN可以是正高電壓。在本實施例中，可以在控制邏輯190 的控制下從高電壓生成器171生成編程電壓VpgmO到VpgmN。在本實施例中，第一和第二驗證電壓Vvfyl和Vvfy2可以是負(fù)電壓。第二驗證電壓Vvfy2的電平可以高于第一驗證電壓Vvfyl。可以在控制邏輯190的控制下從負(fù)電壓生成器175生成第一驗證電壓Vvfyl和第二驗證電壓Vvfy2。第三驗證電壓Vvfy3可以是正低電壓。第三驗證電壓Vvfy3的電平可以高于第二驗證電壓Vvfy2?？梢栽诳刂七壿?90 的控制下從低電壓生成器173生成第三驗證電壓Vvfy3。在圖10的編程方式的情況下，負(fù)電壓生成器175可以被配置為在控制邏輯190的控制下、在生成第一驗證電壓Vvfyl之后無延遲地生成第二驗證電壓Vvfy2。為了減少在生成第一驗證電壓Vvfyl之后生成第二驗證電壓Vvfy2所花費(fèi)的時間，可以將負(fù)電壓生成器 175的輸出快速放電到某一電平，然后可以通過負(fù)電荷泵浦操作生成第二驗證電壓Vvfy2。 與從第一驗證電壓Vvfyl生成第二驗證電壓Vvfy2時不執(zhí)行放電操作的方式相比，在這種情況下可以相對快速地生成負(fù)電壓。以下將更全面地描述生成不同電平的負(fù)電壓的方法。
圖11是用于描述根據(jù)本發(fā)明構(gòu)思的示范性實施例的負(fù)電壓生成方法的流程圖。 圖12和圖13是示出根據(jù)負(fù)電壓生成方法生成的負(fù)電壓的波形的示圖。圖12和圖13示范性地示出了在圖9和圖10中描述的第一驗證電壓Vvfyl和第二驗證電壓Vvfy2的波形。然而，負(fù)電壓的類型和電平不局限于此。參照圖11，在步驟S1000，可以判斷是否連續(xù)生成負(fù)電壓(例如，用于字線的負(fù)電壓NWL)?？梢杂煽刂瓶扉W存儲器件100的編程、擦除和讀取操作的控制邏輯190來確定是否連續(xù)生成負(fù)電壓(例如，用于字線的負(fù)電壓NWL)。如果判斷不連續(xù)生成負(fù)電壓，則方法前進(jìn)到步驟S1400，在步驟S1400可進(jìn)行負(fù)電荷泵浦操作。不連續(xù)生成負(fù)電壓的情況可以包括生成第一電平的負(fù)電壓的情況、不連續(xù)地生成不同電平的負(fù)電壓的情況等等。在步驟S1500，可以判斷負(fù)電荷泵浦結(jié)果是否等于或低于目標(biāo)負(fù)電壓。這里，可以通過設(shè)置作為比較基準(zhǔn)的參考電壓Vref_NEG的值來定義目標(biāo)負(fù)電壓。 如果負(fù)電荷泵浦結(jié)果不等于或低于目標(biāo)負(fù)電壓，則可以重復(fù)負(fù)電荷泵浦操作直到負(fù)電荷泵浦結(jié)果變得等于或低于目標(biāo)負(fù)電壓為止。如果負(fù)電荷泵浦結(jié)果等于或低于目標(biāo)負(fù)電壓，則所述方法前進(jìn)到步驟S1600，在步驟S1600停止負(fù)電荷泵浦操作。返回到步驟S1000，如果判斷連續(xù)生成負(fù)電壓，則所述方法前進(jìn)到步驟S1100。在步驟S1100，可以判斷目標(biāo)負(fù)電壓的電平是否高于與先前剛剛生成的負(fù)電壓相對應(yīng)的前一目標(biāo)負(fù)電壓。連續(xù)生成負(fù)電壓的情況可以對應(yīng)于例如如圖10所示的在生成第一驗證電壓 Vvfyl之后無延遲地生成第二驗證電壓Vvfy2的情況。如果目標(biāo)負(fù)電壓的電平高于前一目標(biāo)負(fù)電壓，則在步驟S1200，可以在短時間內(nèi)經(jīng)由放電部件743和763放電負(fù)電壓生成器175的輸出。這可以響應(yīng)于從控制邏輯190施加到控制部件744和765的負(fù)電壓使能信號NV_EN來執(zhí)行。例如，負(fù)電壓檢測器74和負(fù)電壓生成器76的控制部件744和765可以響應(yīng)于負(fù)電壓使能信號NV_EN確定放電部件743和 763的激活。參照圖12和圖13，第二驗證電壓Vvfy2可以是電平高于第一驗證電壓Vvfyl的負(fù)電壓。在圖12和圖13中，前一目標(biāo)負(fù)電壓TNVl可以對應(yīng)于第一驗證電壓Vvfyl，并且新的目標(biāo)負(fù)電壓TNV2可以對應(yīng)于第二驗證電壓Vvfy2。可以按照快閃存儲器件的讀取、編程和擦除操作所需的將被生成的負(fù)電壓的次序以及它們的電平來將目標(biāo)負(fù)電壓TNVl和TNV2提供給負(fù)電壓生成器175。可替換地，可以按照快閃存儲器件的讀取、編程和擦除操作所需的將被生成的負(fù)電壓的次序以及它們的電平，由控制邏輯190向負(fù)電壓生成器175設(shè)置目標(biāo)負(fù)電壓TNVl禾口 TNV2。如果在生成第一驗證電壓Vvfyl之后連續(xù)地生成第二驗證電壓Vvfy2，則控制邏輯190可以將被設(shè)置或提供到負(fù)電壓生成器175的目標(biāo)負(fù)電壓從TNVl切換到TNV2。當(dāng)將目標(biāo)負(fù)電壓從TNVl切換到TNV2時，設(shè)置到負(fù)電壓生成器175的參考電壓Vref_NEG可以從 TNVl變成TNV2。在這種情況下，在從tl2到tl3的時段期間，可以在控制邏輯190的控制下經(jīng)由負(fù)電壓生成器175將負(fù)電壓生成器175的輸出放電到某一電平。在圖12中，示范性地示出了將負(fù)電壓生成器175的輸出放電到低于地電壓且高于目標(biāo)負(fù)電壓TNV2的電平的情況。在圖13中，示范性地示出了將負(fù)電壓生成器175的輸出放電到等于或低于地電壓且高于目標(biāo)負(fù)電壓TNV2的電平的情況。如圖12和圖13所示，負(fù)電壓生成器175的輸出可以被放電到目標(biāo)負(fù)電壓TNV2與地電壓或地電平之間的電平?？梢酝ㄟ^調(diào)節(jié)放電時間Atl和Δ t2，或者通過調(diào)節(jié)放電幅度AVl和AV2，來控制負(fù)電壓生成器175的輸出的放電電平?？梢栽趶母哂谀繕?biāo)負(fù)電壓TNV2的電平到等于或低于地電壓的電平的電壓范圍內(nèi)不同地改變幅度AVl和AV2。返回到圖11，在步驟S1300，可以判斷經(jīng)放電的負(fù)電壓生成器175的輸出是否高于目標(biāo)負(fù)電壓TNV2。如果經(jīng)放電的負(fù)電壓生成器175的輸出低于目標(biāo)負(fù)電壓TNV2，則可以執(zhí)行放電操作直到經(jīng)放電的負(fù)電壓生成器175的輸出高于目標(biāo)負(fù)電壓TNV2為止。如果經(jīng)放電的負(fù)電壓生成器175的輸出高于目標(biāo)負(fù)電壓TNV2，則可以停止放電操作，然后可以在步驟S1400執(zhí)行負(fù)電荷泵浦操作。可以在圖12的tl3與tl4之間的時段期間、或者在圖14的tl3’與tl4’之間的時段中，在控制邏輯190的控制下執(zhí)行步驟S1400的負(fù)電荷泵浦操作。例如，在tl3與tl4 之間的時段或者tl3’與tl4’之間的時段期間，負(fù)電壓檢測器74和負(fù)電壓生成器76的控制部件744和765可以響應(yīng)于從控制邏輯190施加的負(fù)電壓使能信號NV_EN，激活放電部件743和763的放電操作?？梢詫⒇?fù)電壓泵75和負(fù)電壓生成器76的輸出(具體來說，是負(fù)電壓泵75的輸出電平)放電到低于參考電壓Vref_NEG的電平。從而，從負(fù)電壓檢測器 74生成用于負(fù)電壓泵的時鐘CLK_NEGP，并且負(fù)電壓泵75可以執(zhí)行負(fù)電荷泵浦操作。在步驟S1500，可以判斷負(fù)電壓泵75的負(fù)電荷泵浦結(jié)果是否等于或低于目標(biāo)負(fù)電壓TNV2。如果判斷負(fù)電壓泵75的負(fù)電荷泵浦結(jié)果不等于或低于目標(biāo)負(fù)電壓TNV2，則可以重復(fù)負(fù)電荷泵浦操作直到負(fù)電壓泵75的負(fù)電荷泵浦結(jié)果等于或低于目標(biāo)負(fù)電壓TNV2為止。 如果負(fù)電壓泵75的負(fù)電荷泵浦結(jié)果等于或低于目標(biāo)負(fù)電壓TNV2，則在步驟S1600可停止負(fù)電荷泵浦操作。根據(jù)上述負(fù)電荷泵浦操作，可以生成具有圖12和圖13中的A和A’所表示波形的目標(biāo)負(fù)電壓TNV2。在這種情況下，可以穩(wěn)定地獲得作為目標(biāo)負(fù)電壓TNV2的第二驗證電壓 Vvfy2ο然而，本發(fā)明構(gòu)思不局限于生成具有圖12和圖13中的A和A’所表示波形的目標(biāo)負(fù)電壓TNV2。例如，像圖12和圖13中虛線所表示的波形B那樣，可以無需負(fù)電荷泵浦操作而實現(xiàn)從TNVl到TNV2的電壓轉(zhuǎn)換?？梢詧?zhí)行負(fù)電荷泵浦操作以生成低于當(dāng)前電壓的負(fù)電壓?？梢圆贿M(jìn)行負(fù)電荷泵浦生成其電平是比先前生成的第一驗證電壓Vvfyl高的負(fù)電壓的第二驗證電壓Vvfy2。通過多個電阻器R1_W到R5_W的放電路徑、而不是通過圖5的放電部件763，可以完成相對慢速的放電操作。在這種情況下，第二驗證電壓Vvfy2可以在tl5、而不是在tl4(或tl4’ )具有穩(wěn)定的電平?？梢詢?yōu)化用于生成負(fù)電壓的每個時段以高效地控制負(fù)電壓生成操作。以下，在順序生成負(fù)驗證電壓的條件下示范性地描述負(fù)電壓生成方法。然而，負(fù)電壓生成方法可以應(yīng)用于各種負(fù)電壓(例如，各種負(fù)字線電壓)和各種正字線電壓，而無需局限于特定負(fù)電壓(例如，驗證電壓、讀取電壓等等)。根據(jù)本發(fā)明構(gòu)思的字線電壓生成方法， 可以快速地相對于負(fù)字線電壓和正字線電壓進(jìn)行電平轉(zhuǎn)換。這可以實現(xiàn)減少編程時間。此外，可以高效地執(zhí)行關(guān)于分布在負(fù)電壓區(qū)域和正電壓區(qū)域的數(shù)據(jù)狀態(tài)的讀取和驗證操作。圖14是示出當(dāng)一些存儲單元的閾值電壓分布在負(fù)電壓區(qū)域時的閾值電壓分布、驗證電壓和讀取電壓的示圖。在圖14中，橫軸可以表示存儲單元的閾值電壓，縱軸可以表示存儲單元的數(shù)量。 在圖14中，示范性地示出了存儲單元具有擦除狀態(tài)STO以及第一到第七編程狀態(tài)STl到 ST7的情況。然而，本發(fā)明構(gòu)思不局限于此?？梢圆煌馗淖兇鎯卧倪壿嫚顟B(tài)STO到 ST7以及邏輯狀態(tài)的數(shù)量。由于快閃存儲器件100不進(jìn)行重寫，因此可以在編程操作之前擦除存儲單元。也就是說，在編程之前存儲單元可以被設(shè)置為具有擦除狀態(tài)ST0。存儲單元可以被分配為具有圖14中的閾值電壓分布。這可以通過擦除存儲單元以使其具有電平低于擦除驗證電壓 Vvfye的閾值電壓(或，將其分配在閾值電壓分布STO內(nèi))來實現(xiàn)。在被擦除以具有擦除狀態(tài)STO之后，可以對存儲單元編程以使其具有第一到第七編程狀態(tài)STl到ST7之一?？扉W存儲器件100可以按照增量步進(jìn)脈沖編程(ISPP)方式執(zhí)行編程操作，以便精確地控制閾值電壓分布?？梢栽谟啥鄠€編程循環(huán)形成的周期內(nèi)對存儲單元進(jìn)行編程。每個編程循環(huán)可以被分成編程時段P和編程驗證時段V。在編程時段P期間，可以在給定偏置條件下對存儲單元進(jìn)行編程。根據(jù)ISPP方式， 在編程時段P期間施加的編程電壓可以在編程循環(huán)重復(fù)時步進(jìn)式地增加。編程電壓可以是正高電壓。在示范性實施例中，可以在控制邏輯190的控制下從高電壓生成器171生成編程電壓。在編程驗證時段V期間，可以進(jìn)行驗證讀取操作以判斷存儲單元是否被編程到期望的閾值電壓(例如STO到ST7)?？梢栽诮o定數(shù)量內(nèi)重復(fù)編程循環(huán)，直到存儲單元被編程到期望的閾值電壓為止?？梢允褂梅謩e與編程狀態(tài)STO到ST7相對應(yīng)的第一到第七驗證電壓Vvfyl到Vvfy7來執(zhí)行驗證讀取操作。除了讀取的數(shù)據(jù)不輸出到外部設(shè)備之外，驗證讀取操作可以與正常讀取操作基本相同。在完成對存儲單元的編程之后，可以執(zhí)行正常讀取操作以讀取編程狀態(tài)STO到 ST7的數(shù)據(jù)。在正常讀取操作時，可以使用圖14中的多個讀取電壓Vrdl到Vrd7來區(qū)分編程狀態(tài)STO到ST7。在示范性實施例中，第一讀取電壓Vrdl和第二讀取電壓Vrd2可以是負(fù)電壓。第二讀取電壓Vrd2可以是電平高于第一讀取電壓Vrdl的負(fù)電壓。第三到第七讀取電壓Vrd3 到Vrd7可以是高于第二讀取電壓Vrd2的正電壓。可以在控制邏輯190的控制下從低電壓生成器173生成第三到第七讀取電壓Vrd3到Vrd7。可以在控制邏輯190的控制下從負(fù)電壓生成器175生成第一讀取電壓Vrdl和第二讀取電壓Vrd2。在圖14的閾值電壓分布的情況下，負(fù)電壓生成器175可以被配置為在控制邏輯 190的控制下、在生成第一讀取電壓Vrdl之后無延遲地生成第二讀取電壓Vrd2?？商鎿Q地， 負(fù)電壓生成器175可以被配置為在控制邏輯190的控制下、在生成第二讀取電壓Vrd2之后生成第一讀取電壓Vrdl。可以在控制邏輯190的控制下不同地確定生成將在連續(xù)讀取操作中施加的讀取電壓的次序。例如，如果在生成第一讀取電壓Vrdl之后無延遲地生成第二讀取電壓Vrd2，則負(fù)電壓生成器175的輸出，即第一讀取電壓Vrdl可以被放電到某一電平，然后可通過負(fù)電荷泵浦操作來生成第二讀取電壓Vrd2。根據(jù)本發(fā)明構(gòu)思的示范性實施例，可以快速地實現(xiàn)從低負(fù)電壓電平到高負(fù)電壓電平的負(fù)電壓切換。
如果在生成第二讀取電壓Vrd2之后無延遲地生成第一讀取電壓Vrdl，則可以通過負(fù)電荷泵浦操作生成第一讀取電壓Vrdl而無需對負(fù)電壓生成器175的輸出(也就是第二讀取電壓Vrd2)進(jìn)行放電操作。根據(jù)以上描述，可以根據(jù)順序生成的負(fù)讀取電壓的電平選擇性地執(zhí)行放電操作。這意味著，可以快速生成不同電平的負(fù)電壓?？梢园凑兆顑?yōu)化的時間來控制用于生成負(fù)讀取電壓和正讀取電壓的時段(例如放電時段、泵浦時段等等)。上述讀取電壓特性可以應(yīng)用于將在下面描述的正常讀取操作和驗證讀取操作。此外，生成讀取電壓和驗證讀取電壓的方法可以應(yīng)用于各種字線電壓。圖15是用于描述生成分別與圖14中的編程狀態(tài)STO到ST7相對應(yīng)的第一到第七驗證電壓Vvfyl IlJ Vvfy7的方法的示圖。圖15示出了根據(jù)1步驗證方案的驗證電壓Vvfyl 到 Vvfy7。利用1步驗證方案，在編程驗證時段V期間，可以相對于編程狀態(tài)STO到ST7執(zhí)行一次驗證讀取操作。在示范性實施例中，用于對第一編程狀態(tài)STl和第二編程狀態(tài)ST2進(jìn)行編程驗證的第一驗證電壓Vvfyl和第二驗證電壓Vvfy2可以是負(fù)電壓。第二驗證電壓Vvfy2 可以是電平高于第一驗證電壓Vvfyl的負(fù)電壓。用于對第三到第七編程狀態(tài)ST3到ST7進(jìn)行編程驗證的第三到第七驗證電壓Vvfy3到Vvfy7可以具有互不相同的正低電壓?？梢栽诳刂七壿?90的控制下從低電壓生成器173生成第三到第七驗證電壓Vvfy3到Vvfy7。可以在控制邏輯190的控制下從負(fù)電壓生成器175生成第二驗證電壓Vvfy2。在1步驗證方案的情況下，負(fù)電壓生成器175可以被配置為在生成第一驗證電壓 Vvfyl之后無延遲地生成第二驗證電壓Vvfy2。在生成第二驗證電壓Vvfy2之后，低電壓生成器173可以無延遲地順序地生成第三到第七驗證電壓。為了減少在生成第一驗證電壓Vvfyl之后生成第二驗證電壓Vvfy2所花費(fèi)的時間，可以將負(fù)電壓生成器175的輸出在某一給定時間期間快速放電，并且然后可以經(jīng)由負(fù)電荷泵浦操作生成第二驗證電壓Vvfy2。此外，為了在生成第二驗證電壓Vvfy2之后減少生成第三到第七驗證電壓Vvfy3到Vvfy7所花費(fèi)的時間，可以在給定時間期間快速放電負(fù)電壓生成器175的輸出，然后可以從低電壓生成器173生成第三驗證電壓Vvfy3。在生成第三驗證電壓Vvfy3之后，低電壓生成器173可以無需放電操作而順序地生成第四到第七驗證電壓 Vvfy4 到 Vvfy7。具體來說，為了高效地順序生成負(fù)電壓，可以將時段1和2設(shè)置為最優(yōu)化的參考時間Ref_DT(例如，12_(1和t3_d)。這里，在時段1期間，可以在生成第一驗證電壓Vvfyl之后執(zhí)行放電操作。在時段2期間，可以在生成第二驗證電壓Vvfy2之后執(zhí)行放電操作?？梢栽谏傻诙炞C電壓Vvfy2之前在參考時間t2_d期間放電第一驗證電壓Vvfyl，而無需將第一驗證電壓Vvfyl的輸出電平與第一驗證電壓Vvfyl的放電結(jié)果進(jìn)行比較。在示范性實施例中，可以基于在放電時段1和2所定義的時段內(nèi)相鄰驗證電壓之間的電壓差，來確定設(shè)置到放電時段1和2的參考時間t2_d和t3_d。例如，如果第一驗證電壓Vvfyl與第二驗證電壓Vvfy2之間的電壓差大于第二驗證電壓Vvfy2與第三驗證電壓 Vvfy3之間的電壓差，則可以將對應(yīng)于放電時段1的參考時間〖2_(1設(shè)置為大于對應(yīng)于放電時段2的參考時間t3_d。在確定用于放電的參考時間時，可以基于負(fù)電壓Vvfy2與OV之間的電平差來確定放電時間t3_d。放電時間〖3_(1可以對應(yīng)于電壓從負(fù)電壓區(qū)域轉(zhuǎn)換到正電壓區(qū)域的時間。
24此外，正電壓泵浦時間也可以基于目標(biāo)正電壓Vvfy3和OV來設(shè)置。在提供第二驗證電壓Vvfy2之后生成作為正電壓的第三驗證電壓Vvfy3的時段期間，首先可以將負(fù)電壓放電到地電平，然后進(jìn)行正電荷泵浦。也就是說，可以將先前生成的電壓，即第二驗證電壓Vvfy2放電到地電平(或0V)，然后執(zhí)行用于提供第三驗證電壓 Vvfy3的正電荷泵浦。用于將每個放電時段設(shè)置到最優(yōu)化的參考時間值的控制方式也可以應(yīng)用于負(fù)電荷泵浦時段。在示范性實施例中，可以將負(fù)電荷泵浦時段設(shè)置到相同的參考時間Ref PT或不同的值。可以利用制造者的仿真結(jié)果來確定被設(shè)置到負(fù)電荷泵浦時段和每個放電時段的參考時間值Ref DT和Ref PT0可以基于快閃存儲器件的編程/擦除周期、溫度等等，在預(yù)定范圍內(nèi)改變參考時間值RefDT和Ref PT0這里，可以參照測試過程中獲取的各種因素來確定參考時間t2_d、t3_d、Ref DT和 Ref PT。可以通過熔絲編程或初始數(shù)據(jù)來設(shè)置考慮了各種因素而確定的參考時間t2_d、t3_ d、Ref DT和Ref PT。按照上述描述，可以將用于順序生成負(fù)驗證電壓和正驗證電壓的時段控制到最優(yōu)化的時間，從而提高了編程驗證速度。圖16是用于描述根據(jù)本發(fā)明構(gòu)思的示范性實施例的負(fù)電壓生成方法的流程圖。 圖17和圖18是示出根據(jù)負(fù)電壓生成方法生成的負(fù)電壓的波形的示圖。圖17和圖18示范性地示出了在圖14和圖15中描述的第一驗證電壓Vvfyl和第二驗證電壓Vvfy2的波形。 然而，負(fù)電壓的類型和電平不局限于此。參照圖16，在步驟S2000，可以判斷是否連續(xù)生成負(fù)電壓?？梢杂煽刂瓶扉W存儲器件100的編程、擦除和讀取操作的控制邏輯190來確定是否連續(xù)生成負(fù)電壓。如果判斷不是連續(xù)生成負(fù)電壓，則方法前進(jìn)到步驟S2400，在步驟S2400可進(jìn)行負(fù)電荷泵浦操作。不連續(xù)生成負(fù)電壓的情況可以包括生成第一電平的負(fù)電壓的情況、不連續(xù)地生成不同電平的負(fù)電壓的情況等等。不連續(xù)地生成的負(fù)電壓可以包括圖14中的負(fù)讀取電壓 Vrdl 禾口 Vrd2。在步驟S2500，可以判斷負(fù)電荷泵浦時間是否等于或大于參考時間RefPT。如果負(fù)電荷泵浦時間小于參考時間Ref PT，則可以重復(fù)負(fù)電荷泵浦操作直到負(fù)電荷泵浦時間達(dá)到參考時間Ref PT為止。如果負(fù)電荷泵浦時間等于或大于參考時間Ref PT，則在步驟S2600 可以停止負(fù)電荷泵浦操作。如果判斷負(fù)電壓將被連續(xù)地生成，則在步驟S2100，可以判斷目標(biāo)負(fù)電壓是否高于與先前剛剛生成的負(fù)電壓相對應(yīng)的前一目標(biāo)負(fù)電壓。連續(xù)地生成負(fù)電壓的情況可以包括例如如圖15所示的在生成第一驗證電壓Vvfyl之后無延遲地生成第二驗證電壓Vvfy2的情況。如果目標(biāo)負(fù)電壓高于前一目標(biāo)負(fù)電壓，則在步驟S2200，可以在參考時間Ref DT 期間經(jīng)由放電部件743和763放電負(fù)電壓生成器175的輸出，即第一驗證電壓Vvfyl。可以根據(jù)從控制邏輯190生成的放電控制信號DS控制放電部件743和763的放電操作，由此來控制對負(fù)電壓生成器175的輸出的放電。下面將更全面地描述在步驟S2200的放電操作。在圖17和圖18中，前一目標(biāo)負(fù)電壓TNVl可以對應(yīng)于第一驗證電壓Vvfy 1，并且新的目標(biāo)負(fù)電壓TNV2可以對應(yīng)于第二驗證電壓Vvfy2。這里，第二驗證電壓Vvfy2可以是高于第一驗證電壓Vvfyl的負(fù)電壓。在控制邏輯190的控制下，可以根據(jù)在快閃存儲器件執(zhí)行的擦除、編程和讀取操作所需的負(fù)電壓的生成次序和電平，以參考電壓(Vref_NEG)的形式為負(fù)電壓生成器175設(shè)置或更新目標(biāo)負(fù)電壓TNVl和TNV2。如果生成第一驗證電壓Vvfyl并連續(xù)地生成第二驗證電壓Vvfy2，則控制邏輯190 可以將被設(shè)置或提供到負(fù)電壓生成器175的目標(biāo)負(fù)電壓從TNVl改變到TNV2。在這種情況下，在參考時間Ref DT期間，可以在控制邏輯190的控制下經(jīng)由放電部件743和763放電負(fù)電壓生成器175的輸出。如果不在參考時間Ref DT期間對負(fù)電壓生成器175的輸出放電，則被供應(yīng)了第一驗證電壓Vvfyl的字線可以像電容器那樣保持被第一驗證電壓Vvfyl充電的狀態(tài)。在這種情況下，在從第一驗證電壓Vvfyl到第二驗證電壓Vvfy2的負(fù)電壓轉(zhuǎn)換時可以不執(zhí)行放電操作和負(fù)電荷泵浦操作。原因是，負(fù)電荷泵浦操作在生成電平低于當(dāng)前電壓的負(fù)電壓時才執(zhí)行。當(dāng)生成作為電平高于先前生成的電壓(即第一驗證電壓Vvfyl)的負(fù)電壓的第二驗證電壓Vvfy2時，可能會獲得像圖17和圖18中的曲線B(由虛線所示)那樣的緩慢的轉(zhuǎn)換特性，而不是負(fù)電荷泵浦。在這種情況下，從第一驗證電壓Vvfyl轉(zhuǎn)換到第二驗證電壓Vvfy2 的過程中可能會花費(fèi)大量時間。根據(jù)本發(fā)明構(gòu)思的示范性實施例，當(dāng)進(jìn)行從第一驗證電壓Vvfyl到第二驗證電壓 Vvfy2的負(fù)電壓轉(zhuǎn)換時，可以在某一時間期間經(jīng)由放電部件743和763快速地放電負(fù)電壓生成器175的輸出，而無需進(jìn)行等待直到在第一驗證電壓Vvfyl在字線充電的電壓被緩慢地放電(參照圖17和圖18中的實線A、A'和A")。因此，可以快速實現(xiàn)負(fù)電壓轉(zhuǎn)換。在放電操作期間，可以將負(fù)電壓生成器175的輸出放電到目標(biāo)負(fù)電壓TNV2與地電壓之間的電平，或者將其完全放電到地電平?？梢酝ㄟ^調(diào)節(jié)放電時間t2_d、t2_d’和t2_d” 或者通過調(diào)節(jié)放電幅度Δν ，AV2和AV3來控制負(fù)電壓生成器175的輸出的放電電平。 可以在從高于目標(biāo)負(fù)電壓TNV2的電平到等于或低于地電壓的電平的電壓范圍內(nèi)不同地改變幅度AV1，AV2和AV3。例如，當(dāng)位于放電時段之間的相鄰負(fù)電壓之間的電壓差變得較大時，可以將放電時間設(shè)置到較長的時間。當(dāng)位于放電時段之間的相鄰負(fù)電壓之間的電壓差變得較小時，可以將放電時間設(shè)置到較短的時間。返回到圖16，在步驟S2300，可以判斷執(zhí)行放電操作所花費(fèi)的時間是否等于或長于參考時間Ref DT0如果執(zhí)行放電操作所花費(fèi)的時間短于參考時間Ref DT，則可以重復(fù)放電操作直到執(zhí)行放電操作所花費(fèi)的時間與參考時間RefDT相同為止。如果執(zhí)行放電操作所花費(fèi)的時間等于或長于參考時間Ref DT，則可以停止放電操作。在步驟S2400，可以在控制邏輯190的控制下在參考時間Ref PT期間執(zhí)行負(fù)電荷泵浦操作。在步驟S2500，可以判斷執(zhí)行負(fù)電荷泵浦操作所花費(fèi)的時間是否等于或長于參考時間Ref PT0如果執(zhí)行負(fù)電荷泵浦操作所花費(fèi)的時間短于參考時間Ref ΡΤ，則可以重復(fù)負(fù)電荷泵浦操作，直到執(zhí)行負(fù)電荷泵浦操作所花費(fèi)的時間達(dá)到參考時間Ref PT為止。如果執(zhí)行負(fù)電荷泵浦操作所花費(fèi)的時間等于或長于參考時間Ref ΡΤ，則在步驟可以停止負(fù)電荷泵浦操作。示范性地描述了生成負(fù)驗證電壓的方法。然而，本發(fā)明構(gòu)思不局限于此。例如，以最優(yōu)化的時間控制每個用于生成負(fù)驗證電壓的時段(例如，放電時段、泵浦時段等等)的技術(shù)也可以應(yīng)用于生成各種負(fù)字線電壓和正字線電壓的操作。圖19是示出當(dāng)一些存儲單元的閾值電壓分布在負(fù)電壓區(qū)域時的閾值電壓分布、驗證電壓和讀取電壓的示圖。圖20是示出與編程狀態(tài)STO到ST7相關(guān)聯(lián)的第一到第七預(yù)驗證電壓Vvfy 1_C到Vvfy7_C和第一到第七主驗證電壓Vvfy 1_F到Vvfy7_F的示圖。在圖19和圖20中，示范性地示出了 2步驗證讀取操作，其中，在編程驗證時段V 期間相對于編程狀態(tài)STO到ST7中的每一個執(zhí)行兩次驗證讀取操作。然而，應(yīng)用于每個編程狀態(tài)的驗證讀取操作的數(shù)量不局限于此。參照圖19和圖20，根據(jù)2步驗證讀取操作，可以通過使用每個編程狀態(tài)的預(yù)驗證電壓Vvfy_C執(zhí)行第一驗證讀取操作以及使用每個編程狀態(tài)的主驗證電壓Vvfy_F執(zhí)行第二驗證讀取操作，來判斷在每個編程狀態(tài)內(nèi)是否存在已編程的存儲單元的閾值電壓。如果在第一驗證讀取操作和/或第二驗證讀取操作產(chǎn)生編程失敗，則可以在給定數(shù)量內(nèi)重復(fù)編程循環(huán)，直到存儲單元全部通過編程為止。在示范性實施例中，預(yù)驗證電壓 Vvfy_C的電平可以低于主驗證電壓Vvfy_F。使用預(yù)驗證電壓Vvfy_C的第一驗證讀取操作可以稱為粗略驗證操作，而使用主驗證電壓第二驗證讀取操作可以稱為精細(xì)驗證操作。當(dāng)閾值電壓的移位(shift)較大或者閾值電壓的移位是為了精細(xì)地控制閾值電壓分布時，可以向編程操作應(yīng)用2步驗證方式?？梢越M合地使用圖14中的1步驗證方式和圖19和20中的2步驗證方式?？捎糜诒景l(fā)明構(gòu)思的驗證方式不局限于具體的情況。除了有兩個驗證電壓與編程狀態(tài)STl到ST7中的每一個相關(guān)聯(lián)之外，可以與生成圖15中的驗證電壓Vvfyl到Vvfy7相同的方式來生成圖20中的驗證電壓Vvfy 1_C到 Vvfy7_C 以及 Vvfy 1_F 到 Vvfy7_F。四個放電時段11到14可以在驗證電壓Vvfy 1_C到Vvfy7_C以及 Vvfy 7_ 被生成時結(jié)束。在示范性實施例中，可以基于位于放電時段11到14之間的相鄰驗證電壓之間的差來確定設(shè)置到放電時段11到14的參考時間tl_d、t2_c^n t3_d。例如，在施加于相同負(fù)編程狀態(tài)的驗證電壓之間的放電時段11和13可以被設(shè)置為具有第一放電時間tl_d。在施加于不同負(fù)編程狀態(tài)的驗證電壓之間的放電時段12可以被設(shè)置為具有第二放電時間t2_ d。在施加于正編程狀態(tài)和負(fù)編程狀態(tài)的驗證電壓之間的放電時段14可以被設(shè)置為具有第三放電時間t3_d。在本實施例中，第一到第三放電時間tl_d到13_(1可以是不同的。例如，第一放電時間tl_d可以被設(shè)置為最小值，第三放電時間13_(1可以被設(shè)置為其值等于或大于第一放電時間tl_d。第二放電時間〖2_(1可以被設(shè)置為其值等于或大于第三放電時間t3_d。然而， 可以不同地確定第一到第三放電時間tl_d到t3_d而不局限于本文的公開內(nèi)容。將每個放電時段設(shè)置到最優(yōu)化的參考時間的技術(shù)也可以應(yīng)用于負(fù)電荷泵浦時段和正電荷泵浦時段。在示范性實施例中，負(fù)電荷泵浦時段可以被設(shè)置為具有相同的參考時間Ref PT, 或者可以被設(shè)置為根據(jù)負(fù)驗證電壓的類型和電平而具有不同的值，如圖20中所示。例如， 與第一負(fù)驗證電壓Vvfyl_C相關(guān)聯(lián)的負(fù)電壓泵浦時段可以被設(shè)置為具有第一泵浦時間tl_ P。與精細(xì)的負(fù)驗證電壓Vvfyl_F和Vvfy2_F相關(guān)聯(lián)的負(fù)電壓泵浦時段可以被設(shè)置為具有第二泵浦時間t2_p。與除第一負(fù)驗證電壓Vvfyl_C之外的粗略的負(fù)驗證讀取電壓Vvfy2_ C相關(guān)聯(lián)的負(fù)電壓泵浦時段可以被設(shè)置為具有第三泵浦時間t3_p。與粗略的正驗證讀取電壓Vvfy3_C到Vvfy7_C相關(guān)聯(lián)的正電壓泵浦時段可以被設(shè)置為具有第四泵浦時間t4p。與精細(xì)的正驗證讀取電壓Vvfy3_ 到Vvfy7_F相關(guān)聯(lián)的正電壓泵浦時段可以被設(shè)置為具有第五泵浦時間t5_p?？梢曰诒闷謺r段存在于其間的相鄰驗證電壓之間的電壓差來確定正電荷泵浦時段和負(fù)電荷泵浦時段。因此，第一泵浦時間tl_p可以是最大的。在第一泵浦時間tl_p， 相鄰驗證電壓之間的電壓差可以是最大的。第二泵浦時間t2_p或第五泵浦時間t5_p可以是最小的。在第二泵浦時間丨2_ 或第五泵浦時間t5_p，相鄰驗證電壓之間的電壓差可以是最小的?？梢岳弥圃煺叩姆抡娼Y(jié)果來確定被設(shè)置到每個負(fù)電荷泵浦時段，每個放電時段和每個正電荷泵浦時段的參考時間值RefDT和RefPT?？梢曰诳扉W存儲器件的編程/擦除周期、溫度等等，在預(yù)定范圍內(nèi)改變參考時間值Ref DT和Ref PT0按照以上描述，可以以最優(yōu)化的時間來控制與連續(xù)生成負(fù)驗證電壓和正驗證電壓相關(guān)聯(lián)的每個時段，從而提高編程驗證速度。如果僅僅根據(jù)設(shè)置到負(fù)電壓泵浦時段的參考時間Ref PT來控制負(fù)電壓生成器175的負(fù)電壓生成時段，則可以從負(fù)電壓生成器175中去除電壓檢測器74。因此，可以簡化負(fù)電荷泵浦電路及其控制方法。這意味著，在最優(yōu)化的時間內(nèi)高效地執(zhí)行負(fù)電荷泵浦操作。根據(jù)上述負(fù)電壓生成方法，可以根據(jù)連續(xù)生成的負(fù)電壓電平選擇性地進(jìn)行伴隨有放電操作的負(fù)電荷泵浦操作和不伴隨放電操作的負(fù)電荷泵浦操作。示范性地描述了執(zhí)行伴隨有放電操作的負(fù)電荷泵浦操作的情況。將參照圖21到圖23更全面地描述執(zhí)行不伴隨放電操作的負(fù)電荷泵浦操作的情況。圖21是用于描述根據(jù)本發(fā)明構(gòu)思的示范性實施例的字線電壓生成方法的示圖。與圖10中的驗證電壓相比，除了第二驗證電壓Vvfy2和第三驗證電壓Vvfy3交換以外，圖21的示圖可以與圖10的相同。因此，將省略對其的描述。參照圖21，可以依次向被選字線施加(從負(fù)電壓生成器175生成的)至少兩個或更多具有不同電平的負(fù)電壓(例如，Vvfyl和Vvfy2)以及(從低電壓生成器173生成的) 正低電壓(例如，Vvfy3) 0例如，在編程時，可以將從負(fù)電壓生成器175生成的具有負(fù)電平的第一驗證電壓Vvfyl施加到被選字線以驗證被編程的存儲單元。此時，可以像電容器那樣根據(jù)第一驗證電壓Vvfyl對字線充電。在本發(fā)明構(gòu)思的情況中，可以立即將具有正電壓電平的第三驗證電壓Vvfy3施加到被選字線，而無需等到在施加第一驗證電壓Vvfyl之后在被選字線充電的負(fù)電壓被緩慢地放電?？梢韵虮贿x字線施加第三驗證電壓Vvfy3以驗證被編程為具有第三編程狀態(tài)ST3的存儲單元。在這種情況下，可以通過具有正電壓電平的第三驗證電壓Vvf y3，將由于第一驗證電壓Vvfyl而在被選字線充電的負(fù)電壓放電到地電平或高于第一驗證電壓Vvfyl的電平。 由于在被選字線充電的負(fù)電壓被放電到地電平或高于第一驗證電壓Vvfyl的電平，因此在生成第二驗證電壓Vvfy2時可以立即激活負(fù)電壓生成器175的負(fù)電壓泵。因此，可以通過負(fù)電壓生成器175的負(fù)電壓泵浦操作快速地生成第二驗證電壓Vvfy2?？梢韵虮贿x字線施加第二驗證電壓以驗證被編程為具有第二編程狀態(tài)ST2的存儲單元。根據(jù)上述字線電壓生成方法，通過依次生成負(fù)電壓和正電壓(或通過調(diào)節(jié)生成字線電壓的次序)、無需對在字線充電的電荷進(jìn)行放電的字線恢復(fù)操作，即可以獲得與字線恢復(fù)操作相同的效果。因此，可以連續(xù)地生成負(fù)字線電壓而無需字線恢復(fù)操作。這意味著，可以快速地進(jìn)行負(fù)字線電壓的電平轉(zhuǎn)換。圖22是用于描述根據(jù)本發(fā)明構(gòu)思的另一示范性實施例的字線電壓生成方法的示圖。與圖10中的驗證電壓相比，除了第一驗證電壓Vvfyl和第二驗證電壓Vvfy2交換以外，圖22的示圖可以與圖10的相同。因此，將省略對其的描述。參照圖22，如果連續(xù)地生成至少兩個或更多具有不同電平的負(fù)電壓，則負(fù)電壓生成器175可以確定負(fù)電壓生成次序，以使具有較高電平的負(fù)電壓(例如，第二驗證電壓 Vvfy2)在具有較低電平的負(fù)電壓(例如，第一驗證電壓Vvfyl)之前生成。在這種情況下， 當(dāng)進(jìn)行從第二驗證電壓Vvfy2到第一驗證電壓Vvfyl的負(fù)電壓轉(zhuǎn)換時，可以立即執(zhí)行負(fù)電荷泵浦操作而無需放電操作。因此，可以快速實現(xiàn)負(fù)電壓轉(zhuǎn)換。圖23是用于描述圖22中示出的第一驗證電壓Vvfyl和第二驗證電壓Vvfy2的示圖。可以不同地確定第一驗證電壓Vvfyl和第二驗證電壓Vvfy2的電平和生成次序。圖22和圖23中的第一驗證電壓Vvfyl和第二驗證電壓Vvfy2的電平可以與圖10 和圖21中的相同。然而，生成第一驗證電壓Vvfyl和第二驗證電壓Vvfy2的次序可以與圖 10和圖21中不同。例如，可以首先生成第二驗證電壓Vvfy2，然后可以生成電平低于第二驗證電壓 Vvfy2的第一驗證電壓Vvfyl。在這種情況下，由于是從高負(fù)電壓電平到低負(fù)電壓電平的負(fù)電壓轉(zhuǎn)換，因此可以在生成具有低電平的負(fù)電壓時激活負(fù)電荷泵浦操作，而無需放電操作或字線恢復(fù)操作。因此，可以連續(xù)地生成負(fù)字線電壓而無需放電操作或字線恢復(fù)操作。這意味著，可以快速地進(jìn)行負(fù)字線電壓的電平轉(zhuǎn)換。使用從負(fù)電壓生成器175生成的負(fù)電壓當(dāng)中的第一驗證電壓Vvfyl和第二驗證電壓Vvfy2示范性地描述了本發(fā)明構(gòu)思。然而，根據(jù)本發(fā)明構(gòu)思的示范性實施例的負(fù)電壓生成方法可以應(yīng)用于生成具有不同電平的負(fù)字線電壓的所有操作，不局限于特定情況或特定負(fù)電壓數(shù)量。此外，使用負(fù)電壓被用作字線電壓的情況示范性地描述了本發(fā)明構(gòu)思。然而， 根據(jù)本發(fā)明構(gòu)思生成的負(fù)電壓可以用作各種電壓，例如阱電壓、位線電壓等等。如上所述，為了快速地生成負(fù)電壓，可以根據(jù)將要生成的負(fù)電壓的電平來確定負(fù)電壓生成器175的負(fù)電壓生成次序，而無需放電操作或字線恢復(fù)操作。依據(jù)所述字線電壓生成方法，無需放電操作或字線恢復(fù)操作，可以通過調(diào)節(jié)生成字線電壓的次序來獲得與字線恢復(fù)操作相同的效果。因此，可以連續(xù)地生成負(fù)字線電壓而無需放電操作或字線恢復(fù)操作。這意味著，可以快速地進(jìn)行負(fù)字線電壓的電平轉(zhuǎn)換。在這種情況下，負(fù)電壓生成器175 可以不包括與放電操作或字線恢復(fù)操作相關(guān)聯(lián)的電路元件。因此，可以簡化負(fù)電壓生成器和包括負(fù)電壓生成器的電壓生成單元170。圖M是根據(jù)本發(fā)明構(gòu)思的示范性實施例的存儲單元陣列的透視圖。在圖M中示范性地示出了具有堆疊閃存結(jié)構(gòu)的單元陣列1101。參照圖24，根據(jù)本發(fā)明構(gòu)思的示范性實施例的快閃存儲器件可以包括三維排列的存儲單元?？梢栽诙鄠€半導(dǎo)體層形成存儲單元，所述多個半導(dǎo)體層分別用作用于形成MOS 晶體管的半導(dǎo)體基底。為了便于描述，在圖M中示范性地示出了兩個半導(dǎo)體層，即第一半導(dǎo)體層10’和第二半導(dǎo)體層20’。然而，半導(dǎo)體層的數(shù)量不局限于此。例如，可以堆疊三個或更多的半導(dǎo)體層。在本實施例中，第一半導(dǎo)體層10’可以是單晶硅晶片，第二半導(dǎo)體層20’可以是通過外延工藝形成的單晶硅外延層，在所述外延工藝中將第一半導(dǎo)體層10'，即晶片用作籽晶層。在本實施例中，半導(dǎo)體層10’和20’中的每一個可以具有相同結(jié)構(gòu)的單元陣列。存儲單元可以構(gòu)成多電平單元陣列1101。半導(dǎo)體層10’和20，中的每一個可以包括由器件隔離圖案(device isolation pattern) 15所限定的有源區(qū)?？梢匝啬骋环较虿⑿械匦纬捎性磪^(qū)。器件隔離圖案15可以由包括硅氧化膜的絕緣材料形成，以電隔離有源區(qū)?？梢栽诎雽?dǎo)體層10’和20’中的每一個上布置跨越有源區(qū)的柵極結(jié)構(gòu)。柵極結(jié)構(gòu)可以由一對選擇線GSL和SSL以及M個字線WL形成?？梢栽跂艠O結(jié)構(gòu)的一側(cè)布置源極插塞50’，并且可以在其另一側(cè)布置位線插塞40’。位線插塞40’可以分別與N個位線BL連接，所述N個位線BL跨越字線WL?？梢栽谧钌厦娴陌雽?dǎo)體層(例如，圖對中的第二半導(dǎo)體層20’)上方形成位線BL，以便跨越字線WL。表示位線BL的數(shù)量的N可以是1或更大的整數(shù)。例如，N可以是8的倍數(shù)之一。字線WL可以布置在選擇線GSL與SSL之間，并且一個柵極結(jié)構(gòu)可以由M個字線(M 是1或更大的整數(shù))形成。例如，M可以是8的倍數(shù)之一。選擇線GSL和SSL之一可以用作控制公共源極線CSL與存儲單元之間的電連接的地選擇線GSL。選擇線GSL和SSL中的另一個可以用作控制位線與存儲單元之間的電連接的串選擇線SSL?？梢栽谶x擇線與字線所限定的有源區(qū)內(nèi)形成雜質(zhì)區(qū)。在地選擇線GSL—側(cè)形成的雜質(zhì)區(qū)IlS和21S可以用作通過公共源極線CSL連接的源電極，并且在串選擇線SSL —側(cè)形成的雜質(zhì)區(qū)IlD和21D可以用作經(jīng)由位線插塞40’與位線BL連接的漏電極。在字線WL 的兩側(cè)形成的雜質(zhì)區(qū)IlI和211可以用作用于串聯(lián)連接存儲單元的內(nèi)部雜質(zhì)區(qū)。源極插塞50’可以將雜質(zhì)區(qū)IlS和21S(在下文中，稱為第一源極區(qū)和第二源極區(qū))與半導(dǎo)體層10’和20’連接。這意味著，第一源極區(qū)IlS和第二源極區(qū)21S具有與半導(dǎo)體層10’和20’相同的電勢。該電連接可以通過經(jīng)由第二半導(dǎo)體層20’和第二源極區(qū)21S 將源極插塞50’與第一源極區(qū)IlS連接來實現(xiàn)。源極插塞50’可以與第二源極區(qū)21S和第二半導(dǎo)體層20’的內(nèi)壁接觸。根據(jù)本發(fā)明構(gòu)思的示范性實施例的電壓生成方法可以應(yīng)用于具有在圖M中示出的堆疊閃存結(jié)構(gòu)的快閃存儲器件。在本發(fā)明構(gòu)思的情況下，可以將負(fù)電壓和正電壓施加到圖M的快閃存儲器件以作為字線電壓。此外，根據(jù)本發(fā)明構(gòu)思的示范性實施例的負(fù)電壓生成方法可以應(yīng)用于存儲單元按三維排列的三維閃存存儲單元結(jié)構(gòu)。三維快閃存儲器件可以不通過重復(fù)在二維中形成存儲單元的方法來實現(xiàn)，而是通過使用用于定義的有源區(qū)的圖案化工藝形成字線或字線板(word line plate)來實現(xiàn)。因此，可以減少每比特制造成本。圖25是根據(jù)本發(fā)明構(gòu)思的另一示范性實施例的存儲單元陣列的透視圖。在圖25 中示范性地示出了具有三維閃存結(jié)構(gòu)的單元陣列110_2。參照圖25，快閃存儲器件的單元陣列110_2可以包括多個字線板WL_PT和被排列為跨越多個字線板WL_PT的多個有源柱(或有源區(qū))PL。多個字線板WL_PT可以互相電隔離。半導(dǎo)體基底可以包括阱區(qū)域和源極區(qū)S。源極區(qū)S可以具有不同于阱區(qū)域的傳導(dǎo)類型。 例如，阱區(qū)域可以是P型，而源極區(qū)S可以是N型。在本實施例中，阱區(qū)域可以具有袋型阱
30結(jié)構(gòu)(或稱作三阱結(jié)構(gòu))。對于袋型阱結(jié)構(gòu)，阱區(qū)域可以被具有傳導(dǎo)類型不同于該阱區(qū)域的至少另一個阱區(qū)域(未示出)包圍。每個字線板WL_PT可以由多個局部字線形成，所述多個局部字線共面地公共電連接以具有相同的電勢。字線板WL_PT可以分別通過層間絕緣膜(未示出)電分隔。字線板 WL_PT可以分別經(jīng)由字線接觸件WL_CT與電隔離的全局字線GWL電連接。字線接觸件WL_ CT可以在存儲單元陣列或陣列塊的邊緣形成。在本實施例中，可以不同地改變字線板WL_ PT的寬度和字線接觸件WL_CT的位置。每個有源柱PL可以包括鄰近阱區(qū)域的主體部分B、以及鄰近上選擇線(upper selection word line)USLi (i是N或更小的整數(shù))的漏極區(qū)D。主體部分B可以具有與阱相同的傳導(dǎo)類型，而漏極區(qū)D可以具有不同于阱區(qū)域的傳導(dǎo)類型。多個有源柱PL可以具有被形成為貫穿多個字線板WL_PT的長軸。字線板WL_PT與有源柱PL的交叉點可以呈三維分布。也就是說，三維存儲器中的存儲單元可以由三維分布的交叉點來形成?？梢栽谧志€板WL_PT與有源柱PL之間布置柵極絕緣膜GI。在本實施例中，柵極絕緣膜GI可以由多層形成。例如，柵極絕緣膜GI可以由氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，0N0) 形成。柵極絕緣膜GI的一部分可以用作用于存儲信息的薄膜(即，電荷存儲膜或電荷存儲層)。有源柱PL的一端可以與阱區(qū)域公共連接，另一端可以與位線BL連接。一個位線 BL可以與多個，例如N個有源柱PL連接。這意味著一個位線BL與多個，例如N個單元串 CSTR連接。一個有源柱PL可以形成一個單元串CSTR。一個單元串CSTR可以包括在多個字線板WL_PT形成的多個存儲單元。一個存儲單元可以通過一個有源柱PL和一個局部字線或一個字線板WL_PT來限定。一個單元串CSTR(即，一個有源柱PL)可以被獨立地選擇以對每個存儲單元編程或從其讀取數(shù)據(jù)?？梢栽谖痪€BL與最上面的字線板WL_PT之間布置多個上選擇線USLi。 上選擇線USLi可以被布置為跨越位線BL。位線BL可以經(jīng)由插塞與漏極區(qū)D電連接?？商鎿Q地，位線BL可以直接與漏極區(qū)D電連接?？梢苑謩e在位線BL與上選擇線USLi的交叉處形成用于控制有源柱PL與位線BL 之間的電連接的多個上選擇晶體管。上選擇晶體管的柵電極可以與相應(yīng)的上選擇線USLi 連接。通過一個位線BL和一個上選擇線USLi可以獨立地選擇一個有源柱PL (即，一個單元串CSTR)。如圖25所示，可以在阱區(qū)域內(nèi)形成源極區(qū)S。源極區(qū)S可以形成向位線的充電路徑或自位線的充電路徑。源極區(qū)S可以與公共源極線CSL電連接?？梢栽诠苍礃O線CSL 與源極區(qū)S之間插入貫穿字線板WL_PT的源極接觸插塞S_CT。公共源極線CSL可以通過源極線接觸插塞S_CT而布置在位線BL上方，并且可以由金屬材料形成。然而，也可以形成公共源極線CSL使其具有各種形狀。為了控制向位線的充電路徑/自位線的充電路徑，可以在阱區(qū)域與最下面的字線板WL_PT之間布置用于控制有源柱PL與阱區(qū)域之間的電連接的多個下選擇線。在本實施例中，多個下選擇線LSL可以形成具有相等電勢的下選擇板LS_PT。下選擇線可以被應(yīng)用于下選擇晶體管的柵電極以控制有源柱PL與阱區(qū)域之間的電連接。根據(jù)本發(fā)明構(gòu)思的示范性實施例的電壓生成方法可以應(yīng)用于上述的三維快閃存儲器。根據(jù)本發(fā)明構(gòu)思的示范性實施例生成的負(fù)字線電壓和正字線電壓可以施加到圖25中的快閃存儲器的字線板。圖沈是示出根據(jù)本發(fā)明構(gòu)思的示范性實施例的包括快閃存儲器件的數(shù)據(jù)存儲設(shè)備的框圖。參照圖沈，數(shù)據(jù)存儲設(shè)備1500可以受主機(jī)控制。例如，主機(jī)可以包括手持電子設(shè)備，如個人/手持計算機(jī)、個人數(shù)字助理(PDA)、便攜式媒體播放器(PMP)、MP3播放器等等。 主機(jī)和數(shù)據(jù)存儲設(shè)備1500可以通過諸如USB、SCSI、ESDI、SATA、SAS、快速PCI或IDE接口的標(biāo)準(zhǔn)化接口來連接?？梢圆煌貙崿F(xiàn)連接主機(jī)和數(shù)據(jù)存儲設(shè)備1500的接口方式而無需局限于特定方式。數(shù)據(jù)存儲設(shè)備1500可以由固態(tài)盤或驅(qū)動器(SSD)形成。然而，本發(fā)明構(gòu)思不局限于此。例如，數(shù)據(jù)存儲設(shè)備1500可以被集成在單個半導(dǎo)體器件內(nèi)，以形成PC(PCMCIA) 卡、CF 卡、SM(或 SMC)卡、記憶棒、多媒體卡(MMC、RS-MMC、MMCmicro)、安全卡(SD、miniSD、 microSD、SDHC)、通用快閃存儲器(UFQ設(shè)備，等等。數(shù)據(jù)存儲設(shè)備1500可以包括存儲控制器1200和作為主存儲器部件的快閃存儲器 1100。存儲控制器1200可以被配置為響應(yīng)于來自主機(jī)的請求控制快閃存儲器1100的讀取操作、寫入操作和擦除操作?？扉W存儲器1100可以由多個非易失性存儲器芯片(例如，快閃存儲器芯片)100_1 到100_4形成?？扉W存儲器芯片100_1到100_4可以分別根據(jù)經(jīng)由相應(yīng)通道提供的來自主機(jī)的請求而執(zhí)行讀取/寫入/擦除操作?？扉W存儲器芯片100_1到100_4中的每一個可以具有與圖1中的相同的構(gòu)造和操作。例如，快閃存儲器芯片100_1到100_4中的每一個可以使用被絕緣膜包圍的導(dǎo)電浮柵作為電荷存儲層。此外，快閃存儲器芯片100_1到100_4中的每一個可以使用諸如Si3N4、 A1203、HfAlO、HfSiO等等的絕緣膜、而非典型的導(dǎo)電浮柵，作為電荷存儲層。根據(jù)本發(fā)明構(gòu)思的示范性實施例的快閃存儲器可以實現(xiàn)為具有以下各項之一具有多層陣列的堆疊閃存結(jié)構(gòu)、無源漏閃存結(jié)構(gòu)、針型閃存結(jié)構(gòu)和三維(或垂直型)閃存結(jié)構(gòu)?？扉W存儲器芯片100_1到100_4中的每一個可以被實現(xiàn)為包括與在圖10到圖23 中描述的本發(fā)明構(gòu)思的負(fù)電壓生成相關(guān)聯(lián)的所有特性。例如，快閃存儲器芯片100_1到 100_4中的每一個可以被配置為連續(xù)地生成多個負(fù)電壓以作為將被施加到字線的電壓。具體來說，快閃存儲器芯片100_1到100_4中的每一個可以被配置為快速地轉(zhuǎn)換負(fù)電壓的電平。更詳細(xì)地，當(dāng)生成第一負(fù)電壓、然后生成電平高于第一負(fù)電壓的第二負(fù)電壓時，可以快速地將先前生成的電壓(即第一負(fù)電壓)放電到例如某一電平。然后，可以在時間Ref PT 期間執(zhí)行負(fù)電荷泵浦操作以生成第二負(fù)電壓。在這種情況下，可以最優(yōu)化用于及時生成負(fù)電壓的時段。這意味著，可以在快速的時間內(nèi)生成所需要的負(fù)電壓電平。在另一實施例中，快閃存儲器芯片100_1到100_4中的每一個可以被配置為根據(jù)將被生成的負(fù)電壓電平調(diào)節(jié)負(fù)電壓的生成次序，或者調(diào)節(jié)電壓生成次序以使負(fù)電壓和正電壓依次生成。在這種情況下，可以無需放電操作或字線恢復(fù)操作，從而最小化從第一負(fù)電壓到第二負(fù)電壓的轉(zhuǎn)換所導(dǎo)致的時間延遲。這意味著，可以在快速的時間內(nèi)生成所需要的負(fù)電壓電平。在順序生成負(fù)驗證電壓的條件下示范性地描述了負(fù)電壓生成方法。然而，負(fù)電壓生成方法可以應(yīng)用于各種負(fù)電壓(例如，各種負(fù)字線電壓)和各種正字線電壓，而無需局限于特定負(fù)電壓(例如，驗證電壓、讀取電壓等等)。根據(jù)本發(fā)明構(gòu)思的字線電壓生成方法，可以快速地進(jìn)行相對于負(fù)字線電壓和正字線電壓的電平轉(zhuǎn)換。這可以實現(xiàn)減少編程時間。此外，可以高效地執(zhí)行關(guān)于分布在負(fù)電壓區(qū)域和正電壓區(qū)域的數(shù)據(jù)狀態(tài)的讀取操作和驗證操作。圖27是示出根據(jù)本發(fā)明構(gòu)思的另一示范性實施例的數(shù)據(jù)存儲設(shè)備的框圖。參照圖27，數(shù)據(jù)存儲設(shè)備2000可以包括存儲控制器2200和快閃存儲器2100?？扉W存儲器2100可以基本與圖1中的相同。快閃存儲器2100可以被實現(xiàn)為具有以下各項之一具有多層陣列的堆疊閃存結(jié)構(gòu)、無源漏閃存結(jié)構(gòu)、針型閃存結(jié)構(gòu)和三維(或垂直型)閃存結(jié)構(gòu)?？扉W存儲器2100可以被實現(xiàn)為包括與在圖10到圖23中描述的本發(fā)明構(gòu)思的負(fù)電壓生成相關(guān)聯(lián)的所有特性，因此省略對其的描述。存儲控制器2200可以被配置為控制快閃存儲器2100。存儲控制器2200可以與圖 1到圖沈中示出的相同。SRAM 2230可以用作工作存儲器。主機(jī)接口 2220可以包括與數(shù)據(jù)存儲設(shè)備2000 連接的主機(jī)的數(shù)據(jù)交換協(xié)議。ECC電路2240可以被配置為檢測和校正從快閃存儲器2100 讀出的數(shù)據(jù)的錯誤。存儲器接口 2260可以被配置為與根據(jù)本發(fā)明構(gòu)思的示范性實施例的快閃存儲器2100接口。CPU 2210可以被配置為執(zhí)行用于交換數(shù)據(jù)的全部控制操作。盡管未示出，但是數(shù)據(jù)存儲設(shè)備2000還可以包括ROM，其存儲用于與主機(jī)接口的代碼數(shù)據(jù)。在本實施例中，數(shù)據(jù)存儲設(shè)備2000可以應(yīng)用于各種用戶設(shè)備之一，如計算機(jī)、便攜式計算機(jī)、超移動PC(UMPC)、工作站、上網(wǎng)本、PDA、上網(wǎng)板、無線電話、移動電話、智能電話、電子書、PMP(便攜式多媒體播放器)、數(shù)碼相機(jī)、數(shù)字音頻記錄器/播放器、數(shù)字圖片/ 視頻記錄器/播放器、便攜式游戲機(jī)、導(dǎo)航系統(tǒng)、黑匣子、三維電視機(jī)、能夠在無線環(huán)境下發(fā)送和接收信息的設(shè)備、構(gòu)成家庭網(wǎng)絡(luò)的各種電子設(shè)備之一、構(gòu)成計算機(jī)網(wǎng)絡(luò)的各種電子設(shè)備之一、構(gòu)成車聯(lián)網(wǎng)的各種電子設(shè)備之一、RFID、或構(gòu)成計算系統(tǒng)的各種電子設(shè)備之一(例如SSD、存儲卡等)。圖觀是示出根據(jù)本發(fā)明構(gòu)思的另一示范性實施例的數(shù)據(jù)存儲設(shè)備的框圖。參照圖28，數(shù)據(jù)存儲設(shè)備3000可以包括快閃存儲器3100和閃存控制器3200。 閃存控制器3200可以響應(yīng)于從數(shù)據(jù)存儲設(shè)備3000外部接收的控制信號控制快閃存儲器 3100。閃存控制器3200可以基本與圖沈和圖27中的相同，因此省略對其的描述。此外，快閃存儲器3100可以與圖1中的相同，并且可以被實現(xiàn)為具有以下各項之一具有多層陣列的堆疊閃存結(jié)構(gòu)、無源漏閃存結(jié)構(gòu)、針型閃存結(jié)構(gòu)和三維(或垂直型)閃存結(jié)構(gòu)。圖觀中的快閃存儲器3100可以被實現(xiàn)為包括與在圖10到圖23中描述的本發(fā)明構(gòu)思的負(fù)電壓生成相關(guān)聯(lián)的所有特性，因此省略對其的描述。數(shù)據(jù)存儲設(shè)備3000可以是存儲卡設(shè)備、SSD設(shè)備、多媒體卡設(shè)備、SD設(shè)備、記憶棒設(shè)備、HDD設(shè)備、混合驅(qū)動器設(shè)備或USB閃存設(shè)備。例如，數(shù)據(jù)存儲設(shè)備3000可以是供諸如數(shù)碼相機(jī)、個人計算機(jī)等用戶設(shè)備使用的滿足工業(yè)標(biāo)準(zhǔn)的卡。圖四是示出根據(jù)本發(fā)明構(gòu)思的示范性實施例的包括快閃存儲器件的計算系統(tǒng)的框圖。參照圖四，計算系統(tǒng)4000可以包括快閃存儲器件4100、存儲控制器4200、諸如基帶芯片組的調(diào)制解調(diào)器4300、微處理器4500和用戶接口 4600。元件4200、4300、4500和
334600可以與總線4400電連接?？扉W存儲器件4100可以與圖1中的基本相同，并且可以被實現(xiàn)為具有以下各項之一具有多層陣列的堆疊閃存結(jié)構(gòu)、無源漏閃存結(jié)構(gòu)、針型閃存結(jié)構(gòu)和三維(或垂直型)閃存結(jié)構(gòu)。圖四中的快閃存儲器件4100可以被實現(xiàn)為包括與在圖10 到圖23中描述的本發(fā)明構(gòu)思的負(fù)電壓生成相關(guān)聯(lián)的所有特性，因此省略對其的描述。如果計算系統(tǒng)4000是移動設(shè)備，其還可以包括用于為計算系統(tǒng)4000供電的電池 4700。盡管未示出，但是計算系統(tǒng)4000還可以包括應(yīng)用芯片組、照相機(jī)圖像處理器(camera image processor, CIS)、可移動DRAM等等。存儲控制器4200和快閃存儲器件4100可以構(gòu)成例如使用非易失性存儲器件存儲數(shù)據(jù)的固態(tài)驅(qū)動器(SSD)。在一些實施例中，非易失性存儲器件和/或存儲控制器可以通過各種封裝類型來封裝，如 PoPpackage on Package，層疊封裝)、球柵陣列(Ball grid array，BGA)、芯片尺寸封裝(Chip scale package，CSP)、塑料帶引線芯片載體(Plastic Leaded Chip Carrier, PLCC)、塑料雙列直插封裝(Plastic Dual In Line Package, PDIP)、晶片中華夫封裝(Die in Waffle Pack)、晶圓中管芯形式(Die in Wafer Form)、板上芯片(Chip On Board，COB)、陶瓷雙列直插封裝(Ceramic Dual In-Line Package，CERDIP)、塑料四方扁平封裝(Metric Quad Flat Pack, MQFP)、薄型四方扁平封裝(Thin Quad Flatpack, TQFP)、 小外型集成電路(Small Outline IC，S0IC)、收縮型小外型封裝(Shrink Small Outline Package，SS0P)、薄型小外型封裝(Thin Small Outline，TS0P)、系統(tǒng)級封裝(System In Package, SIP)、多芯片封裝(Multi Chip Package, MCP)、晶圓級制作封裝(Wafer-level Fabricated Package, WFP)、晶圓級堆疊封裝(Wafer-Level Processed Stack Package, WSP)，等等。以上公開的主題應(yīng)被看作是說明性的，而不是限制性的，并且權(quán)利要求意圖覆蓋落入真實精神和范圍內(nèi)的所有那些修改、改進(jìn)以及其他實施例。因而，在法律允許的最大限度內(nèi)，本發(fā)明的范圍由權(quán)利要求及其等效物的最寬泛可允許解釋來確定，而不應(yīng)受限于或局限于前述具體描述。
權(quán)利要求
1.一種快閃存儲器的字線電壓生成方法，包括 使用正電壓生成器生成編程電壓；使用負(fù)電壓生成器生成與多個負(fù)數(shù)據(jù)狀態(tài)相對應(yīng)的多個負(fù)編程驗證電壓；以及使用正電壓生成器生成與至少一個或多個狀態(tài)相對應(yīng)的至少一個或多個編程驗證電壓，其中，所述生成多個負(fù)編程驗證電壓的步驟包括 生成第一負(fù)驗證電壓，放電負(fù)電壓生成器的輸出，使其變得高于第一負(fù)驗證電壓，以及執(zhí)行負(fù)電荷泵浦操作，直到負(fù)電壓生成器的輸出達(dá)到第二負(fù)驗證電壓電平。
2.如權(quán)利要求1所述的字線電壓生成方法，其中，經(jīng)放電的負(fù)電壓生成器的輸出的電平高于所述第一負(fù)驗證電壓的電平并且等于或低于地電壓的電平。
3.如權(quán)利要求1所述的字線電壓生成方法，其中，第一負(fù)驗證電壓低于第二負(fù)驗證電壓。
4.一種快閃存儲器的字線電壓生成方法，包括使用負(fù)電壓生成器生成與多個負(fù)數(shù)據(jù)狀態(tài)相對應(yīng)的多個負(fù)讀取電壓；以及使用低電壓生成器生成與至少一個或多個正數(shù)據(jù)狀態(tài)相對應(yīng)的至少一個或多個正讀取電壓，其中，所述生成多個負(fù)讀取電壓的步驟包括 生成第一負(fù)讀取電壓，放電負(fù)電壓生成器的輸出，使其變得高于第一負(fù)讀取電壓，以及執(zhí)行負(fù)電荷泵浦操作，直到負(fù)電壓生成器的輸出達(dá)到第二負(fù)讀取電壓電平。
5.如權(quán)利要求4所述的字線電壓生成方法，其中，經(jīng)放電的負(fù)電壓生成器的輸出的電平高于第一負(fù)讀取電壓的電平并且等于或低于地電壓的電平。
6.如權(quán)利要求4所述的字線電壓生成方法，其中，第一負(fù)讀取電壓低于第二負(fù)讀取電壓。
7.一種快閃存儲器的字線電壓生成方法，包括 經(jīng)由負(fù)電壓泵的負(fù)電荷泵浦生成第一負(fù)電壓； 放電負(fù)電壓泵的輸出；將負(fù)電壓泵的放電輸出與作為目標(biāo)負(fù)電壓的第二負(fù)電壓進(jìn)行比較；以及如果負(fù)電壓泵的放電輸出高于第二負(fù)電壓，則激活負(fù)電荷泵浦以生成第二負(fù)電壓， 其中，所述負(fù)電壓泵的負(fù)電荷泵浦被激活，直到負(fù)電壓泵的放電輸出等于或低于第二負(fù)電壓。
8.如權(quán)利要求7所述的字線電壓生成方法，其中，當(dāng)放電結(jié)果或負(fù)電荷泵浦結(jié)果指示負(fù)電荷泵的輸出高于目標(biāo)負(fù)電壓時，執(zhí)行負(fù)電荷泵浦。
9.如權(quán)利要求7所述的字線電壓生成方法，其中，當(dāng)放電結(jié)果或負(fù)電荷泵浦結(jié)果指示負(fù)電荷泵的輸出高于目標(biāo)負(fù)電壓并且等于或低于地電壓時，執(zhí)行負(fù)電荷泵浦。
10.如權(quán)利要求7所述的字線電壓生成方法，其中，執(zhí)行所述負(fù)電荷泵的放電，直到負(fù)電荷泵的輸出達(dá)到預(yù)定負(fù)電壓電平。
11.如權(quán)利要求7所述的字線電壓生成方法，其中，響應(yīng)于控制邏輯的控制、在預(yù)定時間期間執(zhí)行所述負(fù)電荷泵的放電。
12.一種快閃存儲器件，包括存儲單元陣列，其包括布置在多個字線和多個位線的交叉處的多個快閃存儲單元； 電壓生成單元，其被配置為生成將被施加到字線的多個字線電壓；以及控制邏輯，其被配置為控制電壓生成單元的電壓生成操作，其中，所述電壓生成單元包括負(fù)電壓生成器，其被配置為生成第一負(fù)電壓，放電該第一負(fù)電壓，以及執(zhí)行負(fù)電荷泵浦直到生成高于第一負(fù)電壓的第二負(fù)電壓。
13.如權(quán)利要求12所述的快閃存儲器件，其中，在對第一負(fù)電壓放電之后，負(fù)電壓生成器的輸出高于第二負(fù)電壓并且等于或低于地電壓。
14.如權(quán)利要求12所述的快閃存儲器件，其中，當(dāng)在生成第一負(fù)電壓之后生成低于第一負(fù)電壓的第三負(fù)電壓時，所述負(fù)電壓生成器執(zhí)行負(fù)電荷泵浦，直到該負(fù)電壓生成器的輸出達(dá)到第三負(fù)電壓。
15.如權(quán)利要求12所述的快閃存儲器件，其中，所述負(fù)電壓生成器包括 直流電壓生成器，其被配置為生成直流電壓；參考電壓生成器，其被配置為生成與目標(biāo)負(fù)電壓相對應(yīng)的參考電壓； 振蕩器，其被配置為生成第一時鐘；負(fù)電荷泵，其被配置為響應(yīng)于第二時鐘執(zhí)行負(fù)電荷泵浦，并且作為負(fù)電荷泵浦的結(jié)果生成目標(biāo)負(fù)電壓；以及電壓檢測器，其被配置為響應(yīng)于所述直流電壓、參考電壓和第一時鐘比較目標(biāo)負(fù)電壓和參考電壓，并根據(jù)比較結(jié)果生成第二時鐘。
16.如權(quán)利要求15所述的快閃存儲器件，其中，所述電壓檢測器包括電源部件，其被配置為響應(yīng)于負(fù)電壓使能信號向比較節(jié)點提供直流電壓的供電； 分壓部件，其連接在比較節(jié)點與檢測節(jié)點之間，并被配置為將所述直流電壓分壓，其中，向所述檢測節(jié)點供應(yīng)目標(biāo)負(fù)電壓；放電部件，其連接在檢測節(jié)點與接地端之間，并被配置為響應(yīng)于所述負(fù)電壓使能信號的反相信號放電檢測節(jié)點的電壓；比較部件，其被配置為比較比較節(jié)點的電壓與所述參考電壓，并生成作為比較結(jié)果的第二時鐘；以及控制部件，其被配置為響應(yīng)于負(fù)電壓使能信號確定對電源部件和放電部件的激活。
17.如權(quán)利要求16所述的快閃存儲器件，其中，當(dāng)根據(jù)放電部件的放電，檢測節(jié)點的電壓高于參考電壓并且等于或低于地電壓時，所述控制部件去激活所述放電部件。
18.如權(quán)利要求16所述的快閃存儲器件，其中，當(dāng)在預(yù)定時間期間執(zhí)行了對放電部件的放電操作之后，所述控制部件去激活該放電部件。
19.如權(quán)利要求15所述的快閃存儲器件，其中，所述負(fù)電壓生成器被配置為基于所述直流電壓、參考電壓以及從負(fù)電荷泵生成的目標(biāo)負(fù)電壓，生成與目標(biāo)負(fù)電壓相對應(yīng)的、用于字線的負(fù)電壓，并且其中，所述負(fù)電壓生成器包括放電部件，其被配置為響應(yīng)于反相的負(fù)電壓使能信號放電所述負(fù)電壓。
20.如權(quán)利要求12所述的快閃存儲器件，其中，所述存儲單元陣列包括三維存儲單元陣列，其具有相互電隔離的多個字線板以及排列為跨越所述多個字線板的多個有源柱。
21.一種快閃存儲器件，包括存儲單元陣列，其包括布置在多個字線和多個位線的交叉處的多個快閃存儲單元； 正電壓生成器，其被配置為生成將被施加到被選字線的正高電壓以及與至少一個或多個數(shù)據(jù)狀態(tài)相對應(yīng)的至少一個或多個正低電壓；負(fù)電壓生成器，其被配置為生成與多個負(fù)數(shù)據(jù)狀態(tài)相對應(yīng)的、且將被施加到被選字線的多個負(fù)電壓；以及控制邏輯，其被配置為控制所述正電壓生成器和負(fù)電壓生成器， 其中，當(dāng)在生成低于第二負(fù)電壓的第一負(fù)電壓之后生成第二負(fù)電壓時，所述負(fù)電壓生成器放電負(fù)電壓生成器的輸出以使其變得高于該第二負(fù)電壓，并且執(zhí)行負(fù)電荷泵浦，直到負(fù)電壓生成器的輸出達(dá)到第二負(fù)電壓。
22.如權(quán)利要求21所述的快閃存儲器件，其中，所述存儲單元陣列包括三維存儲單元陣列，其具有相互電隔離的多個字線板以及排列成跨越所述多個字線板的多個有源柱。
23.一種數(shù)據(jù)存儲設(shè)備，包括與多個通道連接的多個快閃存儲器；以及控制器，其被配置為經(jīng)由相應(yīng)通道控制所述多個快閃存儲器中的每一個的讀取、寫入和擦除操作，其中，所述多個快閃存儲器中的每一個包括存儲單元陣列，其包括布置在多個字線和多個位線的交叉處的多個快閃存儲單元； 電壓生成單元，其被配置為生成將被施加到字線的多個字線電壓，以及控制邏輯，其被配置為控制電壓生成單元的電壓生成操作，其中，所述電壓生成單元包括負(fù)電壓生成器，其被配置為生成第一負(fù)電壓，放電該第一負(fù)電壓，以及經(jīng)由負(fù)電荷泵浦生成第二負(fù)電壓。
24.如權(quán)利要求23所述的數(shù)據(jù)存儲設(shè)備，其中，所述數(shù)據(jù)存儲設(shè)備是從固態(tài)驅(qū)動器、 PCMCIA卡、緊湊型閃存卡、智能媒體卡、記憶棒、多媒體卡、SD卡和USB快閃存儲設(shè)備的組中選擇的一個。
25.如權(quán)利要求23所述的數(shù)據(jù)存儲設(shè)備，其中，所述多個快閃存儲器中的至少一個是三維存儲單元陣列，其具有相互電隔離的多個字線板以及排列成跨越所述多個字線板的多個有源柱。
26.一種快閃存儲器件的字線電壓生成方法，包括使用正電壓生成器生成編程電壓；使用負(fù)電壓生成器生成多個負(fù)編程驗證電壓；以及使用正電壓生成器生成至少一個或多個正編程驗證電壓，其中，所述生成多個負(fù)編程驗證電壓的步驟包括在生成具有低電平的負(fù)編程驗證電壓之前生成具有高電平的負(fù)編程驗證電壓。
27.如權(quán)利要求沈所述的字線電壓生成方法，其中，生成所述多個負(fù)編程驗證電壓中的每一個而無需執(zhí)行對先前生成的負(fù)編程驗證電壓的放電操作或字線恢復(fù)操作。
28.一種快閃存儲器件的字線電壓生成方法，包括 生成編程電壓；生成第一負(fù)編程驗證電壓；生成與至少一個數(shù)據(jù)狀態(tài)相對應(yīng)的至少一個正編程驗證電壓；以及生成第二負(fù)編程驗證電壓。
29.如權(quán)利要求觀所述的字線電壓生成方法，其中，生成所述第二負(fù)編程驗證電壓而無需執(zhí)行對第一負(fù)編程驗證電壓的放電操作或字線恢復(fù)操作。
30.如權(quán)利要求觀所述的字線電壓生成方法，其中，所述第一負(fù)編程驗證電壓具有高于第二負(fù)編程驗證電壓的負(fù)電壓電平。
31.如權(quán)利要求觀所述的字線電壓生成方法，其中，所述第一負(fù)編程驗證電壓具有低于第二負(fù)編程驗證電壓的負(fù)電壓電平。
32.一種快閃存儲器件，包括存儲單元陣列，其包括布置在多個字線和多個位線的交叉處的多個快閃存儲單元； 電壓生成單元，其被配置為生成將被施加到字線的多個字線電壓；以及控制邏輯，其被配置為控制電壓生成單元的電壓生成操作，其中，所述電壓生成單元從具有最高電平的負(fù)字線電壓到具有最低電平的負(fù)字線電壓順序地生成多個負(fù)字線電壓。
33.如權(quán)利要求32所述的所述的快閃存儲器件，其中，生成所述多個負(fù)字線電壓而無需對先前生成的負(fù)字線電壓執(zhí)行放電操作或字線恢復(fù)操作。
34.如權(quán)利要求32所述的快閃存儲器件，其中，所述多個負(fù)字線電壓是順序地施加到所述多個字線中的至少一個的編程驗證電壓。
35.一種快閃存儲器件，包括存儲單元陣列，其包括布置在多個字線和多個位線的交叉處的多個快閃存儲單元；電壓生成單元，其被配置為生成將被施加到字線的多個字線電壓；以及控制邏輯，其被配置為控制電壓生成單元的電壓生成操作，其中，所述電壓生成單元在編程驗證操作期間依次生成負(fù)字線電壓和正字線電壓。
36.如權(quán)利要求35所述的快閃存儲器件，其中，生成所述多個負(fù)字線電壓而無需執(zhí)行對先前生成的負(fù)字線電壓的放電操作或字線恢復(fù)操作。
37.一種快閃存儲器的字線電壓生成方法，包括經(jīng)由負(fù)電壓生成器的負(fù)電荷泵浦生成第一負(fù)驗證電壓；在第一放電時間期間放電負(fù)電壓生成器的輸出；以及在第一放電時間之后經(jīng)由負(fù)電壓生成器的負(fù)電荷泵浦生成第二負(fù)驗證電壓，其中，根據(jù)第一負(fù)驗證電壓與第二負(fù)驗證電壓之間的電壓差確定所述第一放電時間。
38.如權(quán)利要求37所述的字線電壓生成方法，其中，在所述放電過程中，將負(fù)電壓生成器的輸出放電到高于第二負(fù)驗證電壓且等于或低于地電壓的電平。
39.如權(quán)利要求37所述的字線電壓生成方法，其中，當(dāng)?shù)诙?fù)驗證電壓低于第一負(fù)驗證電壓時跳過所述放電。
40.如權(quán)利要求37所述的字線電壓生成方法，還包括當(dāng)在生成第二負(fù)驗證電壓之后生成至少一個正編程驗證電壓時，在比第一放電時間短的第二放電時間期間放電負(fù)電壓生成器的輸出。
41.如權(quán)利要求40所述的字線電壓生成方法，其中，在所述第二放電時間期間負(fù)電壓生成器的輸出被放電到地電平。
42.一種包括負(fù)電壓生成器的快閃存儲器件的驗證電壓生成方法，包括 經(jīng)由負(fù)電壓生成器生成第一負(fù)驗證電壓；在第一放電時間期間放電負(fù)電壓生成器的輸出； 經(jīng)由負(fù)電壓生成器生成高于第一負(fù)驗證電壓的第二負(fù)驗證電壓； 在第二放電時間期間放電負(fù)電壓生成器的輸出；以及經(jīng)由負(fù)電壓生成器生成高于第二負(fù)驗證電壓的第三負(fù)驗證電壓。
43.如權(quán)利要求42所述的驗證電壓生成方法，其中，根據(jù)第一負(fù)驗證電壓和第二負(fù)驗證電壓之間的電壓差確定第一放電時間，并且根據(jù)第二負(fù)驗證電壓與第三負(fù)驗證電壓之間的電壓差確定第二放電時間。
44.如權(quán)利要求43所述的驗證電壓生成方法，其中，當(dāng)?shù)谝回?fù)驗證電壓與第二負(fù)驗證電壓之間的電壓差變大時增加第一放電時間，并且當(dāng)?shù)诙?fù)驗證電壓與第三負(fù)驗證電壓之間的電壓差變大時增加第二放電時間。
45.如權(quán)利要求42所述的驗證電壓生成方法，其中，所述第一負(fù)驗證電壓和第二負(fù)驗證電壓是用于相同的負(fù)數(shù)據(jù)狀態(tài)的驗證電壓。
46.一種快閃存儲器的驗證電壓生成方法，包括經(jīng)由負(fù)電壓生成器的負(fù)電荷泵浦操作生成第一負(fù)驗證電壓；以及生成高于第一負(fù)驗證電壓的第二負(fù)驗證電壓而無需負(fù)電荷泵浦操作， 其中，根據(jù)負(fù)電壓生成器的放電來建立所述第二負(fù)驗證電壓。
47.如權(quán)利要求46所述的驗證電壓生成方法，其中，經(jīng)由對負(fù)電壓生成器的輸出端的自然放電或強(qiáng)制放電來建立所述第二負(fù)驗證電壓。
48.一種包括正電壓生成器和負(fù)電壓生成器的快閃存儲器件的驗證電壓生成方法，包括使用負(fù)電壓生成器生成負(fù)驗證電壓； 將負(fù)電壓生成器的輸出放電到地電平；以及經(jīng)由正電壓生成器的正電荷泵浦操作生成正驗證電壓。
49.如權(quán)利要求48所述的驗證電壓生成方法，其中，所述負(fù)驗證電壓和正驗證電壓分別對應(yīng)于相鄰閾值電壓分布。
50.一種快閃存儲器件，包括存儲單元陣列，其包括布置在多個字線和多個位線的交叉處的多個快閃存儲單元； 電壓生成單元，其被配置為生成將被施加到字線的多個字線電壓；以及控制邏輯，其被配置為控制電壓生成單元的電壓生成操作，其中，所述電壓生成單元在放電時間期間放電第一負(fù)電壓，然后生成高于第一負(fù)電壓的第二負(fù)電壓，并且其中，根據(jù)第一負(fù)電壓與第二負(fù)電壓之間的電壓差確定所述放電時間。
51.如權(quán)利要求50所述的快閃存儲器件，其中，當(dāng)在放電時間期間執(zhí)行了放電操作時， 電壓生成單元的輸出電壓高于第二負(fù)電壓并且等于或低于地電壓。
52.如權(quán)利要求50所述的快閃存儲器件，其中，所述電壓生成單元包括 直流電壓生成器，其被配置為生成直流電壓；參考電壓生成器，其被配置為生成與第一和第二負(fù)電壓當(dāng)中的將被生成的目標(biāo)負(fù)電壓相對應(yīng)的參考電壓；振蕩器，其被配置為生成第一時鐘；負(fù)電荷泵，其被配置為響應(yīng)于第二時鐘執(zhí)行負(fù)電荷泵浦，并且生成作為負(fù)電荷泵浦結(jié)果的目標(biāo)負(fù)電壓；以及電壓檢測器，其被配置為響應(yīng)于所述直流電壓、參考電壓和第一時鐘比較目標(biāo)負(fù)電壓和參考電壓，并根據(jù)比較結(jié)果生成第二時鐘。
53.如權(quán)利要求52所述的快閃存儲器件，其中，所述電壓檢測器包括電源部件，其被配置為響應(yīng)于負(fù)電壓使能信號向比較節(jié)點提供直流電壓的供電； 分壓部件，其連接在比較節(jié)點與檢測節(jié)點之間，并被配置為將所述直流電壓分壓，其中，向所述檢測節(jié)點供應(yīng)目標(biāo)負(fù)電壓；放電部件，其連接在檢測節(jié)點與接地端之間，并被配置為響應(yīng)于所述負(fù)電壓使能信號的反相信號放電檢測節(jié)點的電壓；比較部件，其被配置為比較比較節(jié)點的電壓與所述參考電壓，并生成作為比較結(jié)果的第二時鐘；以及控制部件，其被配置為響應(yīng)于負(fù)電壓使能信號確定對電源部件和放電部件的激活。
54.如權(quán)利要求53所述的快閃存儲器件，其中，當(dāng)在預(yù)定時間期間執(zhí)行了放電操作之后，所述控制部件去激活所述放電部件。
55.一種數(shù)據(jù)存儲設(shè)備，包括與多個通道連接的多個快閃存儲器；以及控制器，其被配置為經(jīng)由相應(yīng)通道控制所述多個快閃存儲器中的每一個的讀取、寫入和擦除操作，其中，所述多個快閃存儲器中的每一個包括存儲單元陣列，其包括布置在多個字線和多個位線的交叉處的多個快閃存儲單元； 電壓生成單元，其被配置為生成將被施加到字線的多個字線電壓，以及控制邏輯，其被配置為控制電壓生成單元的電壓生成操作， 其中，所述電壓生成單元包括負(fù)電壓生成器，并且其中，當(dāng)生成第一負(fù)電壓然后生成高于第一負(fù)電壓的第二負(fù)電壓時，負(fù)電壓生成器在根據(jù)第一負(fù)電壓與第二負(fù)電壓之間的電壓差確定的放電時間期間放電電壓生成單元的輸出端，然后生成該第二負(fù)電壓。
56.如權(quán)利要求55所述的數(shù)據(jù)存儲設(shè)備，其中，所述數(shù)據(jù)存儲設(shè)備是從固態(tài)驅(qū)動器、 PCMCIA卡、緊湊型閃存卡、智能媒體卡、記憶棒、多媒體卡、SD卡和USB快閃存儲設(shè)備的組中選擇的一個。
全文摘要
一種快閃存儲器的字線電壓生成方法包括使用正電壓生成器生成編程電壓；使用負(fù)電壓生成器生成與多個負(fù)數(shù)據(jù)狀態(tài)相對應(yīng)的多個負(fù)編程驗證電壓；以及使用所述正電壓生成器生成與至少一個或多個狀態(tài)相對應(yīng)的至少一個或多個編程驗證電壓。生成多個負(fù)編程驗證電壓包括生成第一負(fù)驗證電壓；放電負(fù)電壓生成器的輸出，使其變得高于所述第一負(fù)驗證電壓；以及執(zhí)行負(fù)電荷泵浦操作，直到負(fù)電壓生成器的輸出達(dá)到第二負(fù)驗證電壓電平。
文檔編號G11C16/12GK102446553SQ201110293638
公開日2012年5月9日 申請日期2011年9月29日 優(yōu)先權(quán)日2010年9月30日
發(fā)明者任載禹, 姜東求, 權(quán)五錫, 柳載悳, 金承范, 金武星, 金泰暎 申請人:三星電子株式會社