專利名稱：Pmos管帶通-帶阻和高通-低通變閾電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于數(shù)字集成電路領(lǐng)域，具體地說(shuō)是一種PMOS管帶通-帶阻和高通-低通變閾電路。
背景技術(shù)：
隨著MOS集成電路技術(shù)的飛速發(fā)展，集成規(guī)模越來(lái)越大，集成度越來(lái)越高， VLSI (超大規(guī)模集成電路)出現(xiàn)一些不足①首先在VLSI基片上，布線卻占用70%以上的硅片面積；在可編程邏輯器件(如FPGA和CPLD)中也需有大量可編程內(nèi)部連線(包括可編程連接開關(guān)，如熔絲型開關(guān)、反熔絲型開關(guān)、浮柵編程元件等)，將各邏輯功能塊或輸入/ 輸出連接起來(lái)，完成特定功能的電路，布線(包括編程連接開關(guān))占了材料很大的成本。減少布線成本的比重成為十分重要的問(wèn)題。②從信息傳輸方面看，采用多值信號(hào)可減少連線數(shù)；對(duì)每根連線傳輸數(shù)字信息，二值信號(hào)是攜帶信息量最低的一種，多值信號(hào)攜帶信息量大于二值信號(hào)。③從信息存儲(chǔ)方面看，采用多值信號(hào)可提高信息存儲(chǔ)密度，特別是利用MOS管柵極電容存儲(chǔ)信息(用于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器DRAM中)，因同一電容存儲(chǔ)信息量多值比二值大，多值DRAM比二值DRAM可大大提高信息存儲(chǔ)密度。目前多值器件的研制已廣泛開展， 東芝與Sandisk公司通過(guò)70nm的CMOS技術(shù)和2bit/單元的多值技術(shù)相配合，在146mm2的芯片上實(shí)現(xiàn)了 8(ibit的存儲(chǔ)容量；東芝與美國(guó)SanDisk發(fā)表了通過(guò)采用43nm工藝和2bit/ 單元多值技術(shù)實(shí)現(xiàn)的16gbitNAND閃存。三星開發(fā)的8(ibit產(chǎn)品采用63nm的CMOS技術(shù)和 2bit/單元的多值技術(shù)。4值存儲(chǔ)器的研制成功和商品化是多值研究的重要的一步，但需要控制或改變管的開關(guān)閾值Vtn，改變閾值方法是在半導(dǎo)體制造工藝中用多級(jí)離子注入技術(shù)， 或控制浮游柵極存儲(chǔ)的電子量等方法控制閾值。尚未發(fā)現(xiàn)有多于4值的DRAM的研制成功。半導(dǎo)體存儲(chǔ)器可以分為只讀存儲(chǔ)器ROM和隨機(jī)存儲(chǔ)器RAM。而RAM又分為雙極型和MOS型兩類。雙極型RAM工作速度高，但制造工藝復(fù)雜、功耗大、集成度低，主要用于高速工作的場(chǎng)合。MOS型RAM又分為靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM和動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 DRAM (Dynamic Random Access Memory)兩種。DRAM存儲(chǔ)信息的原理是基于MOS管柵極電容的電荷存儲(chǔ)效應(yīng)。由于柵極存儲(chǔ)電容的容量很小(通常至多幾皮法)，而漏電流又不可能絕對(duì)等于零，所以電荷保存的時(shí)間有限；為了及時(shí)補(bǔ)充漏掉的電荷以避免存儲(chǔ)的信號(hào)丟失， 必須定時(shí)給柵極存儲(chǔ)電容補(bǔ)充電荷，通常將這種操作稱為刷新或再生，DRAM工作時(shí)必須輔以必要的刷新控制電路。DRAM是由大的矩形存儲(chǔ)單元陣列與用來(lái)對(duì)陣列讀和寫的支持性邏輯電路，以及維持存儲(chǔ)數(shù)據(jù)完整性的刷新電路等組成。在DRAM中最簡(jiǎn)單的可用單管動(dòng)態(tài)存儲(chǔ)單元。存儲(chǔ)單元是按行、列排成矩陣式結(jié)構(gòu)，用兩個(gè)譯碼電路分別譯碼。X向譯碼稱為行譯碼，其輸出線&稱為字線，它選中存儲(chǔ)矩陣中一行的所有存儲(chǔ)單元。Y向譯碼又稱為列譯碼，其輸出線t稱為位線。一般將DRAM設(shè)計(jì)為字長(zhǎng)1^位(即一字有Lw位，如1為，4位， 8位或N位)，對(duì)地址譯碼器譯輸出\和Yj輸出有效時(shí)，同時(shí)被選中一字的Lw個(gè)(如1個(gè)， 4個(gè)，8個(gè)或N個(gè))存儲(chǔ)單元，使這些被選中的存儲(chǔ)單元經(jīng)讀/寫控制電路進(jìn)行讀寫操作，在每次讀出數(shù)據(jù)的同時(shí)完成了對(duì)存儲(chǔ)單元原來(lái)所存數(shù)據(jù)的恢復(fù)。DRAM讀寫控制電路控制數(shù)據(jù)信息輸入輸出。外界對(duì)存儲(chǔ)器的控制信號(hào)有讀信號(hào)RD、寫信號(hào)Wk和片選信號(hào)Cs等等。DRAM 的輸入輸出數(shù)據(jù)的位數(shù)有1位，2位，4位或N位。除多位輸入輸出外，為了提高集成度的同時(shí)減少器件引腳的數(shù)目，大容量DRAM常常采用1位輸入、1位輸出和地址分時(shí)輸入的方式， 相應(yīng)的有輸入緩沖器，輸出緩沖器和輸出鎖存器等。現(xiàn)有技術(shù)和存在問(wèn)題1.在二值DRAM中嵌入多于4值的多值動(dòng)態(tài)存儲(chǔ)單元是困難重重的，二值數(shù)據(jù)是按存儲(chǔ)電容的電荷的有和無(wú)來(lái)決定的，很容易讀出和寫入；多值信號(hào)讀出和寫入要區(qū)分出量級(jí)，常規(guī)放大器對(duì)多值信號(hào)容易形成嚴(yán)重失真，常規(guī)讀出放大器方法很難讀出多值信號(hào)，不能實(shí)現(xiàn)8值、10值、16值和任意K值動(dòng)態(tài)存儲(chǔ)單元電路嵌入DRAM存儲(chǔ)陣列，尚未發(fā)現(xiàn)有多于4值的DRAM的研制成功。為在二值DRAM中嵌入多于4值的多值動(dòng)態(tài)存儲(chǔ)單元，不能按傳統(tǒng)方法單純考慮多值動(dòng)態(tài)存儲(chǔ)單元，必須同時(shí)考慮與多值存儲(chǔ)單元相配合的二值-多值轉(zhuǎn)換電路和多值-二值轉(zhuǎn)換電路。2.在實(shí)現(xiàn)多值電路中，已有技術(shù)控制MOS管閾值有很大的缺點(diǎn)①控制閾值的幅度有限(因離子注入濃度有限)，開啟分辨率低；而且工藝中控制閾值幅度常會(huì)改變MOS管的性能，例如閾值電壓的降低回導(dǎo)致切斷電流的劇增，閾值電壓的調(diào)整對(duì)管的性能和穩(wěn)定性有影響，穩(wěn)定的Vtn和Vtp非常重要。對(duì)多值記憶，注入浮游柵極的電子量是連續(xù)變化的，需極精細(xì)地控制，各門檻電壓電平尚達(dá)不到準(zhǔn)穩(wěn)定狀態(tài)。因此目前實(shí)用的電壓型多值電路不大于4值電路，更多值電路應(yīng)用較困難。②只能控制閾值的幅度，不能實(shí)現(xiàn)MOS管閾區(qū)間開啟性質(zhì)，常要求MOS管當(dāng)輸入在規(guī)定的電壓區(qū)間內(nèi)才開啟，稱此為帶通閾值，類似有帶阻閾值，高通閾值，低通閾值。多值邏輯門(包括二值-多值轉(zhuǎn)換電路和多值-二值轉(zhuǎn)換電路) 須有多種開啟性質(zhì)的MOS管，才能使電路結(jié)構(gòu)最簡(jiǎn)，然而只控制閾值幅度，使多值電路結(jié)構(gòu)差別很大，結(jié)構(gòu)復(fù)雜，影響其實(shí)現(xiàn)。③需要增加離子注入額外的工序，只能在半導(dǎo)體制造工藝中控制閾值，既增加工藝復(fù)雜性，又不能后由用戶來(lái)控制閾值，或?qū)﹂撝涤脩舨豢删幊獭?br>
發(fā)明內(nèi)容
本發(fā)明目的是公開一種PMOS管帶通-帶阻和高通-低通變閾電路。上述的目的通過(guò)以下的技術(shù)方案實(shí)現(xiàn)1.本發(fā)明的一種PMOS管帶通-帶阻變閾電路是這樣實(shí)現(xiàn)的如圖6所示，所述的 PMOS管帶通-帶阻變閾電路由二個(gè)NMOS管Q^ %和三個(gè)PMOS管％、仏、Q5,及二個(gè)電阻R。、 R1組成；管A和A的源極相接，管A和A的源極相接，管A和A的漏極接直流電源Vss，管 Q1^Q3的漏極和管A的柵極與電阻隊(duì)的一端相連接，該連接處作為帶阻輸出V。ut(l，電阻R1的另一端和PMOS管A的源極接到直流電源VD。，NMOS管A和PMOS管仏的柵極接外輸入Vx， PMOS管A和NMOS管A的柵極分別接參考電壓Vrefl和VrefQ，Vdc ^ Vx ^ Vss, Vdc彡Vrefl彡Vss， Vdc彡Vref0彡Vss，管A漏極和電阻Rtl的一端相連接，該連接處作為帶通輸出V。utl，電阻Rtl的另一端接直流電源 VD，Vdc = 5. 5V, Vss = 0V, Vd = 4V ；上閾值 Vexl = Vrefl-VDC+Vtnl+1 Vtp21，下閾值 Vextl = Vref0-VDC-Vtn3-1 Vtp41，滿足 Vexl > VexQ，其中 Vtnl、Vtn3 和 Vtp2、Vtp4 分別為 NMOS 管 Q^ Q3 和 PMOS 管 A、Q4 的閾值電壓，Vtnl > 0、Vtn3 > 0，Vtp2 < 0、Vtp4 < 0，帶通輸出 v。utl 和帶阻輸出V。_分別輸送到受控PMOS管Qbi和Qkci的柵極，管Qbi和Qkci的源極接VDC，由此完成① 當(dāng)Vexl > Vx-Vdc > Vex0時(shí)，管Qbi導(dǎo)通，否則，不滿足Vexl > Vx-Vdc > Vex0時(shí)，管Qbi截止，②當(dāng)Vexl > Vx-Vdc > Vex0時(shí)，管Qkci截止，否則，不滿足Vrad > Vx-Vdc > Vex0時(shí)，管Qkci導(dǎo)通；也即輸入差Vx-Vdc在帶區(qū)間(Vex0, Vexl)內(nèi)，管Qbi導(dǎo)通，管Qkq截止，帶區(qū)間(Vex0, Vexl)通過(guò)改變參考電壓VMfl和VMf(l來(lái)調(diào)整。注接有帶通-帶阻變閾電路的PMOS管Qbi稱為帶通式變閾P(yáng)MOS 管，tb = (Vextl，Vexl)，tb為帶通閾；接有帶通-帶阻變閾電路的PMOS管Qki稱為帶阻式變閾 PMOS管，t/b = (Vex0, Vexl)，t/b稱為帶阻閾；符號(hào)tb和t/b分別標(biāo)在管Qbi和Qeo柵極旁， 分別表示管Qbi在帶通閾內(nèi)導(dǎo)通和管Qki在帶阻閾內(nèi)截止。2.本發(fā)明的一種具有上述1所述的PMOS管帶通-帶阻變閾電路的部分結(jié)構(gòu)形成的PMOS管高通-低通變閾電路是這樣實(shí)現(xiàn)的如圖7所示，所述的PMOS管高通-低通變閾電路由一個(gè)NMOS管Gj1和二個(gè)PMOS管％、Q5，及二個(gè)電阻IVR1組成，管Gl1和％的源極相接，管％的漏極接直流電源Vss，NMOS管％的漏極和PMOS管％的柵極與電阻隊(duì)的一端相連接，該連接處作為高通輸出v。utl，電阻隊(duì)的另一端和管A的源極接到直流電源VDC，NMOS管 Q1的柵極接外輸入Vx，PMOS管％的柵極接參考電壓Vrefl，Vdc ^ Vx ^ Vss，Vdc彡Vrefl彡Vss， 管A的漏極和電阻Rtl的一端相連接，該連接處作為低通輸出v。ut(l，電阻Rtl的另一端接直流電源 VD，Vd = 4V, Vdc = 5. 5V, Vss = OV ；上閾值 Vexl = Vrefl-VDC+Vtnl+1 Vtp21，其中 Vtnl 和 Vtp2 分別為NMOS管Gj1和PMOS管％的閾值電壓，Vtnl > 0，Vtp2 < 0，高通輸出V。utl和低通輸出V。utQ 分別輸送到受控PMOS管Qm和Qui的柵極，管Qhi和Qui的源極接VDe，由此完成①當(dāng)Vx-Vdc
>Vexl時(shí)，管Qm導(dǎo)通，否則，不滿足Vx-Vdc > Vexl時(shí)，管Qhi截止，②當(dāng)Vx-Vdc > Vexl時(shí)，管Qui 截止，否則，不滿足Vx-Vdc > Vexl時(shí)，管Qui導(dǎo)通；即輸入Vx在Vx-Vdc > Vexl時(shí)，管Qm導(dǎo)通，管 Qui截止，Vrad通過(guò)改變參考電壓V,來(lái)調(diào)整。注接有高通-低通變閾電路的PMOS管Qhi 稱為高通式變閾P(yáng)MOS管，th = ( > Vexl)，th為稱高通閾；接有高通-低通變閾電路的PMOS 管Qlo稱為低通式變閾P(yáng)MOS管，t/h = ( < Vexl)，t/h稱為低通閾；符號(hào)th和t/h分別標(biāo)在管Qhi和Qm柵極旁，分別表示管Qm在高通閾內(nèi)導(dǎo)通和管Qui在低通閾內(nèi)導(dǎo)通。3.本發(fā)明的具有上述1所述的PMOS管帶通-帶阻變閾電路的部分結(jié)構(gòu)形成的另一種PMOS管高通-低通變閾電路，是這樣實(shí)現(xiàn)的如圖8所示，所述的PMOS管高通-低通變閾電路由一個(gè)NMOS管％和二個(gè)PMOS管A、Q5，及二個(gè)電阻IVR1組成，管仏和仏的源極相接，管A的漏極接直流電源Vss，NMOS管( 的漏極和PMOS管％的柵極與電阻隊(duì)的一端相連接，該連接處作為低通輸出V。_，電阻R1的另一端和管％的源極接到直流電源VDC，NMOS管 Q3的柵極接參考電壓VMf(1，PMOS管A的柵極接外輸入Vx，Vdc ^ Vx ^ Vss，Vdc彡Vref0彡Vss， 管A的漏極和電阻Rtl的一端相連接，該連接處作為高通輸出V。utl，電阻Rtl的另一端接直流電源 VD，Vd = 4V, Vdc = 5. 5V, Vss = OV ；下閾值 Vextl = Vref0-VDC-Vtn3-1 Vtp41，其中 Vtn3 和 Vtp4 分別為NMOS管％和PMOS管A的閾值電壓，Vtn3 > 0，Vtp4 < 0，高通輸出V。utl和低通輸出V。utQ 分別輸送到受控PMOS管Qm和Qui的柵極，管Qhi和Qui的源極接VDe，由此完成①當(dāng)Vx-Vdc
>Vex0時(shí)，管Qm導(dǎo)通，否則，不滿足Vx-Vlie > Vex0時(shí)，管Qhi截止，②當(dāng)Vx-Vlie > Vex0時(shí)，管Qtq 截止，否則，不滿足Vx-Vdc > Vex0時(shí)，管Qui導(dǎo)通；即輸入Vx在Vx-Vdc > Vex0時(shí)，管Qm導(dǎo)通，管 Qui截止，Vextl通過(guò)改變參考電壓Vmki來(lái)調(diào)整。注接有高通-低通變閾電路的PMOS管Qhi 稱為高通式變閾P(yáng)MOS管，th = ( > Vex0)，th稱為高通閾；接有高通-低通變閾電路的PMOS 管Qlo稱為低通式變閾P(yáng)MOS管，t/h = ( < Vex0)，t/h稱為低通閾；符號(hào)th和t/h分別標(biāo)在管Qhi和Qm柵極旁，分別表示管Qm在高通閾內(nèi)導(dǎo)通和管Qui在低通閾內(nèi)導(dǎo)通。本發(fā)明還有以下技術(shù)特征
6
(1)根據(jù)上述的一種PMOS管帶通-帶阻變閾電路，或根據(jù)上述2所述的一種PMOS 管高通-低通變閾電路，或根據(jù)上述3所述的一種PMOS管高通-低通變閾電路，其特征在于取 Vdc = 1. 8V, Vss = -3. 5V, Vd = OV(2)根據(jù)上述1所述的一種PMOS管帶通-帶阻變閾電路，在該電路中電阻R1取為恒流源I1,電流I1由Vdc流向管Q1和Q3的漏極。(3)根據(jù)上述2所述的一種PMOS管高通-低通變閾電路，在該電路中電阻R1取為恒流源I1,電流I1由Vdc流向管Q10(4)根據(jù)上述3所述的一種PMOS管高通-低通變閾電路，在該電路中電阻R1取為恒流源I1,電流I1由Vdc流向管Q3O本發(fā)明具體的內(nèi)容說(shuō)明和優(yōu)點(diǎn)敘述如下1.按一個(gè)總的發(fā)明構(gòu)思統(tǒng)一設(shè)計(jì)三種緊密相關(guān)的電路帶通-帶阻變閾電路的帶區(qū)間為 Vexl > Vx-Vdc > Vex0,而帶區(qū)間 Vexl > Vx-Vdc > Vex0 可看作為 Vrad-Vlic > Vx(低區(qū)間) 和Vx-Vdc > Vex0 (高區(qū)間)的組合，表明完成高區(qū)間和低區(qū)間為Vx-Vdc > Vex0和Vexl > Vx-Vdc 的2個(gè)高通-低通變閾電路可合并為1個(gè)帶通-帶阻變閾電路；帶通-帶阻變閾電路包含有高通-低通變閾電路的成份；低區(qū)間(Vexl > Vx-Vdc)取反即為高區(qū)間(Vx-Vdc > Vexl)，高區(qū)間(Vx-Vdc > Vex0)取反即為低區(qū)間(Vextl > Vx-Vdc)，因此高通-低通變閾電路是具有上述 1所述的PMOS管帶通-帶阻變閾電路的部分結(jié)構(gòu)形成的，可有2種可能的實(shí)現(xiàn)方式，它們電路結(jié)構(gòu)有共性，注帶通-帶阻變閾電路是按二支路并聯(lián)實(shí)現(xiàn)的，高通-低通變閾電路則是按二并聯(lián)支路拆開為單支路實(shí)現(xiàn)的，以帶通-帶阻變閾電路為主。2.在本發(fā)明的PMOS管帶通-帶阻變閾電路和高通-低通變閾電路中，PMOS管Qphb 的導(dǎo)通和截止取決于Qphb柵極相對(duì)源極電位差(負(fù)值)，考慮Qnros源極接VD。，Qpmos柵極接輸入Vx，則由Vx-Vdc決定Qnros的導(dǎo)通和截止；當(dāng)Vx變化時(shí)，著重觀察Vx相對(duì)Vdc之差值Vx-Vdc, 在Qnros剛從導(dǎo)通到截止或剛從截止到導(dǎo)通瞬間的輸入差Vx-Vdc之值就是Qnros的閾值(負(fù)值)；為描述方便，取Vdc = 5. 5V，Vss = 0V, Vd = 4V ；實(shí)用中DRAM的工作電壓Vdc為1. 8V, 為了將8值存儲(chǔ)單元嵌入2值DRAM存儲(chǔ)矩陣，取VDe = 1. 8V，Vss = -3. 5V，Vd = 0V,盡管 Vdc降低，考慮Vx相對(duì)Vdc之差值VX-VD。，其結(jié)果和前述相同，注前者Vdc = 5. 5V，Vss = 0V, 則PMOS管的襯底接電源電壓VD。( ·.·最高電位為5. 5V)，NMOS管的襯底接地(·.·最低電位為 0V)；后者Vdc = 1. 8V, Vss = -3. 5V，則PMOS管的襯底接電源電壓Vdc ( ·.·最高電位為1. 8V)， NMOS管的襯底接Vss ( ’.·最低電位為-3. 5V)。3.本發(fā)明的PMOS管帶通-帶阻變閾電路的帶通、帶阻范圍和高通-低通變閾電路的高通、低通的閾值區(qū)間是通過(guò)改變參考電壓和Vmki來(lái)調(diào)整的，調(diào)整范圍寬，調(diào)整方便，極容易實(shí)現(xiàn)。本發(fā)明閾值控制技術(shù)明顯優(yōu)于已有PMOS管閾值控制技術(shù)①已有技術(shù)只能控制閾值的幅度，且控制閾值的幅度有限(因離子注入濃度有限)，開啟分辨率低，不能實(shí)現(xiàn) PMOS管閾區(qū)間開啟性質(zhì)，即至今還沒有控制PMOS管閾區(qū)間的技術(shù)。經(jīng)分析表明多值邏輯常需要PMOS管當(dāng)輸入在規(guī)定的電壓區(qū)間(閾區(qū)間)內(nèi)才開啟，稱此為帶通閾值，類似需要有帶阻閾值，高通閾值，低通閾值；本發(fā)明的PMOS管帶通-帶阻變閾電路和高通-低通變閾電路完全克服已有技術(shù)的缺點(diǎn)，改變單純控制PMOS閾值的幅度的現(xiàn)狀，完滿的實(shí)現(xiàn)PMOS 管閾區(qū)間的控制技術(shù)，PMOS管閾區(qū)間調(diào)整范圍寬；廣泛用于多值邏輯門(包括二值-多值轉(zhuǎn)換電路和多值-二值轉(zhuǎn)換電路)，廣泛用于將多值動(dòng)態(tài)存儲(chǔ)單元嵌入常規(guī)DRAM，使多值電路結(jié)構(gòu)簡(jiǎn)單，DRAM容量顯著增加，易于實(shí)現(xiàn)大于4的多值電路和多值DRAM ；注目前實(shí)用的電壓型多值電路不大于4值電路，更多值電路應(yīng)用已有技術(shù)很困難。②已有技術(shù)需要增加離子注入額外的工序，只能在半導(dǎo)體制造工藝中控制閾值，既增加工藝復(fù)雜性，又不能后由用戶來(lái)控制閾值，或?qū)﹂撝涤脩舨豢删幊?；本發(fā)明的閾值區(qū)間是通過(guò)改變參考電壓VMfl和 Vreftl來(lái)調(diào)整的，用戶調(diào)整簡(jiǎn)單方便，調(diào)整范圍寬，用戶可編程。特別是，參考電壓Vrefl和VMf(l 都是接到MOS管的柵極，MOS管的柵極為高阻，參考電壓V,efl和Vreftl吸收電源的直流電流為0;為獲得一序列不同參考電壓，可用在直流電源VD。和Vss間(按常用方法)接多個(gè)電阻串聯(lián)的分壓電路來(lái)實(shí)現(xiàn)，也可用在直流電源Vdc和Vss間接多個(gè)二極管(或場(chǎng)效應(yīng)二極管) 串聯(lián)的分壓電路來(lái)實(shí)現(xiàn)(其中根據(jù)情況需要還可串聯(lián)電阻)，多個(gè)二極管正極和負(fù)極接法和常用電池串聯(lián)的接法一樣，如k個(gè)二極管D1 Dk，D1正極接直流電源VDC，D1負(fù)極接D2正
極，D2負(fù)極接D3正極，D3負(fù)極接D4正極，..................，Dk_2負(fù)極接Dlri正極，，Dk^1負(fù)極接
Dk正極，Dk負(fù)極接Vss (或通過(guò)R接Vss)，序列不同參考電壓Vref全都是輸出到MOS管柵極， 輸出直流電流幾乎為0，實(shí)現(xiàn)起來(lái)很方便。


圖1.為本發(fā)明有關(guān)的一種8值存儲(chǔ)單元嵌入2值DRAM存儲(chǔ)矩陣的電路圖；圖2.為本發(fā)明有關(guān)的第一種8值存儲(chǔ)單元Mu的電路圖；圖3.為圖2中電流源、改用電阻&的第二種8值存儲(chǔ)單元Mu的電路圖；圖4.為本發(fā)明有關(guān)的一種2-8值轉(zhuǎn)換電路BMVC的電路圖；圖5.為本發(fā)明有關(guān)的一種8-2值轉(zhuǎn)換電路MBVC的電路圖；圖6.為本發(fā)明的一種PMOS管帶通-帶阻變閾電路和符號(hào)圖；圖7.為本發(fā)明的第一種PMOS管高通-低通變閾電路和符號(hào)圖；圖8.為本發(fā)明的第二種PMOS管高通-低通變閾電路和符號(hào)圖；圖9.為已有的一種多輸出精密鏡像恒流源電路圖和符號(hào)圖；圖10.為圖1所示的8值存儲(chǔ)單元嵌入2值DRAM存儲(chǔ)矩陣的電路在&和、為高電平時(shí)，bj+2、bj+1、b」、Ywj, Ysilj、Iv2、mj+1、πι」先后上下分立的波形圖；圖11.為圖4所示的2-8值轉(zhuǎn)換電路BMVC在\和Yj為高電平時(shí)，bj+2、bj+1、b」、 fJ7> fJ6> fJ5> fJ4> fJ3> fJ2> fj先后上下分立的波形圖；圖12.為圖4所示的2-8值轉(zhuǎn)換電路BMVC在&和Yj為高電平時(shí)，Ywej> DKij、fj7、 fJ6> fJ5> fJ4> fJ3> fJ2> fjl先后上下分立的波形圖；；圖13.為圖5所示的8-2值轉(zhuǎn)換電路MBVC在&和Yj為高電平時(shí)，DMij、Yedj, thJ4、 thJ5、tbjQ、tbj!, tbj2、tbj3、thJ6先后上下分立的波形圖；圖14.為圖5所示的8-2值轉(zhuǎn)換電路MBVC在和Yj為高電平時(shí)，mj+2、mj+1、m」、 thJ4、thj5、tbjQ、tbj!, tbj2、bj3、thJ6 先后上下分立的波形圖；圖15.為圖6所示的帶通-帶阻變閾電路中參考電壓VMfl和Vreftl依次取4組值 2. 2V 和 3. 85V、2. 2V 和 3. 3V、2. 2V 和 2. 2V、3. 3V 和 2. 2V，管仏漏極的輸出依次為 tbptbp tbJ2、tbJ3,輸入Vx為三角形波bin時(shí)的輸入輸出波形圖；圖16.為圖6所示的帶通-帶阻變閾電路中參考電壓VMfl和Vreftl依次取4組值2. 2V 和 3. 85V、2. 2V 和 3. 3V、2. 2V 和 2. 2V、3. 3V 和 2. 2V,管 Gj5 柵極的輸出依次為 t/bj(l、t/ by t/bJ2, t/bJ3,輸入Vx為三角形波bin時(shí)的輸入輸出波形圖；圖17.為圖7所示的高通-低通變閾電路中參考電壓Vrefl依次為3. 85V、2. 2V，圖 8所示的高通-低通變閾電路中Vreftl依次為1. 65V和3. 3V，4種參考電壓下管仏漏極的輸出依次為t/hj4、t/hj5、thj5、thj6，輸入Vx為三角形波bin時(shí)的輸入輸出波形圖；圖18.為圖7所示的高通-低通變閾電路中參考電壓Vrefl依次為3. 85V、2. 2V，圖 8所示的高通、低通變閾電路中Vreftl依次為1. 65V和3. 3V，4種參考電壓下管Gl5柵極的輸出依次為thj4、thj5、t/hj5、t/hj6，輸入Vx為三角形波bin時(shí)的輸入輸出波形圖；圖19.為本發(fā)明有關(guān)的另一種8值存儲(chǔ)單元嵌入2值DRAM存儲(chǔ)矩陣的電路圖。
具體實(shí)施例方式下面結(jié)合附圖舉例對(duì)本發(fā)明作進(jìn)一步說(shuō)明。實(shí)施例1 本發(fā)明的PMOS管帶通-帶阻和高通-低通變閾電路功能的說(shuō)明參看圖6所示的PMOS管帶通-帶阻變閾電路，電路中Vdc = 5. 5V，Vss = 0V, Vd = 4V，上閾值 Vexl = Vrefl-VDC+Vtnl+1 Vtp21，下閾值 Vex0 = vref0-vDC-vtn3-1 Vtp41，注PM0S 管 Qpmos 的導(dǎo)通和截止取決于Qphb柵極相對(duì)源極電位差(負(fù)值)，考慮Qnros源極接VD。，Qpmos柵極接輸入 Vx,則VX-VD。決定Qnros的導(dǎo)通和截止，當(dāng)Vx變化時(shí)，在Qnros剛從導(dǎo)通到截止或剛從截止到導(dǎo)通瞬間的Vx-Vdc之值就是Qpmqs的閾值(負(fù)值)；先分析管Qp Q2支路，Vgl = Vx, Vg2 = Vrefl, 管A的柵極對(duì)源極電位差分別為Vgsl，管A的源極對(duì)柵極電位差分別為Vsg2，因?yàn)楣蹵和A 的二源極相接，僅當(dāng)管A和A的二柵壓的差Vx-Vrefl = Vgl-Vg2 = vgsl+vsg2彡Vtnl+1 Vtp21時(shí)， 管 A、Q2 支路才導(dǎo)通，否則，Vx-Vrefl < Vtnl+1 Vtp21 (Vx-Vdc < Vrefl-VDC+Vtnl+1 Vtp21 = Vexl)，管 Q” Q2支路截止，即當(dāng)Vexl > Vx-Vdc時(shí)，管Q1A2支路截止，否則，管Q1A2支路導(dǎo)通。類似方法分析管 Q3、Q4 支路，Vg4 = vx, Vg3 = Vref0,當(dāng)管 A 和 A 的二柵壓的差 Iftl-Vx 彡 Vtn3+1 Vtp41 時(shí)， 管 Q3、Q4 支路導(dǎo)通，否則，Vreftl-Vx < Vtn3+1 Vtp41 (Vx-Vdc > vref0-vDC-vtn3-1 Vtp41 = Vex0)，管 Q3、Q4 支路截止，即當(dāng)Vx-Vdc > Vex0時(shí)，管Q3A4支路截止，否則，管Q3A4支路導(dǎo)通。帶通輸出V。utl 和帶阻輸出V。utQ分別輸送到受控PMOS管Qbi和Qkq的柵極，管Qbi和Qkq的源極接VDC，管Qbi 和Qkci的漏極接外電路；注圖中電阻R。也可用NMOS管代替( 柵極接A柵極，Q0漏極接A漏極，％源極接VD，即管Q。代替電阻R。后，管Q。和Q5構(gòu)成CMOS反相器)；由此得出 ①當(dāng)Vexl > Vx-Vdc > Vex0 (帶區(qū)間內(nèi))時(shí)，管仏、Q2支路和管Q3、Q4支路全截止，電阻R3的電流為0，Vout0 = Vdc,使％截止，V。utl = Vd,使Qbi導(dǎo)通，表明當(dāng)Vrad > Vx-Vdc > U帶區(qū)間內(nèi))時(shí)，Qbi導(dǎo)通，否則，不滿足Vrad > Vx-Vdc > Vex。(帶區(qū)間夕卜)時(shí)，Qbi截止，帶區(qū)間為(Vex0, VeJ，簡(jiǎn)言之，Vx-Virc在帶區(qū)間內(nèi)Qbi導(dǎo)通；接有帶通-帶阻變閾電路的PMOS管Qbi稱為帶通式變閾P(yáng)MOS管，tb = (Vextl，Vexl)，稱tb為帶通閾，即輸入差Vx-Virc在帶通閾內(nèi)管導(dǎo)通；②當(dāng) Vexl > Vx-Vdc > Vra。(帶區(qū)間內(nèi))時(shí)，Q1、Q2支路和Q3、Q4支路有一支路導(dǎo)通，電阻R3的電流較大，Vout0形成低電平，使Qeo截止，否則，不滿足Vexl > Vx-Vdc > Vex0 (帶區(qū)間外)時(shí)，Qk。導(dǎo)通，簡(jiǎn)言之，Vx-Vre在帶區(qū)間內(nèi)Qk。截止；接有帶通-帶阻變閾電路的PMOS管Qki稱為帶阻式變閾P(yáng)MOS管，t/b =作-，^，稱^^為帶阻閾，即輸入差^^⑶在帶阻閾內(nèi)管截止，帶通閾tb和帶阻閾t/b由符號(hào)‘b’和‘/V區(qū)分，符號(hào)tb和t/b分別標(biāo)在管Qbci和Qkci柵極旁， 分別表示Qbci在帶通閾內(nèi)導(dǎo)通和Qkci在帶阻閾內(nèi)截止；這正是PMOS管帶通-帶阻變閾電路要求滿足的帶通、帶阻功能。參看圖7所示的第一種PMOS管高通-低通變閾電路，該電路結(jié)構(gòu)是刪去圖6中的Q3、Q4支路并交換V。_和V。utl得出，圖中V。ut(1和V。utl仍各自接Qui和Qhi 的柵極，管Qm和Qui的源極接VDC，管Qm和Qui的漏極接外電路，注圖中電阻Rtl也可用NMOS 管％代替( 柵極接A柵極，Qo漏極接A漏極，Qo源極接即管％代替電阻Rtl后，管％ 和A構(gòu)成CMOS反相器)；按上述同樣方法分析管Qp Q2支路，當(dāng)管A和A的柵極電壓差 Vx-Vrefl彡Vtnl+1 Vtp21時(shí)，管Qp A支路導(dǎo)通，否則，管Qp Q2支路截止，即當(dāng)Vx-Vdc > Vexl (高區(qū)間)時(shí)，管Qr Q2支路導(dǎo)通，此時(shí)Voutl為低電平，使Qhi導(dǎo)通；Vout0 = Vdc,使Qlo截止；簡(jiǎn)言 Z, Vx-Vdc在高區(qū)間內(nèi)Qm導(dǎo)通，Qui截止；接有高通-低通變閾電路的PMOS管Qhi稱為高通式變閾P(yáng)MOS管，th = ( > Vexl)，th稱為高通閾，即輸入差大于高通閾管導(dǎo)通；接有高通-低通變閾電路的PMOS管Qui稱為低通式變閾P(yáng)MOS管，t/h = ( < Vexl)，t/h稱為低通閾，即輸入差小于低通閾管導(dǎo)通；高通閾th和低通閾t/h由符號(hào)‘h’和‘/h’區(qū)分，符號(hào)th和t/h 分別標(biāo)在管Qhi和Qui柵極旁，分別表示管Qhi在高通閾內(nèi)導(dǎo)通和管Qui在低通閾內(nèi)導(dǎo)通；這正是PMOS管高通-低通變閾電路要求滿足的高通、低通功能。參看圖8所示的第二種PMOS管高通-低通變閾電路，該電路結(jié)構(gòu)是刪去圖6 中的Qp Q2支路得出，注圖中電阻Rtl也可用NMOS管代替(按上述相同接法，Q0和 Q5構(gòu)成CMOS反相器)；按上述同樣方法分析管Q3、Q4支路，當(dāng)管A和A的柵極電壓差 Vref0-Vx彡Vtn3+1 Vtp41時(shí)，管Q3、Q4支路導(dǎo)通，否則，管Q3、Q4支路截止，即當(dāng)Vx-Vdc ( Vex0 (低區(qū)間)時(shí)，管Q3、Q4支路導(dǎo)通，Vout0為低電平，使Qlo導(dǎo)通，Voutl = Vdc,使Qm截止；簡(jiǎn)言之， Vx-Vdc在低區(qū)間內(nèi)Qui導(dǎo)通，Qhi截止；接有高通-低通變閾電路的PMOS管Qm稱為高通式變閾P(yáng)MOS管，th = ( > Vex0)，th稱為高通閾，輸入差大于高通閾時(shí)管導(dǎo)通；接有高通-低通變閾電路的PMOS管Qui稱為低通式變閾P(yáng)MOS管，t/h = ( < Vex0)，t/h稱為低通閾，輸入差小于低通閾時(shí)管導(dǎo)通；高通閾th和低通閾t/h由符號(hào)‘h’和‘/h’區(qū)分，符號(hào)th和t/h分別標(biāo)在管Qhi和Qui柵極旁，分別表示管Qhi在高通閾內(nèi)導(dǎo)通和管Qui在低通閾內(nèi)導(dǎo)通；這正是PMOS管高通-低通變閾電路要求滿足的高通、低通功能。上述帶通閾，帶阻閾，高通閾和低通閾包括電壓區(qū)間和開啟性質(zhì)二個(gè)屬性，在MOS 管柵極標(biāo)以符號(hào)tb，t/b，th或t/h來(lái)表示其屬性。為簡(jiǎn)化書寫，MOS管柵極的閾控制信號(hào)用閾信號(hào)tb，閾信號(hào)t/b，閾信號(hào)th或閾信號(hào)t/h來(lái)表示，即在上述符號(hào)前加‘閾信號(hào)’，以此表示柵極控制信號(hào)的含意。改變使Vrad改變，第一種PMOS管高通-低通變閾電路圖 7 (Vexl = Vrefl-VDC+Vtnl+1 Vtp21)不能實(shí)現(xiàn)小于 Vtnl+1 Vtp21 +Vss-Vdc 的上閾值 Vexl ；改變 Vreftl 使 Vex0改變，第二種PMOS管高通-低通變閾電路圖8 (Vex0 = Vref0-V0c-Vtn3-1 Vtp41)不能實(shí)現(xiàn)大于-Vtn3-1 Vtp41的下閾值Vraitl,常需用二種PMOS管高通-低通變閾電路配合使用。圖6 8 中的隊(duì)可用恒流源I1代替(電流I1由Vdc流向管Gj1和％的漏極)。注常規(guī)將PMOS管的襯底接電源電壓VD。( ’.·最高電位是VD。)，將NMOS管的襯底接地(·.·最低電位是地)；DRAM工作電壓Vdc—般為1.8V和1. 5V，如果在二值DRAM中嵌入多值存儲(chǔ)單元，其中存儲(chǔ)電容 .存儲(chǔ)的是多值邏輯電平，多值邏輯電平最大值為VD。(最高電位)，多值邏輯電平最小值為負(fù)電源電壓Vss (最低電位)，即多值存儲(chǔ)單元工作電壓在Vdc和 Vss間，所以PMOS管的襯底仍接直流電壓VD。( ·/最高電位是VD。)，但NMOS管的襯底應(yīng)改為接 Vss ( ·.·最低電位是Vss)，如Vdc = 1.8V，Vss = -3. 5V。上述帶通-帶阻變閾電路和高通-低通變閾電路中取Vdc = 5. 5V，Vss = 0V, Vd = 4V，現(xiàn)在考慮嵌入多值存儲(chǔ)單元，改為取Vdc =1.8V，Vss = -3. 5V，Vd = 0V,因?yàn)閂ratl和Vrad是根據(jù)Qnros剛從導(dǎo)通到截止或剛從截止到導(dǎo)通瞬間的Vx-Vrc決定的，雖然VD。降低，但基于相對(duì)VD。之差值考慮的Vraitl和Vral數(shù)值不變；實(shí)施例2 對(duì)圖6，7，8的I^spice計(jì)算機(jī)模擬波形圖15 18的說(shuō)明。本發(fā)明的PMOS管帶通-帶阻變閾電路圖6中(圖6、7、8中Vdc = 5. 5V, Vss = 0V, Vd = 4. 0V)，在參考電壓 Vrefl 和 Vref0 依次取 4 組值2. 2V 和 3. 85V、2. 2V 和 3. 3V、2. 2V 和
2.2V、3. 3V和2. 2V，輸入Vx為三角形波bin時(shí)，閾信號(hào)tbj(1、t、、tbj2、tbj3 (在管仏漏極極對(duì)應(yīng)的帶通輸出依次形成)的I^spice計(jì)算機(jī)模擬波形示如圖15上部4個(gè)曲線；閾信號(hào)t/ bJ0> Vbjl, t/bj2、t/bj3 (在管A柵極對(duì)應(yīng)的帶阻輸出依次形成)的I^spice計(jì)算機(jī)模擬波形為圖16上部4個(gè)曲線，圖15和圖16最下邊的曲線是三角形波bin，所有曲線頂(最大值) 接近VD。。以相對(duì)VD。的降幅VX-VD。剛到Vtp為準(zhǔn)查看負(fù)脈沖和正脈沖，Vtp為PMOS管和 Qbi的閾值；圖15上部4個(gè)曲線中低于Vdc的負(fù)脈沖均處在三角形波bin線性上升區(qū)或線性下降區(qū)內(nèi)，表明Qbi在帶區(qū)間內(nèi)(Vexl > Vx-Vdc > Vex0)導(dǎo)通；圖16上部4個(gè)曲線中接近Vdc的正脈沖均處在三角形波bin線性上升區(qū)或線性下降區(qū)內(nèi)，表明Qkci在帶區(qū)間內(nèi)(Vrad > Vx-Vdc > Vex0)截止，滿足的帶通、帶阻功能。在圖15和圖16中，當(dāng)閾信號(hào)tbjQ、t、、tbj2、tbJ3的t時(shí)刻值相對(duì)Vdc的降幅 Vx-Vdc低于Vtp，則該時(shí)刻相應(yīng)的PMOS管Qbi導(dǎo)通；當(dāng)閾信號(hào)t/bj(1、Vbjl、t/bj2、t/bJ3的 t時(shí)刻值相對(duì)VD。的降幅VX-VD。低于Vtp，則該時(shí)刻相應(yīng)的PMOS管Qkci導(dǎo)通；當(dāng)輸入Vx為三角形波bin時(shí)，管Qeo和Qbi剛導(dǎo)通時(shí)刻的輸入差Vx-Vdc瞬時(shí)值就分別是Vex0和Vexl，由圖15和圖16可依次查出各參考電壓下的Vextl和Vexl實(shí)測(cè)值為:-2. 95V和-2. 0V, -3. 45V 和-2. 0V、-4. 45V和-2. 0V、-4. 45V和-0. 85V。在各參考電壓下按Vratl和Vrad值計(jì)算公式 Vexl = Vrefl-VDC+Vtnl+1 Vtp21 和 Vextl = vref0-vDC-vtn3-1 Vtp41 計(jì)算理論值，計(jì)算得出 Vextl 和 Vexl 理論值依次為:-2. 8V 和-2. 15V、-3. 35V 和-2. 15V、_4. 45V 和-2. 15V、_4. 45V 和-1. 05V。計(jì)算表明，理論值和實(shí)測(cè)值接近，二者有微小差別(0. 2V內(nèi))，微小差別是由于電路中MOS管實(shí)際閾值隨柵極參考電壓的改變會(huì)有微小改變。本發(fā)明的第一種PMOS管高通-低通變閾電路圖7 (該電路結(jié)構(gòu)是是刪去圖6中的Q3> Q4支路并交換Vout0和Voutl得出)，參考電壓Vrefl依次為3. 85V、2. 2V，第二種PMOS管高通-低通變閾電路圖8 (該電路結(jié)構(gòu)是是刪去圖6中的Q” Q2支路得出)，在圖7和圖6 中，Vdc = 5. 5V, Vss = 0V, Vd = 4V，參考電壓Vrrftl依次為1.65V和3. 3V，4種參考電壓下管 Q5漏極對(duì)應(yīng)的低通和高通輸出依次形成閾信號(hào)t/hj4、t/hJ5和thj6、thj7，4種參考電壓下管 Q5柵極對(duì)應(yīng)的高通和低通輸出依次形成閾信號(hào)thj4、thj5和t/hj6、t/hj7，當(dāng)輸入Vx為三角形波bin時(shí)，Pspice計(jì)算機(jī)模擬閾信號(hào)t/hj4、t/hj5、thj6、thJ7波形示如圖17上部4個(gè)曲線； Pspice計(jì)算機(jī)模擬閾信號(hào)thj4、thj5、t/hj6、t/hJ7波形示如圖18上部4個(gè)曲線；圖17和圖 18最下邊的曲線是三角形波bin，所有曲線頂(最大值)接近VD。。以相對(duì)VD。的降幅Vx-Vdc 剛到^pS準(zhǔn)區(qū)分負(fù)脈沖和正脈沖，圖17第3、4個(gè)曲線和圖18第1、2個(gè)曲線中低于Vrc的負(fù)脈沖均處在三角形波bin高區(qū)間(覆蓋三角形波脈沖頂全部分)，表明Qhi在高通區(qū)間導(dǎo)通，圖17第1、2個(gè)曲線和圖18第3、4個(gè)曲線中低于\c的負(fù)脈沖均處在三角形波bin低區(qū)間(覆蓋三角形波脈沖底全部分)，表明Qui在低區(qū)間導(dǎo)通；滿足的高通、低通功能。 在圖17和圖18中，當(dāng)閾信號(hào)thj4、thj5、thj6、thj7的t時(shí)刻值相對(duì)Vdc的降幅Vx-Vdc 低于Vtp，則該時(shí)刻相應(yīng)的PMOS管Qhi導(dǎo)通；當(dāng)閾信號(hào)t/hpt/hpt/hpt/hp的t時(shí)刻值相對(duì)VDe的降幅Vx-Vlie低于Vtp，則該時(shí)刻相應(yīng)的PMOS管Qui導(dǎo)通；Vtp為PMOS管Qui和Qhi的閾值。 當(dāng)輸入Vx為三角形波bin時(shí)，管Vui和Vhi剛導(dǎo)通時(shí)刻的輸入差Vx-Vrc瞬時(shí)值就分別是Vratl和 Vexl，由圖17和圖18可依次查出各參考電壓下的Vexl實(shí)測(cè)值為-O. 32V和-2. 02V，Vextl實(shí)測(cè)值為-5. OV和-3. 42V。在各參考電壓下按UP Vexl值計(jì)算公式Vexl = Vrefl_VDC+Vtnl+1 Vtp2 和VexQ = Vref0-VDC-Vtn3-1 Vtp41計(jì)算理論值，計(jì)算得出Vexl理論值依次為-0. 5V和-2. 15V，Vex0 理論值依次為-5. OV和-3. 35V。計(jì)算表明，理論值和實(shí)測(cè)值接近，二者有微小差別(0. 2V 內(nèi))。實(shí)施例3 帶通-帶阻和高通-低通變閾電路應(yīng)用于將多值存儲(chǔ)單元電路嵌入 DRAM。在二值DRAM中嵌入K值存儲(chǔ)單元是困難重重的(K > 4)，尚未發(fā)現(xiàn)有多于4值的 DRAM的研制成功。二值數(shù)據(jù)是按存儲(chǔ)電容的電荷的有和無(wú)來(lái)決定的，很容易讀和寫；8值， 10值和任意K值DRAM的存儲(chǔ)單元電路結(jié)構(gòu)很簡(jiǎn)單，但多值信號(hào)讀出和寫入要區(qū)分出量級(jí)， 很難讀和寫；在二值DRAM中嵌入多值存儲(chǔ)單元，不能按傳統(tǒng)方法單純考慮多值存儲(chǔ)單元， 必須同時(shí)考慮與多值存儲(chǔ)單元相配合的二值-多值轉(zhuǎn)換電路和多值-二值轉(zhuǎn)換電路；采用帶通-帶阻和高通-低通變閾電路，則多值-二值轉(zhuǎn)換電路(多值指8值，10值，16值和任意K值)就很容易實(shí)現(xiàn)。圖1為用8值存儲(chǔ)單元嵌入2值DRAM存儲(chǔ)矩陣的電路圖；該8值存儲(chǔ)單元結(jié)構(gòu)很簡(jiǎn)單，示如圖2和圖3，為了將8值存儲(chǔ)單元嵌入2值DRAM存儲(chǔ)矩陣，需要有圖4所示的一種2-8值轉(zhuǎn)換電路BMVC和圖5所示的一種8_2值轉(zhuǎn)換電路MBVC，由圖5看出，所示的MBVC結(jié)構(gòu)很簡(jiǎn)單，這是應(yīng)用帶通-帶阻和高通-低通變閾電路的結(jié)果；類似方法可推廣應(yīng)用到10值，16值和任意K值。圖10 14為2-8值轉(zhuǎn)換電路BMVC和8_2值轉(zhuǎn)換電路MBVC在各種情況下的I^spice計(jì)算機(jī)模擬波形。顯然，帶通-帶阻和高通-低通變閾電路還可廣泛用于各種多值邏輯電路，包括多值組合邏輯電路和多值時(shí)序邏輯電路，有廣泛應(yīng)用前景。。實(shí)施例4 實(shí)現(xiàn)2-8值轉(zhuǎn)換電路BMVC功能的說(shuō)明。參看圖4，Vdc = 1. 8V, Vss = -3. 5V, Vd = 0V，①當(dāng) bJ+2bJ+1bj = 111 時(shí)，fj7 = 0，管 Qa7 導(dǎo)通，Yww 輸出電壓 Vywj = Vdc (邏輯 7)；②當(dāng) bj+2bj+1bj = 110 時(shí)，fj7 = 1 和 fj6 = 0，管 Qa7 截止，管 Qa6 導(dǎo)通，Vywkj = Vlic-Vd(邏輯 6)；③當(dāng) bj+2bj+1bj = 101 時(shí)，fJ7 = fJ6 = 1 和 fJ5 =
0，管 Qa7、Qa6 截止，管 Qa5 導(dǎo)通，Vywej = VDC_2Vd (邏輯 5)；..................④當(dāng) bj+2bj+1bj = 001
時(shí)，fJ7 = fJ6 = fJ5 = fJ4 = fJ3 = fJ2 = 1 和 fJ2 = 0，6 個(gè)管 Qa7 Qa2 截止，管 Qal 導(dǎo)通，Vywej =VDC_6Vd(邏輯 1)；⑤當(dāng) b^bj^bj = 000 時(shí)，fJ7 = fJ6 = fJ5 = fJ4 = fJ3 = fJ2 = f,, = 1,7 個(gè)管Qa7 L截止，VYWEj = Vss (邏輯0)；示如圖10和圖12中的Ymj，Ywej輸出電壓VYWKj有 8個(gè)階梯電壓，二進(jìn)制數(shù)碼000 111對(duì)應(yīng)十進(jìn)制數(shù)碼為0 7，當(dāng)輸入bj+2bj+1bj = 000 111時(shí)，Ywkj輸出電壓Vywej有8個(gè)邏輯電平ν (0) ν (7)，各自表示邏輯0 7，其中ν (0)= Vss，ν(k) = VDC-(7-k)Vd, k = 1 7。實(shí)施例5 實(shí)現(xiàn)8-2值轉(zhuǎn)換電路MBVC功能的說(shuō)明。參看圖5，Vdc = 1. 8V, Vss = _3. 5V, Vd = 0V,考慮管 GB(lmj Q3mj 的柵極經(jīng)帶通-帶阻變閾電路接輸入^^，管Gh4du Gh6du.的柵極經(jīng)高通-低通變閾電路接輸入Ykw，滿足① 管G114mj的高通閾thj4為包含邏輯電平v(4)的高區(qū)間；②管的高通閾thj5為包含邏輯電平v(6)的高區(qū)間；③管Gh6du.的高通閾為包含邏輯電平v(7)的高區(qū)間；④管(;B(lmj的帶通閾tbj(l為僅包含2個(gè)邏輯電平M2)、v(3)的帶區(qū)間；⑤管帶通閾tbj(l為僅包含邏輯電平V(I)的帶區(qū)間；⑥管GB2mj的帶通閾tbj(l為僅包含邏輯電平v(3)的帶區(qū)間；⑦管 Gb3dij的帶通閾tbj(l為包含邏輯電平ν(5)的帶區(qū)間；再考慮輸出I^2接管G114mj的漏極，輸出 mJ+1接(^mj和GBQmj的漏極，輸出πι」接Qlmj、GBanj、G_和Gremj的漏極，所有管的源極都接VDC， 只要其中有-管導(dǎo)通，即該管漏極和源極導(dǎo)通，該管漏極輸出就是高電平，所以MBVC的輸入輸出關(guān)系為(1)當(dāng)^fflj輸入為邏輯7時(shí)，管GH4m」、(^mj、G116mj導(dǎo)通，輸出ιν2πι」+1πι」=111 ；⑵ 當(dāng)^lj輸入為邏輯6時(shí)，管GH4mj、(;Haij導(dǎo)通，其它管截止，輸出ιν2 νιπι」=110 ； (3)當(dāng)^iw輸入為邏輯5時(shí)，管GH4mj、G_導(dǎo)通，其它管截止，輸出HwviHij = 101 ； (4)當(dāng)^lj輸入為邏輯 4時(shí)，管G114mj導(dǎo)通，其它管截止，輸出HwvilIij = 100 ； (5)當(dāng)^lj輸入為邏輯3時(shí)，管(；_、 Gb2dij導(dǎo)通，其它管截止，輸出IV2nvimj = 011 ； (6)當(dāng)^lj輸入為邏輯2時(shí)，管導(dǎo)通，其它管截止，輸出HwvilIij = 010 ； (7)當(dāng)^lj輸入為邏輯1時(shí)，管Qlmj導(dǎo)通，其它管截止，輸出 m,2mj+imj = 001 ； (8)當(dāng)Yedj輸入為邏輯0時(shí)，所有管都截止，輸出m,2mj+imj = 000 ；表示Yedj 輸入邏輯0 7時(shí)，得出對(duì)應(yīng)的二值輸出000 111，示如圖10，圖12和圖13。實(shí)施例6 對(duì)圖3 5的I^spice計(jì)算機(jī)模擬波形圖10 14的說(shuō)明。圖10為8值存儲(chǔ)單元嵌入2值DRAM存儲(chǔ)矩陣的電路在&和Yj為高電平時(shí)， bJ+2> bj+1、b」、YffEJ, Yedj, mj+2、mj+1、Hij按順序先后上下分立的波形圖，由圖看出，當(dāng)BMVC的輸 Λ bj+2bj+1bj = 000 111 (上面3個(gè)波形)時(shí)，BMVC輸出Ywej為8值信號(hào)0 8 (第4個(gè)波形)，該8值信號(hào)經(jīng)8值存儲(chǔ)單元得出的Ysilj (第5個(gè)波形)，Yedj輸入到MBVC，最后MBVC輸出mj+2mj+1mj = 000 111 (下面3個(gè)波形)，MBVC有3位2值輸出m,2mj+imj波形與BMVC的 3位2值輸入…+九+屯波形相同；注成和1的高電平和低電平各自為近VDe和0 ；因TG1* TG2是傳輸8值信號(hào)，TG1和TC2控制信號(hào)幅度要和8值信號(hào)幅度一致，所以由&產(chǎn)生另一個(gè)同相的幅度增加的行選擇線)(Μ，)(Μ的高電平和低電平各自為和Vss ；當(dāng)行選擇線&是高電平時(shí)，對(duì)應(yīng)I也是高電平，為簡(jiǎn)便，附圖均按&是高低電平來(lái)說(shuō)明。圖11 為 2-8 值轉(zhuǎn)換電路 BMVC 在 &和￥」為高電平時(shí)，bj+2、bj+1、bj、fj7、fj6、fj5、fJ4、 fJ3、fj2、fj先后上下分立的波形圖；當(dāng)BMVC的輸入bj+2bj+1bj = 000 111(上面3個(gè)波形) 時(shí)，由圖11看出BMVC中7個(gè)門fj7、fj6、fj5、fj4、fj3、fj2、fj的輸出波形(下面7個(gè)波形)， fj7 G各自接管Qa7 Qal柵極；圖12為2-8值轉(zhuǎn)換電路BMVC在\和Y」為高電平時(shí)，Ywej. DMCiJ>fJ7> fJ6> fJ5> fJ4> fJ3> fJ2>fji先后上下分立的波形圖，管Qa7 L在fj7 G (下面7個(gè)波形)的作用下，Yww輸出有8個(gè)邏輯電平ν (0) ν (7)，各自對(duì)應(yīng)邏輯0 7 (上面第1個(gè)波形)，同時(shí)Yww傳輸?shù)紽s的輸入Dscij，Dfcij有相同的8個(gè)邏輯電平(上面第2個(gè)波形)；圖 13 為 8-2 值轉(zhuǎn)換電路 MBVC 在 & 和 Yj 為高電平時(shí)，Om, Ym, thj4、thj5、tbj(1、t、、tbj2、tbJ3、 thJ6先后上下分立的波形圖，Dscij經(jīng)&形成波形相接近的8值射極輸出DMij (上面第1個(gè)波形)，DMij經(jīng)導(dǎo)通的TC2向外輸出^ljAmj波形與Dmj波形相同(上面第2個(gè)波形)；MBVC在 Yedj作用下生成4個(gè)帶通閾信號(hào)讓貞Jbytbptbp (下面倒數(shù)第2 5個(gè)波形)，生成3個(gè)高通閾信號(hào)％4、％5、％6(正數(shù)第3、4個(gè)波形和下面倒數(shù)第1個(gè)波形)；圖14為8-2值轉(zhuǎn)換電路 MBVC 在 ^Ci 和 Yj 為高電平時(shí)，mJ+2,mJ+1,mj, thj4、thj5、tbj(l、tb」” tbj2、tbj3、thJ6 先后上下分立的波形圖，在閾信號(hào)thj4、thj5、tbJ0, t、、tbj2、tbj3、thJ6作用下(下面倒數(shù)第1 7 個(gè)波形)，得出MBVC輸出mj+2、mj+1、mj的波形(上面第1 3個(gè)波形)；可以看出，MBVC輸出 mJ+2、mj+1、mj的波形和上述BMVC輸入bj+2、bj+1、bj的波形是相同的，表明BMVC將3位2值輸入轉(zhuǎn)換為8值信號(hào)Yww，該8值信號(hào)存入8值存儲(chǔ)單元，8值存儲(chǔ)單元產(chǎn)生Ykw，MBVC又將8 值信號(hào)轉(zhuǎn)換為3位2值信號(hào)。實(shí)施例7:其它說(shuō)明。圖9為已有的一種多輸出精密鏡像電流源(恒流源)電路圖和符號(hào)圖，為降低功耗和提高性能等，對(duì)圖2和圖4中的恒流源Ip其恒流源L電流取較小值，所用二極管為硅二極管，導(dǎo)通電流取較小值；圖4同樣用于電流源1_、Ilfflj, I2fflj,電流方向由相應(yīng)管的漏極流向地。通常，門fj7 G和邏輯式fj7 G是同一功能器件的2個(gè)表達(dá)形式，實(shí)現(xiàn)的同一功能；門f j7 fμ是用門符號(hào)表示，式f j7 fΜ是用邏輯式表示，而f j7 fΜ就是邏輯式 fJ7 G的輸出(即門fj7 G輸出)，其前加‘門’和‘式’已可區(qū)分門fj7 G和邏輯式 fJ7 G (其前加英文字母和加中文字母有同樣作用，但后者易懂)；這樣書寫起來(lái)很方便， 否則，符號(hào)太多，反而不便；為書寫方便，可類似處理其它繁瑣的符號(hào)。
權(quán)利要求
1.一種PMOS管帶通-帶阻變閾電路，其特征在于所述的PMOS管帶通-帶阻變閾電路由二個(gè)NMOS管Q1^Q3和三個(gè)PMOS管Q2、仏、Q5，及二個(gè)電阻R0^R1組成；管Q1和Q2的源極相接，管Q3和Q4的源極相接，管％和Q4的漏極接直流電源Vss，管仏、仏的漏極和管A的柵極與電阻R1的一端相連接，該連接處作為帶阻輸出V。ut(l，電阻R1的另一端和PMOS管％的源極接到直流電源VDe，NMOS管Gj1和PMOS管A的柵極接外輸入Vx，PMOS管％和NMOS管仏的柵極分別接參考電壓Vrefl和Vref0, Vdc ^ Vx ^ VssjVdc彡Vrefl彡VssjVdc彡Vref0彡Vss,管Q5漏極和電阻Rtl的一端相連接，該連接處作為帶通輸出V。utl，電阻Rtl的另一端接直流電源VD，Vdc = 5. 5V, Vss = 0V, Vd = 4V ；上閾值 Vexl = Vrefl-VDC+Vtnl+1 Vtp21，下閾值 Vex0 = Vref0-VDC-Vtn3- | Vtp41， 滿足Vexl > Vextl，其中vtnl、vtn3和Vtp2、Vtp4分別為NMOS管Q1A3和PMOS管％、仏的閾值電壓， Vtnl > 0，Vtn3 > 0，Vtp2 < 0，Vtp4 < 0，帶通輸出V。utl和帶阻輸出V。utQ分別輸送到受控PMOS 管Qbi和Qro的柵極，管QBI和QRO的源極接Vdc,由此完成①當(dāng)Vexl > VX_VDC > Vex0時(shí)，管Qbi 導(dǎo)通，否則，不滿足Vexl > Vx-Vdc > Vex0時(shí)，管Qbi截止，②當(dāng)Vexl > Vx-Vdc > Vex0時(shí)，管Qk。截止，否則，不滿足Vexl > Vx-Vdc > Vex0時(shí)，管Qki導(dǎo)通；也即輸入差Vx-Vdc在帶區(qū)間(Vex0, VeJ 內(nèi)，管Qbi導(dǎo)通，管Qki截止，帶區(qū)間(Vex0, Vexl)通過(guò)改變參考電壓Vrefl和V,_來(lái)調(diào)整。
2.一種具有權(quán)利要求1所述的PMOS管帶通-帶阻變閾電路的部分結(jié)構(gòu)形成的PMOS管高通-低通變閾電路，其特征在于所述的PMOS管高通-低通變閾電路由一個(gè)NMOS管Gj1和二個(gè)PMOS管％、Q5，及二個(gè)電阻IVR1組成，管Gl1和％的源極相接，管％的漏極接直流電源 Vss，NMOS管％的漏極和PMOS管％的柵極與電阻R1的一端相連接，該連接處作為高通輸出 Voutl,電阻隊(duì)的另一端和管A的源極接到直流電源VD。，NMOS管A的柵極接外輸入Vx，PMOS 管％的柵極接參考電壓Vrefl，Vdc ^ Vx ^ Vss, Vdc彡Vrefl彡Vss，管A的漏極和電阻Rtl的一端相連接，該連接處作為低通輸出V。_，電阻Rtl的另一端接直流電源Vd = 4V，Vdc = 5. 5V， Vss = OV ；上閾值 Vexl = Vrefl-VDC+Vtnl+1 Vtp21，其中 Vtnl 和 Vtp2 分別為 NMOS 管 ％ 和 PMOS 管 ％ 的閾值電壓，Vtnl > 0，Vtp2 < 0，高通輸出V。utl和低通輸出V。_分別輸送到受控PMOS管Qhi 和Qlo的柵極，管Qhi和Qlo的源極接Vdc,由此完成①當(dāng)Vx-Vdc > Vexl時(shí)，管Qm導(dǎo)通，否則， 不滿足VX-VD。> Vexl時(shí)，管Qm截止，②當(dāng)VX-VD。> Vexl時(shí)，管Qui截止，否則，不滿足Vx-Vdc > Vexl時(shí)，管Qlo導(dǎo)通；即輸入Vx在Vx-Vdc > Vexl時(shí)，管Qhi導(dǎo)通，管Qlo截止，Vexl通過(guò)改變參考電壓VMfl來(lái)調(diào)整。
3.一種具有權(quán)利要求1所述的PMOS管帶通-帶阻變閾電路的部分結(jié)構(gòu)形成的PMOS管高通-低通變閾電路，其特征在于所述的PMOS管高通-低通變閾電路由一個(gè)NMOS管Q3和二個(gè)PMOS管A、Q5，及二個(gè)電阻IVR1組成，管％和A的源極相接，管A的漏極接直流電源 Vss，NMOS管( 的漏極和PMOS管％的柵極與電阻R1的一端相連接，該連接處作為低通輸出 Vout0,電阻R1的另一端和管％的源極接到直流電源VDC，NMOS管A的柵極接參考電壓VMfQ， PMOS管A的柵極接外輸入Vx，Vdc ^ Vx ^ Vss，Vdc彡Vref0彡Vss，管仏的漏極和電阻Rtl的一端相連接，該連接處作為高通輸出V。utl，電阻Rtl的另一端接直流電源VD，Vd = 4V,Vdc = 5. 5V, Vss = OV ；下閾值 VexQ = Vref0-VDC-Vtn3-1 Vtp41，其中 Vtn3 和 Vtp4 分別為 NMOS 管( 和 PMOS 管 & 的閾值電壓，Vtn3 > 0，Vtp4 < 0，高通輸出V。utl和低通輸出V。_分別輸送到受控PMOS管Qhi 和Qlo的柵極，管Qhi和Qlo的源極接Vdc,由此完成①當(dāng)Vx-Vdc > Vex0時(shí)，管Qm導(dǎo)通，否則， 不滿足VX-VD。> Vex0時(shí)，管Qm截止，②當(dāng)VX-VD。> Vex0時(shí)，管Qto截止，否則，不滿足Vx-Vdc > Vex0時(shí)，管Qlo導(dǎo)通；即輸入Vx在Vx-Vdc > Vex0時(shí)，管Qhi導(dǎo)通，管Qlo截止，Vex0通過(guò)改變參考電壓VMf(1來(lái)調(diào)整。
4.根據(jù)權(quán)利要求1所述的一種PMOS管帶通-帶阻變閾電路，或根據(jù)權(quán)利要求2所述的一種PMOS管高通-低通變閾電路，或根據(jù)權(quán)利要求3所述的一種PMOS管高通-低通變閾電路，其特征在于取 Vdc = 1. 8V, Vss = -3. 5V, Vd = OV0
5.根據(jù)權(quán)利要求1所述的一種PMOS管帶通-帶阻變閾電路，其特征在于所述的電路中，電阻R1取為恒流源I1,電流I1由Vdc流向管A和A的漏極。
6.根據(jù)權(quán)利要求2所述的一種PMOS管高通-低通變閾電路，其特征在于所述的電路中，電阻R1取為恒流源I1,電流I1由Vdc流向管Q10
7.根據(jù)權(quán)利要求3所述的一種PMOS管高通-低通變閾電路，其特征在于所述的電路中，電阻R1取為恒流源I1,電流I1由Vdc流向管Q30
全文摘要
本發(fā)明公開PMOS管帶通-帶阻和高通-低通變閾電路，PMOS管帶通-帶阻變閾電路由二個(gè)NMOS管Q1、Q3和三個(gè)PMOS管Q2、Q4、Q5，及二個(gè)電阻R0、R1組成；PMOS管高通-低通變閾電路由一個(gè)NMOS管Q1和二個(gè)PMOS管Q2、Q5，及二個(gè)電阻R0、R1組成；另一種PMOS管高通-低通變閾電路由一個(gè)NMOS管Q3和二個(gè)PMOS管Q4、Q5，及二個(gè)電阻R0、R1組成。采用參考電壓Vref調(diào)節(jié)帶通閾、帶阻閾、高通閾、低通閾。已有控制MOS管閾值技術(shù)只能控制閾值的幅度，本發(fā)明所述的變閾電路，很容易實(shí)現(xiàn)將8值、10值和任意K值動(dòng)態(tài)存儲(chǔ)單元嵌入DRAM存儲(chǔ)陣列所需要的轉(zhuǎn)換電路，實(shí)現(xiàn)多值組合邏輯電路和多值時(shí)序邏輯電路，使電路結(jié)構(gòu)最簡(jiǎn)。用于FPGA、CPLD、半或全制定ASIC和存儲(chǔ)器等VLSI及其它數(shù)字IC技術(shù)領(lǐng)域。
文檔編號(hào)G11C11/4096GK102436847SQ201110291038
公開日2012年5月2日 申請(qǐng)日期2011年9月15日 優(yōu)先權(quán)日2011年9月15日
發(fā)明者劉瑩, 方倩, 方振賢 申請(qǐng)人:黑龍江大學(xué)