專利名稱：交錯自刷新的方法
技術(shù)領(lǐng)域：
本發(fā)明的實施例涉及計算領(lǐng)域，并且更具體地涉及存儲器自刷新機制，用以降低這種存儲器的峰值功率需求。
背景技術(shù)：
存儲器“刷新”是一種機制，通過該機制，存儲于動態(tài)隨機存取存儲器(DRAM)中的數(shù)據(jù)保持存活(alive)，以便存儲器中存儲的數(shù)據(jù)既不退化也不會變得完全丟失。例如，當常規(guī)計算機系統(tǒng)完全關(guān)機且所有電力移除時，存儲器模塊中存儲的用于計算機的所有數(shù)據(jù)最終將變得完全不可用且不可恢復?；赟RAM的其它存儲器模塊并不需要刷新。存儲器刷新通常由外部設(shè)備啟動，例如與該存儲器交互的“存儲器控制器”，其中該存儲器控制器刷新部分存儲器模塊，作為進行存儲器模塊上的操作(例如讀或?qū)懖僮? 的一部分或在該操作之前進行。當在激活使用中時，存儲器控制器還將保持存儲器在適當時“刷新”，使得存儲器中存儲的數(shù)據(jù)不退化。當存儲器的刷新由諸如存儲器控制器的外部設(shè)備所控制時，存儲器設(shè)備相應(yīng)地只響應(yīng)于接收自外部設(shè)備/外部存儲器控制器的指令 (例如當有外部指示時，存儲器將刷新適當?shù)牟糠?。除了外部刷新或外部觸發(fā)刷新，第二種存儲器“刷新”用這種存儲器模塊來進行。 例如，常規(guī)的存儲器模塊支持“自刷新”機制，其中刷新并不是由諸如上述存儲器控制器的外部設(shè)備啟動的，而是這種存儲器刷新由存儲器模塊本身內(nèi)部觸發(fā)，例如，使得在存儲器內(nèi)的所有行或列(rank)上以反復進行的方式對存儲器的每一行或列進行刷新操作。例如，當存儲器模塊被置于低功率模式時，諸如當存儲器并未被激活利用但是存儲器的內(nèi)容還是必須保持在正確狀態(tài)時，使用存儲器“自刷新”。當外部存儲器控制器在管理存儲器“刷新”時，控制器本身確保通過處理電力和該存儲器控制器可用的適當指令，這些刷新被適當?shù)囟〞r和交錯。然而，如果存儲器模塊通過“自刷新”的無限周期而在內(nèi)部反復進行(例如進入自刷新模式，直到由外部存儲器控制器在將來的未知時間喚醒為止)，則存儲器模塊必須自身確保以適當計算的重復時間間隔來刷新所有存儲器行或列，用以確保存儲于存儲器或存儲器模塊中的數(shù)據(jù)不丟失，而無需來自外部控制器的幫助或指令。


通過示例的方式而非限制的方式來說明本發(fā)明的實施例，并且當結(jié)合附圖考慮時，參考下面的詳細說明可以更充分地理解本發(fā)明的實施例，其中圖1說明了本發(fā)明實施例可在其中工作的示例性架構(gòu)；圖2說明了本發(fā)明實施例可在其中工作的可替換的示例性架構(gòu)；圖3說明了根據(jù)本發(fā)明實施例的周期流程圖；圖4說明了可替換的周期流程圖；圖5是存儲器模塊或雙列直插式存儲器模塊(DIMM)的實施例可在其中工作的系統(tǒng)的圖形表示；圖6是說明根據(jù)本發(fā)明的一個實施例的用于存儲器自刷新的方法的流程圖；以及圖7說明了根據(jù)本發(fā)明一個實施例的采用計算機系統(tǒng)的示例性形式的機器的圖形表示。
具體實施例方式本文描述的系統(tǒng)、設(shè)備和方法用于將存儲器模塊或DIMM的多個存儲器列中的第一列指定為存儲器模塊或DIMM內(nèi)的主列；將存儲器模塊的剩余多個存儲器列中的一個或多個第二列指定為輔助列；經(jīng)由存儲器模塊內(nèi)部的硬件邏輯在第一時間(例如Time1)觸發(fā)主列的刷新；以及經(jīng)由存儲器模塊內(nèi)部的硬件邏輯在一個或多個第二時間(例如TinK52到 Timen)觸發(fā)被指定為輔助列的剩余多個存儲器列中每一個列的非重疊交錯刷新，所述一個或多個第二時間與指定為輔助列的各個存儲器列中的每一個列相對應(yīng)。在一具體實施例中，第一時間和一個或多個第二時間(例如TinK52到Timen)基于模式寄存器中所存儲的值，所述模式寄存器在存儲器模塊本身內(nèi)部。在一些實施例中，模式寄存器存儲表示時間段的值，特定列可以例如在一延遲時段后在所述時間段開始其刷新。 在可替換實施例中，該模式寄存器存儲特定存儲器列的列標識符，并且時間或延遲時段是基于特定列的標識由存儲器模塊計算或得到的(例如，第四列可以通過將基數(shù)乘以列標識符來計算，其中通過將列或列的總數(shù)分成更大的值來得到與非重疊交錯刷新方案一致的時間)。下面參照說明書的詳細附圖來另外詳細地描述這些細節(jié)。本文描述的某些功能可由在存儲器模塊本身內(nèi)部的硬件邏輯執(zhí)行，或者如果支持的話經(jīng)由應(yīng)用到設(shè)備的固件來執(zhí)行。本文描述的存儲器模塊可被安裝到其它部件或集成到系統(tǒng)中，或者可以在制造系統(tǒng)后直接安裝到系統(tǒng)中。然而為了非常清楚地說明，能夠執(zhí)行其被描述的功能的存儲器模塊被分離地要求保護、可被分離地制造和銷售，或者可替換地在制造時被集成到系統(tǒng)中并和這樣的系統(tǒng)一起銷售，例如同樣在本文要求保護的系統(tǒng)。在下面的描述中，給出了許多具體細節(jié)，例如具體系統(tǒng)、語言、部件等的例子，以提供對本發(fā)明各個實施例的透徹理解。然而，對于本領(lǐng)域技術(shù)人員將顯而易見的是，實踐所公開的本發(fā)明的實施例不一定要采用這些具體細節(jié)。在其他實例中，未詳細描述公知材料或方法，以免不必要地模糊所公開的實施例。除了附圖所繪和本文所描述的各種硬件部件外，本發(fā)明的實施例還包括之后描述的各種操作。根據(jù)這些實施例描述的操作可由硬件部件執(zhí)行，或者可以體現(xiàn)在機器可執(zhí)行指令中，所述機器可執(zhí)行指令可以用來使得用所述指令編程的通用或?qū)Ｓ锰幚砥鲌?zhí)行這些操作?？商鎿Q地，這些操作可由硬件和軟件的組合執(zhí)行。本發(fā)明實施例還涉及用于執(zhí)行本文中的操作的裝置。可出于所需要的目的而專門構(gòu)造該裝置，或者該裝置可以包括由存儲于計算機中的計算機程序選擇性地激活或重配置的通用計算機。這種計算機程序可存儲于計算機可讀存儲介質(zhì)中，所述計算機可讀存儲介質(zhì)例如但不限于包括軟盤、光學盤、⑶-ROM和磁光盤的任何類型的盤、只讀存儲器(ROM)、 隨機存取存儲器(RAM)、EPROM、EEPR0M、磁卡或光卡、或適于存儲電子指令的任意類型的介質(zhì)，其中每一種介質(zhì)都耦合到計算機系統(tǒng)總線。本文給出的算法和顯示并不固有地與任意的具體計算機或其它裝置相關(guān)。各種通用系統(tǒng)可以與根據(jù)本文教導的程序一起使用，或者可以證明構(gòu)造更加專用的裝置來執(zhí)行所需方法步驟是便利的。各種這些系統(tǒng)所需的結(jié)構(gòu)將如下面說明所給出的那樣呈現(xiàn)。此外， 本發(fā)明實施例并未參考任合具體編程語言來描述。將意識到的是可以使用各種編程語言來實現(xiàn)本文所描述的實施例的教導?？蓪⒈景l(fā)明的實施例可以被提供為計算機程序產(chǎn)品或者軟件，其可以包括其上存儲有指令的機器可讀介質(zhì)，所述指令可用于對計算機系統(tǒng)(或其它電子設(shè)備)進行編程以執(zhí)行根據(jù)所公開的實施例的處理。機器可讀介質(zhì)包括用于存儲或傳輸機器(例如計算機) 可讀形式的信息的任意機制。例如，計算機可讀介質(zhì)(比如說，非暫時計算機可讀存儲介質(zhì))包括機器(例如計算機)可讀存儲介質(zhì)(例如，只讀存儲器(“ROM”)、隨機存取存儲器(“RAM”)、磁盤存儲介質(zhì)、光存儲介質(zhì)、閃存設(shè)備等)、機器(例如計算機)可讀傳輸介質(zhì) (電的、光的、聲的)等。圖1說明了本發(fā)明實施例可在其中工作的示例性架構(gòu)100。架構(gòu)100描繪了存儲器模塊或雙列直插式存儲器模塊(DIMM) 101，所述模塊101描繪了具有三個不同的存儲器列195到197的設(shè)備，每個存儲器列具有多個動態(tài)隨機存取存儲器(DRAM) 199。出于說明的目的，描繪了存儲器列195到197的多個配置，但是更可能的是，每個列在特定DIMM 101中可能具有相似配置。在所述實施例中，存儲器列197包括四個8比特DRAM，這提供了 32比特并行數(shù)據(jù)通道用于讀取和寫入操作。存儲器列包括八個8比特DRAM，這提供了 64比特并行數(shù)據(jù)通道用于讀取和寫入操作。最后，存儲器列195包括十六個8比特DRAM，這提供了 128比特并行數(shù)據(jù)通道194用于讀取和寫入操作。DIMM 101內(nèi)的存儲器列195到197共享公共的一組地址和命令信號，但可以具有專用的控制信號，并且經(jīng)由DIMM 101并行提供數(shù)據(jù)。還描繪了接口引腳198，其允許DIMM 101連接到諸如主板或其它外部接口。圖2說明了本發(fā)明實施例可在其中工作的可替換的示例性架構(gòu)200。架構(gòu)100包括存儲器模塊105，該存儲器模塊105又包括多個存儲器列110到117。如所描繪的，存儲器列110被標識為存儲器列“0”且被指定為主列。此實施例中所描繪的剩余存儲器列111 到117被標識為存儲器列“ 1，，到“7”，并且均被指定為“輔助列”，范圍從輔助列“ 1，，到輔助列 “7”。雖然圖2所給出的實施例描繪了存儲器列110到117，其中元件110處的列“0”被指定為“主”列而剩余列111-117中的每一個列都被指定為“輔助”列，但這些數(shù)量僅僅是出于說明的目的。只需要一個輔助列，并且因此根據(jù)本發(fā)明實施例，在特定存儲器模塊105 內(nèi)總共有兩個“列”。例如，在一個實施例中，存儲器模塊總共只包括2列，其中一個列被指定為“主”而剩余列(在此實施例中僅有一個剩余列)被指定為“輔助”。在可替換的實施例中，存儲器模塊總共可有四列、六列或十六列等。本文描述的機制適用于每一種這樣的結(jié)構(gòu)。存儲器模塊105還包括位于每個DRAM設(shè)備內(nèi)的硬件邏輯120，如描繪的，硬件邏輯120被整合、內(nèi)置或集成到DRAM存儲器中，并且這些DRAM存儲器自身又集成到存儲器模塊105自身中。因此，如所描繪的，存儲器列110被標識為“列0”并且被指定為“主列”，其中該存儲器列110包括四個不同的DRAM存儲器189，每一個具有集成的硬件邏輯120。存儲器列110中的每個DRAM 189還包括模式寄存器140(在每個DRAM 189存儲器內(nèi)描繪了 140a和140i)，存儲器列110的每個DRAM 189還包括刷新時間-1130，其類似地被集成到存儲器列110內(nèi)的DRAM存儲器自身中。輔助列的結(jié)構(gòu)重復存儲器列111，存儲器列111被標注為存儲器列-1且被指定為輔助列-1，其中同樣描繪了四個DRAM存儲器188，每個DRAM存儲器188具有它自己的集成的硬件邏輯120、刷新時間-2 131和模式寄存器140(存儲器列111中的每個DRAM 188具有所描繪的模式寄存器140b和140j)。對于額外存儲器列同樣描繪了類似結(jié)構(gòu)，例如在所示實施例中，具有存儲器列112和被指定為輔助列-7的存儲器列117，其中每列同樣具有多個集成于其中的DRAM存儲器，例如存儲器列117的DRAM存儲器187，并且每個DRAM存儲器同樣具有自身集成的硬件邏輯120、刷新時間(例如，輔助列-7的137)以及模式寄存器 140。在一個實施例中，硬件邏輯120在描繪成元件130處的刷新時間_1的第一時間 (例如Time1),觸發(fā)主列110的刷新(例如，存儲器刷新、自刷新、字線升壓操作、讀取和立即重寫操作等)。在一個實施例中，元件130處的時間-1具有值“0”，這意味著主列的刷新將無延遲地發(fā)生，或者具有為“ 0，，的交錯啟動時間。硬件邏輯120還觸發(fā)被指定為輔助列(例如那些未被指定為主列的列)的剩余存儲器列111到117中的每一個列的非重疊交錯刷新周期。非重疊交錯刷新周期包括在一個或多個第二時間(例如TinK52到Timen)刷新輔助列111到117中的每一個列，所述一個或多個第二時間對應(yīng)于被指定為輔助列的各個存儲器列中的每一個列。此處，元件131到137 對應(yīng)于被標注為刷新時間-2到刷新時間-η的區(qū)塊，所述刷新時間-2到刷新時間-η依次對應(yīng)于輔助列111到117(例如，元件111處的第一輔助列(輔助列-1)對應(yīng)于元件131處的刷新時間-2……以及元件117處的最后一個輔助列(輔助列-7)對應(yīng)于如所描繪的在存儲器列117的DRAM存儲器187內(nèi)的元件137處的刷新時間_n)。在一實施例中，硬件邏輯 120被集成到各個DRAM187-189的每一個內(nèi)。如果刷新時間-1130處的主列對應(yīng)于值“0”，則待刷新的第一輔助列必須具有一交錯值，該交錯值等于先前列(此處為主列110)的交錯值之和加上至少先前列的持續(xù)時間值。以7.8PS(微秒)的總刷新間隔(tREFI)為例。在八列的存儲器模塊105中，刷新交錯可被計算為7. 8μ s/8列，其值等于0. 975 μ s，作為每個進展中的列之間的相等分隔的交錯間隔，用以防止重疊。因此，為元件111處的存儲器列1(例如緊接著元件110處被指定為主列的列0刷新的第一輔助列)編程的交錯值是tSTAGl ( = 0. 975 μ s)，或者是元件110 處的列0的“0. Oys”加上0. 975ys，0. 975ys是7. 8ys的tREFI的八分之一。相應(yīng)地， 為元件112處的列2編程的交錯值是tSTAG2 (tSTAG2 = 1· 95 μ s (0. 975 μ s*2))，列2是第二輔助列和序列中的第三列?？商鎿Q地，可通過將7. 8μ s的tREFI的1/8加到先前列的 tSTAG上來計算該值，從而獲得同樣的交錯值。用于計算該值的其它機制也是明顯可用的。上述實例中，時間交錯值tSTAG在各列間均分，但是并非必然得這樣做，只要刷新不重疊即可。tSTAGl的最小值可設(shè)置得和完成先前列刷新所花費的持續(xù)時間一樣小，其將是比tREFI除以非重疊存儲器刷新周期內(nèi)待刷新的列數(shù)所得到的值更小的值。換句話說， 沒有必要將較大的tREFI平均劃分，或在沒有刷新發(fā)生的列之間留下時間段，盡管這樣做是可以接受的。任意給定的存儲器模塊105中的特定列的刷新的具體持續(xù)時間依賴于密度，但是，用于4G比特存儲器模塊105內(nèi)的列的典型值近似為 300ns (納秒)或0. 3 μ S。 應(yīng)當注意的是后續(xù)非重疊存儲器刷新應(yīng)當在存儲器模塊105的總刷新間隔tREFI之后啟動或觸發(fā)。在一實施例中，存儲器模塊105還包括多個被描繪成模式寄存器140的模式寄存器(MR)。在一個實施例中，模式寄存器140被集成到各個DRAM 187到189的每一個中。在一實施例中，基于存儲于模式寄存器140中的值，將主列111標識為主列。例如，每個DRAM 存儲器189內(nèi)的模式寄存器140a被描繪為具有存儲于其中的值145A，其可用于指定任意的特定列110到117是不是主列。每個DRAM 188內(nèi)的模式寄存器140b類似地包含值145B， 例如，用以將任意的特定列指定為輔助列。在一個實施例中，多個模式寄存器140被用作模式寄存器交錯比特，用于分別存儲被指定為存儲器模塊105內(nèi)的輔助列(111-117)的剩余多個存儲器列中對應(yīng)一個或多個列中每個列的相應(yīng)交錯值。例如，對應(yīng)于輔助列111到117的刷新時間131到137(例如 Time2到Timen)從多個模式寄存器交錯比特的每一個中所存儲的相應(yīng)交錯時間值而得到。模式寄存器140可用作模式寄存器交錯比特，其中存儲于每個模式寄存器140中的對應(yīng)值存儲和對應(yīng)各個輔助列111到117的交錯時間。因此，存儲于交錯比特的值可表示在刷新時間-2131到刷新時間-η 137描繪的刷新時間。這種值還可由模式寄存器為對應(yīng)于主列110的刷行時間-1提供，并且類似地具有交錯時間值“0”。例如，在一具體實施例中，DIMM 105包括模式寄存器140a到140p，其中模式寄存器140a_h根據(jù)各個DRAM187-189 的模式寄存器140a-h內(nèi)所存儲的模式寄存器值145，將每個DRAM設(shè)備(例如187-189)要么指定為主列要么指定為輔助列，并且其中模式寄存器140i-p存儲各個DRAM設(shè)備(例如 187-189)中每一個的交錯時間，用于指定刷新時間、交錯值，或者依據(jù)其計算交錯延遲的其它值。因此，在這種實施例中，每個不同的DRAM設(shè)備(例如187-189)具有指定其主列或輔助列狀態(tài)的第一模式寄存器140，以及存儲/保持交錯延遲的第二模式寄存器140，所述交錯延遲例如是對應(yīng)于刷新Time1 130到刷新Timen 137的值。在一個實施例中，在一個或多個第二時間(131-137)對被指定為輔助列 (111-117)的剩余多個存儲器列中每一個的非重疊交錯刷新包括總刷新周期時間段，所述總刷新周期時間段在主列110和被指定為輔助列111到117的存儲器列之間平均劃分。在其它實施例中，所述時間可以不被均分，只要所述刷新被建立為對于每個列特定刷新的持續(xù)時間是相互不重疊的即可。下面參照圖3和圖4來更詳細地描述非重疊刷新周期。在一個實施例中，硬件邏輯120確定被指定為輔助列111到117的每一存儲器列的相應(yīng)列標識。在一具體實施例中，基于和具體列對應(yīng)的一個或多個模式寄存器140中所存儲的值，從中讀取或計算輔助列111到117的每一個的列標識。例如，元件111處的輔助列-1可以與元件111處輔助列-1內(nèi)每個DRAM的模式寄存器140b相對應(yīng)。在一個實施例中，硬件邏輯120還為被指定為輔助列111-117的各個存儲器列中的每一個列計算各個交錯時間值或刷新時間(例如131到137)。在一實施例中，硬件邏輯120還根據(jù)為被指定為輔助列111-117的各個存儲器列中的每一個列所計算的各個交錯時間值或刷新時間(131 到137)，觸發(fā)被指定為輔助列111到117的各個存儲器列中每一個列的非重疊交錯刷新。在一具體實施例中，在存儲器模塊105內(nèi)部(或者在存儲器模塊105的DRAM 187-189內(nèi)部)的模式寄存器140將存儲器模塊105指定為主或非主存儲器模塊105。在這種實施例中，如果基于模式寄存器140將存儲器模塊105指定為主存儲器模塊，則該存儲器模塊生成去往與存儲器模塊105通信地接口連接的一個或多個非主存儲器模塊的ALERT信號。例如，可經(jīng)由硬件邏輯120觸發(fā)、生成和發(fā)送所述ALERT信號。存儲器模塊105還被描繪成具有外部電壓Vpp引腳150，通過該引腳它能夠獲得電壓高于存儲器模塊105工作電壓的外部電力。在所述實施例中，元件155是第二外部電壓 Vpp引腳，用以獲得電壓高于存儲器模塊105工作電壓的外部電力。存儲器模塊105還被示為具有電壓調(diào)節(jié)器170，用以將電壓大于存儲器模塊105工作電壓的外部電力(經(jīng)由Vpp引腳150或155獲得)調(diào)低到適于或符合存儲器模塊105電壓需求的工作電壓。例如，在一實施例中，外部電壓Vpp引腳(150或155)接收3. 3V的外部電力，電壓調(diào)節(jié)器170將該外部電力從3. 3V調(diào)低到存儲器模塊105的工作電壓，一般小于3. OV0在一實施例中，存儲器模塊可同時從第二外部電壓Vpp引腳(例如15 獲得外部電力，所述第二外部電壓Vpp引腳用于獲得電壓高于存儲器模塊的工作電壓的外部電力。之后，通過電壓調(diào)節(jié)器170或通過存儲器模塊上的第二對應(yīng)電壓調(diào)節(jié)器來調(diào)節(jié)該外部電力。 在一實施例中，存儲器模塊105是雙倍數(shù)據(jù)速率4 (DDR4)存儲器模塊、或兼容DDR4 或符合DDR4的存儲器模塊，并獲取與對應(yīng)DDR4要求相符的外部電壓Vpp電力。常規(guī)存儲器一般使用內(nèi)部電荷泵，該電荷泵將電壓從1.5V(Vdd)泵升(提升、提高、增加)到用于字線升壓或刷新所期望的電壓電平。該內(nèi)部電壓電平依賴于具體的動態(tài) RAM(DRAM)處理并且隨提供者而變化，但對于DDR3通常在2. 5-2. 7伏的范圍內(nèi)。該電荷泵在5-10%的效率范圍內(nèi)，而且還占據(jù)了雙倍數(shù)據(jù)速率3——DDR3 DRAM的顯著的管芯面積。 該字線提升電壓在DRAM行的激活期間使用(換句話說，用于打開DRAM頁)。在許多計算系統(tǒng)中，3. 3V易于從平臺本身獲得，因此根據(jù)一實施例，3. 3V電壓源經(jīng)由外部電壓Vpp引腳150和155而從外部獲取，之后經(jīng)由電壓調(diào)節(jié)器170在內(nèi)部從3. 3V 被調(diào)節(jié)到所期望的電壓電平( 2. 5V)。作為去除常規(guī)所需的電荷泵的結(jié)果，提供外部Vpp使得節(jié)省了 3-4%的DRAM管芯大小。因為電荷泵只有 5%的效率，所以還有顯著的功率節(jié)省。因此，對于熱設(shè)計功耗 (TDP)分析的功率節(jié)省在10%的范圍內(nèi)。存儲器模塊105的雙列直插式存儲器模塊(DIMM)連接器能夠經(jīng)由外部電壓Vpp 引腳150和155為內(nèi)部字線升壓/刷新操作提供Vpp電力。對于Vpp電力而言最壞情況是 存儲器模塊105上的所有列被同時刷新。因此，如果對于DRAM來說，以這種方式刷新(例如，所有列同時刷新)在操作上可行的話，則必須提供用于該峰值功率情況的足夠功率，用以排除數(shù)據(jù)損失或破壞的風險。例如，如果DRAM管理自身刷新而不由處理器或存儲器控制器來指引關(guān)于如何調(diào)度和交錯這種刷新，則重疊刷新的潛在風險出現(xiàn)，其中各列刷新持續(xù)時間可能開始相互重疊。即使以交錯方式開始或啟動DRAM自刷新，其也可能因為電壓和溫度的不規(guī)則性、還因為DRAM振蕩器的漂移而隨時間漂移。DRAM在自刷新模式(例如，計算機被置于“睡眠”模式或“待機”模式，但是實際上并未斷電或完全“關(guān)機”)內(nèi)工作的時段越長，則刷新時間漂移的風險越大，因此更可能的是在任意給定的刷新期間，DRAM將需要更高的瞬時峰值功率。以每個存儲器設(shè)備有 30mA電流需求為例。如果有8個存儲器列，每個存儲器列有18個存儲器設(shè)備，則作為最壞情況的“峰值功率”情況，“最壞情況”下的最大電流需求是 8列*18個設(shè)備*30mA，其等于4320mA或4. 32A。假定每個引腳可得到0. 75A的載流能力，則該“峰值功率”需求將在DRAM的DIMM連接器上需要6個專用外部電壓Vpp引腳。4. 32A 的峰值負荷可能額外地需要更多精細和復雜的電壓調(diào)節(jié)器，因為現(xiàn)有3. 3V電壓調(diào)節(jié)器的電流能力可能不夠。通過解決上述刷新時間漂移問題、以及進一步通過建立可通過其實現(xiàn)非重疊存儲器刷新的機制，存儲器模塊105所需要的外部電壓Vpp弓丨腳(150和155)數(shù)量可從6個引腳減少到僅僅2個外部電壓Vpp引腳(150和155)，所述存儲器模塊105具有上述的每個存儲器設(shè)備 30mA電流需求的電力需求，在所述存儲器模塊105中有8個存儲器列，每個存儲器列具有18個存儲器設(shè)備。例如，如果任何時候都只能同時存在一個刷新，則計算為 具有每個需要30mA的18個相同存儲器設(shè)備的1個存儲器列，或者1列*18個設(shè)備*30mA， 其等于540mA或0. 54A，這能夠由單個0. 75A載流能力的外部電壓Vpp引腳150或兩個引腳 (150和15 來滿足，從而降低每個引腳的電流負荷并提供冗余。因此根據(jù)本發(fā)明的一個實施例，存儲器模塊105精確地包括八個不同的存儲器列，并且還包括在存儲器模塊105上的第一外部電壓Vpp弓丨腳150和第二外部電壓Vpp引腳150，且除了存儲器模塊上的第一和第二引腳(150和15 之外沒有額外的外部電壓Vpp 引腳。在該實施例中，存儲器模塊105進一步不包括或其上未集成有用于將電壓提升到存儲器模塊105工作電壓的內(nèi)部電荷泵，因為所需要的電力經(jīng)由存儲器模塊上的第一和第二外部電壓Vpp引腳(150和15 完全獲得。在一實施例中，一個或多個外部電壓Vpp引腳 (150和/或155)獲得的用于存儲器模塊內(nèi)部字線升壓操作的外部電力的電壓超過該操作所需的電壓，并且該電壓被調(diào)低到字線升壓操作的電壓需求。電壓調(diào)節(jié)器170可被集成在 DMM 105上的DRAM設(shè)備187-189的每一個中，或者可替換地，電壓調(diào)節(jié)器170可與DRAM設(shè)備187-189相分離地集成到DIMM 105上。DIMM模塊內(nèi)可用的可與存儲器模塊105耦合的其它引腳可提供額外的功能。例如，引腳160被描繪成數(shù)據(jù)接口引腳，而引腳165被描繪成外部信號接口引腳，例如用于接收外部中斷、命令、信號等。盡管顯然可以在接口連接到該存儲器模塊105(具有72、100、 144、168、200、214和240個引腳的DIMM均是常用的)的DIMM模塊上提供更多引腳，但是減少強制的外部電壓Vpp引腳150和155的數(shù)量能夠釋放引腳以用于其它用途，例如經(jīng)由數(shù)據(jù)接口引腳160或控制和信號接口引腳165進行數(shù)據(jù)傳輸。在一實施例中，對應(yīng)于Time1(刷新時間-1 130)到Timen(刷新時間_n 137)的總刷新周期時間段根據(jù)存儲器模塊105內(nèi)溫度而增減。在一實施例中，存儲器模塊本身經(jīng)由內(nèi)置或集成到存儲器模塊105的溫度傳感器 175確定溫度。例如可經(jīng)由硬件邏輯120而執(zhí)行刷新時間的計算。硬件邏輯120可根據(jù)溫度來計算所有列的總刷新周期時間段，或者可根據(jù)溫度逐列地計算單獨的刷新時間、持續(xù)時間，并從而計算交錯時段。圖3說明了根據(jù)本發(fā)明實施例的周期流程圖300。特別地，描繪了第一初始周期 315，此外還描繪了第二后續(xù)周期320。此處，存儲器列“0”被指定為在元素305處的“主” 列。八列存儲器模塊上的存儲器列“1”到“7”被指定為元素310處的輔助列。如在初始周期315中可看到的，包括主列305的每個列都具有對應(yīng)的時間，例如主列305的Time1，該對應(yīng)的時間對應(yīng)于特定列的刷新時段而且至少和該特定列刷新的最小持續(xù)時間一樣大。還與每一個列對應(yīng)的是交錯時間或延遲，例如導致在TinK52對存儲器列1處的第一輔助列刷新的Mag1等等。此處，Time1到Timen的總時間對應(yīng)于所有列的完整周期，并在所述列間平均劃分，然而平均分布并不是必需的。只要求非重疊交錯刷新周期。在一個或多個后續(xù)周期 320中，取決于所選擇的實現(xiàn)，要么在ALERT信號之后，要么不等待ALERT信號觸發(fā)，而簡單重復同樣的處理。使用周期流程300，在元素325處示出所述周期流程的峰值功率需求等于單列所需的功率量乘以允許同時刷新的數(shù)量，該數(shù)量當然是1。因此峰值功率需求簡單地等于單列刷新的功率量。在元素330處示出了平均峰值功率需求，其等于存儲器模塊中每列功率需求的總和再除以存儲器模塊中的列數(shù)量。因此，根據(jù)周期流程300，“峰值功率”需求和“平均功率需求”應(yīng)該彼此相等。圖4說明了用于實現(xiàn)存儲器刷新的可替換的周期流程400的圖，其中，由電壓、溫度變化或振蕩器不準確性所導致的時間漂移已經(jīng)使得不同的存儲器列的存儲刷新變得重疊。特別地，描繪了第一初始周期415，此外還描繪了第二后續(xù)周期420。如前文一樣， 存儲器列“0”被指定為元素405處的“主”列。八列存儲器模塊上的存儲器列“1”到“7”被指定為元素410處的輔助列。如在初始周期415中所能看到的，包括主列405的每個列都具有對應(yīng)的時間，例如主列405的Time1,該對應(yīng)的時間對應(yīng)于特定列的刷新時段而且至少和該特定列刷新的最小持續(xù)時間一樣大。然而，由于445處的振蕩器漂移，或者導致漂移的其它相似問題，存儲器列刷新時段中的幾個有重疊，所以在隨后的由元素440所標示的后續(xù)時段內(nèi)沒有存儲器刷新發(fā)生。后續(xù)周期420描繪了相似的事件。因此，在元素425處，周期流程400的“峰值功率需求”是存儲器模塊中存在的每列的功率需求總和。因為所有列刷新可能同時發(fā)生是理論上可行的，所以峰值功率必須適應(yīng)其中所有列同時需要刷新電力的刷新時刻。周期流程400的平均峰值功率需求示于元素 430處，其與周期流程300的平均峰值功率需求相同，等于存儲器模塊中每列功率需求的總和再除以存儲器模塊中的列數(shù)量。然而相反的是，周期流程400的“平均功率需求” 430和 “峰值功率需求”425不相等，而周期流程300的這兩個對應(yīng)值是相等的。圖5示出了系統(tǒng)500的圖形表示，存儲器模塊的實施例可在系統(tǒng)500中工作、被安裝、被集成或被配置。系統(tǒng)500包括其它存儲器595、處理器590、元素550處的計算機可讀存儲介質(zhì)、存儲器控制器525，該存儲器控制器525在系統(tǒng)500內(nèi)所實現(xiàn)的存儲器模塊505的外部且與存儲器模塊505不同。系統(tǒng)500還包括總線515、外圍設(shè)備530和535，以及最后在元素545 處的系統(tǒng)電源。其它存儲器595(例如非易失性存儲器、靜態(tài)存儲器、高速緩沖存儲器等) 可存儲待執(zhí)行的指令，而處理器590可代表系統(tǒng)500執(zhí)行這些指令?？偩€515可用于在系統(tǒng)500內(nèi)在與總線515通信地接口連接的多個外圍設(shè)備(例如530和53 之間傳送信號和數(shù)據(jù)，包括向、從存儲器模塊505和處理器590、存儲器模塊525或其它存儲器595以及在它們之間傳送信號和數(shù)據(jù)。存儲器控制器525還被描繪成向存儲器模塊505發(fā)起和發(fā)送消息565，例如用于進入低功率模式的中斷、存儲器命令、請求。這種消息565發(fā)起于存儲器模塊505的外部，并且例如可通過總線515傳送。明顯地，在系統(tǒng)500內(nèi)，存儲器模塊505還包括幾個集成元件，包括兩個外部電壓 Vpp引腳550和555、八個存儲器列510、分別集成到每個存儲器列510的每個DRAM存儲器中的硬件邏輯520、集成在每個存儲器列510的每個DRAM存儲器中的模式寄存器M0，以及集成到存儲器模塊505本身的電壓調(diào)節(jié)器570。取決于所選的要實行的且與本文所教導的實施例一致的實施例，存儲器模塊505可在制造時與系統(tǒng)500集成在一起，或者被分開生產(chǎn)并在之后安裝。因此，在一實施例中，這種系統(tǒng)包括總線515、與總線515通信地接口連接的計算機可讀存儲介質(zhì)550、與總線515通信地接口連接的中央處理單元590、提供工作電力給系統(tǒng)500的系統(tǒng)電源M5，以及與總線515通信地接口連接且與系統(tǒng)電源545電耦合的存儲器模塊505。在該實施例中，存儲器模塊505本身包括外部電壓Vpp引腳550，用于從系統(tǒng)電源545獲得電壓大于存儲器模塊505工作電壓的外部電力；電壓調(diào)節(jié)器570，用于將電壓大于存儲器模塊505工作電壓的外部電力調(diào)低到存儲器模塊505的工作電壓；多個存儲器列 510，其中，多個存儲器列510中的第一列被指定為存儲器模塊505內(nèi)的主列，而剩余的多個存儲器列510中的一個或多個第二列被指定為輔助列。該實施例中，存儲器模塊505內(nèi)部的硬件邏輯520在第一時間(Time1)觸發(fā)主列的刷新，并且硬件邏輯520還在一個或多個第二時間(TinK52到Timen)觸發(fā)被指定為輔助列的剩余多個存儲器列510中每一個列的非重疊交錯刷新，所述一個或多個第二時間對應(yīng)于被指定為輔助列的各個存儲器列510中的每一個列。圖6是說明了根據(jù)本發(fā)明一實施例的用于存儲器刷新的方法的流程圖600?？捎商幚磉壿媹?zhí)行方法600，該處理邏輯可包括硬件(例如電路、專用邏輯、可編程邏輯、微代碼等)、軟件(例如在處理設(shè)備上運行來執(zhí)行硬件仿真的指令)、或者其組合。在一實施例中， 方法600由硬件邏輯執(zhí)行，例如圖1元素120處所描繪的硬件邏輯，或者圖5中所描繪的硬件邏輯520。在一可替換實施例中，方法600結(jié)合諸如系統(tǒng)500的系統(tǒng)來執(zhí)行，系統(tǒng)500結(jié)合如圖5中描繪的存儲器模塊505來工作。圖600還可由硬件仿真器實現(xiàn)，其中處理器和對應(yīng)的軟件指令使得執(zhí)行這些操作。方法600始于處理邏輯基于在存儲器模塊內(nèi)部的模式寄存器中所存儲的值，將動態(tài)隨機存取存儲器(DRAM)的多個存儲器列中的第一列指定為存儲器模塊內(nèi)的主列(框 605)。在框610處，處理邏輯將存儲器模塊的剩余多個存儲器列中的一個或多個第二列指定為輔助列。在框615處，處理邏輯在第一時間(Time_l)觸發(fā)主列的刷新。緊接著框615，判定框699確定是否接收到外部中斷信號。若“是”，即接收到外部中斷信號，則方法600終止。若“否”，即未接收到外部中斷信號，則方法600繼續(xù)行進到框 620。在框620處，處理邏輯在一個或多個第二時間(Time_2到Time_n)觸發(fā)被指定為輔助列的剩余多個存儲器列中每一個列的非重疊交錯刷新，所述一個或多個第二時間對應(yīng)于被指定為輔助列的各個存儲器列中的每一個列。緊接著框620，判定框699再次確定是否接收到外部中斷信號。若“是”，即接收到外部中斷信號，則方法600終止。若“否”，即未接收到外部中斷信號，則方法600繼續(xù)行進到框615。上面所討論的外部中斷信號例如可能源自于外部存儲器控制器，該外部存儲器控制器嘗試收回對存儲器模塊的控制，并因此例如通過向所有列發(fā)送SRX命令(例如源自圖5所描繪的存儲器控制器525的外部發(fā)起信號/中斷56 ，來終止存儲器模塊的自刷新機制。存儲器模塊可被配置成接受來自外部存儲器控制器的單個指令，用以例如進入低功率模式、忽略時鐘并實現(xiàn)內(nèi)部自刷新模式，或可被配置為接受多個同時的命令，這些命令隨后被簡單地轉(zhuǎn)換成進入所述的非重疊存儲器刷新循環(huán)機制的請求，而不管外部存儲器控制器是否在嘗試建立交錯的或同時的或混合的刷新方案。這樣，有可能允許外部存儲器控制器在外部系統(tǒng)的單個時鐘周期中觸發(fā)RAM的非重疊存儲器刷新機制，而無需在多個后續(xù)時鐘周期的過程中單獨地向存儲器模塊內(nèi)多個列中的每一個列發(fā)出刷新命令，從而使這些列適當?shù)亟诲e。外部存儲器控制器也無需連續(xù)監(jiān)控這些列來確保其并未漂移為重疊。在計算時間上，這種延遲的節(jié)省可以是顯著的，并且將職責從外部存儲器控制器卸載到自包含的存儲器模塊本身也是一個顯著的進步。在一些實施例中，ALERT信號用于觸發(fā)輔助列的非重疊存儲器刷新的每一個周期， 輔助列將監(jiān)控來自主列的該ALERT信號。在其它實施例中，不使用ALERT信號，因此一旦啟動，非重疊存儲器刷新周期只是無限地繼續(xù)，直到被中斷，而無需輔助列在每次反復進行期間等候來自主列的ALERT信號。圖7說明了根據(jù)本發(fā)明一實施例的采用計算機系統(tǒng)的示例性形式的機器700的圖形表示，其中可執(zhí)行一組指令以使得機器700執(zhí)行本文所討論的方法中的任意一個或多個。在可替換實施例中，可將該機器連接(例如聯(lián)網(wǎng))到局域網(wǎng)(LAN)、內(nèi)聯(lián)網(wǎng)、外聯(lián)網(wǎng)或因特網(wǎng)中的其它機器。該機器能夠作為客戶端-服務(wù)器網(wǎng)絡(luò)環(huán)境中的服務(wù)器或客戶機而工作，或者作為對等(或分布式)網(wǎng)絡(luò)環(huán)境中的對等機器而工作。該機器可以是個人計算機 (PC)、平板PC、機頂盒(STB)、個人數(shù)字助理(PDA)、蜂窩電話、網(wǎng)絡(luò)設(shè)備、服務(wù)器、網(wǎng)絡(luò)路由器、交換機或橋、計算系統(tǒng)，或能夠(順序地或以其他方式)執(zhí)行指定要由該機器進行的操作的一組指令的任意機器。此外，盡管只說明了單個機器，但是術(shù)語“機器”應(yīng)該還被用來包括單獨或聯(lián)合執(zhí)行一組(或多組)指令以執(zhí)行本文所討論的任意一種或多種方法的機器 (例如計算機)的任意集合。 示例性計算機系統(tǒng)700包括處理器702、DDR4存儲器模塊704、其它存儲器734 (例如只讀存儲器(ROM)、閃存、動態(tài)隨機存取存儲器(DRAM)(諸如同步DRAM (SDRAM)或Rambus DRAM (RDRAM)等)、靜態(tài)存儲器(諸如閃存、靜態(tài)隨機存取存儲器(SRAM)等)，以及輔助存儲器718 (例如數(shù)據(jù)存儲設(shè)備)，它們經(jīng)由總線730而相互通信。DDR4存儲器模塊704包括多個存儲器列724，在多個存儲器列724中，一個列被指定為主列而剩余列被指定為輔助列。 DDR4存儲器模塊704還包括用于執(zhí)行本文所討論的方法的硬件邏輯723。處理器702表示一個或多個通用處理設(shè)備，例如微處理器、中央處理單元等。更具體而言，該處理器702可以是復雜指令集計算(CISC)微處理器、精簡指令集計算(RISC)微處理器、超長指令字(VLIW)微處理器、實現(xiàn)其它指令集的處理器，或者實現(xiàn)指令集組合的處理器。處理器702還可以是一個或多個專用處理設(shè)備，例如專用集成電路(ASIC)、現(xiàn)場可編程門陣列(FPGA)、數(shù)字信號處理器(DSP)、網(wǎng)絡(luò)處理器等。處理器702被配置為執(zhí)行處理邏輯726，用以執(zhí)行本文所討論的操作和步驟。計算機系統(tǒng)700還可包含網(wǎng)絡(luò)接口卡708。該計算機系統(tǒng)700還可包括用戶接口 710(例如視頻顯示單元、液晶顯示器(LCD)、或陰極射線管(CRT))、字母數(shù)字輸入設(shè)備 712(例如鍵盤)、光標控制設(shè)備714(例如鼠標)和信號生成設(shè)備716(例如揚聲器)。該計算機系統(tǒng)700包括向各種外圍設(shè)備和DDR4存儲器模塊704提供系統(tǒng)電力的電源736。輔助存儲器718可包括其上存儲有體現(xiàn)本文所描述的任意一種或多種方法或功能的一組或多組指令(例如軟件72 的機器可讀存儲介質(zhì)(或者更特別地，計算機可讀存儲介質(zhì))731?？山?jīng)由網(wǎng)絡(luò)接口設(shè)備708通過網(wǎng)絡(luò)720發(fā)送或接收軟件722。應(yīng)該理解，以上描述意圖是說明性的而非限制性的。在閱讀和理解了以上描述后， 許多其它實施例對于本領(lǐng)域技術(shù)人員來說將是顯而易見的。因此，參照所附權(quán)利要求以及被授予這些權(quán)利要求的等價物的全部范圍來確定本發(fā)明的范圍。
權(quán)利要求
1.一種存儲器模塊，包括多個存儲器列，其包括主列和一個或多個輔助列；硬件邏輯，其在所述存儲器模塊內(nèi)部與所述多個存儲器列耦合，所述硬件邏輯用于在第一時間(Time1)觸發(fā)所述主列的刷新，并且在一個或多個第二時間(TinK52到Timen)觸發(fā)每個所述輔助列的非重疊交錯刷新，所述一個或多個第二時間對應(yīng)于被指定為所述輔助列的各個存儲器列中的每一個列。
2.根據(jù)權(quán)利要求1所述的存儲器模塊，其中在所述存儲器模塊內(nèi)部與所述多個存儲器列耦合的所述硬件邏輯被集成在第一列和一個或多個第二列的多個動態(tài)隨機存取存儲器 (DRAM)中，其中與所述主列相關(guān)聯(lián)的多個DRAM的所述硬件邏輯在所述第一時間(Time1)觸發(fā)所述主列的刷新，并且其中與所述輔助列相關(guān)聯(lián)的多個DRAM的所述硬件邏輯在所述一個或多個第二時間(TinK52到Timen)觸發(fā)被指定為所述輔助列的剩余多個存儲器列中每一個列的非重疊交錯刷新。
3.根據(jù)權(quán)利要求1所述的存儲器模塊，其中所述主列和所述一個或多個輔助列中的每一個輔助列包含多個動態(tài)隨機存取存儲器ORAM)，并且其中每個DRAM包括模式寄存器， 并且其中所述主列是基于所述主列的DRAM內(nèi)的模式寄存器中所存儲的值而被標識為主列的，并且其中所述一個或多個輔助列是基于所述一個或多個輔助列各自的DRAM內(nèi)的模式寄存器中所存儲的值而被標識為輔助列的。
4.根據(jù)權(quán)利要求3所述的存儲器模塊，還包括多個模式寄存器交錯比特，用于分別存儲所述存儲器模塊內(nèi)被指定為所述輔助列的剩余多個存儲器列中對應(yīng)一個或多個列的每一個列各自的交錯值，其中所述Time2到TinK5n是從所述多個模式寄存器交錯比特的每一個中所存儲的各個交錯時間值而得到的。
5.根據(jù)權(quán)利要求4所述的存儲器模塊，其中所述主列在所述第一時間(Time1)的刷新和被指定為所述輔助列的剩余多個存儲器列中每一個列在所述一個或多個第二時間 (Time2到Timen)的非重疊交錯刷新包括總刷新周期時間段(Time1到Timen)，所述總刷新周期時間段在所述主列和被指定為所述輔助列的存儲器列之間被平均劃分。
6.根據(jù)權(quán)利要求1所述的存儲器模塊，其中被指定為所述輔助列的剩余多個存儲器列中每一個列在一個或多個第二時間(TinK52到Timen)的非重疊交錯刷新包括所述硬件邏輯用于確定被指定為所述輔助列的每個存儲器列各自的列標識，計算被指定為所述輔助列的各個存儲器列中的每一個列各自的交錯時間值；以及根據(jù)為被指定為所述輔助列的各個存儲器列中的每一個列所計算的各自的交錯時間值，觸發(fā)被指定為所述輔助列的各個存儲器列中每一個列的非重疊交錯刷新。
7.根據(jù)權(quán)利要求1所述的存儲器模塊，還包括在所述存儲器模塊內(nèi)部的第二模式寄存器，用于將所述存儲器模塊指定為主存儲器模塊或非主存儲器模塊，其中當所述存儲器模塊被指定為所述主存儲器模塊時，所述存儲器模塊向與所述存儲器模塊通信地接口連接的一個或多個非主存儲器模塊生成ALERT信號。
8.根據(jù)權(quán)利要求1所述的存儲器模塊，還包括外部電壓Vpp引腳，用于獲取電壓大于所述存儲器模塊的工作電壓的外部電力； 電壓調(diào)節(jié)器，用于將電壓大于所述存儲器模塊的工作電壓的所述外部電力調(diào)低到所述存儲器模塊的工作電壓；其中，所述外部電壓Vpp引腳接收3. 3伏的外部電力；以及其中，所述電壓調(diào)節(jié)器將所述外部電力從3. 3伏調(diào)低到小于3. 0伏的工作電壓。
9.根據(jù)權(quán)利要求8所述的存儲器模塊，還包括第二外部電壓Vpp引腳，用于獲取電壓大于所述存儲器模塊的工作電壓的外部電力； 其中，所述多個存儲器列包括八個不同的存儲器列；其中，所述存儲器模塊的所述第一外部電壓Vpp引腳和所述第二外部電壓Vpp引腳包括了所述存儲器模塊上僅有的外部電壓Vpp引腳；以及其中，所述存儲器模塊不包括用于將電壓提升到所述存儲器模塊的工作電壓的內(nèi)部電荷泵。
10.根據(jù)權(quán)利要求8所述的存儲器模塊，其中所述外部電壓Vpp引腳用于獲得用于所述存儲器模塊的內(nèi)部字線升壓操作的外部電力。
11.根據(jù)權(quán)利要求1所述的存儲器模塊，其中作為正在進行的無限循環(huán)，在所述存儲器模塊內(nèi)部的所述硬件邏輯反復地在第一時間(Time1)再觸發(fā)所述主列的刷新，并在所述一個或多個第二時間(TinK52到Timen)再觸發(fā)被指定為所述輔助列的剩余多個存儲器列中每一個列的非重疊交錯刷新，直到被源自所述存儲器模塊外部的信號中斷為止。
12.根據(jù)權(quán)利要求1所述的存儲器模塊，其中對應(yīng)于Time1到Tin^n的總刷新周期時間段根據(jù)所述存儲器模塊的溫度而改變。
13.根據(jù)權(quán)利要求1所述的存儲器模塊，其中所述存儲器模塊包括雙倍數(shù)據(jù)速率 4(DDR4)存儲器模塊。
14.一種系統(tǒng)，包括 總線；計算機可讀存儲介質(zhì)，其與所述總線通信地接口連接； 中央處理單元，其與所述總線通信地接口連接； 系統(tǒng)電源，用于為所述系統(tǒng)提供工作電力；以及存儲器模塊，其與所述總線通信地接口連接并與所述系統(tǒng)電源電耦合，其中所述存儲器模塊包括外部電壓Vpp引腳，用于從所述系統(tǒng)電源獲取電壓大于所述存儲器模塊的工作電壓的外部電力，電壓調(diào)節(jié)器，用于將電壓大于所述存儲器模塊的工作電壓的所述外部電力調(diào)低到所述存儲器模塊的工作電壓，多個存儲器列，其包含主列和一個或多個輔助列，以及硬件邏輯，其在所述存儲器模塊內(nèi)部與所述多個存儲器列耦合，所述硬件邏輯用于在第一時間(Time1)觸發(fā)所述主列的刷新，并且在一個或多個第二時間(TinK52到Timen)觸發(fā)每個所述輔助列的非重疊交錯刷新，所述一個或多個第二時間對應(yīng)于被指定為所述輔助列的各個存儲器列中的每一個列。
15.根據(jù)權(quán)利要求14所述的系統(tǒng)，其中在所述存儲器模塊內(nèi)部與所述多個存儲器列耦合的所述硬件邏輯被集成在第一列和一個或多個第二列的多個動態(tài)隨機存取存儲器 (DRAM)中，其中與所述主列相關(guān)聯(lián)的多個DRAM的所述硬件邏輯在所述第一時間(Time1)觸發(fā)所述主列的刷新，并且其中與所述輔助列相關(guān)聯(lián)的多個DRAM的所述硬件邏輯在所述一個或多個第二時間(TinK52到Timen)觸發(fā)被指定為所述輔助列的剩余多個存儲器列中每一個列的非重疊交錯刷新。
16.根據(jù)權(quán)利要求14所述的系統(tǒng)，其中所述主列和所述一個或多個輔助列中的每一個輔助列包含多個動態(tài)隨機存取存儲器(DRAM)，并且其中每個DRAM包括模式寄存器，并且其中所述主列是基于所述主列的DRAM內(nèi)的模式寄存器中所存儲的值而被標識為主列的，并且其中所述一個或多個輔助列是基于所述一個或多個輔助列各自的DRAM內(nèi)的模式寄存器中所存儲的值而被標識為輔助列的。
17.根據(jù)權(quán)利要求14所述的系統(tǒng)，其中所述存儲器模塊還包括模式寄存器，其在所述存儲器模塊內(nèi)部，其中所述主列是基于所述模式寄存器內(nèi)所存儲的值而被標識為主列的；以及多個模式寄存器交錯比特，用于分別存儲所述存儲器模塊內(nèi)被指定為所述輔助列的剩余多個存儲器列中對應(yīng)一個或多個列的每一個列各自的交錯值，其中所述TinK52到TiHK5n是從所述多個模式寄存器交錯比特的每一個中所存儲的各個交錯時間值而得到的。
18.根據(jù)權(quán)利要求14所述的系統(tǒng)，其中所述存儲器模塊包括雙倍數(shù)據(jù)速率4(DDR4)存儲器模塊。
19.根據(jù)權(quán)利要求18所述的系統(tǒng)，其中所述存儲器模塊的總刷新周期時間段對應(yīng)于 Time1到Timev并且其中所述總刷新周期時間段根據(jù)所述存儲器模塊的溫度而改變，其中所述溫度是從在所述系統(tǒng)的所述DDR4存儲器模塊內(nèi)部的溫度傳感器而得到的。
20.一種方法，包括將存儲器模塊的多個存儲器列中的第一列指定為主列，并且將一個或多個第二列指定為輔助列；經(jīng)由在所述存儲器模塊內(nèi)部與所述多個存儲器列耦合的硬件邏輯，在第一時間 (Time1)觸發(fā)所述主列的刷新；以及在一個或多個第二時間(TinK52到Timen)觸發(fā)每個所述輔助列的非重疊交錯刷新，所述一個或多個第二時間對應(yīng)于被指定為所述輔助列的各個存儲器列中的每一個列。
21.根據(jù)權(quán)利要求20所述的方法，其中在所述存儲器模塊內(nèi)部與所述多個存儲器列耦合的所述硬件邏輯被集成在第一列和一個或多個第二列的多個動態(tài)隨機存取存儲器 (DRAM)中，其中與所述主列相關(guān)聯(lián)的多個DRAM的所述硬件邏輯在所述第一時間(Time1)觸發(fā)所述主列的刷新，并且其中與所述輔助列相關(guān)聯(lián)的多個DRAM的所述硬件邏輯在所述一個或多個第二時間(TinK52到Timen)觸發(fā)被指定為所述輔助列的剩余多個存儲器列中每一個列的非重疊交錯刷新。
22.根據(jù)權(quán)利要求20所述的方法，其中所述主列和所述一個或多個輔助列中的每一個輔助列包含多個動態(tài)隨機存取存儲器(DRAM)，并且其中每個DRAM包括模式寄存器，并且其中所述主列是基于所述主列的DRAM內(nèi)的模式寄存器中所存儲的值而被標識為主列的，并且其中所述一個或多個輔助列是基于所述一個或多個輔助列各自的DRAM內(nèi)的模式寄存器中所存儲的值而被標識為輔助列的。
23.根據(jù)權(quán)利要求20所述的方法，其中所述存儲器模塊包括雙倍數(shù)據(jù)速率4(DDR4)存儲器模塊。
24.根據(jù)權(quán)利要求20所述的方法，其中所述方法還包括反復地重復下列操作，直到被源自所述存儲器模塊外部的信號中斷為止在所述第一時間(Time1)觸發(fā)所述主列的刷新；以及在所述一個或多個第二時間(TinK52到Timen)觸發(fā)被指定為所述輔助列的剩余多個存儲器列中每一個列的非重疊交錯刷新，所述一個或多個第二時間對應(yīng)于被指定為所述輔助列的各個存儲器列中的每一個列。
全文摘要
一種系統(tǒng)、設(shè)備和方法用于將存儲器模塊的多個存儲器列中的第一列指定為主列并將一個或多個第二列指定為輔助列；經(jīng)由在所述存儲器模塊內(nèi)部與所述多個存儲器列耦合的硬件邏輯，在第一時間(例如Time1)觸發(fā)所述主列的刷新；以及在一個或多個第二時間(例如Time2到Timen)觸發(fā)每一個所述輔助列的非重疊交錯刷新，所述一個或多個第二時間對應(yīng)于被指定為所述輔助列的各個存儲器列中的每一個列。
文檔編號G11C11/403GK102324247SQ201110122860
公開日2012年1月18日 申請日期2011年4月11日 優(yōu)先權(quán)日2010年4月12日
發(fā)明者G·韋吉斯, K·S·貝恩斯 申請人:英特爾公司