專利名稱：使用多頭解碼器的多個(gè)級(jí)對(duì)密集型存儲(chǔ)器陣列進(jìn)行分層解碼的設(shè)備和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，其含有存儲(chǔ)器陣列，且確切地說(shuō)為并入具有極小間距的陣列線的陣列，且更確切地說(shuō)為具有三維存儲(chǔ)器陣列的陣列。
背景技術(shù)：
半導(dǎo)體處理技術(shù)和存儲(chǔ)器單元技術(shù)的最近進(jìn)展已使得在集成電路存儲(chǔ)器陣列中所達(dá)到的密度不斷增加。舉例來(lái)說(shuō)，某些無(wú)源元件存儲(chǔ)器單元陣列可經(jīng)制造而具有接近特定字線互連層的最小特征尺寸(F)和最小特征間隔的字線，且還具有接近特定位線互連1.權(quán)利要求的方法層的最小特征寬度和最小特征間隔的位線。此外，已制造具有一個(gè)以上存儲(chǔ)器單元平面或?qū)拥娜S存儲(chǔ)器陣列，以在每一存儲(chǔ)器平面上實(shí)施所謂的 4F2 存儲(chǔ)器單元。在 Johnson 等人的題為 “Vertically Stacked Field Programmable NonvolatileMemory and Method of Fabrication. ”的第 6，034，882 號(hào)美國(guó)專利中描述示范性三維存儲(chǔ)器陣列。還已知多種其它存儲(chǔ)器單元技術(shù)和布置。舉例來(lái)說(shuō)，已知NAND閃存和NROM快閃 EEPROM存儲(chǔ)器陣列來(lái)實(shí)現(xiàn)相對(duì)較小的存儲(chǔ)器單元。已知使用熱電子編程的其它小型快閃 EEPROM單元，例如NROM和浮動(dòng)?xùn)臢OR快閃存儲(chǔ)器陣列。還可使用包含串聯(lián)的NAND串存儲(chǔ)器單元裝置的NAND型布置來(lái)實(shí)現(xiàn)極度密集型存儲(chǔ)器陣列。存儲(chǔ)器單元的每一 NAND串可包含第一區(qū)塊選擇裝置，其將所述NAND串的一端耦合到全局陣列線；多個(gè)串聯(lián)的存儲(chǔ)器單元；以及第二區(qū)塊選擇裝置，其將所述NAND串的另一端耦合到與所述串相關(guān)聯(lián)的偏壓節(jié)點(diǎn)。存儲(chǔ)器陣列可包含許多存儲(chǔ)器區(qū)塊，其中每一區(qū)塊包含共用相同字線的多個(gè)NAND串。用于區(qū)塊的兩個(gè)區(qū)塊選擇信號(hào)通常經(jīng)路由到區(qū)塊的每一 NAND串?；镜腘AND串為非常有效的結(jié)構(gòu)，其能夠?qū)崿F(xiàn)遞增式晶體管存儲(chǔ)器單元的4F2布局。密度也得以提高，因?yàn)榭稍陉嚵袇^(qū)塊上的連續(xù)多晶硅條帶中路由所述區(qū)塊選擇線，就如同字線，而不需要原本使一區(qū)塊選擇信號(hào)線與NAND串中形成的一些(但不是全部)區(qū)塊選擇晶體管接觸所需的任何規(guī)定。

發(fā)明內(nèi)容
實(shí)施用于字線和位線的解碼器電路所需的面積尚未像單元尺寸那樣輕易實(shí)現(xiàn)顯著的減小。因此，將字線解碼器和位線解碼器介接到在這些非常密集的陣列內(nèi)的緊密間隔的字線和位線變得極其困難，且潛在地限制原本可實(shí)現(xiàn)的存儲(chǔ)器陣列密度。對(duì)于能夠與具有非常小的間距的大量陣列線介接的解碼器結(jié)構(gòu)尤其如此，且尤其是在所述陣列線存在于存儲(chǔ)器陣列內(nèi)的一個(gè)以上層上的情況下，如在具有一個(gè)以上存儲(chǔ)器單元平面的三維存儲(chǔ)器陣列中。所述三維(3D)存儲(chǔ)器可為極度密集型。通過(guò)減小單元存儲(chǔ)器尺寸(例如，交叉點(diǎn)二極管陣列和NAND串存儲(chǔ)器陣列均可具有4F2的存儲(chǔ)器單元尺寸)，且還通過(guò)堆疊多個(gè)單元平面(此方式進(jìn)一步使有效單元尺寸減小1/N，其中N為存儲(chǔ)器平面數(shù))來(lái)實(shí)現(xiàn)密度。這些非常密集的3D結(jié)構(gòu)在建置存儲(chǔ)器陣列支持電路且尤其是在建置解碼電路中造成了獨(dú)特的問(wèn)題。多頭解碼器電路可用作較大解碼器電路中的最終解碼器級(jí)，以使待解碼的陣列線 (例如，字線或位線)的數(shù)目實(shí)現(xiàn)2*M*N倍的凈減少，其中M通常為4，且N為陣列線的層數(shù)，且通過(guò)從陣列的相對(duì)兩側(cè)(或陣列的頂部和底部)交替驅(qū)動(dòng)陣列線而實(shí)現(xiàn)2倍。這些經(jīng)解碼的線即使與實(shí)際陣列線數(shù)目相比在數(shù)目上減少M(fèi)*N倍也仍可為極度密集的。舉例來(lái)說(shuō)，在用于制造具有4層位線的三維存儲(chǔ)器陣列的0. 13 μ m工藝技術(shù)中，在僅2. 08 μ m的橫向距離中存在32個(gè)位線(在4個(gè)位線層中的每一層上堆疊間距為0.沈μ m的8個(gè)位線)。 使用16頭解碼器(例如，在陣列的相對(duì)兩側(cè)上)，我們可以將每2. OSym解碼32個(gè)位線中的1個(gè)位線的問(wèn)題簡(jiǎn)化成每2. 08 μ m解碼1個(gè)“中間”線的問(wèn)題。雖然已取得很大進(jìn)步，但有時(shí)需要所述經(jīng)解碼的中間線不但被解碼而且被驅(qū)動(dòng)到高于電源電位的電壓，至少對(duì)于特定操作模式(例如，編程模式)是如此。電平轉(zhuǎn)換解碼器輸出級(jí)的面積要求可使得與所述緊密相間的經(jīng)高電壓解碼的中間線介接變得極度困難。本發(fā)明提供一種包含具有至少兩個(gè)分層級(jí)的多頭解碼器電路的改進(jìn)型解碼器結(jié)構(gòu)，以用于解碼地址信息和選擇一個(gè)或一個(gè)以上的第一類型陣列線?？缮踔吝M(jìn)一步從存儲(chǔ)器陣列弓丨出的實(shí)際陣列線的間距要求消除任何所要的電壓電平轉(zhuǎn)換。所述解碼器結(jié)構(gòu)可有利地用于解碼許多不同類型和配置的存儲(chǔ)器陣列中的字線和/或位線，包含無(wú)源元件存儲(chǔ)器單元(例如，反熔絲存儲(chǔ)器單元)的交叉點(diǎn)陣列和NAND 串存儲(chǔ)器陣列，且尤其用于具有一個(gè)以上存儲(chǔ)器平面的存儲(chǔ)器陣列。對(duì)于一些類型的存儲(chǔ)器陣列，經(jīng)解碼的陣列線驅(qū)動(dòng)器安置在陣列外部且將陣列線驅(qū)動(dòng)到陣列中。通過(guò)使用根據(jù)本發(fā)明的分層解碼器，在陣列外部?jī)H需要較小的末級(jí)驅(qū)動(dòng)器。 全局控制電路可配備在陣列下方，因?yàn)樗鼋榻有枰^少信號(hào)線。此方式有效地增加了陣列效率。對(duì)于一些基于區(qū)塊類型的存儲(chǔ)器陣列結(jié)構(gòu)，例如三維NAND串存儲(chǔ)器陣列，使用根據(jù)本發(fā)明的分層解碼器允許減少?gòu)?fù)雜電平轉(zhuǎn)換器的總數(shù)且獲得更簡(jiǎn)單的總體解碼結(jié)構(gòu)。如下文所描述，根據(jù)本發(fā)明的分層解碼器包含多頭解碼器電路用以選擇第一群組的經(jīng)解碼線中的一個(gè)或一個(gè)以上經(jīng)解碼線，所述一個(gè)或一個(gè)以上經(jīng)解碼線接著用于驅(qū)動(dòng)另一多頭驅(qū)動(dòng)器電路以選擇第二群組的經(jīng)解碼線中的一個(gè)或一個(gè)以上經(jīng)解碼線(例如存儲(chǔ)器陣列的實(shí)際陣列線)。這些分層解碼器至少對(duì)于一些實(shí)施例可被認(rèn)為是使用多頭解碼器電路在經(jīng)解碼線上解碼并產(chǎn)生高電壓信號(hào)，以驅(qū)動(dòng)3D存儲(chǔ)器陣列中的其它多頭解碼器結(jié)構(gòu)。
在傳統(tǒng)實(shí)施方案中，解碼單一信號(hào)線并進(jìn)行電平轉(zhuǎn)換對(duì)于每個(gè)線將需要8個(gè)以上晶體管。通過(guò)使用根據(jù)本發(fā)明的分層解碼，所需的晶體管數(shù)可減少到每個(gè)線3個(gè)晶體管，加上一些共同的電平轉(zhuǎn)換器(其可經(jīng)“間距外(off-pitch)”地實(shí)施)。本發(fā)明在若干方面適用于具有存儲(chǔ)器陣列的集成電路，適用于操作所述集成電路和存儲(chǔ)器陣列的方法，且適用于所述集成電路或存儲(chǔ)器陣列的計(jì)算機(jī)可讀媒體編碼，所有這些在本文中具有更詳細(xì)的描述且在附加權(quán)利要求書(shū)中具有陳述。前述內(nèi)容為概要，且因此不可避免地含有細(xì)節(jié)的簡(jiǎn)化、概括和省略。因此，所屬領(lǐng)域的技術(shù)人員將了解，前述概要僅為說(shuō)明性的而并不期望以任何方式限于本發(fā)明。從下文陳述的詳細(xì)描述可易于明白僅由權(quán)利要求書(shū)界定的本發(fā)明的其它方面、發(fā)明特征和優(yōu)點(diǎn)。


通過(guò)參考附圖，所屬領(lǐng)域的技術(shù)人員可更好地理解本發(fā)明且易于明白本發(fā)明的眾多目標(biāo)、特征和優(yōu)點(diǎn)。圖1為根據(jù)本發(fā)明一些實(shí)施例的分層解碼器電路的方框圖。圖2為描繪包含三維存儲(chǔ)器陣列(圖示為在上部存儲(chǔ)器條帶和下部存儲(chǔ)器條帶中來(lái)實(shí)施)的示范性集成電路的方框圖，且所述集成電路包含位于陣列條帶的相對(duì)兩側(cè)上用于解碼字線的一對(duì)分層解碼器，以及位于每一陣列條帶的頂部和底部上用于解碼位線的一對(duì)分層解碼器。圖3為表示用于圖2中所示的集成電路的示范性位線解碼電路的一部分的圖。圖4為用于圖3中所示的解碼電路的列解碼器電路的電示意圖。圖5為表示圖3中所示的解碼電路的示范性物理布局布置的圖。圖6為表示用于圖2中所示的集成電路的示范性字線解碼電路的一部分的組合示意/方框圖。圖7為表示用于圖6中所示的字線解碼電路的示范性多頭解碼器電路的圖。圖8為表示在圖6中所示的字線解碼電路內(nèi)的圖7中所示的多頭解碼器電路的示范性物理布局布置的圖。圖9為描繪根據(jù)本發(fā)明的一些實(shí)施例用于三維NAND串存儲(chǔ)器陣列的分層多頭字線解碼器電路的示范性物理布局布置的方框圖。圖10為描繪圖9中所示的字線解碼器電路的示范性結(jié)構(gòu)和物理布局布置的方框圖，包含相關(guān)的解碼器電路和偏壓電路。圖11為描繪圖10中所示電路的一部分的示范性結(jié)構(gòu)和物理布局布置的方框圖， 且尤其突出兩個(gè)相鄰32頭解碼器電路的有用配置。在不同圖式中使用的相同參考符號(hào)指示類似或相同的項(xiàng)目。
具體實(shí)施例方式圖1中展示并入至少兩個(gè)分層多頭解碼器電路的示范性分層解碼器，其展示分層多級(jí)多頭解碼器電路100。第一級(jí)解碼器電路102產(chǎn)生多個(gè)第一級(jí)經(jīng)解碼的輸出103，所述多個(gè)第一級(jí)經(jīng)解碼的輸出103進(jìn)一步由第二級(jí)解碼區(qū)塊104解碼。這些第一級(jí)經(jīng)解碼的輸出103中的每一者驅(qū)動(dòng)相應(yīng)的第二級(jí)多頭解碼器電路110。這些第二級(jí)多頭解碼器電路110中的每一者包含多個(gè)解碼器“頭”，每一解碼器頭驅(qū)動(dòng)多個(gè)第二級(jí)經(jīng)解碼的輸出105中的相應(yīng)一者，所述多個(gè)第二級(jí)經(jīng)解碼的輸出105進(jìn)一步由第三級(jí)解碼區(qū)塊106解碼。這些第二級(jí)經(jīng)解碼的輸出105中的每一者驅(qū)動(dòng)相應(yīng)的第三級(jí)多頭解碼器電路130。這些第三級(jí)多頭解碼器電路130中的每一者包含多個(gè)解碼器頭，每一解碼器頭驅(qū)動(dòng)多個(gè)第三級(jí)經(jīng)解碼的輸出107中的相應(yīng)一者。第三級(jí)經(jīng)解碼的輸出107可表示存儲(chǔ)器陣列的相應(yīng)陣列線(例如， 字線、位線)，或可間接耦合到存儲(chǔ)器陣列的這些陣列線。在第一級(jí)解碼器電路102中，通過(guò)解碼適用于解碼器電路100的行地址或列地址的一部分來(lái)產(chǎn)生每一第一級(jí)經(jīng)解碼的輸出。在所展示的示范性實(shí)施例中，至少對(duì)于特定操作模式，也可由相應(yīng)的電平轉(zhuǎn)換器108使這些第一級(jí)經(jīng)解碼的輸出中的每一者進(jìn)行電平轉(zhuǎn)換，下文在若干示范性實(shí)施例的情形中描述電平轉(zhuǎn)換的動(dòng)機(jī)。多個(gè)第二級(jí)多頭解碼器電路110也響應(yīng)于第一多個(gè)偏壓電路120、121，第一多個(gè)偏壓電路120、121中的每一者分別用于產(chǎn)生與第二級(jí)多頭解碼器電路110內(nèi)的多個(gè)解碼器頭中的相應(yīng)一者相關(guān)聯(lián)的一個(gè)或一個(gè)以上第一類型偏壓線。在一些實(shí)施例中，還可利用第二多個(gè)偏壓電路(未圖示)，所述第二多個(gè)偏壓電路中的每一者分別用于產(chǎn)生與第二級(jí)多頭解碼器電路110內(nèi)的多個(gè)解碼器頭中的相應(yīng)一者相關(guān)聯(lián)的一個(gè)或一個(gè)以上第二類型偏壓線。在一些實(shí)施例中，可共用這些第二類型偏壓線，且實(shí)施為一個(gè)或一個(gè)以上由第二級(jí)多頭解碼器電路110內(nèi)的所有解碼器頭共用的偏壓線。偏壓電路120、121中的每一者響應(yīng)于地址信息的至少一部分，且可進(jìn)一步響應(yīng)于其它控制信號(hào)，例如，操作模式控制信號(hào)。在所展示的示范性實(shí)施例中，這些偏壓電路中的每一者至少對(duì)于特定操作模式在其相應(yīng)的偏壓線上產(chǎn)生經(jīng)電平轉(zhuǎn)換的輸出電平，且如圖所示，所述輸出可為互補(bǔ)性的輸出。由偏壓電路 120,121驅(qū)動(dòng)的偏壓線耦合到每一第二級(jí)多頭解碼器電路110中的對(duì)應(yīng)解碼器頭。多個(gè)第三級(jí)多頭解碼器電路130也響應(yīng)于第一多個(gè)偏壓電路(描繪于第一偏壓控制電路134內(nèi))，所述第一多個(gè)偏壓電路中的每一者分別用于產(chǎn)生與第三級(jí)多頭解碼器電路130內(nèi)的多個(gè)解碼器頭中的相應(yīng)一者相關(guān)聯(lián)的一個(gè)或一個(gè)以上第一類型偏壓線。在一些實(shí)施例中，還可利用第二多個(gè)偏壓電路(描繪于第二偏壓控制電路136內(nèi))，所述第二多個(gè)偏壓電路中的每一者分別用于產(chǎn)生與第二級(jí)多頭解碼器電路130內(nèi)的多個(gè)解碼器頭中的相應(yīng)一者相關(guān)聯(lián)的一個(gè)或一個(gè)以上第二類型偏壓線。在一些實(shí)施例中，可共用這些第二類型偏壓線，且實(shí)施為一個(gè)或一個(gè)以上由第三級(jí)多頭解碼器電路130內(nèi)的所有解碼器頭共用的偏壓線。與前述一樣，這些偏壓電路中的每一者響應(yīng)于地址信息的至少一部分，且可進(jìn)一步響應(yīng)于其它控制信號(hào)，例如，操作模式控制信號(hào)。在本文所述的示范性實(shí)施例中，這些偏壓電路可至少對(duì)于特定操作模式在其一個(gè)或一個(gè)以上相應(yīng)的偏壓線上產(chǎn)生經(jīng)電平轉(zhuǎn)換的輸出電平。在介紹完此示范性實(shí)施例后，下文利用根據(jù)本發(fā)明的分層解碼器在若干額外實(shí)施例的情形中呈現(xiàn)額外描述。圖2為示范性存儲(chǔ)器陣列300的方框圖。兩個(gè)行解碼器302、304產(chǎn)生陣列的行選擇線，所述行選擇線每一者均橫穿陣列300，如本文將描述。字線驅(qū)動(dòng)器電路(未圖示)在空間上分布于存儲(chǔ)器陣列下方，且通過(guò)在相應(yīng)存儲(chǔ)器陣列區(qū)塊的交替?zhèn)?其中兩者被標(biāo)記為306、308)上的垂直連接(其中一者被標(biāo)記為310)而與字線建立連接。存儲(chǔ)器陣列被分別位于陣列頂部、中間和底部的三個(gè)列解碼器和位線電路區(qū)塊312、314、316劃分成兩個(gè)
9“條帶”318、320。每一條帶內(nèi)的位線也經(jīng)2:1交錯(cuò)，以減輕列相關(guān)電路的間距要求。舉例來(lái)說(shuō)，位線322與上部列電路區(qū)塊312相關(guān)聯(lián)(即，由上部列電路區(qū)塊312驅(qū)動(dòng)和感測(cè))，而位線324與中間列電路區(qū)塊314相關(guān)聯(lián)。在示范性實(shí)施例中，存儲(chǔ)器陣列300為形成于四個(gè)存儲(chǔ)器平面中的每一者上的無(wú)源元件存儲(chǔ)器單元的三維存儲(chǔ)器陣列。這些存儲(chǔ)器單元優(yōu)選為反熔絲單元。每一邏輯字線連接到在四個(gè)字線層中的每一者(每一字線層與相應(yīng)的存儲(chǔ)器平面相關(guān)聯(lián))上的字線段。 此陣列300的其它有用細(xì)節(jié)，包含示范性存儲(chǔ)器單元技術(shù)和配置、讀取和寫入陣列存儲(chǔ)器單元的示范性電壓條件、示范性電力網(wǎng)路由、示范性分布式偏壓線放電電路以及字線驅(qū)動(dòng)器電路的示范性偏壓電路配置，在Roy E. Scheuerlein的第2004-0190360A1號(hào)美國(guó)專利申請(qǐng)公開(kāi)案(現(xiàn)為第 6，879，505 號(hào)美國(guó)專利)“Word Line Arrangement HavingMulti-Layer Word Line Segments for Three-Dimensional Memory Array.，，中進(jìn)一步描述，所述申請(qǐng)案以全文引用的方式并入本文中。示范件配置A (列解碼器)存儲(chǔ)器陣列300的每一條帶被劃分成大量區(qū)塊，例如區(qū)塊308。在所描繪的示范性實(shí)施例中，每一區(qū)塊在相應(yīng)的四個(gè)存儲(chǔ)器平面的四個(gè)位線層中的每一者上包含288個(gè)位線，因此每個(gè)區(qū)塊總共有1，152個(gè)位線。這些位線經(jīng)2:1交錯(cuò)，因此在一陣列區(qū)塊的頂部和底部處的每一列解碼器介接到576個(gè)位線?，F(xiàn)參看圖3，展示描繪用于16個(gè)區(qū)塊的列解碼器布置的部分350的方框圖。為清晰起見(jiàn)，展示在這16個(gè)區(qū)塊頂部的列解碼器(例如，在陣列條帶318的列解碼器312內(nèi))， 但應(yīng)理解，在這16個(gè)區(qū)塊底部的列解碼器(例如，在列解碼器314內(nèi)，或?qū)τ陉嚵袟l帶320 的列解碼器316內(nèi))優(yōu)選為對(duì)稱地相同。在存儲(chǔ)器區(qū)塊頂部，每一區(qū)塊含有三十六個(gè)16頭列解碼器，其選擇分別耦合到16個(gè)水平總線的共16個(gè)位線，所述16個(gè)水平總線接著分別耦合到16個(gè)讀出放大器。舉例來(lái)說(shuō)，在存儲(chǔ)器區(qū)塊1中，由列解碼器352產(chǎn)生三十六個(gè)列選擇線XCSEL，其中兩個(gè)列選擇線被標(biāo)記為354和358。這些XCSEL線為低有效，且表示分層解碼器的第二級(jí)經(jīng)解碼的輸出，如下文所描述。所述三十六個(gè)16頭列解碼器電路表示多個(gè)第三級(jí)多頭解碼器電路，其中兩者被標(biāo)記為356和360。當(dāng)選擇了 XCSEL信號(hào)354(例如，驅(qū)動(dòng)為低)時(shí)，在多頭解碼器電路356 內(nèi)的十六個(gè)解碼器頭中的每一者(為方便起見(jiàn)，稱為每一“解碼器頭356”)將關(guān)聯(lián)的位線耦合到一組十六個(gè)總線1/0
、1/0[1]、. . . 1/0[15]中的相應(yīng)一個(gè)位線。舉例來(lái)說(shuō)，一個(gè)所述解碼器頭通過(guò)P溝道晶體管364將關(guān)聯(lián)位線362耦合到其關(guān)聯(lián)總線1/0[12]。或者，當(dāng)未選擇XCSEL線354時(shí)，此頭通過(guò)N溝道晶體管366將其關(guān)聯(lián)位線362耦合到與區(qū)塊1相關(guān)聯(lián)的共同未選定的偏壓線368。十六個(gè)選定位線優(yōu)選在四個(gè)位線層中的每一者上被布置為在頂部(或?qū)τ诹硪唤獯a器來(lái)說(shuō)為底部)從陣列引出的四個(gè)相鄰位線。因此，每一個(gè)XCSEL線的最終間距為八個(gè)位線在存儲(chǔ)器區(qū)塊內(nèi)的間距(由于位線經(jīng)2:1交錯(cuò))。對(duì)于示范性0. 13 μ m工藝技術(shù)而言，XCSEL間距因此為2.08 μ m。如所描繪的，所述Ι/0[χχ]總線可被分成四組，此可為有利的，以有助于在每一位線層上的位線的獨(dú)立偏壓條件，尤其是在編程期間如果十六個(gè)“選定”位線實(shí)際上沒(méi)有全部被同時(shí)編程的話。十六個(gè)I/O線水平地橫穿全部十六個(gè)區(qū)塊。每一個(gè)I/O線耦合到分布于十六個(gè)區(qū)塊中的十六個(gè)讀出放大器電路中的相應(yīng)一者，如圖所示。舉例來(lái)說(shuō)，第一讀出放大器370安置于區(qū)塊0內(nèi)且耦合到總線1/0
，第二讀出放大器372安置于區(qū)塊1內(nèi)且耦合到總線I/ 0[1]，且第十六個(gè)讀出放大器374安置于區(qū)塊15內(nèi)且耦合到總線1/0[15]。十六個(gè)I/O線中的每一者也可耦合到關(guān)聯(lián)的偏壓電路，所述偏壓電路可在編程操作模式期間用于適當(dāng)?shù)仄谩斑x定的” 16個(gè)位線中將被編程的位線和將不被編程的位線。當(dāng)選定位線耦合到相應(yīng)的讀出放大器時(shí)，可在讀取操作模式期間禁用這些偏壓電路并使其展現(xiàn)出高輸出阻抗。這十六個(gè)區(qū)塊還可被稱為一個(gè)“區(qū)間(bay) ”。存儲(chǔ)器陣列300可包含一個(gè)或一個(gè)以上區(qū)間，且在一些實(shí)施例中在每一陣列條帶內(nèi)包含4個(gè)區(qū)間。預(yù)期所展示的列解碼器以及用于在陣列底部引出的位線的另一相同列解碼器，在每一組16個(gè)區(qū)塊(S卩，一區(qū)間)中存在著連接到32個(gè)選定位線的32個(gè)讀出放大器。所有選擇位線在十六個(gè)區(qū)塊中的一者內(nèi)， 且在所述區(qū)間內(nèi)沒(méi)有選擇其它位線。如下文所描述，可將讀出放大器便利地實(shí)施于存儲(chǔ)器陣列區(qū)塊下方，而總線I/0[XX]、十六頭列選擇解碼器(例如，360)以及少部分的列解碼器 352優(yōu)選實(shí)施在陣列區(qū)塊外部?，F(xiàn)參看圖4，展示針對(duì)每一列解碼器352的示范性實(shí)施例。由一組三十六個(gè)解碼器頭中的相應(yīng)一者產(chǎn)生三十六個(gè)第二級(jí)經(jīng)解碼的輸出XCSEL中的每一者，所述三十六個(gè)解碼器頭可被視為(在此區(qū)塊內(nèi))布置成分別9個(gè)4頭解碼器，其分別耦合到9個(gè)全局列選擇線CSG
到CSG [8]。這些全局列選擇線CSG [XX]表示來(lái)自第一級(jí)解碼器410的第一級(jí)經(jīng)解碼的輸出，且被區(qū)間內(nèi)的所有16個(gè)區(qū)塊所共用。圖中，這三十六個(gè)解碼器頭被描繪成四組九個(gè)解碼器頭，其表示這些電路的所要物理布置，如在下一張圖中所描述。提供四個(gè)偏壓電路，每一偏壓電路用于每一多頭解碼器電路內(nèi)的四個(gè)頭中的每一者。展示了兩個(gè)偏壓電路，標(biāo)記為414和416。舉例來(lái)說(shuō)，偏壓電路416包含解碼器部分418 和電平轉(zhuǎn)換器417。解碼器部分418響應(yīng)于用于選擇區(qū)塊內(nèi)的四個(gè)偏壓電路中的一者的適當(dāng)列地址信號(hào)CAD，且還響應(yīng)于對(duì)于區(qū)塊內(nèi)的全部四個(gè)偏壓電路可共同的一個(gè)或一個(gè)以上區(qū)塊啟用信號(hào)。電平轉(zhuǎn)換器417用于根據(jù)特定操作模式(例如，讀取或編程)而以不同方式來(lái)轉(zhuǎn)換其輸出信號(hào)的電壓電平。第一級(jí)解碼器410產(chǎn)生九個(gè)全局列選擇線，每一全局列選擇線由后接電平轉(zhuǎn)換器 411的解碼器部分412產(chǎn)生。每一解碼器部分412響應(yīng)于特定列地址信號(hào)CAD、與安置此區(qū)塊的特定區(qū)間相關(guān)聯(lián)的控制信號(hào)BAYE以及其它控制信號(hào)(例如，PCHGC0L)，以選擇其一個(gè)輸出，所述輸出由關(guān)聯(lián)的電平轉(zhuǎn)換器411進(jìn)行電平轉(zhuǎn)換以產(chǎn)生選定的全局列選擇線，所述選定的全局列選擇線為高有效?？闪私獾剑囟?(CSEL驅(qū)動(dòng)器響應(yīng)于九個(gè)全局列地址信號(hào)CSG[xx]中的一者、響應(yīng)于四個(gè)偏壓電路中的一者，且還響應(yīng)于另一偏壓線，在此情況下所述另一偏壓線為輸送列解碼器電壓VCDEC的電源總線。舉例來(lái)說(shuō)，驅(qū)動(dòng)器頭400響應(yīng)于CSG
以及互補(bǔ)偏壓節(jié)點(diǎn) CQHV[3]和)(CQHV[3](和VCDEC)，且產(chǎn)生)(CSEL[27]。如果選擇CSG
且因此為高，并選擇 CQHV[3]且因此為低，那么N溝道晶體管406導(dǎo)通并將)(CSEL[27]驅(qū)動(dòng)為低。由于)(CQHV[3] 為高，因此P溝道晶體管404保持關(guān)閉。否則，P溝道晶體管402和404中的一者或兩者開(kāi)啟，并將)(CSEL[27]拉高到VCDEC電位。舉例來(lái)說(shuō)，如果未選擇偏壓電路416，那么晶體管 404將XCSEL[27]拉高到VCDEC電位，而與CSG
的狀態(tài)無(wú)關(guān)。相反，如果未選擇CSG
且因此為低，那么晶體管402 XCSEL [27]拉高到VCDEC電位，而與CQHV[3]和XCQHV[3]的狀態(tài)無(wú)關(guān)。因此，僅一個(gè)XCSEL線被選擇并驅(qū)動(dòng)到由偏壓電路中的一者所產(chǎn)生的低電平， 且剩余的三十五個(gè)XCSEL線被驅(qū)動(dòng)到V⑶EC電平。與全局列選擇線CSG [XX]相關(guān)聯(lián)的電平轉(zhuǎn)換器411中的每一者以及每一偏壓電路 414、... 416內(nèi)的電平轉(zhuǎn)換器417中的每一者用于將其相應(yīng)的輸出電平轉(zhuǎn)換到V⑶EC電平， V⑶EC電平也輸送到每一 XCSEL解碼器頭，從而確保每一頭內(nèi)的P溝道裝置可在未被選定時(shí)有效關(guān)閉。如下文所述，第一級(jí)解碼器410和偏壓電路414、418可構(gòu)建在存儲(chǔ)器陣列區(qū)塊下方(更嚴(yán)格來(lái)說(shuō)，在存儲(chǔ)器陣列區(qū)塊的橫向范圍內(nèi))，且僅XCSEL驅(qū)動(dòng)器頭(例如，3晶體管驅(qū)動(dòng)器頭400)安置在陣列區(qū)塊外部，從而提高陣列效率?，F(xiàn)參看圖5，圖中描繪上文針對(duì)一區(qū)間內(nèi)的16個(gè)區(qū)塊所描述的列解碼器電路的示范性物理布局布置?？紤]到上文已陳述的描述，據(jù)信此圖是無(wú)需加以解釋的，但可強(qiáng)調(diào)突出的幾點(diǎn)。在每一區(qū)塊內(nèi)展示四個(gè)偏壓電路。每一偏壓電路的互補(bǔ)輸出水平地橫穿相應(yīng)的四分之一區(qū)塊，且服務(wù)相應(yīng)的四分之一區(qū)塊內(nèi)的解碼器頭。相反，九個(gè)全局列選擇線CSG橫穿全部16個(gè)區(qū)塊，且服務(wù)全部16個(gè)區(qū)塊中的解碼器頭。16頭列選擇器(S卩，圖3中的解碼器頭356)和三晶體管XCSEL解碼器頭400被展示為構(gòu)建在陣列外部，而偏壓電路和全局列選擇線解碼器被展示為構(gòu)建在陣列下方。示范件配置B (行解碼器)返回參看圖2中所示的示范性陣列300，每一區(qū)塊(例如，區(qū)塊308)包含4，096個(gè)可尋址字線，每一可尋址字線在四個(gè)字線層中的每一者上包含一字線段，所述4，096個(gè)可尋址字線垂直連接在一起且連接到安置在陣列區(qū)塊下方的字線驅(qū)動(dòng)器。在優(yōu)選實(shí)施例中， 包含額外字線以支持測(cè)試和冗余，此為每一區(qū)塊添加(例如)88個(gè)額外字線，總共為4，184 個(gè)字線。此等字線經(jīng)2:1交錯(cuò)，因此字線解碼電路必須介接到每一存儲(chǔ)器區(qū)塊之間的2，092 個(gè)字線連接(例如，垂直連接310)。每一存儲(chǔ)器陣列區(qū)塊與區(qū)塊每一側(cè)上的相應(yīng)多個(gè)4頭解碼器相關(guān)聯(lián)。在區(qū)塊左側(cè)上的相應(yīng)4頭解碼器和在區(qū)塊右側(cè)上的對(duì)應(yīng)4頭解碼器均響應(yīng)于來(lái)自共同行選擇解碼器的單一經(jīng)解碼線，且共同解碼區(qū)塊內(nèi)八分之一的字線?，F(xiàn)參看圖6，展示一表示分層多級(jí)多頭字線解碼器電路布置500的示范性實(shí)施例的方框圖，期望所述布置500傳達(dá)所示各個(gè)組成區(qū)塊的特定電路細(xì)節(jié)和特定布局關(guān)系。三個(gè)存儲(chǔ)器區(qū)塊502、504、506每一者包含4184個(gè)字線。四頭字線驅(qū)動(dòng)器508展示為位于區(qū)塊504左側(cè)，且驅(qū)動(dòng)從存儲(chǔ)器區(qū)塊504向左側(cè)引出的四個(gè)字線，而另一四頭字線驅(qū)動(dòng)器510 展示為位于區(qū)塊504右側(cè)，且驅(qū)動(dòng)從存儲(chǔ)器區(qū)塊504向右側(cè)引出的四個(gè)字線。字線經(jīng)2:1 交錯(cuò)，國(guó)此相鄰字線在區(qū)塊相對(duì)的兩側(cè)上從區(qū)塊引出。兩個(gè)四頭字線驅(qū)動(dòng)器508和510響應(yīng)于單一行選擇線RSEU0]以解碼并選擇區(qū)塊504中八分之一的字線。如圖所示，與四頭字線驅(qū)動(dòng)器508相關(guān)聯(lián)的四個(gè)字線對(duì)于兩個(gè)相鄰存儲(chǔ)器區(qū)塊 502、504是共同的。換句話說(shuō)，給定的四頭字線驅(qū)動(dòng)器解碼并驅(qū)動(dòng)兩個(gè)相鄰區(qū)塊中每一者中的四個(gè)字線。如圖中所暗示，這些相鄰區(qū)塊可被視為分別位于關(guān)聯(lián)的字線驅(qū)動(dòng)器的左側(cè)和右側(cè)。然而，在優(yōu)選實(shí)施例中，這些四頭字線驅(qū)動(dòng)器實(shí)質(zhì)上安置在陣列區(qū)塊下方，且在區(qū)塊之間僅建立與字線的垂直介接。每一四頭字線驅(qū)動(dòng)器響應(yīng)于相關(guān)聯(lián)的一組四個(gè)“選定”偏壓線和一個(gè)未選定的偏壓線，所有偏壓線均由相關(guān)聯(lián)的偏壓電路產(chǎn)生。舉例來(lái)說(shuō)，四頭字線驅(qū)動(dòng)器510以及與區(qū)塊504和506中的字線相關(guān)聯(lián)的額外字線驅(qū)動(dòng)器電路全部共用由行偏壓電路514產(chǎn)生的一組四個(gè)選定偏壓線XSEL<0>、XSEL<1>、. . . XSEL<3>和一個(gè)共同的未選定偏壓線UXL。同樣， 四頭字線驅(qū)動(dòng)器508以及與區(qū)塊502和504中的字線相關(guān)聯(lián)的額外字線驅(qū)動(dòng)器電路全部共用由行偏壓電路512產(chǎn)生的相應(yīng)一組四個(gè)選定偏壓線XSEL<0>、XSEL<1>、. . . XSEL<3>和一相應(yīng)的未選定偏壓線UXL。當(dāng)選擇區(qū)塊504(也標(biāo)記為BLK<i>)時(shí)由BLKE[i]信號(hào)516啟用行偏壓電路512、514。每一行偏壓電路還響應(yīng)于行地址RAD [2:1]的兩位部分以選擇四個(gè)頭中的哪一者被選擇，響應(yīng)于在特定操作模式期間使選定和/或未選定偏壓線浮動(dòng)的FLOAT 信號(hào)，以及輸送在特定操作模式期間UXL線將被驅(qū)動(dòng)達(dá)到的電壓的VUX輸入。還展示互補(bǔ)的一組四個(gè)選定偏壓線SEL<0>、SEL<1>、. . . SEL<3>，所選定的一個(gè)偏壓線為被驅(qū)動(dòng)為高的偏壓線。這些線(如果實(shí)施的話)可用于實(shí)現(xiàn)通過(guò)選定存儲(chǔ)器區(qū)塊的一個(gè)分布式接地路徑，以更好地提供用于選定字線驅(qū)動(dòng)器的穩(wěn)固的局部接地電位。此分布式接地電路進(jìn)一步描述于Roy E. Scheuerlein于2003年3月31日申請(qǐng)的第10/403，844 號(hào)美國(guó)申請(qǐng)案"Word Line Arrangement Having Multi-Layer Word LineSegments for Three-Dimensional Memory Array”中，現(xiàn)公開(kāi)為第2004-0190360A1號(hào)美國(guó)專利申請(qǐng)公開(kāi)案(現(xiàn)為美國(guó)專利第6，879，505號(hào))，所述申請(qǐng)案以全文引用的方式并入本文中。如圖所示，每一字線驅(qū)動(dòng)器包含P溝道晶體管(例如，晶體管509)，所述P溝道晶體管在未選擇RSEL線(即，低)時(shí)將其關(guān)聯(lián)的字線耦合到與其相關(guān)聯(lián)的共用未選定偏壓線UXL,且進(jìn)一步包含N溝道晶體管(例如，晶體管511)，所述N溝道晶體管在選擇RSEL線 (即，高)時(shí)將其關(guān)聯(lián)的字線耦合到一組選定偏壓線XSEL<0>、XSEL<1>、. . . XSEL<3>中相關(guān)聯(lián)的一者。這些選定偏壓線中的一者被解碼并驅(qū)動(dòng)到行偏壓電路產(chǎn)生的低電平(假定選擇關(guān)聯(lián)的存儲(chǔ)器區(qū)塊)，且以適用于未選定字線的電壓來(lái)驅(qū)動(dòng)其它三個(gè)選定偏壓線。因此，單一選定的RSEL線將選定存儲(chǔ)器區(qū)塊中的一個(gè)字線驅(qū)動(dòng)為低，且將選定區(qū)塊中的其它七個(gè)字線驅(qū)動(dòng)到未選定偏壓電平(盡管通過(guò)用于多頭驅(qū)動(dòng)器的“選定”偏壓節(jié)點(diǎn))。在其它未選定的存儲(chǔ)器區(qū)塊中，所有四個(gè)選定的偏壓節(jié)點(diǎn)被驅(qū)動(dòng)到未選定的偏壓電平，使得沒(méi)有字線被有效RSEL線所選定。行選擇線RSEL
橫穿整個(gè)存儲(chǔ)器條帶中的所有存儲(chǔ)器區(qū)塊，且驅(qū)動(dòng)位于條帶中每一對(duì)區(qū)塊“之間”的相應(yīng)的四頭字線驅(qū)動(dòng)器(以及位于條帶中兩個(gè)以上區(qū)塊“之間” 的相應(yīng)的四頭字線驅(qū)動(dòng)器，每一四頭字線驅(qū)動(dòng)器分別位于第一區(qū)塊和最后一個(gè)區(qū)塊的“外部”)?？偣?12個(gè)所述RSEL線同樣經(jīng)路由穿過(guò)陣列，且以類似方式耦合到相應(yīng)多個(gè)四頭字線驅(qū)動(dòng)器。十一個(gè)額外RSEL線提供用于88個(gè)測(cè)試和冗余字線，總共為523個(gè)RSEL線(也稱為“全局行線”和“全局字線”)。示范性電路、操作、偏壓條件、浮動(dòng)條件、操作模式(包含讀取模式和編程模式)等的額外細(xì)節(jié)進(jìn)一步描述于Roy E. Scheuerlein的第2004-0190360A1 號(hào)美國(guó)專利申請(qǐng)公開(kāi)案(第6，879，505號(hào)美國(guó)專利)“Word LineArrangement Having Multi-Layer Word Line Segments for Three-Dimensional MemoryArray，，中，上文已予以引用。為加速全局行線的選擇時(shí)間，這些RSEL線已在其兩端由兩個(gè)分層行選擇解碼器 520、522(也稱為“全局行解碼器520、522”)驅(qū)動(dòng)，每一分層行選擇解碼器分別位于陣列外部在陣列條帶的左側(cè)和右側(cè)。通過(guò)使用分層解碼器結(jié)構(gòu)，減小了全局行解碼器520的尺寸，從而改進(jìn)了陣列效率。另外，可便利地提供反向解碼模式以用于改進(jìn)的測(cè)試能力，如在 Kenneth K. So、Luca G. Fasoli 和 Roy Ε. Scheuerlein 于 2004 年 12 月 20 日申請(qǐng)的題為 "DuaI-Mode Decoder Circuit,Integrated Circuit Memory Array Incorporating Same, and Related Methods of Operation”的第11/026，493號(hào)美國(guó)申請(qǐng)案中進(jìn)一步描述，所述申請(qǐng)案以全文引用的方式并入本文中?，F(xiàn)參看圖7，描繪全局行解碼器520、522的一部分的示范性實(shí)施例，其包含用于驅(qū)動(dòng)四個(gè)全局行線(這里展示成被標(biāo)記為RSEU0]、RSEL[1]、RSEL[2]和RSEL[3])的四頭解碼器552。此四頭解碼器552可視為第二級(jí)多頭解碼器電路，且響應(yīng)于來(lái)自第一級(jí)解碼器 554的第一級(jí)經(jīng)解碼的輸出556 (和其互補(bǔ)性輸出557)。(實(shí)際上，第一級(jí)解碼器554適當(dāng)包含未在這里圖示的其它部分，例如用于產(chǎn)生一組預(yù)解碼線573的電路，如下文描述)。NAND 門572接收十四個(gè)預(yù)解碼線573中的四個(gè)的唯一組合以解碼低有效輸出，所述低有效輸出接著由電平轉(zhuǎn)換器571進(jìn)行電平轉(zhuǎn)換以產(chǎn)生互補(bǔ)的第一級(jí)經(jīng)解碼的輸出556、557。NAND門 572和電平轉(zhuǎn)換器571被重復(fù)(明顯具有預(yù)解碼線的不同唯一組合)以產(chǎn)生每四個(gè)全局行線RSEL的相應(yīng)的第一級(jí)輸出。四頭解碼器552以及包含單一 NAND門572和電平轉(zhuǎn)換器 571的第一級(jí)解碼器“片”可被視為共同形成行解碼器單元RD_R0WDEC_4X，所述行解碼器單元RD_R0WDEC_4X被重復(fù)使用以實(shí)施完整的全局行線解碼器，如下文所述。四頭解碼器552與四個(gè)“選定”偏壓線RDECB[3:0]相關(guān)聯(lián)。此一名稱的基本原理是因?yàn)榻o定的解碼器頭在到解碼器頭的輸入被選擇(即，驅(qū)動(dòng)到有效電平)的情況下將其輸出耦合到“選定”偏壓線。然而，此并非暗示所示的所有四個(gè)頭將其相應(yīng)的輸出驅(qū)動(dòng)到反映所選定的輸出的電平，因?yàn)橥ǔ?shí)際上選定偏壓線中僅一個(gè)偏壓線在適合未選定的輸出的條件下被偏置。所示的解碼器頭包含三個(gè)晶體管，包含N溝道晶體管562和P溝道晶體管563，其一起形成用于將解碼器頭輸出節(jié)點(diǎn)耦合到第一組偏壓線(在此情況下為四個(gè)偏壓線RDECB[3:0]的群組)中的關(guān)聯(lián)一者的電路。在任一時(shí)刻被選定的一個(gè)四頭解碼器 552 (即，其輸入節(jié)點(diǎn)556和557分別為低和高)中，在四個(gè)解碼器頭中的每一者中這些晶體管中的兩者均為開(kāi)啟，且每一頭將其輸出驅(qū)動(dòng)到在與所述頭耦合的相關(guān)聯(lián)的選定偏壓線上所輸送的任何偏壓電平，因?yàn)榫w管562、563形成完整的傳輸門。相反，如果多頭解碼器的輸入節(jié)點(diǎn)未被激活或未被選擇，那么所有所述頭將其相應(yīng)的輸出驅(qū)動(dòng)到相關(guān)聯(lián)的“未選定”偏壓線。對(duì)于許多有用實(shí)施例來(lái)說(shuō)，這些未選定偏壓線可組合成由多頭解碼器中的所有頭共用的單一偏壓線。這里，未選定偏壓線實(shí)際上接地的額外纏繞的情況下就是如此，因?yàn)榇穗娢皇怯糜谒胁僮髂Ｊ降倪m當(dāng)未選定的全局行線。 然而，在更一般的視圖中，所示的解碼器頭包含N溝道晶體管564，其可被視為形成用于將解碼器頭輸出節(jié)點(diǎn)耦合到第二組偏壓線(在此情況下為僅一個(gè)共用偏壓線的群組，所述共用偏壓線為接地線)中關(guān)聯(lián)一者的電路。在未被選定的四頭解碼器552(即，其輸入節(jié)點(diǎn)556 和557分別為高和低)中，四個(gè)解碼器頭中的每一者中的相應(yīng)晶體管564開(kāi)啟，且每一頭將其輸出驅(qū)動(dòng)到在與所述頭耦合的相關(guān)聯(lián)的未選定偏壓線上所輸送的任何偏壓電平(這里為接地電位)?，F(xiàn)參看圖8，其展示全局行解碼器520的較高級(jí)視圖。此視圖也對(duì)應(yīng)于圖2中所示的行解碼器302的上半部分。實(shí)施RD_R0WDEC_4X單元的多個(gè)實(shí)例化以產(chǎn)生所有必需的全局行線。展示預(yù)解碼器582 (還被標(biāo)記為“ 1級(jí)解碼器”)，其產(chǎn)生上文所述的預(yù)解碼線573。還展示2級(jí)解碼器和比較器584，其在正常讀取和編程操作期間產(chǎn)生用于四頭解碼器552的四個(gè)選定偏壓線558、559、560、561。然而，在特定測(cè)試模式期間，這些選定偏壓線在反向解碼模式中充當(dāng)匹配線，以用于比較由兩個(gè)全局行解碼器中的另一者所驅(qū)動(dòng)的選定的全局行線。此操作的細(xì)節(jié)和2級(jí)解碼器和比較器584的其它細(xì)節(jié)描述于Kenneth K. So、 Luca G. Fasoli 禾口 Roy Ε· Scheuerlein 的前述"Dual-Mode Decoder Circuit, Integrated Circuit Memory Array Incorporating Same, and Related Methods of Operation，，中。 在編程期間交叉點(diǎn)陣列300的示范性偏壓條件如下選定的位線被驅(qū)動(dòng)到約10伏；未選定的字線被驅(qū)動(dòng)到約9伏；未選定的位線被驅(qū)動(dòng)到約1伏；且選定的字線被驅(qū)動(dòng)到接地或接近接地。此對(duì)應(yīng)于10伏的編程電壓。在讀取操作模式期間，讀取電壓為約2伏。對(duì)用于類似存儲(chǔ)器陣列的合適偏壓條件和電路的額外描述可在以下文獻(xiàn)中找到RoyE. Scheuerlein 和Matthew P. Crowley的第US 2003-0128581A1號(hào)美國(guó)專利申請(qǐng)公開(kāi)案(現(xiàn)為美國(guó)專利第 6，856，572號(hào))‘‘Multi_Headed Decoder Structure Utilizing MemoryArray Line Driver with Dual Purpose Driver Device”，所述申請(qǐng)案以全文引用的方式并入本文中；Roy Ε. kheuerlein 的第 6，618，295 號(hào)美國(guó)專利"Method and Apparatus for BiasingSelected and Unselected Array Lines When Writing a Memory Array”,所述專禾丨J以全文弓|用的方式并入本文中；和Kleveland等人的第6，631，085號(hào)美國(guó)專利"Three-DimensionalMemory Array Incorporating Serial Chain Diode Mack”中，所述專利以全文引用的方式并入本文中。示范性配置C (行解碼器)在用于并入有NAND串的三維讀取/寫入存儲(chǔ)器陣列的字線解碼器的情形中引入分層多級(jí)多頭解碼器電路的另一示范性實(shí)施例。現(xiàn)參看圖9，方框圖描繪三個(gè)存儲(chǔ)器陣列區(qū)塊602、604、606。一個(gè)字線解碼器608包含分層解碼器610，其經(jīng)解碼的輸出驅(qū)動(dòng)多頭入字線解碼器612和多頭出字線解碼器614。分層解碼器610便利地構(gòu)建在存儲(chǔ)器陣列區(qū)塊 604下方(所述存儲(chǔ)器陣列區(qū)塊604因此被認(rèn)為是行區(qū)塊)，而入字線解碼器612和出字線解碼器614構(gòu)建在陣列區(qū)塊外部(即，在陣列區(qū)塊604與606之間)。類似地，另一字線解碼器包含分層解碼器620、多頭入字線解碼器622和多頭出字線解碼器624。陣列區(qū)塊604 內(nèi)的字線經(jīng)2 1交錯(cuò)，一半由多頭入字線解碼器612驅(qū)動(dòng)，且剩余的一半由多頭入字線解碼器622驅(qū)動(dòng)。多頭出字線解碼器614驅(qū)動(dòng)陣列區(qū)塊606內(nèi)一半的字線(另一半由未圖示的另一出字線解碼器驅(qū)動(dòng))。在陣列區(qū)塊606下方未構(gòu)建字線相關(guān)電路，所述區(qū)域可另外用于列支持電路，且區(qū)塊606因此被認(rèn)為是列區(qū)塊。此允許以棋盤樣式來(lái)布置行解碼器電路和列解碼器電路，如在 Roy E. Scheuerlein 的題為“ Memory Device with Row and ColumnDecoder Circuits Arranged in a Checkerboard Pattern under a Plurality of Memory Arrays，， 的第6，567，287號(hào)美國(guó)專利中更詳細(xì)地描述，所述專利的揭示內(nèi)容以引用的方式并入本文中?，F(xiàn)參看圖10，展示字線解碼器608的更詳細(xì)的表示。分層解碼器610產(chǎn)生多個(gè)第二級(jí)經(jīng)解碼的輸出XRS0、XRS1、. . . XRS(N)，其每一者驅(qū)動(dòng)用于在入方向上驅(qū)動(dòng)32個(gè)字線的相應(yīng)的第三級(jí)32頭解碼器電路654，且進(jìn)一步驅(qū)動(dòng)用于在出方向上驅(qū)動(dòng)32個(gè)字線的另一相應(yīng)的第三級(jí)32頭解碼器電路656。在入方向和出方向中的每一者上，三十二個(gè)字線優(yōu)選被
15安置為在存儲(chǔ)器陣列的四個(gè)字線層中的每一者上的八個(gè)字線。共同形成多頭出字線解碼器 614的多個(gè)32頭解碼器電路656與偏壓產(chǎn)生器電路658相關(guān)聯(lián)，所述偏壓產(chǎn)生器電路658 優(yōu)選產(chǎn)生三十二個(gè)“選定”偏壓線660和八個(gè)“未選定”偏壓線662。此使得易于獨(dú)立地控制用于每一字線層上的字線的選定和未選定偏壓條件。另一類似偏壓產(chǎn)生器電路659也與共同形成多頭入字線解碼器612的多個(gè)32頭解碼器電路654相關(guān)聯(lián)。如下文所述，相鄰對(duì)的32頭解碼器電路(例如，656、657)優(yōu)選經(jīng)布置以使得與一個(gè)所述解碼器(例如，656)相關(guān)聯(lián)的八個(gè)字線(在四個(gè)層中的每一層上)覆蓋與另一所述解碼器(例如，657)相關(guān)聯(lián)的八個(gè)字線(在四個(gè)層中的每一層上)。每一第二級(jí)經(jīng)解碼的輸出XRS[XX]線由三晶體管解碼器頭652產(chǎn)生，所述三晶體管解碼器頭652響應(yīng)于從電平轉(zhuǎn)換器650接收的互補(bǔ)的一對(duì)經(jīng)電平轉(zhuǎn)換的區(qū)塊啟用信號(hào)， 且進(jìn)一步響應(yīng)于兩個(gè)“選定”偏壓線XRO和XRl中的一者。用于解碼器頭652的“未選定”偏壓線為共用的偏壓線，在此情況下為解碼器電源線(其可依據(jù)操作模式而輸送不同電壓)。 各個(gè)區(qū)塊啟用信號(hào)將可基于解碼各個(gè)行地址而產(chǎn)生，其因此可被視為具有多個(gè)第一級(jí)經(jīng)解碼的輸出的第一級(jí)解碼器電路(即，互補(bǔ)的經(jīng)電平轉(zhuǎn)換區(qū)塊啟用信號(hào))。接著，這些經(jīng)解碼的輸出中的每一者驅(qū)動(dòng)第二級(jí)2頭解碼器電路，其每一頭652驅(qū)動(dòng)多個(gè)第二級(jí)經(jīng)解碼的輸出(即，XRS[xx])中的相應(yīng)一者。最后，這些經(jīng)第二級(jí)解碼的輸出中的每一者接著驅(qū)動(dòng)第三級(jí)64頭解碼器電路(即，32頭解碼器電路654和32頭解碼器電路656)，其每一頭驅(qū)動(dòng)相應(yīng)的第三級(jí)經(jīng)解碼的輸出(即，陣列中的相應(yīng)字線)。優(yōu)選地，具有32頭解碼器電路654、 656的解碼器頭是二晶體管字線驅(qū)動(dòng)器，所述二晶體管字線驅(qū)動(dòng)器包含P溝道晶體管，其將相應(yīng)的字線耦合到其相關(guān)聯(lián)的選定偏壓線；和N溝道晶體管，其將相應(yīng)的字線耦合到其相關(guān)聯(lián)的未選定偏壓線，所述兩個(gè)晶體管均由XRS[xx]信號(hào)門控。在所展示的示范性實(shí)施例中，每一 NAND串包含第一選擇裝置，其將NAND串耦合到全局位線；十六個(gè)存儲(chǔ)器單元裝置；以及第二選擇裝置，其將NAND串耦合到共同源極節(jié)點(diǎn)或偏壓節(jié)點(diǎn)。因此，每一 NAND串需要16個(gè)字線和2個(gè)選擇線。在擦除操作模式中，共用所述字線的一組NAND串中的每一 NAND串中的所有存儲(chǔ)器單元同時(shí)被擦除。此組存儲(chǔ)器單元界定一擦除區(qū)塊。上文所展示的區(qū)塊啟用信號(hào)對(duì)應(yīng)于一擦除區(qū)塊，即，控制16個(gè)字線 (即，來(lái)自此解碼器的8個(gè)字線和來(lái)自存儲(chǔ)器區(qū)塊的相對(duì)側(cè)上的解碼器的8個(gè)交錯(cuò)字線)。當(dāng)讀取、編程或擦除時(shí)，屬于選定區(qū)塊的字線被驅(qū)動(dòng)到選定電壓(例如，Vpmkeam)或未選定電壓(例如，Vpass)，所述電壓不同于用于所有其它未選定串的選定電壓和未選定電壓(例如，所述兩者均可優(yōu)選被驅(qū)動(dòng)到接地)。在具有16個(gè)存儲(chǔ)器單元晶體管且利用交錯(cuò)字線(因而從存儲(chǔ)器區(qū)塊每一接收8個(gè)字線)的選定NAND串中，選定XRS線優(yōu)選控制在區(qū)塊的一側(cè)上驅(qū)動(dòng)的所有八個(gè)字線，以使得一個(gè)存儲(chǔ)器單元晶體管被驅(qū)動(dòng)到適當(dāng)選定條件 (用于讀取或?qū)懭?，而其它七個(gè)未選定存儲(chǔ)器單元被驅(qū)動(dòng)到適當(dāng)通過(guò)條件。(在存儲(chǔ)器區(qū)塊的另一側(cè)上，所有八個(gè)字線將被驅(qū)動(dòng)到通過(guò)條件)。8頭解碼器在邏輯上將滿足，但難以與單一字線層上的8個(gè)字線介接，尤其是在具有位于其它層上的其它字線的三維陣列中。 在其它未選定存儲(chǔ)器區(qū)塊中，所有所述字線優(yōu)選被驅(qū)動(dòng)到相同電平，例如接地?，F(xiàn)參看圖11，展示用于相鄰對(duì)32頭解碼器(例如，解碼器656和657)的有用電路和布局布置。在解碼器656內(nèi)，展示三十二個(gè)解碼器頭中的十二個(gè)，每一解碼器頭響應(yīng)于 XRS2信號(hào)。如果選擇XRS2信號(hào)(即，這里展示為低有效)，那么啟用八個(gè)解碼器頭以將字線層X(jué)O上的字線WiKffLl、. . . WL7耦合到由偏壓電路658產(chǎn)生的相應(yīng)的選定偏壓信號(hào)。在經(jīng))(RS2解碼的節(jié)點(diǎn)所選擇的所有八個(gè)頭的情況下，偏壓電路658可控制層X(jué)O上的所有八個(gè)字線。然而，如圖所示，這八個(gè)解碼器頭中的四個(gè)解碼器頭(驅(qū)動(dòng)字線Wi)-WL3)安置在解碼器657內(nèi)，而其它四個(gè)解碼器頭(驅(qū)動(dòng)字線WL4-WL7)安置在解碼器656內(nèi)。類似地，如果選擇)(RS3信號(hào)，那么啟用八個(gè)解碼器頭以將字線層X(jué)l上的字線WiKffLl、. . .WL7耦合到由偏壓電路658產(chǎn)生的相應(yīng)的選定偏壓信號(hào)(這里標(biāo)記為SELECT BIAS 0，1，2，...7)。這八個(gè)解碼器頭中的四個(gè)解碼器頭(驅(qū)動(dòng)字線WL0-WL3)安置在解碼器657內(nèi)，而其它四個(gè)解碼器頭(驅(qū)動(dòng)字線WL4-WL7)安置在解碼器656內(nèi)。如圖所描繪，所述對(duì)XRS線在每組四個(gè)解碼器頭之后交替其與解碼器頭的介接。通過(guò)實(shí)施具有基于區(qū)塊啟用的一個(gè)解碼路徑以及基于層和字線選擇信息的另一解碼路徑(即，由于不同層具有不同的未選定電壓)的分層字線解碼器，所述解碼器結(jié)構(gòu)有助于非常有效且簡(jiǎn)明的實(shí)施。也可采用其它結(jié)構(gòu)，例如在接地電平(用于未選定串)與Vpass電平(用于選定串)之間選擇的每一擦除區(qū)塊的局部未選定偏壓開(kāi)關(guān)，用以幫助提供用于選定和未選定存儲(chǔ)器區(qū)塊中的所有字線的合適偏壓條件。示范性三維NAND串存儲(chǔ)器陣列、操作方法以及其制造的額外細(xì)節(jié)描述于以下文獻(xiàn)中Roy Ε. Scheuerlein等人于2002年12月31日申請(qǐng)的第10/335，078號(hào)美國(guó)串 i青 M "Programmable Memory Array Structure Incorporating Series-Connected Transistor Stringsand Methods for Fabrication and Operation of Same，，，1 公開(kāi)為第US 2004-0125629 Al號(hào)美國(guó)專利申請(qǐng)公開(kāi)案，所述申請(qǐng)案的全文以引用的方式并入本文中；En-Hsing Chen等人于2003年12月5日申請(qǐng)的第10/729，831號(hào)美國(guó)申請(qǐng)案"NAND Memory ArrayIncorporating Capacitance Boosting of Channel Regions in Unselected Memory Cells andMethod for Operation of Same”，且現(xiàn)公開(kāi)為第 US 2004-0145024A1 號(hào)美國(guó)專利申請(qǐng)公開(kāi)案，所述申請(qǐng)案以全文引用的方式并入本文中；Andrew J. Walker等人于2002年12月31日遞交的第10/3；35，089號(hào)美國(guó)申請(qǐng)案‘‘Method for Fabricating Programmable MemoryArray Structures Incorporating Series-Connected Transistor Strings”，且現(xiàn)公開(kāi)為美國(guó)專利申請(qǐng)公開(kāi)案第US 2004-0124466 Al號(hào)，所述申請(qǐng)案以全文引用的方式并入本文中；以及Luca G. Fasoli和Roy E. Scheuerlein于2004年12月30 日申請(qǐng)的第 11/026，492 號(hào)美國(guó)申請(qǐng)案 Integrated Circuit Including Memory Array Incorporating Multiple Types of NANDString Structures”，所述申請(qǐng)案以全文引用的方式并入本文中。雖然本文所示實(shí)施例中的許多實(shí)施例并入具有三晶體管解碼器頭的第二級(jí)多頭解碼器，但依據(jù)在第二級(jí)經(jīng)解碼的輸出上所要的電壓電平，包含二晶體管解碼器頭的其它實(shí)施例可能是有利的。如應(yīng)了解，本文所示的具體示范性實(shí)施例已在具體數(shù)字實(shí)例的情形中予以描述， 例如第一級(jí)經(jīng)解碼的輸出的數(shù)目、第二級(jí)解碼器頭的數(shù)目、第二級(jí)解碼器輸出的數(shù)目、第三級(jí)解碼器頭的數(shù)目和第三級(jí)經(jīng)解碼的輸出的數(shù)目。可使用本揭示案的教示來(lái)實(shí)施與其它設(shè)計(jì)目標(biāo)相一致的其它變化。另外，分層多級(jí)多頭解碼器電路可包含兩個(gè)以上級(jí)的多頭解碼器電路。大多數(shù)存儲(chǔ)器陣列經(jīng)設(shè)計(jì)而具有相對(duì)高度的均一性。舉例來(lái)說(shuō)，通常每一位線包含相同數(shù)目的存儲(chǔ)器單元。舉另一實(shí)例，為了解碼電路的簡(jiǎn)易和效率，位線、字線、陣列區(qū)塊和甚至存儲(chǔ)器平面的數(shù)目在數(shù)字上常常為二的整數(shù)冪(即，2N)。但對(duì)于本發(fā)明的任何實(shí)施例當(dāng)然并不需要此規(guī)則性或一致性。舉例來(lái)說(shuō)，不同層上的字線段可包含不同數(shù)目的存儲(chǔ)器單元，存儲(chǔ)器陣列可包含三個(gè)存儲(chǔ)器平面，第一陣列區(qū)塊和最后一個(gè)陣列區(qū)塊內(nèi)的字線段可在存儲(chǔ)器單元的數(shù)目或位線配置上不同，以及對(duì)于存儲(chǔ)器陣列設(shè)計(jì)的一般一致性的許多其它不規(guī)則變化中的任何一者。除非在權(quán)利要求書(shū)中另外明確敘述，否則所述一般規(guī)則性不應(yīng)引入任何權(quán)利要求的含意中，甚至在本文所述的實(shí)施例中有所展示。應(yīng)了解，名稱上、左、下和右僅為針對(duì)存儲(chǔ)器陣列的四側(cè)便于描述的術(shù)語(yǔ)。區(qū)塊的字線段可實(shí)施為兩組相間錯(cuò)雜的水平定向的字線段，且區(qū)塊的位線可實(shí)施為兩組相間錯(cuò)雜的垂直定向的位線。每一相應(yīng)組的字線或位線可由在陣列四側(cè)中的每一側(cè)上的相應(yīng)的解碼器/驅(qū)動(dòng)器電路和相應(yīng)的讀出電路來(lái)服務(wù)。合適的列電路陳述于2002年11月27日申請(qǐng)的第 10/306，888 號(hào)美國(guó)專利申請(qǐng)案“Tree Decoder Structure Particularly Well Suited tolnterfacing Array Lines Having Extremely Small Layout Pitch，，中，所述申請(qǐng)案以全文引用的方式并入本文中。字線也可被稱為行線或X線，且位線也可被稱為列線或Y線。對(duì)于所屬領(lǐng)域的技術(shù)人員來(lái)說(shuō)，“字”線與“位”線之間的區(qū)別可具有至少兩個(gè)不同的含義。當(dāng)讀取存儲(chǔ)器陣列時(shí)，一些從業(yè)者假定字線被“驅(qū)動(dòng)”而位線被“讀出”。在這點(diǎn)上，X線(或字線)通常被預(yù)期為連接到存儲(chǔ)器單元晶體管的柵極端子或存儲(chǔ)器單元開(kāi)關(guān)裝置的開(kāi)關(guān)端子(如果存在的話)。Y線(或位線)通常被預(yù)期為連接到存儲(chǔ)器單元的開(kāi)關(guān)端子(例如，源極/漏極端子)。其次，存儲(chǔ)器組織(例如，數(shù)據(jù)總線寬度、操作期間同時(shí)讀取的位數(shù)目等)可與觀看更對(duì)準(zhǔn)于數(shù)據(jù)“位”而不是數(shù)據(jù)“字”的兩個(gè)陣列線的一個(gè)集合具有一定關(guān)聯(lián)。因此，本文中 X線、字線和行線以及Y線、位線和列線的名稱是為了說(shuō)明各種實(shí)施例且不應(yīng)視為具有限制意義，而更具有普遍意義。如本文所使用，字線(例如，包含字線段)和位線通常表示正交陣列線，且一般遵循所屬領(lǐng)域中的普遍假設(shè)，至少在讀取操作期間字線被驅(qū)動(dòng)而位線被讀出。因此，陣列的位線還可被稱為陣列的感測(cè)線。不應(yīng)通過(guò)使用這些術(shù)語(yǔ)對(duì)字組織進(jìn)行任何特殊暗示。此外， 如本文所使用，“全局陣列線”(例如，全局字線、全局位線)是連接到一個(gè)以上存儲(chǔ)器區(qū)塊中的陣列線段的陣列線，但不應(yīng)作出任何特殊推斷，提出此全局陣列線必須橫穿整個(gè)存儲(chǔ)器陣列或大體上橫穿整個(gè)集成電路。如本文所使用，無(wú)源元件存儲(chǔ)器陣列包含多個(gè)2端子存儲(chǔ)器單元，每一 2端子存儲(chǔ)器單元連接在關(guān)聯(lián)的X線與關(guān)聯(lián)的Y線之間。此一存儲(chǔ)器陣列可為二維(平面)陣列或可為具有一個(gè)以上存儲(chǔ)器單元平面的三維陣列。每一所述存儲(chǔ)器單元具有非線性導(dǎo)通率，其中反向方向(S卩，從陰極到陽(yáng)極)中的電流小于正向方向中的電流。從陽(yáng)極到陰極施加高于編程電平的電壓改變存儲(chǔ)器單元的導(dǎo)通率。當(dāng)存儲(chǔ)器單元并入熔絲技術(shù)時(shí)，導(dǎo)通率可減少，或當(dāng)存儲(chǔ)器單元并入反熔絲技術(shù)時(shí)導(dǎo)通率可增加。無(wú)源元件存儲(chǔ)器陣列不必為一次性可編程(即，一次寫入)的存儲(chǔ)器陣列。所述無(wú)源元件存儲(chǔ)器單元可一般被視為具有在一個(gè)方向上引導(dǎo)電流的電流導(dǎo)弓I 元件和能夠改變其狀態(tài)的另一組件(例如，熔絲、反熔絲、電容器、電阻元件等)?？稍谶x擇所述存儲(chǔ)器元件時(shí)通過(guò)感測(cè)電流或電壓降來(lái)讀取存儲(chǔ)器元件的編程狀態(tài)。在本文所述的本發(fā)明的各種實(shí)施例中，預(yù)期使用許多不同的存儲(chǔ)器單元技術(shù)。合適的三維反熔絲存儲(chǔ)器單元結(jié)構(gòu)、配置和程序包含(但不限于)在以下文獻(xiàn)中所描述的結(jié)構(gòu)、配置和程序Johnson等人的美國(guó)專利6，034，882，題為“Vertically Stacked FieldProgrammable Nonvolatile Memory and Method of Fabrication，，； Knall 等人的美國(guó)專利 6,420,215，題為 “Three-Dimensional Memory Array and Method of Fabrication，，Johnson 的美國(guó)專利 6，525，953，題為"Vertically-Macked， Field Programmable Nonvolatile Memoryand Method of Fabrication，，；Cleeves 的第 2004-0002184A1 號(hào)美國(guó)專利申請(qǐng)公開(kāi)案，題為"Three Dimensional Memory”;以及Herner 等人于2002年12月19日申請(qǐng)的第10/3 ，470號(hào)美國(guó)專利申請(qǐng)案，題為“An Improved Method for Making a High DensityNonvolatile Memory”。 M歹[J·白勺巾白勺* 一者以全文引用的方式并入本文中。本發(fā)明預(yù)期有利地用于各種存儲(chǔ)器單元技術(shù)和存儲(chǔ)器陣列配置中的任一種，其包含傳統(tǒng)的單一電平存儲(chǔ)器陣列和多電平(即，三維)存儲(chǔ)器陣列，且尤其為具有極度密集的 X線或Y線間距要求的存儲(chǔ)器陣列。在某些實(shí)施例中，存儲(chǔ)器單元可包括半導(dǎo)體材料，如在 Johnson等人的美國(guó)專利6，034，882和^iang的美國(guó)專利5，835，396中所描述。在某些實(shí)施例中，涵蓋反熔絲存儲(chǔ)器單元。也可使用其它類型的存儲(chǔ)器陣列，例如MRAM和有機(jī)無(wú)源元件陣列。MRAM(磁阻式隨機(jī)存取存儲(chǔ)器，magnetoresistive random accessmemory)是基于磁性存儲(chǔ)器元件，例如磁隧道接合(magnetic tunnel junction，MTJ)。MRAM技術(shù)在Peter K. Naji 等人的"A 256kb 3. OV ITlMTJ Nonvolatile MagnetoresistiveRAM，，中描述，其公開(kāi)于2001年IEEE國(guó)際固態(tài)電路會(huì)議的技術(shù)論文的摘要，ISSCC 2001/第7次會(huì)議/技術(shù)方向=Advanced Technologies/7. 6(2001 年 2 月 6 日)禾口 ISSCC 2001VisualSupplement 第 94-95,404-405頁(yè)中。可使用某些無(wú)源元件存儲(chǔ)器單元，其并入多層有機(jī)材料，包含具有類似二極管特性的導(dǎo)通的至少一層和在施加電場(chǎng)的情況下改變導(dǎo)通率的至少一種有機(jī)材料。 Gudensen等人的美國(guó)專利6，055，180描述所述有機(jī)無(wú)源元件陣列。也可使用包括例如相改變材料和無(wú)定形固體的存儲(chǔ)器單元。參見(jiàn)Wolstenholme等人的美國(guó)專利5，751，012和 Ovshinsky等人的美國(guó)專利4，646，2660在其它實(shí)施例中，也可采用三端子存儲(chǔ)器單元，而不是二端子無(wú)源元件存儲(chǔ)器單元，且選擇多個(gè)X線(或行線)以對(duì)選定Y線(或位線)上的來(lái)自一個(gè)以上存儲(chǔ)器單元的電流求和。所述存儲(chǔ)器單元包含快閃EPROM和EEPROM單元， 其在所屬領(lǐng)域中是眾所周知的。此外，還涵蓋具有極度密集的X線和/或Y線間距要求的其它存儲(chǔ)器陣列配置，例如，并入薄膜晶體管(TFT)EEPROM存儲(chǔ)器單元的存儲(chǔ)器陣列配置，如在Thomas H. Lee等人的第US 2002-0028541A1號(hào)美國(guó)專利申請(qǐng)公開(kāi)案(現(xiàn)為第6，881，994
禾1J) "Dense Arrays and ChargeStorage Devices, and Methods for Making Same"中所描述，以及并入TFT NAND存儲(chǔ)器陣列的陣列配置，如在Scheuerlein等人的第 US 2004-01256^Α1 號(hào)美國(guó)專利申請(qǐng)公開(kāi)案"Programmable Memory Array Structure Incorporating Series-Connected TransistorStrings and Methods for Fabrication and Operation of Same”中所描述，這些申請(qǐng)案以引用的方式并入本文中。在各圖中各種陣列線的方向性僅僅為便于描述在陣列中的兩組交叉線。雖然字線通常正交于位線，但并不必需如此。如本文所使用，集成電路存儲(chǔ)器陣列為單片集成電路結(jié)構(gòu)，而不是一個(gè)以上的集成電路裝置封裝在一起或緊密靠近?？墒褂眠B接各區(qū)塊的單一節(jié)點(diǎn)的術(shù)語(yǔ)描述本文的方框圖。然而，應(yīng)了解，當(dāng)上下文需要時(shí)，此“節(jié)點(diǎn)”可實(shí)際上表示用于輸送差分信號(hào)的一對(duì)節(jié)點(diǎn)，或可表示用于載運(yùn)若干相關(guān)信號(hào)或用于載運(yùn)形成數(shù)字字或其它多位信號(hào)的多個(gè)信號(hào)的多個(gè)單獨(dú)導(dǎo)線(例如，總線)?；诒窘沂景傅慕淌荆谕鶎兕I(lǐng)域的技術(shù)人員將易于能夠?qū)嵺`本發(fā)明。對(duì)本文所提供的各種實(shí)施例的描述被認(rèn)為提供本發(fā)明的充分見(jiàn)解和細(xì)節(jié)，以使所屬領(lǐng)域的技術(shù)人員能夠?qū)嵺`本發(fā)明。然而，為清晰起見(jiàn)，未展示和描述本文所述實(shí)施方案的全部常規(guī)特征。 當(dāng)然，應(yīng)了解，在任何此類實(shí)際實(shí)施方案的研發(fā)過(guò)程中，必須作出眾多實(shí)施專用的決策以便實(shí)現(xiàn)研發(fā)人員的特定目標(biāo)，例如符合與應(yīng)用和商業(yè)相關(guān)的約束，且這些特定目標(biāo)將隨實(shí)施方案的不同和研發(fā)人員的不同而變化。此外，將了解，此類研發(fā)努力可能是復(fù)雜且耗時(shí)的， 但對(duì)于從本揭示案獲益的所屬領(lǐng)域的技術(shù)人員而言僅將是常規(guī)的工程任務(wù)。舉例來(lái)說(shuō)，對(duì)于每一陣列或子陣列內(nèi)的存儲(chǔ)器單元的數(shù)目的決策，針對(duì)字線和位線預(yù)解碼器和解碼器電路和位線感測(cè)電路以及字組織所選擇的特定配置全都被認(rèn)為代表所屬領(lǐng)域的技術(shù)人員在實(shí)踐本發(fā)明來(lái)研發(fā)商業(yè)上可行產(chǎn)品時(shí)所面臨的工程決策。如所屬領(lǐng)域中眾所周知的，實(shí)施各種行解碼器電路和列解碼器電路以基于地址信號(hào)和可能的其它控制信號(hào)來(lái)選擇存儲(chǔ)器區(qū)塊以及選定區(qū)塊內(nèi)的字線和位線。然而，盡管認(rèn)為僅需要工程努力的常規(guī)實(shí)行來(lái)實(shí)踐本發(fā)明，但所述工程努力可引起額外的發(fā)明努力，此在有需求、有競(jìng)爭(zhēng)的產(chǎn)品的研發(fā)中經(jīng)常出現(xiàn)。雖然一般假定了電路和物理結(jié)構(gòu)，但應(yīng)認(rèn)識(shí)到，在現(xiàn)代半導(dǎo)體設(shè)計(jì)和制造中，可以適用于后續(xù)設(shè)計(jì)、測(cè)試或制造階段的計(jì)算機(jī)可讀描述形式以及以所得的經(jīng)制造的半導(dǎo)體集成電路來(lái)實(shí)施物理結(jié)構(gòu)和電路。因此，可經(jīng)由計(jì)算機(jī)可讀編碼和其表示來(lái)讀取針對(duì)傳統(tǒng)電路或結(jié)構(gòu)的權(quán)利要求(與權(quán)利要求的特定語(yǔ)言相一致)，無(wú)論計(jì)算機(jī)可讀編碼和其表示是以媒體實(shí)施還是與合適的讀取器設(shè)備相組合以允許對(duì)應(yīng)電路和/或結(jié)構(gòu)的制造、測(cè)試或設(shè)計(jì)改進(jìn)。本發(fā)明預(yù)期包含電路、相關(guān)方法或操作、所述電路的相關(guān)制造方法以及所述電路和方法的計(jì)算機(jī)可讀的媒體編碼，其全部在本文中具有描述并在附加權(quán)利要求書(shū)中界定。 如本文所使用，計(jì)算機(jī)可讀媒體至少包含光盤、磁帶或其它磁性、光學(xué)、半導(dǎo)體(例如，閃存卡、ROM)或電子媒體以及網(wǎng)絡(luò)、有線、無(wú)線或其它通信媒體。電路的編碼可包含電路示意信息、物理布局信息、行為仿真信息，和/或可包含任何其它可用以表示或表達(dá)電路的編碼。前述細(xì)節(jié)描述僅描述了本發(fā)明許多可能的實(shí)施方案中的一些實(shí)施方案。出于此原因，此詳細(xì)描述用作說(shuō)明而非限制。可在不脫離本發(fā)明的范圍和精神的情況下，基于本文所陳述的描述對(duì)本文揭示的實(shí)施例作出變化和修改。僅隨附權(quán)利要求書(shū)(包含所有等同物) 用于界定本發(fā)明的范圍。此外，尤其預(yù)期上文所述的實(shí)施例為單獨(dú)使用以及以各種組合使用。因此，本文未描述的其它實(shí)施例、變化和改進(jìn)不必排除在本發(fā)明的范圍之外。
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權(quán)利要求
1.一種方法，其包括解碼地址信息并選擇一個(gè)或一個(gè)以上第一類型陣列線，所述選擇通過(guò)第一分層解碼器電路在存儲(chǔ)器陣列中進(jìn)行，所述第一分層解碼器電路包括至少兩個(gè)分層級(jí)的多頭解碼器電路；其中所述解碼和選擇包括使用第一級(jí)解碼器電路來(lái)解碼多個(gè)地址信號(hào)輸入并且產(chǎn)生多個(gè)第一級(jí)經(jīng)解碼的輸出；耦合每一相應(yīng)第一級(jí)經(jīng)解碼的輸出到多個(gè)第二級(jí)多頭解碼器電路中的相應(yīng)一個(gè)，每一所述第二級(jí)多頭解碼器電路提供相應(yīng)的多個(gè)第二級(jí)經(jīng)解碼的輸出；以及耦合每一相應(yīng)第二級(jí)經(jīng)解碼的輸出到多個(gè)第三級(jí)多頭解碼器電路中的相應(yīng)一個(gè)，每一所述第三級(jí)多頭解碼器電路提供耦合至所述存儲(chǔ)器陣列的相應(yīng)的多個(gè)第三級(jí)經(jīng)解碼的輸出ο
2.根據(jù)權(quán)利要求1所述的方法，其中所述儲(chǔ)存器陣列包括具有至少兩個(gè)存儲(chǔ)器平面的三維存儲(chǔ)器陣列，所述存儲(chǔ)器陣列包括耦合到存儲(chǔ)器單元的第一類型陣列線和第二類型陣列線；相應(yīng)的多個(gè)所述第一類型陣列線，其位于至少一個(gè)陣列線層中的每一者上；以及相應(yīng)的多個(gè)所述第二類型陣列線，其位于至少一個(gè)陣列線層中的每一者上。
3.根據(jù)權(quán)利要求1所述的方法，其中所述第二級(jí)經(jīng)解碼的輸出橫穿整個(gè)存儲(chǔ)器陣列。
4.根據(jù)權(quán)利要求1所述的方法，其中針對(duì)選定的偏壓條件和未選定的偏壓條件中的至少一者，所述第二級(jí)經(jīng)解碼的輸出被驅(qū)動(dòng)到高于VDD的電壓。
5.根據(jù)權(quán)利要求1所述的方法，其中所述存儲(chǔ)器陣列包括三維陣列，所述三維陣列具有安置在襯底上的至少兩個(gè)存儲(chǔ)器平面，且進(jìn)一步具有位于至少一個(gè)陣列線層上的相應(yīng)的多個(gè)所述第一類型陣列線，且具有位于至少一個(gè)陣列線層上的相應(yīng)的多個(gè)所述第二類型陣列線；以及多個(gè)所述第二級(jí)多頭解碼器電路和所述第三級(jí)多頭解碼器電路中的至少一者安置在所述存儲(chǔ)器陣列的橫向范圍內(nèi)。
6.根據(jù)權(quán)利要求1所述的方法，其中所述多個(gè)第二級(jí)多頭解碼器電路安置在所述存儲(chǔ)器陣列外部；以及所述多個(gè)第三級(jí)多頭解碼器電路安置在所述存儲(chǔ)器陣列下方。
7.根據(jù)權(quán)利要求1所述的方法，其中所述第二級(jí)多頭解碼器電路中的每一相應(yīng)的第二級(jí)多頭解碼器電路包括相應(yīng)的多個(gè)第二級(jí)驅(qū)動(dòng)器電路，每一第二級(jí)驅(qū)動(dòng)器電路包括輸入，其耦合到所述第一級(jí)經(jīng)解碼的輸出中的所述相應(yīng)一者；以及輸出，其耦合到所述相應(yīng)的多個(gè)第二級(jí)經(jīng)解碼的輸出中的對(duì)應(yīng)一者； 每一第二級(jí)驅(qū)動(dòng)器電路用于選擇耦合到其輸入的所述第一級(jí)經(jīng)解碼的輸出時(shí)將其輸出耦合到多個(gè)第一偏壓節(jié)點(diǎn)中的關(guān)聯(lián)的一者，且在其它情況下用于將其輸出耦合到多個(gè)第二偏壓節(jié)點(diǎn)中的關(guān)聯(lián)的一者。
8.根據(jù)權(quán)利要求7所述的方法，其中所述第一分層解碼器電路進(jìn)一步包括第一多個(gè)第二級(jí)偏壓電路，其用于分別在所述多個(gè)第一偏壓節(jié)點(diǎn)上產(chǎn)生合適條件；以第二多個(gè)第二級(jí)偏壓電路，其用于分別在所述多個(gè)第二偏壓節(jié)點(diǎn)上產(chǎn)生合適條件；以及其中所述第一偏壓節(jié)點(diǎn)中的至少一者上的所述合適條件是選定的第二級(jí)經(jīng)解碼輸出偏壓條件；以及所述第一偏壓節(jié)點(diǎn)中的至少另一者上的所述合適條件是未選定的第二級(jí)經(jīng)解碼輸出偏壓條件。
9.根據(jù)權(quán)利要求8所述的方法，其中所述第二級(jí)驅(qū)動(dòng)器電路分別包括第一晶體管電路，其用于在選擇耦合到所述輸入的所述第一級(jí)經(jīng)解碼的輸出時(shí)將所述第二級(jí)驅(qū)動(dòng)器電路的所述輸出耦合到所述多個(gè)第一偏壓節(jié)點(diǎn)中的關(guān)聯(lián)的一者；以及第二晶體管電路，其用于在未選擇耦合到所述輸入的所述第一級(jí)經(jīng)解碼的輸出時(shí)將所述第二級(jí)驅(qū)動(dòng)器電路的所述輸出耦合到所述多個(gè)第二偏壓節(jié)點(diǎn)中的關(guān)聯(lián)的一者； 其中所述第一晶體管電路包括具有相反導(dǎo)通類型的兩個(gè)并聯(lián)連接的晶體管裝置。
10.根據(jù)權(quán)利要求8所述的方法，其中所述第二級(jí)驅(qū)動(dòng)器電路分別包括第一晶體管電路，其用于在選擇耦合到所述輸入的所述第一級(jí)經(jīng)解碼的輸出時(shí)將所述第二級(jí)驅(qū)動(dòng)器電路的所述輸出耦合到所述多個(gè)第一偏壓節(jié)點(diǎn)中的關(guān)聯(lián)的一者；以及第二晶體管電路，其用于在未選擇耦合到所述輸入的所述第一級(jí)經(jīng)解碼的輸出時(shí)將所述第二級(jí)驅(qū)動(dòng)器電路的所述輸出耦合到所述多個(gè)第二偏壓節(jié)點(diǎn)中的關(guān)聯(lián)的一者；其中所述第二晶體管電路包括由單獨(dú)信號(hào)控制的至少兩個(gè)并聯(lián)連接的晶體管裝置。
11.根據(jù)權(quán)利要求7所述的方法，其中第二級(jí)多頭解碼器電路內(nèi)的所述多個(gè)第二級(jí)驅(qū)動(dòng)器電路被布置成所述第二級(jí)驅(qū)動(dòng)器電路的多個(gè)群組，一群組內(nèi)的單獨(dú)第二級(jí)驅(qū)動(dòng)器電路分別耦合到多個(gè)第一偏壓節(jié)點(diǎn)中的相應(yīng)一者，但一起耦合到由所述群組共用的多個(gè)第二偏壓節(jié)點(diǎn)中的相應(yīng)一者。
12.根據(jù)權(quán)利要求7所述的方法，其中所述第三級(jí)多頭解碼器電路中的每一相應(yīng)一者包括相應(yīng)的多個(gè)第三級(jí)驅(qū)動(dòng)器電路，每一第三級(jí)驅(qū)動(dòng)器電路包括輸入，其耦合到所述第二級(jí)經(jīng)解碼的輸出中的相應(yīng)一者；以及輸出，其耦合到所述相應(yīng)的多個(gè)第三級(jí)經(jīng)解碼的輸出中的對(duì)應(yīng)一者； 每一第三級(jí)驅(qū)動(dòng)器電路用于在選擇耦合到其輸入的所述第二級(jí)經(jīng)解碼的輸出時(shí)將其輸出耦合到多個(gè)第三總線中的關(guān)聯(lián)的一者，且在其它情況下用于將其輸出耦合到多個(gè)第四偏壓節(jié)點(diǎn)中的關(guān)聯(lián)的一者。
13.根據(jù)權(quán)利要求12所述的方法，其中所述第一分層解碼器電路進(jìn)一步包括第一多個(gè)第三級(jí)偏壓電路，其用于有時(shí)分別在所述多個(gè)第三總線上產(chǎn)生合適條件；以及第二多個(gè)第三級(jí)偏壓電路，其用于分別在所述多個(gè)第四偏壓節(jié)點(diǎn)上產(chǎn)生合適條件，其中所述第三總線中的至少一者上的所述合適條件有時(shí)是選定的第三級(jí)經(jīng)解碼輸出偏壓條件；且所述第三總線中的至少另一者上的所述合適條件有時(shí)是未選定的第三級(jí)經(jīng)解碼輸出偏壓條件。
14.根據(jù)權(quán)利要求13所述的方法，其中所述第三級(jí)驅(qū)動(dòng)器電路分別包括第三晶體管電路，其用于在選擇耦合到所述輸入的所述第二級(jí)經(jīng)解碼的輸出時(shí)將所述第三級(jí)驅(qū)動(dòng)器電路的所述輸出耦合到所述多個(gè)第三總線中的關(guān)聯(lián)的一者；以及第四晶體管電路，其用于當(dāng)未選擇耦合到所述輸入的所述第二級(jí)經(jīng)解碼的輸出時(shí)將所述第三級(jí)驅(qū)動(dòng)器電路的所述輸出耦合到所述多個(gè)第四偏壓節(jié)點(diǎn)中的關(guān)聯(lián)的一者，其中所述第三晶體管電路和所述第四晶體管電路中的至少一者包括具有相反導(dǎo)通類型且由單獨(dú)信號(hào)控制的至少兩個(gè)并聯(lián)連接的晶體管裝置。
15.根據(jù)權(quán)利要求12所述的方法，其中所述多個(gè)第三級(jí)多頭解碼器電路安置在所述存儲(chǔ)器陣列外部。
16.根據(jù)權(quán)利要求15所述的方法，其中所述多個(gè)第二級(jí)多頭解碼器電路安置在所述存儲(chǔ)器陣列外部； 所述第三級(jí)經(jīng)解碼的輸出包括位于存儲(chǔ)器陣列中的多個(gè)位線，每一位線耦合到所述存儲(chǔ)器陣列中關(guān)聯(lián)的多個(gè)存儲(chǔ)器單元；且所述多個(gè)第三總線分別耦合到相應(yīng)的讀取/寫入總線。
17.一種用于制造包含存儲(chǔ)器陣列的產(chǎn)品的方法，所述方法包括提供存儲(chǔ)器陣列，其包括耦合到存儲(chǔ)器單元的第一類型和第二類型陣列線； 提供第一分層解碼器電路，其用于解碼地址信息和選擇一個(gè)或一個(gè)以上所述第一類型陣列線，所述第一分層解碼器電路包括至少兩個(gè)分層級(jí)的多頭解碼器電路； 其中所述提供第一分層解碼器電路包括提供第一級(jí)解碼器電路用于解碼多個(gè)地址信號(hào)輸入和產(chǎn)生多個(gè)第一級(jí)經(jīng)解碼的輸出；提供多個(gè)第二級(jí)多頭解碼器電路，每一相應(yīng)的第二級(jí)多頭解碼器電路耦合到相應(yīng)的第一級(jí)經(jīng)解碼的輸出，每一第二級(jí)多頭解碼器電路用于提供相應(yīng)的多個(gè)第二級(jí)經(jīng)解碼的輸出；以及提供多個(gè)第三級(jí)多頭解碼器電路，每一相應(yīng)的第三級(jí)多頭解碼器電路耦合到相應(yīng)的第二級(jí)經(jīng)解碼的輸出，每一第三級(jí)多頭解碼器電路用于提供耦合到所述存儲(chǔ)器陣列的相應(yīng)多個(gè)第三級(jí)解碼器的輸出。
18.根據(jù)權(quán)利要求17所述的方法，其中所述儲(chǔ)存器陣列包括具有至少兩個(gè)存儲(chǔ)器平面的三維存儲(chǔ)器陣列，所述存儲(chǔ)器陣列包括耦合到存儲(chǔ)器單元的第一類型陣列線和第二類型陣列線；相應(yīng)的多個(gè)所述第一類型陣列線，其位于至少一個(gè)陣列線層中的每一者上；以及相應(yīng)的多個(gè)所述第二類型陣列線，其位于至少一個(gè)陣列線層中的每一者上。
19.根據(jù)權(quán)利要求17所述的方法，其中所述第二級(jí)多頭解碼器電路中的每一相應(yīng)的第二級(jí)多頭解碼器電路包括相應(yīng)的多個(gè)第二級(jí)驅(qū)動(dòng)器電路，每一第二級(jí)驅(qū)動(dòng)器電路包括輸入，其耦合到所述第一級(jí)經(jīng)解碼的輸出中的所述相應(yīng)一者；以及輸出，其耦合到所述相應(yīng)的多個(gè)第二級(jí)經(jīng)解碼的輸出中的對(duì)應(yīng)一者； 每一第二級(jí)驅(qū)動(dòng)器電路用于在選擇耦合到其輸入的所述第一級(jí)經(jīng)解碼的輸出時(shí)將其輸出耦合到多個(gè)第一偏壓節(jié)點(diǎn)中的關(guān)聯(lián)的一者，且在其它情況下用于將其輸出耦合到多個(gè)第二偏壓節(jié)點(diǎn)中的關(guān)聯(lián)的一者。
20.根據(jù)權(quán)利要求19所述的方法，其中第二級(jí)多頭解碼器電路內(nèi)的所述多個(gè)第二級(jí)驅(qū)動(dòng)器電路被布置成所述第二級(jí)驅(qū)動(dòng)器電路的多個(gè)群組，一群組內(nèi)的單獨(dú)第二級(jí)驅(qū)動(dòng)器電路分別耦合到多個(gè)第一偏壓節(jié)點(diǎn)中的相應(yīng)一者，但一起耦合到由所述群組共用的多個(gè)第二偏壓節(jié)點(diǎn)中的相應(yīng)一者。
21.根據(jù)權(quán)利要求19所述的方法，其中所述第一分層解碼器電路進(jìn)一步包括第一多個(gè)第二級(jí)偏壓電路，其用于分別在所述多個(gè)第一偏壓節(jié)點(diǎn)上產(chǎn)生合適條件；以及第二多個(gè)第二級(jí)偏壓電路，其用于分別在所述多個(gè)第二偏壓節(jié)點(diǎn)上產(chǎn)生合適條件；以及其中所述第一偏壓節(jié)點(diǎn)中的至少一者上的所述合適條件是選定的第二級(jí)經(jīng)解碼輸出偏壓條件；且所述第一偏壓節(jié)點(diǎn)中的至少另一者上的所述合適條件是未選定的第二級(jí)經(jīng)解碼輸出偏壓條件。
22.根據(jù)權(quán)利要求17所述的方法，其中所述第二級(jí)經(jīng)解碼的輸出橫穿所述整個(gè)存儲(chǔ)器陣列。
23.根據(jù)權(quán)利要求17所述的方法，其中所述第二級(jí)經(jīng)解碼的輸出被驅(qū)動(dòng)到高于VDD的電壓，其中針對(duì)選定的偏壓條件和未選定的偏壓條件中的至少一者。
24.根據(jù)權(quán)利要求17所述的方法，其中所述多個(gè)第二級(jí)多頭解碼器電路安置在所述存儲(chǔ)器陣列外部；以及所述多個(gè)第三級(jí)多頭解碼器電路安置在所述存儲(chǔ)器陣列下方。
25.根據(jù)權(quán)利要求17所述的方法，其中所述存儲(chǔ)器陣列包括三維陣列，所述三維陣列具有安置在襯底上的至少兩個(gè)存儲(chǔ)器平面，且進(jìn)一步具有位于至少一個(gè)陣列線層上的相應(yīng)的多個(gè)所述第一類型陣列線，且具有位于至少一個(gè)陣列線層上的相應(yīng)的多個(gè)所述第二類型陣列線；且多個(gè)所述第二級(jí)多頭解碼器電路和所述第三級(jí)多頭解碼器電路中的至少一者安置在所述存儲(chǔ)器陣列的橫向范圍內(nèi)。
26.根據(jù)權(quán)利要求25所述的方法，其中所述多個(gè)第二級(jí)多頭解碼器電路安裝于所述存儲(chǔ)器陣列的外部；以及所述第三級(jí)經(jīng)解碼的輸出包括位于存儲(chǔ)器陣列中的多個(gè)位線，每一位線耦合到所述存儲(chǔ)器陣列中關(guān)聯(lián)的多個(gè)存儲(chǔ)器單元。
全文摘要
本申請(qǐng)涉及使用多頭解碼器的多個(gè)級(jí)對(duì)密集型存儲(chǔ)器陣列進(jìn)行分層解碼的設(shè)備和方法。一種包括耦合到存儲(chǔ)器單元的第一類型和第二類型陣列線的存儲(chǔ)器陣列包含第一分層解碼器電路，所述第一分層解碼器電路用于解碼地址信息和選擇一個(gè)或一個(gè)以上所述第一類型陣列線。所述第一分層解碼器電路包含至少兩個(gè)分層級(jí)的多頭解碼器電路。所述第一分層解碼器電路可包含第一級(jí)解碼器電路，其用于解碼多個(gè)地址信號(hào)輸入和產(chǎn)生多個(gè)第一級(jí)經(jīng)解碼的輸出；多個(gè)第二級(jí)多頭解碼器電路，每一相應(yīng)的第二級(jí)多頭解碼器電路耦合到相應(yīng)的第一級(jí)經(jīng)解碼的輸出，每一第二級(jí)多頭解碼器電路用于提供相應(yīng)的多個(gè)第二級(jí)經(jīng)解碼的輸出；和多個(gè)第三級(jí)多頭解碼器電路，每一相應(yīng)的第三級(jí)多頭解碼器電路耦合到相應(yīng)的第二級(jí)經(jīng)解碼的輸出，每一第三級(jí)多頭解碼器電路用于提供耦合到所述存儲(chǔ)器陣列的相應(yīng)多個(gè)第三級(jí)經(jīng)解碼的輸出。
文檔編號(hào)G11C5/06GK102201254SQ20111007343
公開(kāi)日2011年9月28日 申請(qǐng)日期2005年12月16日 優(yōu)先權(quán)日2004年12月30日
發(fā)明者盧卡·G·法索利, 肯尼斯·K·蘇 申請(qǐng)人:桑迪士克3D公司