專利名稱：具有非易失性半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
這里說明的實(shí)施例涉及具有非易失性半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)系統(tǒng)。
背景技術(shù)：
近年，隨著半導(dǎo)體存儲(chǔ)裝置，例如，作為非易失性的半導(dǎo)體存儲(chǔ)介質(zhì)的閃速存儲(chǔ)卡的開發(fā)，作為主機(jī)設(shè)備即數(shù)字相機(jī)等的信息設(shè)備的外部存儲(chǔ)裝置變得普及。伴隨主機(jī)設(shè)備處理的數(shù)據(jù)的大容量化，閃速存儲(chǔ)器也向大容量化及高密度化發(fā)展。閃速存儲(chǔ)卡中，考慮實(shí)現(xiàn)對閃速存儲(chǔ)器的數(shù)據(jù)寫入的高速化的方法。但是，存在閃速存儲(chǔ)卡的消耗電流增加的問題。

發(fā)明內(nèi)容
本發(fā)明提供一種可抑制平均消耗電流的存儲(chǔ)系統(tǒng)。根據(jù)本發(fā)明的一個(gè)實(shí)施例，存儲(chǔ)系統(tǒng)設(shè)置了存儲(chǔ)部、存儲(chǔ)控制器、定時(shí)器及定時(shí)器控制部。存儲(chǔ)部具有可保持?jǐn)?shù)據(jù)的非易失性的第1及第2芯片。存儲(chǔ)控制器將從主機(jī)設(shè)備接收的數(shù)據(jù)同時(shí)向第1及第2芯片傳送。定時(shí)器計(jì)測預(yù)先設(shè)定的錯(cuò)開時(shí)間的經(jīng)過情況。定時(shí)器控制部在錯(cuò)開時(shí)間剛剛經(jīng)過后，開始第2芯片的數(shù)據(jù)寫入。本發(fā)明可抑制存儲(chǔ)系統(tǒng)的平均消耗電流。


圖1是實(shí)施例的存儲(chǔ)系統(tǒng)的概略方框圖。圖2是實(shí)施例的對連接器中的各引腳的信號分配的示圖。圖3是實(shí)施例的存儲(chǔ)卡的構(gòu)成的概略方框圖。圖4是實(shí)施例的存儲(chǔ)部的構(gòu)成的概略方框圖。圖5是實(shí)施例的芯片的內(nèi)部構(gòu)成的概略方框圖。圖6是實(shí)施例的存儲(chǔ)單元塊的部分區(qū)域的電路圖。圖7是第1實(shí)施例的并行控制的概略圖。圖8是第1實(shí)施例的并行控制的基本時(shí)序圖。圖9是第1實(shí)施例的并行控制的基本流程圖。圖10是第1實(shí)施例的平均消耗電流及忙(busy)錯(cuò)開時(shí)間的關(guān)系的示圖。圖11是實(shí)施例的平均消耗電流和忙錯(cuò)開時(shí)間或數(shù)據(jù)輸入錯(cuò)開時(shí)間的關(guān)系的示圖。圖12是第1實(shí)施例的平均消耗電流的閾值及忙錯(cuò)開時(shí)間的關(guān)系的一例的示圖。圖13是第1實(shí)施例的并行控制的時(shí)序圖的一例。圖14是第1實(shí)施例的并行控制的時(shí)序圖的其他例。圖15是第2實(shí)施例的交錯(cuò)(interleave)控制的概略圖。圖16是第2實(shí)施例的交錯(cuò)控制的基本時(shí)序圖。
圖17是第2實(shí)施例的交錯(cuò)控制的基本流程圖。圖18是第2實(shí)施例的平均消耗電流及數(shù)據(jù)輸入錯(cuò)開時(shí)間的關(guān)系的示圖。圖19是第2實(shí)施例的平均消耗電流的閾值及數(shù)據(jù)輸入錯(cuò)開時(shí)間的關(guān)系的一例的示圖。圖20是第2實(shí)施例的交錯(cuò)控制的時(shí)序圖的一例。圖21是第2實(shí)施例的交錯(cuò)控制的時(shí)序圖的其他例。圖22是第3實(shí)施例的主機(jī)設(shè)備及外部接口部間的數(shù)據(jù)傳送速度和忙錯(cuò)開或數(shù)據(jù)輸入錯(cuò)開時(shí)間的關(guān)系的示圖。圖23是第3實(shí)施例的平均消耗電流和忙錯(cuò)開或數(shù)據(jù)輸入錯(cuò)開時(shí)間的關(guān)系的示圖。
具體實(shí)施例方式以下，參照附圖對多個(gè)實(shí)施例進(jìn)行說明。附圖中，同一符號表示同一或者類似部分。(第1實(shí)施例)用圖1說明第1實(shí)施例中半導(dǎo)體裝置的構(gòu)成。圖1是本實(shí)施例的存儲(chǔ)系統(tǒng)的方框圖。對存儲(chǔ)系統(tǒng)的總體構(gòu)成參照附圖進(jìn)行說明。如圖1所示，存儲(chǔ)系統(tǒng)即存儲(chǔ)卡100經(jīng)由連接器13與主機(jī)設(shè)備200連接。主機(jī)設(shè)備200具備對經(jīng)由連接器13連接的存儲(chǔ)卡100 進(jìn)行訪問的硬件及軟件。存儲(chǔ)卡100與主機(jī)設(shè)備200連接時(shí)被供給電源而工作，對來自主機(jī)設(shè)備200的訪問進(jìn)行相應(yīng)的處理。對存儲(chǔ)卡的構(gòu)成進(jìn)行說明。存儲(chǔ)卡100是例如在主機(jī)設(shè)備200上安裝而使用、作為主機(jī)設(shè)備200的外部存儲(chǔ)裝置使用的SD存儲(chǔ)卡。主機(jī)設(shè)備200可以是包括處理圖像數(shù)據(jù)或音樂數(shù)據(jù)等的各種數(shù)據(jù)的個(gè)人計(jì)算機(jī)、數(shù)字相機(jī)等的信息處理裝置。另外，本實(shí)施例中，可以將應(yīng)用該存儲(chǔ)卡100的主機(jī)設(shè)備200包括在內(nèi)構(gòu)成存儲(chǔ)系統(tǒng)，也可以不是卡的形態(tài)，而是將閃速存儲(chǔ)器和控制該閃速存儲(chǔ)器的控制器組裝到主機(jī)設(shè)備200而構(gòu)成存儲(chǔ)系統(tǒng)。另外，主機(jī)設(shè)備200除了上述例舉的設(shè)備外，也可以是PDA、電子書、數(shù)字?jǐn)z像機(jī)、便攜電話機(jī)等的電子類設(shè)備。存儲(chǔ)卡100經(jīng)由連接器13與主機(jī)設(shè)備200進(jìn)行信息的收發(fā)。存儲(chǔ)卡100具備 NAND型閃速存儲(chǔ)芯片(簡稱NAND型閃速存儲(chǔ)器或閃速存儲(chǔ)器)即存儲(chǔ)部(非易失性的半導(dǎo)體存儲(chǔ)部)11 ；控制存儲(chǔ)部11的存儲(chǔ)控制器(卡控制器)12 ；及作為多個(gè)信號引腳(引腳 1至引腳9)的連接器13。連接器13與存儲(chǔ)控制器12電連接。對連接器13中的引腳1至引腳9的信號的分配例如圖2所示。圖2是表示引腳1至引腳9和對其分配的信號的表。另外，圖2中，SD 模式(1比特、4比特)及SPI模式是按SD存儲(chǔ)卡的規(guī)格規(guī)定的數(shù)據(jù)傳送的工作模式。另外，存儲(chǔ)卡100的傳送模式根據(jù)傳送時(shí)鐘頻率等，除了支持最大25MHz的常規(guī)速度模式(也稱為“NSM”)、支持最大50MHz的高速模式(也稱為“HSM”)，還有支持最大104MHz的超高速模式(也稱為“UHSM”)等。本發(fā)明的實(shí)施例，例如在像該超高速模式(UHSM)等那樣進(jìn)行高速數(shù)據(jù)傳送時(shí)，若在消耗電流的限制按多個(gè)級別進(jìn)行規(guī)定的情況下應(yīng)用，則可達(dá)到相對較好的效果。
數(shù)據(jù)DATO, DATU DAT2、DAT3分別被分配給引腳7、引腳8、引腳9、引腳1。另夕卜， 卡檢測信號CD也被分配給引腳1。指令CMD和相對于該指令CMD的存儲(chǔ)卡100的響應(yīng)信號即響應(yīng)RES被分配給引腳2。時(shí)鐘信號CLK被分配給引腳5。電源電壓VDD、接地電壓VSSl 和接地電壓VSS2分別被分配給引腳4，引腳3以及引腳6。另外，存儲(chǔ)卡100對在主機(jī)設(shè)備200設(shè)置的卡槽以可插拔的方式形成。在主機(jī)設(shè)備200設(shè)置的主機(jī)控制器(未圖示)經(jīng)由引腳1至引腳9與存儲(chǔ)卡100內(nèi)的存儲(chǔ)控制器12 進(jìn)行各種信號及數(shù)據(jù)的通信。例如，向存儲(chǔ)卡100寫入數(shù)據(jù)時(shí)，主機(jī)控制器將寫入指令經(jīng)由引腳2作為串行信號向存儲(chǔ)控制器12傳送。此時(shí)，存儲(chǔ)控制器12響應(yīng)對引腳5供給的時(shí)鐘信號，讀入供給到引腳2的寫入指令。如前述，SD存儲(chǔ)卡即存儲(chǔ)卡100的數(shù)據(jù)傳送時(shí)的工作模式(以下，也稱為“傳送模式”)規(guī)定為SD模式和SPI模式。而且，SD模式的傳送模式規(guī)定為僅采用數(shù)據(jù)DATO的1比特模式和采用數(shù)據(jù)DATO DAT3的4比特模式這兩種。另外，存儲(chǔ)卡100的傳送模式根據(jù)傳送時(shí)鐘頻率等，有各種各樣的傳送速度的模式。以4比特總線為寬度單位進(jìn)行數(shù)據(jù)傳送的SD模式(SD4比特模式)中，數(shù)據(jù)用的 4個(gè)引腳1、引腳7、引腳8、引腳9全部用于數(shù)據(jù)傳送。另一方面，以1比特總線為寬度單位進(jìn)行數(shù)據(jù)傳送的SD模式(SDl比特模式)中，僅引腳7用于數(shù)據(jù)傳送，不使用數(shù)據(jù)用的引腳 8、引腳9。另外，規(guī)定引腳1用于例如從存儲(chǔ)卡100對主機(jī)設(shè)備200的非同步中斷等。SPI模式是1比特總線寬度的傳送模式，引腳7用作從存儲(chǔ)卡100到主機(jī)設(shè)備 200的數(shù)據(jù)信號線(DATA0UT)。引腳2用作從主機(jī)設(shè)備200到存儲(chǔ)卡100的數(shù)據(jù)信號線 (DATAIN)。引腳8、引腳9不使用。另外，SPI模式中，規(guī)定引腳1用于從主機(jī)設(shè)備200到存儲(chǔ)卡100的芯片選擇信號CS的發(fā)送。另外，在存儲(chǔ)卡100初始化時(shí)確定使用SD模式還是使用SPI模式。另外，根據(jù)來自主機(jī)的指令(SET BUS WIDTH)對SD模式的1比特模式和4比特模式進(jìn)行選擇。這里，如前述，寫入指令僅利用引腳2串行輸入存儲(chǔ)控制器12。分配給指令輸入的引腳2，如圖2所示，被設(shè)置在引腳1和接地電位Vss用的引腳3之間。即，連接器13用于主機(jī)設(shè)備200內(nèi)的主機(jī)控制器和存儲(chǔ)卡100的通信。與此相對，存儲(chǔ)部11和存儲(chǔ)控制器12之間的通信通過NAND型閃速存儲(chǔ)器用的存儲(chǔ)器接口部(以下，有時(shí)也簡稱NAND總線或NAND接口)21進(jìn)行。從而，這里雖然未圖示， 存儲(chǔ)部11和存儲(chǔ)控制器12通過例如8比特的輸入輸出(I/O)線連接。例如，存儲(chǔ)控制器12向存儲(chǔ)部11寫入數(shù)據(jù)時(shí)，存儲(chǔ)控制器12經(jīng)由這些I/O線向存儲(chǔ)部11依次發(fā)送數(shù)據(jù)的輸入指令80H、列地址、頁面地址、數(shù)據(jù)及編排指令10H(或者高速緩存編排指令15H)。這里，指令80H的"H"表示16進(jìn)制，實(shí)際上，“10000000〃這樣的8比特的信號被并行提供給8比特的I/O線。S卩，該外部接口部15中，多比特的指令被并行提供。另外，存儲(chǔ)器接口部21中，對存儲(chǔ)部11的指令和數(shù)據(jù)共用相同的I/O線進(jìn)行通信。這樣，主機(jī)設(shè)備200內(nèi)的主機(jī)控制器和存儲(chǔ)卡100通信的接口(連接器1 不同于存儲(chǔ)部11和存儲(chǔ)控制器12通信的接口(NAND總線21)。說明存儲(chǔ)控制器的構(gòu)成。對圖1所示的存儲(chǔ)卡100具備的存儲(chǔ)控制器的內(nèi)部構(gòu)成用圖3說明。圖3是存儲(chǔ)卡100的方框圖。
存儲(chǔ)部11是非易失性的半導(dǎo)體存儲(chǔ)器，包括多個(gè)NAND型的閃速存儲(chǔ)器。主機(jī)設(shè)備200發(fā)送的數(shù)據(jù)等在該存儲(chǔ)部11存儲(chǔ)。另外，也可以存儲(chǔ)作為控制程序的固件(系統(tǒng)信
息)等ο連接器13經(jīng)由總線14與存儲(chǔ)控制器12連接。總線14包括CLK線、CMD/RES線、 DATO線、DATl線、DAT2線、CD/DAT3線、VDD線、VSSl線及VSS2線。存儲(chǔ)控制器12經(jīng)由例如8比特總線寬度的總線與存儲(chǔ)部11連接。存儲(chǔ)控制器12管理存儲(chǔ)部11內(nèi)部的物理狀態(tài)(例如，在何處的物理塊地址包括第幾邏輯扇區(qū)地址數(shù)據(jù)，或者，何處的塊是刪除狀態(tài))。存儲(chǔ)控制器12具備外部接口部15、 指令控制部16、數(shù)據(jù)控制部17、MPU (Micro Processing Unit，微處理單元)18、ROM (Read Only Memory，只讀存儲(chǔ)器)19、RAM (Random Access Memory，隨機(jī)存取存儲(chǔ)器)20、存儲(chǔ)器接口部21和定時(shí)器(計(jì)測部)22。外部接口部15進(jìn)行存儲(chǔ)控制器12和主機(jī)設(shè)備200之間的接口處理。具體地說， 外部接口部15經(jīng)由連接器13與主機(jī)設(shè)備200連接，是基于MPU (控制部)18的控制，按照預(yù)定協(xié)議對指令或者各種數(shù)據(jù)等進(jìn)行收發(fā)的功能塊。指令控制部16接受從主機(jī)設(shè)備200發(fā)送的指令CMD，并解釋該指令CMD。另外，指令控制部16生成對指令CMD的響應(yīng)信號即響應(yīng)RES，將該響應(yīng)RES向主機(jī)設(shè)備200發(fā)送。數(shù)據(jù)控制部17根據(jù)主機(jī)設(shè)備200發(fā)送的指令CMD，進(jìn)行數(shù)據(jù)的收發(fā)。另外，數(shù)據(jù)控制部17生成表示存儲(chǔ)卡100的工作狀態(tài)等的狀態(tài)數(shù)據(jù)(STATUQ，將該狀態(tài)數(shù)據(jù)向主機(jī)設(shè)備 200發(fā)送。MPU18控制存儲(chǔ)卡100全體的工作。MPU18在例如存儲(chǔ)卡100接受電源供給時(shí)，通過向RAM20讀出在R0M19和/或存儲(chǔ)部11存儲(chǔ)的固件(系統(tǒng)信息)來執(zhí)行預(yù)定的處理，在 RAM20作成各種表。另外，MPU18從主機(jī)設(shè)備200接受寫入指令、讀出指令或者刪除指令等， 對存儲(chǔ)部11執(zhí)行預(yù)定的處理、控制介由緩沖器進(jìn)行的數(shù)據(jù)傳送處理。更具體地說，例如在數(shù)據(jù)的寫入時(shí)，發(fā)出寫入指令。寫入指令是按例如NAND接口規(guī)定的〃 80H"、“ 10H"等。 另外，MPU18具有對定時(shí)器22進(jìn)行控制的定時(shí)器控制部(計(jì)測控制部)18a。該定時(shí)器控制部18a能夠?qū)Χ〞r(shí)器22設(shè)定計(jì)測時(shí)間，根據(jù)來自定時(shí)器22的時(shí)間計(jì)測結(jié)束的信號對MPU18 和/或存儲(chǔ)器接口部21進(jìn)行控制。具體地說，定時(shí)器控制部18a對存儲(chǔ)器接口部21進(jìn)行控制，控制MPU18發(fā)出的寫入指令的傳送和/或數(shù)據(jù)的輸入(數(shù)據(jù)輸入)的執(zhí)行(使其延遲)。另外，定時(shí)器控制部18a也可以向MPU18供給計(jì)測結(jié)束的信號。另外，該定時(shí)器控制部18a也可以設(shè)置在MPU18外。R0M19是存儲(chǔ)利用MPU18執(zhí)行的固件等的存儲(chǔ)器。RAM20用作MPU18的操作區(qū)域， 是記錄固件和/或各種表的存儲(chǔ)器。存儲(chǔ)器接口部21是進(jìn)行存儲(chǔ)控制器12和存儲(chǔ)部11 之間的接口處理的功能塊。存儲(chǔ)器接口部21接受來自例如定時(shí)器控制部18a的時(shí)間計(jì)測結(jié)束的信號等，進(jìn)行 MPU18對存儲(chǔ)部11發(fā)出的寫入指令的傳送和/或數(shù)據(jù)的輸入(數(shù)據(jù)輸入)。另外，雖然圖3 中MPU18和存儲(chǔ)器接口部21圖示為獨(dú)立的電路塊，但存儲(chǔ)器接口部21中也可包括例如口 MPU18中的發(fā)出寫入指令的功能。另外，對于向存儲(chǔ)器接口部21的寫入指令的設(shè)定定時(shí)的調(diào)節(jié)，不采用定時(shí)器22也可實(shí)現(xiàn)。若利用存儲(chǔ)控制器12的內(nèi)部時(shí)鐘為一定周期這一情況， 則可控制對芯片的寫入定時(shí)。具體例為，由RAM20中所存儲(chǔ)的固件以指定次數(shù)執(zhí)行冗長的程序命令(例如，到某上限為止，僅單純遞增的循環(huán)處理)后，實(shí)施寫入指令的設(shè)定。若使該循環(huán)次數(shù)增減，則MPU18和/或存儲(chǔ)控制器12的內(nèi)部時(shí)鐘也隨之改變，能以幾個(gè)時(shí)鐘為單位對指令發(fā)布定時(shí)進(jìn)行調(diào)節(jié)，進(jìn)而控制對芯片的寫入定時(shí)。定時(shí)器22以1CLK(時(shí)鐘)的從上升開始到下降為止的期間為最小單位進(jìn)行時(shí)間的計(jì)測(計(jì)數(shù))。另外，在時(shí)間的計(jì)測結(jié)束時(shí)，定時(shí)器22向定時(shí)器控制部18a通知該情況。在存儲(chǔ)控制器12設(shè)置有未圖示的緩沖器，將從主機(jī)設(shè)備200送來的數(shù)據(jù)寫入存儲(chǔ)部11時(shí)，可暫時(shí)地存儲(chǔ)一定量的數(shù)據(jù)(例如，1頁面的量)，將從存儲(chǔ)部11讀出的數(shù)據(jù)向主機(jī)設(shè)備200送出時(shí)，可暫時(shí)地存儲(chǔ)一定量的數(shù)據(jù)。說明存儲(chǔ)部的構(gòu)成。用圖4概略地說明存儲(chǔ)部11的構(gòu)成。圖4是存儲(chǔ)部11的方框圖。如圖示，存儲(chǔ)部11具有多個(gè)(例如芯片0 芯片n-1共η個(gè))芯片(非易失性的半導(dǎo)體存儲(chǔ)芯片)lla。各芯片Ila是NAND型閃速存儲(chǔ)器。說明NAND型閃速存儲(chǔ)器的構(gòu)成。用圖5概略地說明芯片Ila的內(nèi)部構(gòu)成。圖5 是芯片Ila的方框圖。如圖示，芯片Ila具備存儲(chǔ)單元陣列30、行解碼器31、列緩沖器(頁面緩沖器)32及數(shù)據(jù)高速緩沖存儲(chǔ)器33。說明存儲(chǔ)單元陣列30的構(gòu)成。存儲(chǔ)單元陣列30具備多個(gè)存儲(chǔ)單元塊BLK(例如 BLKO BLKm-I共m個(gè))(m是自然數(shù))。存儲(chǔ)單元塊BLK包括多個(gè)頁面0 p-1 (ρ是自然數(shù))。頁面是指數(shù)據(jù)一次性寫入的單位，是可保持?jǐn)?shù)據(jù)的多個(gè)存儲(chǔ)單元晶體管的集合。另外，數(shù)據(jù)的刪除以存儲(chǔ)單元塊BLK 為單位進(jìn)行。即，同一存儲(chǔ)單元塊BLK內(nèi)的數(shù)據(jù)一次性刪除。說明芯片Ila具備的行解碼器31。行解碼器31從存儲(chǔ)控制器12接收行地址并解碼。行地址包括指定任一存儲(chǔ)單元塊BLK的塊地址和指定任一頁面的頁面地址。行解碼器 31根據(jù)行地址，選擇任一存儲(chǔ)單元塊BLK中的任一頁面。說明數(shù)據(jù)高速緩沖存儲(chǔ)器。數(shù)據(jù)高速緩沖存儲(chǔ)器33可暫時(shí)地保持頁面尺寸的數(shù)據(jù)。數(shù)據(jù)高速緩沖存儲(chǔ)器33在與存儲(chǔ)控制器12之間進(jìn)行數(shù)據(jù)的收發(fā)。即，數(shù)據(jù)讀出時(shí)，將從列緩沖器32提供的數(shù)據(jù)向存儲(chǔ)控制器12傳送，寫入時(shí)接收從存儲(chǔ)控制器12提供的數(shù)據(jù)，將其以頁面為單位向列緩沖器32傳送。說明列緩沖器。列緩沖器32可暫時(shí)地保持頁面尺寸的數(shù)據(jù)。列緩沖器32在數(shù)據(jù)的讀出時(shí)，將從存儲(chǔ)單元陣列30以頁面為單位讀出的數(shù)據(jù)暫時(shí)地保持，將其向數(shù)據(jù)高速緩沖存儲(chǔ)器33傳送。寫入時(shí)，將從數(shù)據(jù)高速緩沖存儲(chǔ)器33傳送來的數(shù)據(jù)向位線BLO BLn傳送，執(zhí)行數(shù)據(jù)的以頁面為單位的編排(program)。說明存儲(chǔ)單元塊。用圖6詳細(xì)說明存儲(chǔ)單元塊BLK的構(gòu)成。圖6是存儲(chǔ)單元塊 BLK的部分區(qū)域的電路圖。如圖示，存儲(chǔ)單元塊BLK具備多個(gè)NAND單元。各NAND單元包括多個(gè)(例如8個(gè)) 的存儲(chǔ)單元晶體管MT和選擇晶體管ST1、ST2。存儲(chǔ)單元晶體管MT具備具有在半導(dǎo)體基板上夾著柵絕緣膜形成的電荷蓄積層(例如浮置柵)和在電荷蓄積層上夾著柵間絕緣膜形成的控制柵的層疊柵結(jié)構(gòu)。另外，存儲(chǔ)單元晶體管MT的個(gè)數(shù)不限于8個(gè)，可以是16個(gè)或32 個(gè)，該數(shù)目沒有限定。存儲(chǔ)單元晶體管MT在相鄰的存儲(chǔ)單元晶體管MT彼此之間共有源、漏。 在選擇晶體管ST1、ST2間，其電流通路配置為串聯(lián)連接。串聯(lián)連接的存儲(chǔ)單元晶體管MT的一端側(cè)的漏區(qū)域與選擇晶體管STl的源區(qū)域連接，另一端側(cè)的源區(qū)域與選擇晶體管ST2的漏區(qū)域連接。同一行的存儲(chǔ)單元晶體管MT的控制柵共同連接于字線Wi) WL7之任一，同一行的存儲(chǔ)單元的選擇晶體管ST1、ST2的柵分別共同連接于選擇柵線SGD、SGS。另外，存儲(chǔ)單元陣列中同一列的選擇晶體管STl的漏共同連接于位線BLO BLq-l(q是自然數(shù))之任一。 選擇晶體管ST2的源共同連接于源線SL。上述構(gòu)成中，數(shù)據(jù)對于與同一字線WL連接的多個(gè)存儲(chǔ)單元晶體管MT，一次性寫入以及讀出。存儲(chǔ)單元晶體管MT可保持例如1比特的數(shù)據(jù)。該場合，對1根字線WL分配1 頁面。從而，圖6的例中，一個(gè)存儲(chǔ)單元塊BLK包括8頁面。另一方面，存儲(chǔ)單元晶體管MT 也可以保持多比特。該場合，按每比特進(jìn)行數(shù)據(jù)的寫入及讀出。例如保持2比特的數(shù)據(jù)時(shí)， 對于1根字線WL，與下位比特及上位比特對應(yīng)地分別分配頁面。從而，該場合，圖6的例中一個(gè)存儲(chǔ)單元塊BLK包括(8X》=16頁面。接著，說明上述構(gòu)成的存儲(chǔ)系統(tǒng)中存儲(chǔ)控制器12對存儲(chǔ)部11進(jìn)行的控制。本實(shí)施例的存儲(chǔ)控制器12可同時(shí)訪問存儲(chǔ)部11中的多個(gè)芯片11a。這稱為并行控制。說明并行控制的基本工作。對上述并行控制用圖7及圖8說明。圖7是并行控制的概略圖，表示了從主機(jī)設(shè)備傳送來的數(shù)據(jù)(外部數(shù)據(jù))向各芯片Ila傳送的情形。圖8 是并行控制的基本時(shí)序圖，表示對各芯片Ila的數(shù)據(jù)的輸入、數(shù)據(jù)寫入及就緒/忙(R/B)信號。如圖7所示，并行控制中，從主機(jī)設(shè)備200傳送來的數(shù)據(jù)分割為多個(gè)，同時(shí)對多個(gè)芯片Ila的頁面訪問(存取)(寫入)。更具體地說，一個(gè)數(shù)據(jù)分割為多個(gè)(圖7的例中為 (n-1)個(gè))數(shù)據(jù)列DO Dn-I。由主機(jī)設(shè)備200對各數(shù)據(jù)列DO Dn-I分配地址。例如對各數(shù)據(jù)列DO Dn-I分配與芯片0 n-1對應(yīng)的地址。該場合，各數(shù)據(jù)列DO Dn-I向芯片0 n-1被并行傳送。如圖8所示，存儲(chǔ)控制器12從時(shí)刻t0到時(shí)刻tl，對要被寫入數(shù)據(jù)的芯片Ila同時(shí)發(fā)送數(shù)據(jù)列。此時(shí)，各芯片Ila處于可訪問狀態(tài)(能接收數(shù)據(jù)的狀態(tài))，即Ready (就緒) 狀態(tài)，因此輸出High (高)電平(也簡寫為H)的R/B信號。在時(shí)刻tl，存儲(chǔ)控制器12發(fā)布寫入命令(IOH)。對其響應(yīng)，各芯片Ila從時(shí)刻tl 到時(shí)刻t2，進(jìn)行數(shù)據(jù)列的寫入(編排)。該期間，芯片Ila處于禁止訪問的狀態(tài)(禁止接收數(shù)據(jù)的狀態(tài))，即忙狀態(tài)，因此輸出Low(低)電平(也簡寫為L)的R/B信號。另外，以下， 把從編排開始到結(jié)束為止的時(shí)間稱為忙時(shí)間。本實(shí)施例中，為了簡單，將忙時(shí)間與芯片Ila 的編排時(shí)間同等地進(jìn)行處理。各芯片Ila中編排結(jié)束時(shí)，各芯片Ila恢復(fù)為Ready狀態(tài)。因此，存儲(chǔ)控制器12從時(shí)刻t2到時(shí)刻t3，向各芯片Ila發(fā)送數(shù)據(jù)列。此后同樣，反復(fù)進(jìn)行編排及數(shù)據(jù)列的發(fā)送。說明忙錯(cuò)開(busy shift)。本實(shí)施例的存儲(chǔ)控制器12在上述并行控制中，進(jìn)行控制使芯片Ila間的編排開始時(shí)刻錯(cuò)開。將其稱為“忙錯(cuò)開”。以下，關(guān)于忙錯(cuò)開，用圖9說明。圖9是第1實(shí)施例的并行控制的基本流程圖，表示了存儲(chǔ)系統(tǒng)的工作的流程。另外，本例中，關(guān)于對芯片0 芯片n-1的η個(gè)芯片同時(shí)寫入的情況進(jìn)行說明。首先，存儲(chǔ)控制器12在存儲(chǔ)卡100接受電源供給時(shí)，將R0M19和/或存儲(chǔ)部11中記錄的固件(系統(tǒng)信息)和/或存儲(chǔ)部11中記錄的編排錯(cuò)開時(shí)間(有時(shí)也簡稱為錯(cuò)開時(shí)間、第1期間)的信息在RAM20上展開。該控制由例如MPU18實(shí)行(步驟S1001)。接著，從主機(jī)設(shè)備200向外部接口部15供給包括消耗電流的限制、主機(jī)設(shè)備200 及存儲(chǔ)控制器12間的傳送速度等的設(shè)定信息(步驟S1002)。MPU18根據(jù)上述設(shè)定信息，從RAM20提取編排錯(cuò)開時(shí)間。此時(shí)，例如從在RAM20上展開的表提取編排錯(cuò)開時(shí)間。該編排錯(cuò)開時(shí)間例如在存儲(chǔ)部11預(yù)先存儲(chǔ)(步驟S1003)。 另外，關(guān)于該編排錯(cuò)開時(shí)間將在后面詳細(xì)說明。接著，MPU18在定時(shí)器控制部18a設(shè)定上述編排錯(cuò)開時(shí)間(指令I(lǐng)OH的發(fā)布定時(shí))。 然后，定時(shí)器控制部18a在定時(shí)器22設(shè)定上述編排錯(cuò)開時(shí)間(步驟S1004)。接著，存儲(chǔ)卡100被供給從主機(jī)設(shè)備200向外部接口部15的寫入請求。在存儲(chǔ)部11為可寫入狀態(tài)的場合，MPU18向主機(jī)設(shè)備200返回表示可寫入這一情況的響應(yīng)(步驟 S1005)。接著，從主機(jī)設(shè)備200經(jīng)由外部接口部15向數(shù)據(jù)控制部17供給被分割為多個(gè)的數(shù)據(jù)。該分割的數(shù)據(jù)不是原始數(shù)據(jù)的物理分割，而是要被寫入的芯片Ila的地址被分割為多個(gè)的數(shù)據(jù)(步驟S1006)。接著，存儲(chǔ)控制器12將分割的多個(gè)數(shù)據(jù)列根據(jù)其地址向存儲(chǔ)部11內(nèi)的多個(gè)芯片 Ila的列緩沖器32分別同時(shí)發(fā)送(數(shù)據(jù)輸入)。分割的多個(gè)數(shù)據(jù)列在列緩沖器32暫時(shí)地保持。然后，MPU18發(fā)布寫入指令(IOH)(步驟S1007)。定時(shí)器控制部18a控制存儲(chǔ)器接口部21，根據(jù)在定時(shí)器22設(shè)定的編排錯(cuò)開時(shí)間， 使對存儲(chǔ)部11的寫入指令I(lǐng)OH的傳送定時(shí)延遲(步驟S1008)。根據(jù)定時(shí)器22的計(jì)測，對各芯片Ila依次進(jìn)行數(shù)據(jù)列的寫入(步驟S1009)。本實(shí)施例中，由內(nèi)置的定時(shí)器22計(jì)測時(shí)間，按各個(gè)芯片Ila錯(cuò)開編排的執(zhí)行定時(shí)。 該情況稱為“忙錯(cuò)開”。接著，說明由步驟S1003說明的編排錯(cuò)開時(shí)間(忙錯(cuò)開時(shí)間)Tbd。將數(shù)據(jù)列向存儲(chǔ)部11內(nèi)部存儲(chǔ)所需時(shí)間定義為數(shù)據(jù)輸入時(shí)間Tdi，將數(shù)據(jù)列向存儲(chǔ)部11內(nèi)部存儲(chǔ)之后直到實(shí)際在存儲(chǔ)部11記錄為止所需的時(shí)間定義為編排時(shí)間Tpg。若此時(shí)的電量為Q，則沒有進(jìn)行忙錯(cuò)開時(shí)的平均消耗電流^ii如以下式(1)。Im = Q/(Tdi+Tpg) (1)進(jìn)行忙錯(cuò)開時(shí)，向全部芯片Ila的存儲(chǔ)和編排所需的時(shí)間與沒有進(jìn)行忙錯(cuò)開時(shí)比，僅延長TbdX (Nc-I)。其中，Nc是全部芯片數(shù)。該場合，忙錯(cuò)開時(shí)的平均消耗電流Lii如以下式O)。Im = Q/(Tdi+Tpg+Tbd (Nc-I)) (2)從而，獲得圖10所示關(guān)系。圖10是平均消耗電流Lii相對忙錯(cuò)開時(shí)間Tbd的曲線圖。如圖示可知，隨著忙錯(cuò)開時(shí)間Tbd增加，平均消耗電流Lii減少。另外，這里說明的平均消耗電流Lii指從對存儲(chǔ)部11的數(shù)據(jù)列的寫入開始到數(shù)據(jù)列的寫入結(jié)束為止的消耗電流的平均。另外，圖11是表示平均消耗電流的限制和忙錯(cuò)開時(shí)間的關(guān)系的圖表。沒有來自外部的平均消耗電流的限制，即圖10中為Itl以上的場合，對存儲(chǔ)部11的寫入速度性能最大時(shí)，忙錯(cuò)開時(shí)間成為Ttl = O15即，平均消耗電流若沒有特別限制，則不必進(jìn)行忙錯(cuò)開。但是在有限制的場合，根據(jù)該限制設(shè)定忙錯(cuò)開時(shí)間。由存儲(chǔ)控制器12進(jìn)行控制，使得例如來自外部的平均消耗電流限制為I1的場合，忙錯(cuò)開時(shí)間成為T1CT1 > 0)，電流限制為I2(I2 < I1) 的場合，忙錯(cuò)開時(shí)間成為T2CT2 > T1)，電流限制為Ilri的場合，忙錯(cuò)開時(shí)間成為Tm。根據(jù)該圖 11，可知 I。> I1 > I2 > I3 > . . · > In,Tn > Tlri > Tn_2 > . . · > Τ。= 0。從而，可知隨著容許的最大平均消耗電流的減少而增加忙錯(cuò)開時(shí)間Tbd即可。說明忙錯(cuò)開時(shí)間設(shè)定方法。作為忙錯(cuò)開時(shí)間(編排錯(cuò)開時(shí)間)的設(shè)定方法，可以考慮根據(jù)平均消耗電流的閾值設(shè)定忙錯(cuò)開時(shí)間的方法、根據(jù)在RAM20展開的表設(shè)定忙錯(cuò)開時(shí)間的方法，或通過計(jì)算與平均消耗電流對應(yīng)的忙錯(cuò)開時(shí)間而進(jìn)行設(shè)定的方法等。首先，說明根據(jù)平均消耗電流的閾值設(shè)定忙錯(cuò)開時(shí)間的方法。作為該方法，MPU18 預(yù)先在RAM20準(zhǔn)備平均消耗電流的閾值及與上述閾值的大小對應(yīng)的忙錯(cuò)開時(shí)間。這些信息也可以例如從R0M19和/或存儲(chǔ)部11向RAM20讀出。然后，在從主機(jī)設(shè)備200傳送的設(shè)定信息內(nèi)所設(shè)定的消耗電流(要求消耗電流)Is在上述閾值以上的場合，選擇忙錯(cuò)開時(shí)間 Tbd1 (Tbd1彡0)，比上述閾值低的場合，選擇忙錯(cuò)開時(shí)間Tbd2CTbd2 > Tbd1)。此時(shí)，考慮寫入的速度性能，對Tbd2設(shè)定上限。這樣，以某一個(gè)閾值為基準(zhǔn)，根據(jù)要求消耗電流Is比該閾值高或低可設(shè)定忙錯(cuò)開時(shí)間。接著，說明根據(jù)在RAM20展開的表設(shè)定忙錯(cuò)開時(shí)間的方法。作為該方法，MPU18預(yù)先在RAM20準(zhǔn)備多個(gè)(例如10 20個(gè)左右)的平均消耗電流的閾值及與上述多個(gè)閾值對應(yīng)的忙錯(cuò)開時(shí)間。這些信息也可以從例如R0M19和/或存儲(chǔ)部11向RAM20讀出。然后根據(jù)在從主機(jī)設(shè)備200傳送的設(shè)定信息內(nèi)設(shè)定的消耗電流(要求消耗電流)選擇忙錯(cuò)開時(shí)間。 這樣，可以以多個(gè)閾值為基準(zhǔn)設(shè)定忙錯(cuò)開時(shí)間。該場合，可進(jìn)行更細(xì)的忙錯(cuò)開時(shí)間的設(shè)定。該平均消耗電流的閾值及忙錯(cuò)開時(shí)間的關(guān)系的一例，如圖12所示，例如與上述導(dǎo)出的⑵式對應(yīng)。圖12是要求消耗電流Is和忙錯(cuò)開時(shí)間的關(guān)系的曲線圖。如圖示，要求消耗電流Is為閾值Itl ^ Is >閾值I1的場合，選擇與閾值Itl及I1間對應(yīng)的忙錯(cuò)開時(shí)間0及 T1間的TbdtlO)彡Tbd0 < T1)。另外，要求消耗電流Is為閾值I1彡Is >閾值I2的場合，根據(jù)上述關(guān)系，選擇與閾值I0及I1間對應(yīng)的忙錯(cuò)開時(shí)間T1及T2間的Tbd1 (T1 ( Tbd1 < T2)。 另外，要求消耗電流Is在閾值Iltl以下(Is彡Iltl)的場合，根據(jù)上述關(guān)系，選擇與上述閾值 11Q對應(yīng)的忙錯(cuò)開時(shí)間Tltl以上的Tbdltl (Tltl彡Tbdltl)。但是，考慮寫入的速度性能，對Tbd10 設(shè)定上限，例如Tbd10 = T10。接著，說明通過計(jì)算與平均消耗電流對應(yīng)的忙錯(cuò)開時(shí)間而設(shè)定的方法。該方法通過在存儲(chǔ)控制器12內(nèi)設(shè)置未圖示的計(jì)算用模擬電路，根據(jù)從主機(jī)設(shè)備200傳送的設(shè)定信息計(jì)算上述⑵式，導(dǎo)出忙錯(cuò)開時(shí)間。這樣，忙錯(cuò)開時(shí)間可變，也可以根據(jù)來自主機(jī)設(shè)備200的要求使忙錯(cuò)開時(shí)間為0。說明忙錯(cuò)開的具體例。用圖13說明忙錯(cuò)開時(shí)間為時(shí)間Ta時(shí)的具體的并行控制。 圖13是第1實(shí)施例的并行控制的時(shí)序圖的一例，表示了從主機(jī)設(shè)備傳送來的數(shù)據(jù)(外部數(shù)據(jù))向各芯片Ila傳送的情形。如圖13所示，在時(shí)刻taO，全部芯片0 n-1為Ready狀態(tài)。因此，存儲(chǔ)控制器12 對芯片0 n-1同時(shí)進(jìn)行數(shù)據(jù)列的發(fā)送。例如為圖7的例時(shí)，存儲(chǔ)控制器12將數(shù)據(jù)列Dtl Dn-I分別向芯片0 n-1并行地傳送。該數(shù)據(jù)列的傳送在時(shí)刻taO tal的期間進(jìn)行。所有的數(shù)據(jù)列的存儲(chǔ)結(jié)束后，存儲(chǔ)控制器12在時(shí)刻tal進(jìn)行數(shù)據(jù)列的寫入。艮口， MPU18發(fā)布寫入指令(IOH)，將其供給存儲(chǔ)器接口部21。此時(shí)，定時(shí)器控制部18a控制存儲(chǔ)器接口部21，使對芯片1 n-1的數(shù)據(jù)列的寫入指令的發(fā)布延遲。更具體地說，存儲(chǔ)器接口部21首先向芯片0發(fā)布寫入指令。從而，芯片0通過進(jìn)行數(shù)據(jù)列的寫入而成為忙狀態(tài)。因此，芯片0的R/B信號成為L。然后，定時(shí)器22識(shí)別到來自芯片0的R/B信號為L這一情況，開始進(jìn)行由定時(shí)器控制部18a設(shè)定的忙錯(cuò)開時(shí)間Ta的計(jì)數(shù)(計(jì)測)。存儲(chǔ)器接口部21在有來自定時(shí)器控制部18a的通知時(shí)，可對芯片1 n-1 發(fā)布寫入命令。接著，定時(shí)器22計(jì)測到從時(shí)刻tal起經(jīng)過設(shè)定的忙錯(cuò)開時(shí)間Ta時(shí)，在該時(shí)刻ta2， 向定時(shí)器控制部18a通知該情況。然后，定時(shí)器控制部18a接受該通知，向存儲(chǔ)器接口部21 通知該情況。接受該通知后，存儲(chǔ)器接口部21向芯片1發(fā)布寫入指令?；蛘?，定時(shí)器控制部18a也可以命令或請求存儲(chǔ)器接口部21對下一芯片1發(fā)布數(shù)據(jù)列的寫入指令。從而，芯片1開始數(shù)據(jù)列的寫入。從而，芯片1成為忙狀態(tài)，芯片1的R/B信號成為L。然后，定時(shí)器22識(shí)別到來自芯片1的R/B信號為L這一情況，例如使計(jì)數(shù)(計(jì)測)復(fù)位，從0開始計(jì)數(shù)(計(jì)測)到由定時(shí)器控制部18a設(shè)定的忙錯(cuò)開時(shí)間Ta為止。接著，定時(shí)器22計(jì)測到從時(shí)刻ta2經(jīng)過設(shè)定的忙錯(cuò)開時(shí)間Ta時(shí)，在該時(shí)刻ta3，通知定時(shí)器控制部18a該情況。然后，定時(shí)器控制部18a接受該通知，向存儲(chǔ)器接口部21通知該情況。接受該通知后，存儲(chǔ)器接口部21向芯片2發(fā)布寫入指令。或者，定時(shí)器控制部 18a也可以命令或請求存儲(chǔ)器接口部21對下一芯片2發(fā)布數(shù)據(jù)列的寫入指令。從而，芯片 2開始數(shù)據(jù)列的寫入。從而芯片2成為忙狀態(tài)，芯片2的R/B信號成為L。然后，定時(shí)器22 識(shí)別到來自芯片2的R/B信號為L這一情況，使計(jì)測復(fù)位，從0開始計(jì)測到由定時(shí)器控制部 18a設(shè)定的忙錯(cuò)開時(shí)間Ta為止。同樣，定時(shí)器控制部18a控制存儲(chǔ)器接口部21，在每次從芯片χ (χ是自然數(shù))識(shí)別到R/B信號的L時(shí)，從時(shí)間0計(jì)測到時(shí)間Ta為止。然后，定時(shí)器22對時(shí)間Ta的計(jì)測結(jié)束時(shí)，存儲(chǔ)器接口部21向芯片χ+1發(fā)布數(shù)據(jù)列的寫入指令。這樣，每次定時(shí)器22計(jì)測時(shí)間Ta 時(shí)，存儲(chǔ)器接口部21發(fā)布寫入指令，直到芯片n-1為止。因而，芯片0 芯片n-1順序地錯(cuò)開地進(jìn)行數(shù)據(jù)列的寫入。在對全部芯片Ila的數(shù)據(jù)列的寫入結(jié)束的時(shí)刻t' aO，全部芯片0 n-1為Ready 狀態(tài)。因此，存儲(chǔ)控制器12對芯片O n-1同時(shí)進(jìn)行數(shù)據(jù)列的發(fā)送。以下同樣，反復(fù)進(jìn)行數(shù)據(jù)列的寫入及數(shù)據(jù)列的發(fā)送。接著，用圖14說明忙錯(cuò)開時(shí)間為時(shí)間Tb(Tb> Ta)時(shí)的具體的并行控制。圖14 是第1實(shí)施例的并行控制的時(shí)序圖的其他例。如圖14所示，在時(shí)刻tbO，全部芯片O n-1為Ready狀態(tài)。因此，存儲(chǔ)控制器12 對芯片0 n-1同時(shí)進(jìn)行數(shù)據(jù)列的發(fā)送。所有數(shù)據(jù)列的存儲(chǔ)結(jié)束后，存儲(chǔ)控制器12在時(shí)刻tbl進(jìn)行數(shù)據(jù)列的寫入。艮口， MPU18發(fā)布寫入指令，將其供給存儲(chǔ)器接口部21。此時(shí)，定時(shí)器控制部18a控制存儲(chǔ)器接口部21，使對芯片1 n-1的數(shù)據(jù)列的寫入指令的發(fā)布延遲。接著，定時(shí)器22計(jì)測到從時(shí)刻tbl經(jīng)過設(shè)定的忙錯(cuò)開時(shí)間Tb時(shí)，在該時(shí)刻tb2，向定時(shí)器控制部18a通知該情況。然后，定時(shí)器控制部18a接受該通知，向存儲(chǔ)器接口部21 通知該情況。接受該通知后，存儲(chǔ)器接口部21向芯片1發(fā)布寫入指令。從而，芯片1開始數(shù)據(jù)列的寫入。從而，芯片1的R/B信號成為L。然后，定時(shí)器22識(shí)別到來自芯片1的R/B信號為L這一情況，例如使計(jì)測復(fù)位，從0開始計(jì)測到由定時(shí)器控制部18a設(shè)定的忙錯(cuò)開時(shí)間Tb為止。接著，定時(shí)器22計(jì)測到從時(shí)刻讓2經(jīng)過設(shè)定的忙錯(cuò)開時(shí)間Tb時(shí)，在該時(shí)刻tb3，通知定時(shí)器控制部18a該情況。然后，定時(shí)器控制部18a接受該通知，向存儲(chǔ)器接口部21通知該情況。接受該通知后，存儲(chǔ)器接口部21向芯片2發(fā)布寫入指令。從而，芯片2開始數(shù)據(jù)列的寫入。從而芯片2的R/B信號成為L。然后，定時(shí)器22識(shí)別到來自芯片2的R/B信號為L這一情況，使計(jì)測復(fù)位，從0開始計(jì)測到忙錯(cuò)開時(shí)間Tb為止。同樣，每次定時(shí)器22計(jì)測時(shí)間Tb時(shí)，存儲(chǔ)器接口部21發(fā)布寫入指令，直到芯片 n-1為止。因而，芯片0 芯片n-1順序地錯(cuò)開地進(jìn)行數(shù)據(jù)列的寫入。在對全部芯片Ila的數(shù)據(jù)列的寫入結(jié)束的時(shí)刻t' b0，全部芯片0 n-1為Ready 狀態(tài)。因此，存儲(chǔ)控制器12對芯片0 n-1同時(shí)進(jìn)行數(shù)據(jù)列的發(fā)送。以下同樣，反復(fù)進(jìn)行數(shù)據(jù)列的寫入及數(shù)據(jù)列的發(fā)送。如圖13及圖14所示，可知通過增大忙錯(cuò)開時(shí)間Tbd，會(huì)減少同時(shí)進(jìn)行數(shù)據(jù)列的寫入的芯片Ila的數(shù)目。根據(jù)上述實(shí)施例，存儲(chǔ)系統(tǒng)具備具有可保持?jǐn)?shù)據(jù)的非易失性的第1芯片0和第2 芯片1的存儲(chǔ)部11 ；向第1芯片0及第2芯片1同時(shí)傳送從主機(jī)設(shè)備200接收的數(shù)據(jù)的存儲(chǔ)控制器12 ；計(jì)測預(yù)先設(shè)定的忙錯(cuò)開時(shí)間經(jīng)過的情況的定時(shí)器22 ；在忙錯(cuò)開時(shí)間剛剛經(jīng)過后，開始對第2芯片1的數(shù)據(jù)的寫入的定時(shí)器控制部18a。另外，存儲(chǔ)系統(tǒng)具備可保持不同的多個(gè)忙錯(cuò)開時(shí)間的RAM20，定時(shí)器控制部18a從RAM20中的多個(gè)忙錯(cuò)開時(shí)間選擇其中任一個(gè)忙錯(cuò)開時(shí)間。并行控制中，為了對多個(gè)芯片Ila同時(shí)進(jìn)行寫入，消耗電流增大。但是，通過根據(jù)來自主機(jī)設(shè)備200的設(shè)定信息使對各芯片Ila的數(shù)據(jù)列的寫入定時(shí)錯(cuò)開，可抑制同時(shí)進(jìn)行數(shù)據(jù)列的寫入的芯片Ila的數(shù)目，可以抑制平均或瞬間的消耗電流。從而，可抑制在主機(jī)設(shè)備200要求的平均消耗電流的值以內(nèi)。結(jié)果，可獲得可抑制平均消耗電流或瞬間消耗電流的存儲(chǔ)系統(tǒng)。(第2實(shí)施例)接著，用圖15 圖21說明第2實(shí)施例的存儲(chǔ)系統(tǒng)中存儲(chǔ)控制器12進(jìn)行的存儲(chǔ)部 11的控制。本實(shí)施例的存儲(chǔ)控制器12在對存儲(chǔ)部11中的芯片Ila的數(shù)據(jù)列的寫入進(jìn)行當(dāng)中，可開始對其他芯片Ila的訪問。這稱為交錯(cuò)控制。另外，該說明中，將與上述第1實(shí)施例重復(fù)部分的說明省略。說明交錯(cuò)控制的基本工作。上述交錯(cuò)控制用圖15及圖16說明。圖15是交錯(cuò)控制的概略圖，表示從主機(jī)設(shè)備200傳送的(外部數(shù)據(jù))向各芯片Ila傳送的情形。另外，圖 16是交錯(cuò)控制的基本時(shí)序圖，表示各芯片Ila的數(shù)據(jù)的輸入、數(shù)據(jù)寫入及就緒/忙(R/B)信號。另外，本實(shí)施例中，作為一例，對芯片0及芯片1這2個(gè)芯片Ila進(jìn)行交錯(cuò)控制。如圖15所示，交錯(cuò)控制中，將從主機(jī)設(shè)備200傳送來的數(shù)據(jù)D' 0向芯片0傳送， 在數(shù)據(jù)D' 0寫入芯片0的期間，將從主機(jī)設(shè)備200傳送來的新數(shù)據(jù)D' 1向不同于芯片0 的芯片1傳送并寫入。另外，數(shù)據(jù)D' 0 D' 2p-l是不同的數(shù)據(jù)。由主機(jī)設(shè)備200向各數(shù)據(jù)D' 0 D' 2p-l分配與芯片0或芯片1對應(yīng)的地址。如圖16所示，存儲(chǔ)控制器12從時(shí)刻t0到時(shí)刻tl，對要被寫入數(shù)據(jù)的芯片0發(fā)送數(shù)據(jù)。此時(shí)，2個(gè)芯片0及芯片1為Ready狀態(tài)，因此輸出High電平的R/B信號。在時(shí)刻tl，存儲(chǔ)控制器12發(fā)布寫入命令(IOH)。對其響應(yīng)，芯片0在時(shí)刻tl到時(shí)刻t3進(jìn)行芯片0的數(shù)據(jù)寫入。該期間，芯片0為禁止訪問的狀態(tài)(禁止接收數(shù)據(jù)的狀態(tài)) 即忙狀態(tài)，因此輸出Low電平的R/B信號。另外，存儲(chǔ)控制器12從芯片0識(shí)別到Low電平的R/B信號后，開始對芯片1的數(shù)據(jù)發(fā)送。該期間，芯片1輸出High電平的R/B信號。在時(shí)刻t2，存儲(chǔ)控制器12發(fā)布寫入命令(IOH)。對其響應(yīng)，芯片1在時(shí)刻t2到時(shí)刻t4進(jìn)行芯片1的數(shù)據(jù)寫入。該期間，芯片1為忙狀態(tài)，因此輸出Low電平的R/B信號。在時(shí)刻t3，芯片0的數(shù)據(jù)寫入結(jié)束后，芯片0恢復(fù)為Ready狀態(tài)。從而，存儲(chǔ)控制器12從時(shí)刻t3到時(shí)刻t4對芯片0發(fā)送數(shù)據(jù)。以下同樣，反復(fù)進(jìn)行編排及數(shù)據(jù)的發(fā)送。說明數(shù)據(jù)輸入錯(cuò)開。本實(shí)施例的存儲(chǔ)控制器12在上述交錯(cuò)控制中，在芯片Ila間對數(shù)據(jù)的輸入時(shí)間進(jìn)行錯(cuò)開控制。這稱為數(shù)據(jù)輸入錯(cuò)開。以下，用圖17說明數(shù)據(jù)輸入錯(cuò)開。 圖17是第2實(shí)施例的交錯(cuò)控制的基本流程圖，表示存儲(chǔ)系統(tǒng)的工作的流程。另外，本實(shí)施例中，說明對芯片0及芯片1這2個(gè)芯片同時(shí)寫入的情況。首先，存儲(chǔ)控制器12在存儲(chǔ)卡100被供給電源時(shí)將R0M19和/或存儲(chǔ)部11中記錄的固件(系統(tǒng)信息)和/或存儲(chǔ)部11中記錄的數(shù)據(jù)輸入錯(cuò)開時(shí)間(有時(shí)也簡稱錯(cuò)開時(shí)間、第1期間)的信息在RAM20上展開。該控制由例如MPU18進(jìn)行(步驟S2001)。接著，從主機(jī)設(shè)備200向外部接口部15供給包括消耗電流的限制、主機(jī)設(shè)備200 及存儲(chǔ)控制器12間的傳送速度等的設(shè)定信息(步驟S2002)。MPU18根據(jù)上述設(shè)定信息，從RAM20抽出數(shù)據(jù)輸入錯(cuò)開時(shí)間。此時(shí)，例如從在RAM20 上展開的表抽出數(shù)據(jù)輸入錯(cuò)開時(shí)間。該數(shù)據(jù)輸入錯(cuò)開時(shí)間在例如存儲(chǔ)部11中預(yù)先存儲(chǔ)(步驟S2003)。另外，關(guān)于該數(shù)據(jù)輸入錯(cuò)開時(shí)間將在后述詳細(xì)說明。接著，MPU18在定時(shí)器控制部18a設(shè)定上述數(shù)據(jù)輸入錯(cuò)開時(shí)間(數(shù)據(jù)的輸入定時(shí))。然后，定時(shí)器控制部18a在定時(shí)器22設(shè)定上述數(shù)據(jù)輸入錯(cuò)開時(shí)間(步驟S2004)。接著，存儲(chǔ)卡100被從主機(jī)設(shè)備200向外部接口部15供給寫入請求。存儲(chǔ)部11為可寫入狀態(tài)的場合，MPU18向主機(jī)設(shè)備200返回表示可寫入這一情況的響應(yīng)(步驟S2005)。接著，數(shù)據(jù)控制部17從主機(jī)設(shè)備200經(jīng)由外部接口部15被供給數(shù)據(jù)。該數(shù)據(jù)在存儲(chǔ)控制器12內(nèi)的緩沖器被暫時(shí)地保持(步驟S2006)。接著，定時(shí)器控制部18a根據(jù)上述數(shù)據(jù)輸入錯(cuò)開時(shí)間，控制存儲(chǔ)器接口部21，使向存儲(chǔ)部11傳送數(shù)據(jù)的定時(shí)延遲(步驟S2007)。存儲(chǔ)控制器12向存儲(chǔ)部11的列緩沖器32供給數(shù)據(jù)(數(shù)據(jù)輸入)。然后MPU18發(fā)布寫入指令(IOH)(步驟S2008)。通過定時(shí)器22的計(jì)測，對各芯片Ila依次進(jìn)行數(shù)據(jù)的寫入(步驟S2009)。本實(shí)施例中，由內(nèi)置的定時(shí)器22計(jì)測時(shí)間，使數(shù)據(jù)的輸入定時(shí)錯(cuò)開。接著，說明在步驟S2003中說明的數(shù)據(jù)輸入錯(cuò)開時(shí)間Tdd。將數(shù)據(jù)向存儲(chǔ)部11內(nèi)部存儲(chǔ)所需時(shí)間定義為數(shù)據(jù)輸入時(shí)間Tdi，將從數(shù)據(jù)向存儲(chǔ)部11內(nèi)部存儲(chǔ)開始到實(shí)際向存儲(chǔ)部11記錄為止所需時(shí)間定義為編排時(shí)間Tpg。平均消耗電流Lii在寫入尺寸足夠大時(shí)，芯片0的最初的Tdi的時(shí)間小到可忽視的程度。若此時(shí)的電量為Q，則沒有進(jìn)行數(shù)據(jù)輸入錯(cuò)開時(shí)的平均消耗電流Lii如以下式(3)。
14Im = Q/(Tdi+Tpg) (3)進(jìn)行數(shù)據(jù)輸入錯(cuò)開時(shí)，對芯片0及芯片1的存儲(chǔ)和編排所需時(shí)間與沒有進(jìn)行數(shù)據(jù)輸入錯(cuò)開時(shí)比，長TddX 2 (Tdd的2倍)。該場合，進(jìn)行數(shù)據(jù)輸入錯(cuò)開時(shí)的平均消耗電流Lii 如以下的式⑷。
Im N Q/(Tdi+Tpg+2Tdd) (4)從而，獲得圖18所示關(guān)系。圖18是平均消耗電流Lii相對數(shù)據(jù)輸入錯(cuò)開時(shí)間Tdd 的曲線圖。如圖示，可知隨著數(shù)據(jù)輸入錯(cuò)開時(shí)間Tdd的增加，平均消耗電流Lii減少。圖11是平均消耗電流的限制和數(shù)據(jù)輸入錯(cuò)開時(shí)間的關(guān)系的圖表。來自外部的平均消耗電流的限制為Itl以上的場合，即沒有平均消耗電流的限制、對存儲(chǔ)部11的寫入速度性能最大時(shí)，數(shù)據(jù)輸入錯(cuò)開時(shí)間成為Ttl = 0。即，平均消耗電流若沒有特別限制，則不必進(jìn)行數(shù)據(jù)輸入錯(cuò)開。但是在有限制的場合，根據(jù)該限制設(shè)定數(shù)據(jù)輸入錯(cuò)開時(shí)間。由存儲(chǔ)控制器 12進(jìn)行控制，使得例如來自外部的平均消耗電流限制為I1的場合，數(shù)據(jù)輸入錯(cuò)開時(shí)間成為 T1CT1 > 0)，電流限制為I2 (I2 < I1)的場合，數(shù)據(jù)輸入錯(cuò)開時(shí)間成為T2 (T2 > T1)，電流限制為Ilri的場合，數(shù)據(jù)輸入錯(cuò)開時(shí)間成為Tm。根據(jù)該圖11，可知Itl > I1 > I2 > I3 > ... > In, Tn > Tlri > Tn_2 > . . . > T0 = O0從而，可知隨著容許的最大平均消耗電流的減少而增加數(shù)據(jù)輸入錯(cuò)開時(shí)間Tdd即可。說明數(shù)據(jù)輸入錯(cuò)開時(shí)間的設(shè)定方法。作為數(shù)據(jù)輸入錯(cuò)開時(shí)間的設(shè)定方法，與上述第1實(shí)施例同樣，考慮根據(jù)平均消耗電流的閾值設(shè)定數(shù)據(jù)輸入錯(cuò)開時(shí)間的方法、根據(jù)在 RAM20展開的表設(shè)定數(shù)據(jù)輸入錯(cuò)開時(shí)間的方法或通過計(jì)算與平均消耗電流對應(yīng)的數(shù)據(jù)輸入錯(cuò)開時(shí)間而設(shè)定的方法等。另外，數(shù)據(jù)輸入錯(cuò)開時(shí)間的基本導(dǎo)出方法與上述說明的忙錯(cuò)開時(shí)間同樣。首先，說明根據(jù)平均消耗電流的閾值設(shè)定數(shù)據(jù)輸入錯(cuò)開時(shí)間的方法。作為該方法， MPU18預(yù)先在RAM20準(zhǔn)備平均消耗電流的閾值及與上述閾值的大小對應(yīng)的數(shù)據(jù)輸入錯(cuò)開時(shí)間。這些信息也可以例如從R0M19和/或存儲(chǔ)部11向RAM20讀出。然后，在從主機(jī)設(shè)備200 傳送的設(shè)定信息內(nèi)設(shè)定的消耗電流(要求消耗電流)Is為上述閾值以上的場合，選擇數(shù)據(jù)輸入錯(cuò)開時(shí)間Tdd1CTdd1彡0)，比上述閾值低的場合，選擇數(shù)據(jù)輸入錯(cuò)開時(shí)間Tdd2CTdd2 > Tdd1)。此時(shí)，考慮寫入的速度性能，對Tdd2設(shè)定上限。這樣，以某一個(gè)閾值為基準(zhǔn)，根據(jù)要求消耗電流Is比該閾值高還是低，可設(shè)定數(shù)據(jù)輸入錯(cuò)開時(shí)間。接著，說明根據(jù)在RAM20展開的表設(shè)定數(shù)據(jù)輸入錯(cuò)開時(shí)間的方法。作為該方法， MPU18預(yù)先在RAM20準(zhǔn)備多個(gè)(例如10 20個(gè)左右)的平均消耗電流的閾值及與上述多個(gè)閾值對應(yīng)的數(shù)據(jù)輸入錯(cuò)開時(shí)間。這些信息也可以從例如R0M19和/或存儲(chǔ)部11向RAM20 讀出。然后根據(jù)在從主機(jī)設(shè)備200傳送的設(shè)定信息內(nèi)設(shè)定的消耗電流(要求消耗電流)選擇數(shù)據(jù)輸入錯(cuò)開時(shí)間。這樣，可以以多個(gè)閾值為基準(zhǔn)設(shè)定數(shù)據(jù)輸入錯(cuò)開時(shí)間。該場合，可進(jìn)行更細(xì)的數(shù)據(jù)輸入錯(cuò)開時(shí)間的設(shè)定。上述平均消耗電流的閾值及數(shù)據(jù)輸入錯(cuò)開時(shí)間的關(guān)系的一例，如圖19所示，例如與上述導(dǎo)出的(2)式對應(yīng)。圖19是要求消耗電流Is和數(shù)據(jù)輸入錯(cuò)開時(shí)間的關(guān)系的曲線圖。 如圖示，要求消耗電流Is為閾值Itl ^ Is >閾值I1的場合，選擇與閾值Itl及I1間對應(yīng)的數(shù)據(jù)輸入錯(cuò)開時(shí)間0及T1間的Tddtl(0 ( Tdd0 < T1)。另外，要求消耗電流Is為閾值I1彡Is >閾值I2的場合，根據(jù)上述關(guān)系，選擇與閾值Itl及I1間對應(yīng)的數(shù)據(jù)輸入錯(cuò)開時(shí)間T1及T2間的Tdd1Cr1 ( Tdd1 < T2)。另外，要求消耗電流Is在閾值Iltl彡Is的場合，根據(jù)上述關(guān)系， 選擇與上述閾值Iltl對應(yīng)的數(shù)據(jù)輸入錯(cuò)開時(shí)間Tltl以上的TddiciCrici彡Tdd10)。但是，考慮寫入的速度性能，對Tddltl設(shè)定上限，例如Tddltl = T100接著，說明通過計(jì)算與平均消耗電流對應(yīng)的數(shù)據(jù)輸入錯(cuò)開時(shí)間而設(shè)定的方法。該方法通過在存儲(chǔ)控制器12內(nèi)設(shè)置未圖示的計(jì)算用模擬電路，根據(jù)從主機(jī)設(shè)備200傳送的設(shè)定信息計(jì)算上述(4)式，導(dǎo)出數(shù)據(jù)輸入錯(cuò)開時(shí)間。如上所述，數(shù)據(jù)輸入錯(cuò)開時(shí)間可變，也可以根據(jù)來自主機(jī)設(shè)備200的要求使數(shù)據(jù)輸入錯(cuò)開時(shí)間為0。說明數(shù)據(jù)輸入錯(cuò)開的具體例。用圖20說明數(shù)據(jù)輸入錯(cuò)開時(shí)間為時(shí)間Tc時(shí)的具體的交錯(cuò)控制。圖20是第2實(shí)施例的交錯(cuò)控制的時(shí)序圖的一例，表示了從主機(jī)設(shè)備200傳送的數(shù)據(jù)(外部數(shù)據(jù))向各芯片Ila傳送的情形。如圖20所示，在時(shí)刻tcO，芯片0及芯片1為Ready狀態(tài)。因此，存儲(chǔ)控制器12對芯片0進(jìn)行數(shù)據(jù)的發(fā)送。對芯片0的數(shù)據(jù)存儲(chǔ)結(jié)束后，存儲(chǔ)控制器12在時(shí)刻tcl進(jìn)行數(shù)據(jù)的寫入。艮口， MPU18發(fā)布寫入指令，將其供給存儲(chǔ)器接口部21。然后，芯片0進(jìn)行數(shù)據(jù)的寫入。此時(shí)，定時(shí)器控制部18a控制存儲(chǔ)器接口部21，使對芯片1的數(shù)據(jù)輸入延遲。更具體地說，存儲(chǔ)器接口部21首先向芯片0發(fā)布寫入指令。從而，芯片0通過進(jìn)行數(shù)據(jù)的寫入而成為忙狀態(tài)。因此，芯片0的R/B信號成為L。然后，定時(shí)器22識(shí)別到來自芯片0的R/B信號為L這一情況，開始進(jìn)行由定時(shí)器控制部18a設(shè)定的數(shù)據(jù)輸入錯(cuò)開時(shí)間Tc的計(jì)測。存儲(chǔ)器接口部21在有來自定時(shí)器控制部18a的通知時(shí)，可對芯片0或芯片 1進(jìn)行數(shù)據(jù)的發(fā)送。接著，定時(shí)器22計(jì)測到從時(shí)刻tcl經(jīng)過設(shè)定的數(shù)據(jù)輸入錯(cuò)開時(shí)間Tc時(shí)，在該時(shí)刻 tc2,向定時(shí)器控制部18a通知該情況。然后，定時(shí)器控制部18a接受該通知，向存儲(chǔ)器接口部21通知該情況。接受該通知后，存儲(chǔ)器接口部21對芯片1進(jìn)行數(shù)據(jù)的發(fā)送?；蛘?，定時(shí)器控制部18a也可以命令或請求存儲(chǔ)器接口部21進(jìn)行對下一芯片1的數(shù)據(jù)的發(fā)送。從而， 對芯片1進(jìn)行數(shù)據(jù)的發(fā)送。在時(shí)刻tc3，進(jìn)行對芯片1的數(shù)據(jù)寫入。從而，芯片1的R/B信號成為L。接著，在時(shí)刻tc4，芯片0的數(shù)據(jù)寫入結(jié)束。從而芯片0成為Ready狀態(tài)，芯片0的 R/B信號成為H。然后，定時(shí)器22識(shí)別到來自芯片0的R/B信號為H后，使計(jì)測復(fù)位，從0 開始計(jì)測到由定時(shí)器控制部18a設(shè)定的數(shù)據(jù)輸入錯(cuò)開時(shí)間Tc為止。接著，定時(shí)器22計(jì)測到從時(shí)刻tc4經(jīng)過設(shè)定的數(shù)據(jù)輸入錯(cuò)開時(shí)間Tc后，在該時(shí)刻 tc5,向定時(shí)器控制部18a通知該情況。然后，定時(shí)器控制部18a接受該通知，向存儲(chǔ)器接口部21通知該情況。接受該通知后，存儲(chǔ)器接口部21對芯片0進(jìn)行數(shù)據(jù)的發(fā)送?；蛘?，定時(shí)器控制部18a也可以命令或要求存儲(chǔ)器接口部21對下一芯片0進(jìn)行數(shù)據(jù)的發(fā)送。從而，對芯片0進(jìn)行數(shù)據(jù)的發(fā)送。同樣，定時(shí)器22在每次從芯片y (y是0或1)識(shí)別到R/B信號的H時(shí)，從時(shí)間0計(jì)測到時(shí)間Tc為止。然后，定時(shí)器22對時(shí)間Tc的計(jì)測結(jié)束時(shí)，存儲(chǔ)器接口部21對芯片y進(jìn)行數(shù)據(jù)的發(fā)送。這樣，每次定時(shí)器22計(jì)測時(shí)間Tc時(shí)，存儲(chǔ)器接口部21進(jìn)行數(shù)據(jù)的發(fā)送。因而，芯片0及芯片1順序地錯(cuò)開地進(jìn)行數(shù)據(jù)的寫入。以下同樣，反復(fù)進(jìn)行數(shù)據(jù)的寫入及數(shù)據(jù)的發(fā)送。接著，用圖21說明編排錯(cuò)開時(shí)間為時(shí)間Td(Td > Tc)時(shí)的具體的交錯(cuò)控制。圖21 是第2實(shí)施例的交錯(cuò)控制的時(shí)序圖的其他例。如圖21所示，在時(shí)刻tdO，芯片0及芯片1為Ready狀態(tài)。因此，存儲(chǔ)控制器12對芯片0進(jìn)行數(shù)據(jù)的發(fā)送。對芯片0的數(shù)據(jù)存儲(chǔ)結(jié)束后，存儲(chǔ)控制器12在時(shí)刻tdl進(jìn)行數(shù)據(jù)的寫入。艮口， MPU18發(fā)布寫入指令，將其供給存儲(chǔ)器接口部21。然后，芯片0進(jìn)行數(shù)據(jù)的寫入。此時(shí)，定時(shí)器22控制存儲(chǔ)器接口部21，使對芯片1的數(shù)據(jù)輸入延遲。更具體地說，存儲(chǔ)器接口部21首先向芯片0發(fā)布寫入指令。從而，芯片0的R/B信號成為L。然后，定時(shí)器22識(shí)別到來自芯片0的R/B信號為L這一情況，開始進(jìn)行由定時(shí)器控制部18a設(shè)定的數(shù)據(jù)輸入錯(cuò)開時(shí)間Td的計(jì)測。存儲(chǔ)器接口部21在有來自定時(shí)器22的通知時(shí)，可對芯片0或芯片1進(jìn)行數(shù)據(jù)的發(fā)送。接著，定時(shí)器22計(jì)測從時(shí)刻tdl經(jīng)過設(shè)定的數(shù)據(jù)輸入錯(cuò)開時(shí)間Td后，在該時(shí)刻 td2，通知該情況。接受該通知后，存儲(chǔ)器接口部21對芯片1進(jìn)行數(shù)據(jù)的發(fā)送?；蛘撸〞r(shí)器22也可以命令或要求存儲(chǔ)器接口部21對下一芯片1進(jìn)行數(shù)據(jù)的發(fā)送。從而，對芯片1 進(jìn)行數(shù)據(jù)的發(fā)送。在時(shí)刻td3，進(jìn)行對芯片1的數(shù)據(jù)寫入。因此，芯片1的R/B信號成為L。接著，在時(shí)刻td4，芯片0的數(shù)據(jù)寫入結(jié)束。從而芯片0成為Ready狀態(tài)，芯片0的 R/B信號成為H。然后，定時(shí)器22識(shí)別到來自芯片0的R/B信號為H這一情況，使計(jì)測復(fù)位， 從0開始計(jì)測到由定時(shí)器控制部18a設(shè)定的數(shù)據(jù)輸入錯(cuò)開時(shí)間Td為止。接著，定時(shí)器22計(jì)測到從時(shí)刻td4經(jīng)過設(shè)定的數(shù)據(jù)輸入錯(cuò)開時(shí)間Td后，在該時(shí)刻 td5，通知該情況。接受該通知后，存儲(chǔ)器接口部21對芯片0進(jìn)行數(shù)據(jù)的發(fā)送。或者，定時(shí)器22也可以命令或要求存儲(chǔ)器接口部21對下一芯片0進(jìn)行數(shù)據(jù)的發(fā)送。從而，對芯片0 進(jìn)行數(shù)據(jù)的發(fā)送。以下同樣，反復(fù)進(jìn)行數(shù)據(jù)的寫入及數(shù)據(jù)的輸入。如圖20及圖21所示，可知通過增大數(shù)據(jù)輸入錯(cuò)開時(shí)間Tdd，可減少對2個(gè)芯片Ila 同時(shí)進(jìn)行數(shù)據(jù)的寫入的時(shí)間。根據(jù)上述實(shí)施例，存儲(chǔ)系統(tǒng)具備具有可保持?jǐn)?shù)據(jù)的非易失性的第1芯片0和第2 芯片1的存儲(chǔ)部11 ；向第1芯片0及第2芯片1交互傳送從主機(jī)設(shè)備200接收的數(shù)據(jù)的存儲(chǔ)控制器12 ；計(jì)測預(yù)先設(shè)定的數(shù)據(jù)輸入錯(cuò)開時(shí)間經(jīng)過的情況的定時(shí)器22 ；在數(shù)據(jù)輸入錯(cuò)開時(shí)間剛剛經(jīng)過后，使對第2芯片1的數(shù)據(jù)的輸入開始的定時(shí)器控制部18a。另外，存儲(chǔ)系統(tǒng)具備可保持不同的多個(gè)數(shù)據(jù)輸入錯(cuò)開時(shí)間的RAM20，定時(shí)器控制部18a從RAM20中的多個(gè)數(shù)據(jù)輸入錯(cuò)開時(shí)間選擇其中任一個(gè)數(shù)據(jù)輸入錯(cuò)開時(shí)間。交錯(cuò)控制中，例如對2個(gè)芯片Ila同時(shí)進(jìn)行寫入，因此消耗電流增大。但是，通過根據(jù)來自主機(jī)設(shè)備200的設(shè)定信息，錯(cuò)開對各芯片1 Ia的數(shù)據(jù)的輸入定時(shí)，可抑制對多個(gè)芯片Ila同時(shí)進(jìn)行數(shù)據(jù)寫入的時(shí)間，可以抑制平均或瞬間的消耗電流。從而，可抑制在由主機(jī)設(shè)備200要求的平均消耗電流的值以內(nèi)。結(jié)果，可以獲得可抑制平均消耗電流或瞬間消耗電流的存儲(chǔ)系統(tǒng)。(第3實(shí)施例)接著，用圖22說明第3實(shí)施例的存儲(chǔ)系統(tǒng)。本實(shí)施例中，根據(jù)主機(jī)設(shè)備200及外部接口部15間的數(shù)據(jù)傳送速度(總線傳送速度)，設(shè)定忙錯(cuò)開時(shí)間或數(shù)據(jù)輸入錯(cuò)開時(shí)間。 另外，該說明中，將與上述第1及第2實(shí)施例重復(fù)的部分的說明省略。圖22是主機(jī)設(shè)備200及外部接口部15間的數(shù)據(jù)傳送速度V和忙錯(cuò)開或數(shù)據(jù)輸入錯(cuò)開時(shí)間(也簡稱錯(cuò)開時(shí)間)T的關(guān)系的示圖。有時(shí)主機(jī)設(shè)備200及存儲(chǔ)控制器12間的數(shù)據(jù)最大傳送速度Vx比存儲(chǔ)控制器12 及存儲(chǔ)部11間的數(shù)據(jù)最大傳送速度Vy (Vy > Vx)慢。另外，設(shè)定長的錯(cuò)開時(shí)間Τ，會(huì)降低存儲(chǔ)系統(tǒng)的速度。但是，主機(jī)設(shè)備200及存儲(chǔ)控制器12間的數(shù)據(jù)最大傳送速度Vx比存儲(chǔ)控制器12及存儲(chǔ)部11間的最大傳送速度Vy慢，因此存儲(chǔ)系統(tǒng)的數(shù)據(jù)最大傳送速度成為速度Vx。因而，如圖12所示，可知即使在0 < T < Tx間設(shè)定錯(cuò)開時(shí)間T，存儲(chǔ)系統(tǒng)的數(shù)據(jù)最大傳送速度也不會(huì)降低。上述最小錯(cuò)開時(shí)間Tx的求出方法是通過例如外部接口部15導(dǎo)出該主機(jī)設(shè)備 200及存儲(chǔ)控制器12間的數(shù)據(jù)最大傳送速度Vx，向MPU18供給該速度信息。另外，在RAM20 展開在存儲(chǔ)部11等存儲(chǔ)的表示數(shù)據(jù)傳送速度和錯(cuò)開時(shí)間的關(guān)系的表。然后，MPU18根據(jù)在 RAM20展開的表，導(dǎo)出與最大傳送速度Vx對應(yīng)的最小錯(cuò)開時(shí)間Tx。根據(jù)上述實(shí)施例，存儲(chǔ)系統(tǒng)根據(jù)來自主機(jī)設(shè)備200的數(shù)據(jù)的傳送速度，確定忙錯(cuò)開時(shí)間或數(shù)據(jù)輸入錯(cuò)開時(shí)間(第1期間)。主機(jī)設(shè)備200及存儲(chǔ)控制器12間的數(shù)據(jù)傳送速度比存儲(chǔ)控制器12及存儲(chǔ)部11 間的數(shù)據(jù)傳送速度慢的場合，存儲(chǔ)系統(tǒng)整體的速度性能與主機(jī)設(shè)備200及存儲(chǔ)控制器12間的數(shù)據(jù)傳送速度相關(guān)。但是，如圖23所示，錯(cuò)開時(shí)間T為時(shí)間Tx的場合，平均消耗電流Lii成為電流Ιχ(Ιχ < I0) O如圖示，可知隨著錯(cuò)開時(shí)間τ增加，平均消耗電流Lii減少。錯(cuò)開時(shí)間在OSTSTx 間即可，因此可以使平均消耗電流比Itl低。從而，通過根據(jù)主機(jī)設(shè)備200及存儲(chǔ)控制器12間的數(shù)據(jù)傳送速度而進(jìn)行忙錯(cuò)開時(shí)間、數(shù)據(jù)輸入錯(cuò)開時(shí)間T的控制，可以在不降低存儲(chǔ)系統(tǒng)整體的速度性能的情況下抑制平均消耗電流。其結(jié)果，可以獲得在不降低速度性能的情況下抑制平均消耗電流或瞬間消耗電流的存儲(chǔ)系統(tǒng)。另外，在上述第1至第3實(shí)施例中以SD存儲(chǔ)卡作為一例進(jìn)行了說明，但是，只要是具有同樣的總線結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)裝置，也可適用于其他存儲(chǔ)卡、存儲(chǔ)器件或內(nèi)部存儲(chǔ)器等，可以實(shí)現(xiàn)與存儲(chǔ)卡100等同樣的作用效果。例如也可以適用于在主機(jī)設(shè)備內(nèi)安裝有多個(gè)存儲(chǔ)芯片的半導(dǎo)體裝置。另外，存儲(chǔ)芯片不限于NAND型閃速存儲(chǔ)器，也可以是其他半導(dǎo)體存儲(chǔ)器。另外，上述各實(shí)施例中，定時(shí)器22通過控制存儲(chǔ)器接口部21，控制MPU18的寫入指令的發(fā)布(IOH)和數(shù)據(jù)的輸入(數(shù)據(jù)輸入)的執(zhí)行。但是，定時(shí)器22也可以通過將第1期間的計(jì)測結(jié)束這一情況通知MPU18，由MPU18控制寫入指令的發(fā)布(IOH)和數(shù)據(jù)的輸入(數(shù)據(jù)輸入)的執(zhí)行(使其延遲)。另外，上述第1及第2實(shí)施例中，并行控制和交錯(cuò)控制分別進(jìn)行，但是并行控制和交錯(cuò)控制也可以組合。因而，第1及第2實(shí)施例的忙錯(cuò)開和數(shù)據(jù)輸入錯(cuò)開可同時(shí)進(jìn)行。
雖然說明了本發(fā)明的幾個(gè)實(shí)施例，但是這些實(shí)施例只是作為例子提示，而不是限定發(fā)明的范圍。這些新實(shí)施例也可以以其他各種各樣的形態(tài)實(shí)施，在不脫離發(fā)明的要旨的范圍，可進(jìn)行各種省略、置換、變更。這些實(shí)施例及其變形是發(fā)明的范圍和要旨所包括的內(nèi)容，也是技術(shù)方案記載的發(fā)明和其均等的范圍所包括的內(nèi)容。
權(quán)利要求
1.一種存儲(chǔ)系統(tǒng)，其特征在于，具備具有能保持?jǐn)?shù)據(jù)的非易失性的第1半導(dǎo)體存儲(chǔ)芯片和第2半導(dǎo)體存儲(chǔ)芯片的半導(dǎo)體存儲(chǔ)部；將從主機(jī)設(shè)備接收到的數(shù)據(jù)同時(shí)向上述第1半導(dǎo)體存儲(chǔ)芯片及上述第2半導(dǎo)體存儲(chǔ)芯片傳送的存儲(chǔ)控制器；對預(yù)先設(shè)定的第1期間的經(jīng)過情況進(jìn)行計(jì)測的計(jì)測部；以及在上述第1期間剛剛經(jīng)過后，開始對上述第2半導(dǎo)體存儲(chǔ)芯片進(jìn)行上述數(shù)據(jù)的寫入的控制部。
2.如權(quán)利要求1所述的存儲(chǔ)系統(tǒng)，其特征在于，在上述第1及第2半導(dǎo)體存儲(chǔ)芯片的寫入準(zhǔn)備狀態(tài)剛剛結(jié)束后，上述控制部開始對上述第1半導(dǎo)體存儲(chǔ)芯片進(jìn)行上述數(shù)據(jù)的寫入，在上述第1期間剛剛經(jīng)過后，開始對上述第2 半導(dǎo)體存儲(chǔ)芯片進(jìn)行上述數(shù)據(jù)的寫入。
3.如權(quán)利要求1所述的存儲(chǔ)系統(tǒng)，其特征在于，對上述第1期間設(shè)定有上限。
4.如權(quán)利要求1所述的存儲(chǔ)系統(tǒng)，其特征在于，還具備能保持不同的多個(gè)上述第1期間的存儲(chǔ)區(qū)域，上述控制部從上述存儲(chǔ)區(qū)域中的上述多個(gè)第1期間選擇任一個(gè)上述第1期間。
5.如權(quán)利要求1所述的存儲(chǔ)系統(tǒng)，其特征在于，上述第1期間基于來自上述主機(jī)設(shè)備的數(shù)據(jù)的傳送速度而確定。
6.如權(quán)利要求1所述的存儲(chǔ)系統(tǒng)，其特征在于，上述存儲(chǔ)系統(tǒng)是存儲(chǔ)卡。
7.如權(quán)利要求1所述的存儲(chǔ)系統(tǒng)，其特征在于，上述計(jì)測部和上述控制部設(shè)置于上述存儲(chǔ)控制器。
8.一種存儲(chǔ)系統(tǒng)，其特征在于，具備具有能保持?jǐn)?shù)據(jù)的非易失性的第1半導(dǎo)體存儲(chǔ)芯片和第2半導(dǎo)體存儲(chǔ)芯片的半導(dǎo)體存儲(chǔ)部；將從主機(jī)設(shè)備接收到的數(shù)據(jù)交互向上述第1半導(dǎo)體存儲(chǔ)芯片及上述第2半導(dǎo)體存儲(chǔ)芯片傳送的存儲(chǔ)控制器；對預(yù)先設(shè)定的第1期間的經(jīng)過情況進(jìn)行計(jì)測的計(jì)測部；以及在上述第1期間剛剛經(jīng)過后，開始對上述第2半導(dǎo)體存儲(chǔ)芯片進(jìn)行上述數(shù)據(jù)的輸入的控制部。
9.如權(quán)利要求8所述的存儲(chǔ)系統(tǒng)，其特征在于，在上述第1半導(dǎo)體存儲(chǔ)芯片的寫入準(zhǔn)備狀態(tài)剛剛結(jié)束后，上述控制部開始對上述第1 半導(dǎo)體存儲(chǔ)芯片進(jìn)行上述數(shù)據(jù)的寫入，在從開始對上述第1半導(dǎo)體存儲(chǔ)芯片進(jìn)行寫入起剛剛經(jīng)過上述第1期間后，開始上述第2半導(dǎo)體存儲(chǔ)芯片的寫入準(zhǔn)備狀態(tài)，在上述第2半導(dǎo)體存儲(chǔ)芯片的寫入準(zhǔn)備狀態(tài)剛剛結(jié)束后，上述控制部開始對上述第2半導(dǎo)體存儲(chǔ)芯片進(jìn)行上述數(shù)據(jù)的寫入。
10.如權(quán)利要求8所述的存儲(chǔ)系統(tǒng)，其特征在于，對上述第1期間設(shè)定有上限。
11.如權(quán)利要求8所述的存儲(chǔ)系統(tǒng)，其特征在于，還具備能保持不同的多個(gè)上述第1期間的存儲(chǔ)區(qū)域，上述控制部從上述存儲(chǔ)區(qū)域中的上述多個(gè)第1期間選擇任一個(gè)上述第1期間。
12.如權(quán)利要求8所述的存儲(chǔ)系統(tǒng)，其特征在于，上述第1期間基于來自上述主機(jī)設(shè)備的數(shù)據(jù)的傳送速度而確定。
13.如權(quán)利要求8所述的存儲(chǔ)系統(tǒng)，其特征在于，上述存儲(chǔ)系統(tǒng)是存儲(chǔ)卡。
14.如權(quán)利要求8所述的存儲(chǔ)系統(tǒng)，其特征在于，上述計(jì)測部和上述控制部設(shè)置于上述存儲(chǔ)控制器。
15.一種存儲(chǔ)系統(tǒng)，其特征在于，具備具有能保持?jǐn)?shù)據(jù)的非易失性的第1半導(dǎo)體存儲(chǔ)芯片和第2半導(dǎo)體存儲(chǔ)芯片的半導(dǎo)體存儲(chǔ)部；傳送從主機(jī)設(shè)備輸出的數(shù)據(jù)的外部接口部；存儲(chǔ)控制器，其基于上述主機(jī)設(shè)備和上述外部接口部之間的數(shù)據(jù)傳送速度，將從主機(jī)設(shè)備接收到的數(shù)據(jù)經(jīng)由上述外部接口部，同時(shí)向上述第1半導(dǎo)體存儲(chǔ)芯片及上述第2半導(dǎo)體存儲(chǔ)芯片傳送或者交互向上述第1半導(dǎo)體存儲(chǔ)芯片及上述第2半導(dǎo)體存儲(chǔ)芯片傳送；計(jì)測預(yù)先設(shè)定的第1期間的經(jīng)過情況的計(jì)測部；以及控制部，其在存儲(chǔ)控制器向上述第1半導(dǎo)體存儲(chǔ)芯片及上述第2半導(dǎo)體存儲(chǔ)芯片同時(shí)傳送數(shù)據(jù)時(shí)，在上述第1期間剛剛經(jīng)過后開始對上述第2半導(dǎo)體存儲(chǔ)芯片進(jìn)行上述數(shù)據(jù)的寫入，在向上述第1半導(dǎo)體存儲(chǔ)芯片及上述第2半導(dǎo)體存儲(chǔ)芯片交互傳送數(shù)據(jù)的存儲(chǔ)控制器進(jìn)行傳送時(shí)，在上述第1期間剛剛經(jīng)過后開始對上述第2半導(dǎo)體存儲(chǔ)芯片進(jìn)行上述數(shù)據(jù)的輸入。
16.如權(quán)利要求15所述的存儲(chǔ)系統(tǒng)，其特征在于，對上述第1期間設(shè)定有上限。
17.如權(quán)利要求15所述的存儲(chǔ)系統(tǒng)，其特征在于，還具備能保持不同的多個(gè)上述第1期間的存儲(chǔ)區(qū)域，上述控制部從上述存儲(chǔ)區(qū)域中的上述多個(gè)第1期間選擇任一個(gè)上述第1期間。
全文摘要
本發(fā)明涉及具有非易失性半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)系統(tǒng)，其設(shè)置有存儲(chǔ)部、存儲(chǔ)控制器、定時(shí)器及定時(shí)器控制部。存儲(chǔ)部具有能保持?jǐn)?shù)據(jù)的非易失性的第1及第2芯片。存儲(chǔ)控制器將從主機(jī)設(shè)備接收到的數(shù)據(jù)同時(shí)向第1及第2芯片傳送。定時(shí)器計(jì)測預(yù)先設(shè)定的錯(cuò)開時(shí)間的經(jīng)過情況。定時(shí)器控制部在錯(cuò)開時(shí)間剛剛經(jīng)過后，開始對第2芯片的數(shù)據(jù)寫入。
文檔編號G11C16/06GK102237135SQ20111006634
公開日2011年11月9日 申請日期2011年3月18日 優(yōu)先權(quán)日2010年4月30日
發(fā)明者神園明典 申請人:株式會(huì)社東芝