專利名稱：快閃記憶體裝置與其程序化方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種快閃記憶體裝置與其程序化方法，特別是涉及ー種NAND式快閃記憶體裝置與其程序化方法。
背景技術(shù)：
圖I是典型的NAND式快閃記憶體裝置的方框圖。請參閱圖I所示，NAND式快閃記憶體裝置100包括記憶胞陣列110、列解碼器(row decoder) 120、以及頁面緩沖器(pagebuffer) 131 133。其中，記憶胞陣列110包括多個(gè)記憶胞串列，且每ー記憶胞串列包括相互串聯(lián)的選擇晶體管、多個(gè)記憶胞以及接地晶體管。例如，記憶胞串列140包括相互串聯(lián)的選擇晶體管SW11、多個(gè)記憶胞151、161 163以及接地晶體管SW12。

此外，列解碼器120通過串選擇線SSL1、字元線WLll WL14、以及接地選擇線GSLl電性連接至記憶胞陣列110，而頁面緩沖器131 133則是通過位元線BLll BL16電性連接至記憶胞陣列110。在程序化的操作上，列解碼器120會(huì)依據(jù)位址資料選擇一條字元線。此外，每ー頁面緩沖器電性連接兩條位元線，并交替地提供接地電壓Vsl與電源電壓Vcl給所連接的兩條位元線。再者，當(dāng)字元線WL12被選取吋，列解碼器120將提供程序電壓Vpl給所選取的字元線WL12，并提供傳遞電壓Vtl給未選取的字元線WL11、WL13 WL14。如此ー來，如圖I所示，在程序化的前半周期內(nèi)，頁面緩沖器131 133將提供接地電壓Vsl給奇數(shù)條位元線BL11、BL13、BL15，并提供電源電壓Vcl給偶數(shù)條位元線BL12、BL14、BL16。藉此，連接至字元線WL12中的奇數(shù)個(gè)記憶胞151、153、155將進(jìn)行程序化。為了避免位在同一字元線WL12上的記憶胞152、154、156受到影響，可藉由提高各個(gè)記憶胞串列的通道電壓來避免記憶胞152、154、156的臨界電壓的變動(dòng)，也就是所謂的程序擾動(dòng)(program disturbance)。一般來說，現(xiàn)有記憶胞的操作方法都是藉由提高列解碼器120所提供的傳遞電壓Vtl，來提高各個(gè)記憶胞串列的通道電壓，進(jìn)而降低程序擾動(dòng)。然而，倘若列解碼器120所提供的傳遞電壓Vtl過高的話，分別與記憶胞151、153、155位于同一位元線上的記憶胞161 163、171 173、181 183的臨界電壓將受到影響，也就是所謂的傳遞擾動(dòng)(passdisturbance)。換言之，現(xiàn)有記憶胞的操作方法雖然利用傳遞電壓的提升解決了程序擾動(dòng)，但卻也増加了傳遞擾動(dòng)。因此，如何在兼顧傳遞擾動(dòng)的情況下降低程序擾動(dòng)，已是記憶胞在操作上所面臨的一大課題。由此可見，上述現(xiàn)有的快閃記憶體裝置與其程序化方法在產(chǎn)品結(jié)構(gòu)、方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進(jìn)一歩改進(jìn)。為了解決上述存在的問題，相關(guān)廠商莫不費(fèi)盡心思來謀求解決之道，但長久以來一直未見適用的設(shè)計(jì)被發(fā)展完成，而一般產(chǎn)品及方法又沒有適切的結(jié)構(gòu)及方法能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。因此如何能創(chuàng)設(shè)ー種新的快閃記憶體裝置與其程序化方法，實(shí)屬當(dāng)前重要研發(fā)課題之一，亦成為當(dāng)前業(yè)界極需改進(jìn)的目標(biāo)。

發(fā)明內(nèi)容
本發(fā)明的目的在于，克服現(xiàn)有的快閃記憶體裝置存在的缺陷，而提供一種新的快閃記憶體裝置，所要解決的技術(shù)問題是使其通過頁面緩沖器將致能期間劃分成3個(gè)以上的子期間，并在不同的子期間內(nèi)驅(qū)動(dòng)不同的位元線，藉此，在不提高傳遞電壓的情況下，降低記憶胞的程序擾動(dòng)，非常適于實(shí)用。本發(fā)明的另一目的在干，克服現(xiàn)有的快閃記憶體裝置的程序化方法存在的缺陷，而提供一種新的快閃記憶體裝置的程序化方法，所要解決的技術(shù)問題是使其通過將致能期間劃分成N個(gè)子期間，并在不同的子期間內(nèi)驅(qū)動(dòng)不同的位元線，藉此，藉由記憶胞的等效總電容的降低，來提高通道電壓，從而更加適于實(shí)用。本發(fā)明的再一目的在干，克服現(xiàn)有的快閃記憶體裝置存在的缺陷，而提供ー種新的快閃記憶體裝置，所要解決的技術(shù)問題是使其通過將每ー頁面緩沖器分別電性連接3條以上的位元線，且每一頁面緩沖器在致能期間逐一驅(qū)動(dòng)各自所連接的位元線，藉此，在不提 高傳遞電壓的情況下，降低記憶胞的程序擾動(dòng)，從而更加適于實(shí)用。本發(fā)明的還ー目的在干，克服現(xiàn)有的快閃記憶體裝置的程序化方法存在的缺陷，而提供一種新的快閃記憶體裝置的程序化方法，所要解決的技術(shù)問題是使其通過將每ー頁面緩沖器分別電性連接3條以上的位元線，并利用頁面緩沖器逐一驅(qū)動(dòng)各自所連接的位元線，藉此，藉由記憶胞的等效總電容的降低，來提高通道電壓，從而更加適于實(shí)用。本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實(shí)現(xiàn)的。依據(jù)本發(fā)明提出的一種快閃記憶體裝置，包括記憶體陣列、列解碼器、以及M個(gè)頁面緩沖器，M為正整數(shù)。其中，記憶體陣列包括多個(gè)記憶胞，并電性連接多條字元線與多條位元線。列解碼器在一致能期間驅(qū)動(dòng)這些字元線中的一特定字元線。所述M個(gè)頁面緩沖器將致能期間劃分成N個(gè)子期間，N為大于2的整數(shù)。此外，所述M個(gè)頁面緩沖器在第i個(gè)子期間驅(qū)動(dòng)第i、i+N、
i+2N.....i+(M-l)*N條位元線，以對電性連接至特定字元線的記憶胞進(jìn)行程序化，i為整
數(shù)且I彡i彡N。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)ー步實(shí)現(xiàn)。前述的快閃記憶體裝置，其中所述的記憶體陣列更電性連接串選擇線與接地選擇線，且上述的列解碼器在致能期間分別提供一電源電壓與ー接地電壓至串選擇線與接地選擇線，并提供一程序電壓至特定字元線，并提供ー傳遞電壓至其余的字元線。前述的快閃記憶體裝置，其中所述的M個(gè)頁面緩沖器在第i個(gè)子期間分別提供一
接地電壓至第i、i+N、i+2N.....i+(M-l)*N條位元線，井分別提供一電源電壓至其余的位元線。本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種快閃記憶體裝置的程序化方法，其中所述快閃記憶體裝置包括電性連接至多條字元線與多條位元線的記憶體陣列，且記憶體陣列包括多個(gè)記憶胞，所述快閃記憶體裝置的程序化方法包括下列步驟在一致能期間驅(qū)動(dòng)這些字元線中的一特定字元線；通過M個(gè)頁面緩沖器將致能期間劃分成N個(gè)子期間，其中M為正整數(shù)，N為大于2的整數(shù)；以及，在第i個(gè)子
期間驅(qū)動(dòng)第i、i+N、i+2N.....i+(M-l)*N條位元線，以對連接至特定字元線的記憶胞進(jìn)行
程序化，其中i為整數(shù)且I < i < N。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)ー步實(shí)現(xiàn)。
前述的快閃記憶體裝置的程序化方法，其中所述的記憶體陣列更電性連接ー串選擇線與一接地選擇線，且在該致能期間驅(qū)動(dòng)該些字元線中的該特定字元線的步驟包括提供一電源電壓至該串選擇線；提供一接地電壓至該接地選擇線；提供一程序電壓至該特定字元線；以及提供一傳遞電壓至其余的該些字元線。前述的快閃記憶體裝置的程序化方法，其中在第i個(gè)子期間驅(qū)動(dòng)第i、i+N、
i+2N.....i+(M-l)*N條位元線的步驟包括在第i個(gè)子期間，分別提供一接地電壓至第i、
i+N、i+2N.....i+(M-l)*N條位元線；以及在第i個(gè)子期間，分別提供一電源電壓至其余的
該些位元線。本發(fā)明的目的及解決其技術(shù)問題另外再采用以下技術(shù)方案來實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種快閃記憶體裝置，包括記憶體陣列、列解碼器、以及M個(gè)頁面緩沖器，M為正整數(shù)。 其中，記憶體陣列包括多個(gè)記憶胞，并電性連接多條字元線與多條位元線。列解碼器在一致能期間驅(qū)動(dòng)這些字元線中的一特定字元線。每ー頁面緩沖器分別電性連接這些位元線中的N條位元線，N為大于2的整數(shù)。其中，第j個(gè)頁面緩沖器在致能期間驅(qū)動(dòng)第N*(j-1)+1條位元線至第N*j條位元線，以逐一程序化電性連接至特定字元線的該些記憶胞，j為整數(shù)且I < j < M。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)ー步實(shí)現(xiàn)。前述的快閃記憶體裝置，其中所述的記憶體陣列更電性連接ー串選擇線與一接地選擇線，且該列解碼器在該致能期間分別提供一電源電壓與ー接地電壓至該串選擇線與該接地選擇線，并提供一程序電壓至該特定字元線，以及提供一傳遞電壓至其余的該些字元線。前述的快閃記憶體裝置，其中所述的第j個(gè)頁面緩沖器在該致能期間依序提供一接地電壓給第N*(j-1)+1條位元線至第N*j條位元線，且第N*(j-1)+1條位元線至第N*j條位元線中未接收到該接地電壓的位元線偏壓在一電源電壓下。本發(fā)明的目的及解決其技術(shù)問題另外還采用以下技術(shù)方案來實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種快閃記憶體裝置的程序化方法，其中所述快閃記憶體裝置包括電性連接至多條字元線與多條位元線的記憶體陣列，且記憶體陣列包括多個(gè)記憶胞。所示快閃記憶體裝置的程序化方法包括下列步驟在一致能期間驅(qū)動(dòng)這些字元線中的一特定字元線；通過這些位元線電性連接M個(gè)頁面緩沖器，且每ー頁面緩沖器分別電性連接這些位元線中的N條位元線，其中M為正整數(shù)，N為大于2的整數(shù)；以及，在致能期間，第j個(gè)頁面緩沖器驅(qū)動(dòng)第N*(j_l)+1條位元線至第N*j條位元線，以逐一程序化電性連接至特定字元線的記憶胞，j為整數(shù)且I彡j彡M。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)ー步實(shí)現(xiàn)。前述的快閃記憶體裝置的程序化方法，其中所述的記憶體陣列更電性連接ー串選擇線與一接地選擇線，且在該致能期間驅(qū)動(dòng)該些字元線中的該特定字元線的步驟包括提供一電源電壓至該串選擇線；提供一接地電壓至該接地選擇線；提供一程序電壓至該特定字元線；以及提供一傳遞電壓至其余的該些字元線。前述的快閃記憶體裝置的程序化方法，其中在該致能期間，第j個(gè)頁面緩沖器驅(qū)動(dòng)第N* (j-1) +1條位元線至第N*j條位元線的步驟包括在該致能期間，第j個(gè)頁面緩沖器依序提供一接地電壓給第N*(j-1)+1條位元線至第N*j條位元線；以及在該致能期間，第N*(j-1)+1條位元線至第N*j條位元線中未接收到該接地電壓的位元線偏壓在ー電源電壓下。本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點(diǎn)和有益效果。借由上述技術(shù)方案，本發(fā)明快閃記憶體裝置與其程序化方法至少具有下列優(yōu)點(diǎn)及有益效果本發(fā)明是將每ー頁面緩沖器各自電性連接3條以上的位元線，且每一頁面緩沖器會(huì)在致能期間內(nèi)逐一驅(qū)動(dòng)各自所電性連接的位元線。此外，從另ー觀點(diǎn)來看，本發(fā)明是將致能期間劃分成N個(gè)子期間，并在不同的子期間內(nèi)驅(qū)動(dòng)不同的位元線。如此ー來，記憶胞串列的等效總電容將被降低，進(jìn)而提升了各個(gè)記憶胞串列的通道電壓。此外，本發(fā)明在提升通道電壓的過程中，并未提高傳遞電壓的位準(zhǔn)，因此不會(huì)導(dǎo)致傳遞擾動(dòng)的増加。換言之，本發(fā)明在兼顧傳遞擾動(dòng)的情況下，降低記憶胞的程序擾動(dòng)。綜上所述，本發(fā)明是有關(guān)于ー種快閃記憶體裝置與其程序化方法。該快閃記憶體裝置，包括記憶體陣列、列解碼器、以及M個(gè)頁面緩沖器，M為正整數(shù)。其中，記憶體陣列包括多個(gè)記憶胞，并電性連接多條字元線與多條位元線。列解碼器在一致能期間驅(qū)動(dòng)這些字元 線中的一特定字元線。所述M個(gè)頁面緩沖器將致能期間劃分成N個(gè)子期間，N為大于2的
整數(shù)。此外，所述M個(gè)頁面緩沖器在第i個(gè)子期間驅(qū)動(dòng)第i、i+N、i+2N.....i+(M-l)*N條
位元線，以對電性連接至特定字元線的記憶胞進(jìn)行程序化，i為整數(shù)且I < i < N。本發(fā)明還提供了一種快閃記憶體裝置的程序化方法。藉此本發(fā)明可以在兼顧傳遞擾動(dòng)的情況下，降低記憶胞的程序擾動(dòng)。本發(fā)明在技術(shù)上有顯著的進(jìn)步，并具有明顯的積極效果，誠為一新穎、進(jìn)步、實(shí)用的新設(shè)計(jì)。上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說明書的內(nèi)容予以實(shí)施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能夠更明顯易懂，以下特舉較佳實(shí)施例，并配合附圖，詳細(xì)說明如下。


圖I是典型的NAND式快閃記憶體裝置的方框圖。圖2是依據(jù)本發(fā)明的一實(shí)施例的快閃記憶體裝置的示意圖。圖3是依據(jù)本發(fā)明的一實(shí)施例的快閃記憶體裝置的程序化方法的示意圖。圖4是依據(jù)本發(fā)明的一實(shí)施例的記憶胞的布局剖面圖。圖5是依據(jù)本發(fā)明的一實(shí)施例的記憶胞的另一布局剖面圖。圖6A與圖6B分別是依據(jù)本發(fā)明的一實(shí)施例的擴(kuò)散位元線與擴(kuò)散字元線的布局示意圖。圖7是依據(jù)本發(fā)明的另ー實(shí)施例的快閃記憶體裝置的程序化方法的示意圖。100、200 :快閃記憶體裝置110、210 :記憶胞陣列120,220 :列解碼器131 133、231 233 :頁面緩沖器140、240 :記憶胞串列SW11、SW41 :選擇晶體管SW12、SW42 :接地晶體管
151 156、161 163、171 173、181 183、251 253、261 263、271 273、281 283 :記憶胞SSL1、SSL4 :串選擇線WLll WL14、WL41 WL44 :字元線GSLl、GSL4 :接地選擇線BLll BL16、BL1 BL9 :位元線Vcl、Vc4:電源電壓Vsl、Vs4:接地電壓

Vpl、Vp4:程序電壓Vtl、Vt4:傳遞電壓S310 S330、S311 S314、S331、S332 :用以說明圖3的程序化方法的各步驟流程410 :基底420 :源/漏極參雜層430、520 :浮置柵極層440,510 :控制柵極層450 :反轉(zhuǎn)層Cono、Ctun、Cdep :寄生電容Cj:接面電容530 :絕緣層540、550 :擴(kuò)散位元線Cdef:擴(kuò)散電容610 630 :擴(kuò)散字元線S710 S730、S731、S732 :用以說明圖7的程序化方法的各步驟流程
具體實(shí)施例方式為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實(shí)施例，對依據(jù)本發(fā)明提出的快閃記憶體裝置與其程序化方法其具體實(shí)施方式
、結(jié)構(gòu)、方法、步驟、特征及其功效，詳細(xì)說明如后。有關(guān)本發(fā)明的前述及其他技術(shù)內(nèi)容、特點(diǎn)及功效，在以下配合參考圖式的較佳實(shí)施例的詳細(xì)說明中將可清楚呈現(xiàn)。通過具體實(shí)施方式
的說明，當(dāng)可對本發(fā)明為達(dá)成預(yù)定目的所采取的技術(shù)手段及功效獲得一更加深入且具體的了解，然而所附圖式僅是提供參考與說明之用，并非用來對本發(fā)明加以限制。圖2是依據(jù)本發(fā)明的一實(shí)施例的快閃記憶體裝置的示意圖。請參閱圖2所示，快閃記憶體裝置200包括記憶胞陣列210、列解碼器220、以及多個(gè)頁面緩沖器。其中，圖2實(shí)施例是以3個(gè)頁面緩沖器231 233為例(M = 3)來進(jìn)行說明，但其并非用以限制本發(fā)明。在本實(shí)施例中，記憶胞陣列210為ー NAND式記憶胞陣列，因此記憶胞陣列210包括多個(gè)記憶胞串列，且每ー記憶胞串列包括相互串聯(lián)的選擇晶體管、多個(gè)記憶胞以及接地晶體管。舉例來說，記憶胞串列240包括相互串聯(lián)的選擇晶體管SW41、多個(gè)記憶胞251、281 283以及接地晶體管SW42。此外，記憶胞陣列210電性連接串選擇線SSL4、字元線WL41 WL44、接地選擇線GSL4、以及位元線BLl BL9。列解碼器220通過串選擇線SSL4電性連接至記憶胞陣列210中的每ー選擇晶體管，例如選擇晶體管SW41。此外，列解碼器220通過接地選擇線GSL4電性連接至記憶胞陣列210中的每ー接地晶體管，例如接地晶體管SW42。再者，列解碼器220通過字元線WL41 WL44電性連接至記憶胞陣列210中的記憶胞，例如記憶胞251、281 283。在程序化的操作上，列解碼器220會(huì)依據(jù)位址資料選擇一條字元線，并在一致能期間內(nèi)驅(qū)動(dòng)所選取的字元線。頁面緩沖器231 233各自電性連接至N條位元線，其中N為大于2的整數(shù)。舉例來說，倘若N等于3的話，第I個(gè)頁面緩沖器231電性連接第I條至第3條位元線BLl BL3，第2個(gè)頁面緩沖器232電性連接第4條至第6條位元線BL4 BL6，且第3個(gè)頁面緩沖器233電性連接第7條至第9條位元線。也就是說，第j個(gè)頁面緩沖器電性連接第(j_l)*N+l條至第j*N條位元線，j為整數(shù)且I彡j彡M。在一致能期間內(nèi)，每ー頁面緩沖器231 233會(huì)逐一驅(qū)動(dòng)各自所連接的N條位元線，以對電性連接至某一字元線上的記憶胞進(jìn)行程序化。為了致使本領(lǐng)域具有通常知識(shí)的技術(shù)人員能更了解本實(shí)施例，圖3是依據(jù)本發(fā)明的一實(shí)施例的快閃記憶體裝置的程序化方法的示意圖，以下請同時(shí)參閱圖2與圖3來看快閃記憶體裝置200的細(xì)部操作。在程序化記憶胞陣列210的過程中，如步驟S310所示，列解碼器220會(huì)在一致能期間內(nèi)驅(qū)動(dòng)字元線中的一特定字元線。舉例來說，倘若列解碼器220是將字元線WL42視為特定字元線，則驅(qū)動(dòng)特定字元線WL42的詳細(xì)步驟如下所示。在此，如步驟S311所示，列解碼器220會(huì)提供ー電源電壓Vc4至串選擇線SSL4，以導(dǎo)通(turn on)記憶胞陣列210中的每一選擇晶體管。此外，如步驟S312所示，列解碼器220會(huì)提供一接地電壓Vs4至接地選擇線GSL4，以斷開(turn off)記憶胞陣列210中的每ー接地晶體管。如此ー來，每ー記憶胞串列的一端將電性連接到相應(yīng)的頁面緩沖器，且每ー記憶胞串列的另一端將浮接(floating)。此外，如步驟S313與步驟S314所示，列解碼器220會(huì)提供一程序電壓Vp4至特定字元線WL42，并提供ー傳遞電壓Vt4至其余的字元線WL41、WL43 WL44。藉此，電性連接至特定字元線WL42的記憶胞251 253、261 263、271 273將可以參照頁面緩沖器231 233所傳送的信號進(jìn)行程序化。另ー方面，如步驟S320所示，頁面緩沖器231 233會(huì)將致能期間劃分成N個(gè)子期間。舉例來說，倘若頁面緩沖器231 233各自連接3條位元線(N = 3)，則頁面緩沖器231 233會(huì)將致能期間劃分成3個(gè)子期間。此外，如步驟S330所示，在第i個(gè)子期間，頁面緩沖器231 233會(huì)驅(qū)動(dòng)第i、i+N、i+2N、. . .、i+(M-l)*N條位元線，以對電性連接特定字元線WL42的記憶胞進(jìn)行程序化，其中i為整數(shù)且I < i < N。舉例來說，倘若3個(gè)頁面緩沖器231 233將致能期間劃分成3個(gè)子期間，也就M = 3且N = 3的情況下，步驟S330的細(xì)部流程如下所示。如圖2所示，在第I個(gè)子期間內(nèi)，頁面緩沖器231 233將分別提供一接地電壓Vs4給第I、4、7條位元線BL1、BL4、BL7，并分別提供ー電源電壓Vc4至其余的位元線BL2 BL3、BL5 BL6、BL8 BL9。藉此，記憶胞251 253將可進(jìn)行程序化。接著，在第2個(gè)子期間內(nèi)，頁面緩沖器231 233將分別提供一接地電壓Vs4給第2、5、8條位元線BL2、BL5、BL8，并分別提供ー電源電壓Vc4至其余的位元線BL1、BL3 BL4、BL6 BL7、BL9。藉此，記憶胞261 263將可進(jìn)行程序化。最后，在第3個(gè)子期間內(nèi)，頁面緩沖器231 233將分別提供一接地電壓Vs4給第3、6、9條位元線BL3、BL6、BL9,并分別提供ー電源電壓Vc4至其余的位元線BLl BL2、BL4 BL5、BL7 BL8。藉此，記憶胞271 273將可進(jìn)行程序化。換言之，如步驟S331與步驟S332所示，在第i個(gè)子期間內(nèi)，頁面緩沖器231 233會(huì)分別提供一接地電壓Vs4至第i、i+N、i+2N.....i+(M-I)*N條位元線，井分別提供一電源電壓Vc4至其余的位元線。如此ー來，在程序化記憶胞的過程中，就偏壓在電源電壓Vc4的某一位元線而言，與其左右相鄰的兩位元線中最多只有一條位元線被偏壓在接地電壓Vs4下。例如，在第I個(gè)子期間內(nèi)，對偏壓在電源電壓Vc4的位元線BL5而言，僅其左側(cè)的位元線BL4被偏壓在接地電壓Vs4下。此外，在第I個(gè)子期間內(nèi)，對偏壓在電源電壓Vc4的位元線BL6而言，僅其右側(cè)的位元線BL7被偏壓在接地電壓Vs4下。藉此，各個(gè)記憶胞串列的通道電壓將可以提升，進(jìn)而降低記憶胞的傳遞擾動(dòng)。 主要的原因在于,如圖4所繪示的記憶胞的布局剖面圖所示,其中圖4繪示出記憶胞281、251、282的布局剖面圖，且圖4分別標(biāo)示出基底410、源/漏極參雜層420、浮置柵極層430以及控制柵極層440。如圖4所示，記憶胞281、251、282的控制柵分別被偏壓在傳遞電壓Vt4、程序電壓Vp4以及傳遞電壓Vt4下，且記憶胞281、251、282各自形成一反轉(zhuǎn)層450。此外，因布局結(jié)構(gòu)所導(dǎo)致的寄生電容包括控制柵與浮置柵之間的寄生電容Cono、浮置柵與反轉(zhuǎn)層之間的寄生電容Ctun、反轉(zhuǎn)層與基底之間的寄生電容Cdep、以及接面電容Cj0據(jù)此,記憶胞串列240的通道電壓Vch將如式(I)所示
, (H-I)-Cs-(FM-Vth-Vchi) Cs·(VpA-Vth-Vchi) ,Vcn = ------- +-—--+Vchi
η · Ctotalη ■ Ctotal:(f^m+hVp4—hvt+(l-￡^.腦式⑴
^ I _ Cono · CtunCs =-，Cch = Cj+Cdep, Ctotal = Cs+Cch
Ctun + Cono其中，η為記憶胞串列240所串接的記憶胞的個(gè)數(shù)，Vchi為記憶胞串列240切換至浮接狀態(tài)時(shí)通道電壓Vch的初始位準(zhǔn)，且Vth為記憶胞的臨界電壓。如式(I)所示，通道電壓Vch反比于等效總電容Ctotal。換言之，可藉由降低等效總電容Ctotal，來提升通道電壓 Vch0此外，圖5是依據(jù)本發(fā)明的一實(shí)施例的記憶胞的另一布局剖面圖，其中圖5繪示出記憶胞251與261的布局剖面圖，且圖5分別標(biāo)示出控制柵極層510、浮置柵極層520、絕緣層530、以及擴(kuò)散位元線540與550。如圖5所示，兩擴(kuò)散位元線540與550之間將可形成一寄生的擴(kuò)散電容Cdef，且擴(kuò)散電容Cdef為等效總電容Ctotal的一部分。此外，在集成電路的布局上，兩擴(kuò)散位元線540與550分別電性連接至位元線BLl與BL2。換言之，位元線BLl與BL2的電壓位準(zhǔn)將可決定擴(kuò)散電容Cdef的形成與否，進(jìn)而影響等效總電容Ctotal的大小。舉例來說，圖6Α與圖6Β分別是依據(jù)本發(fā)明的一實(shí)施例的擴(kuò)散位元線與擴(kuò)散字元線的布局示意圖，其中圖6Α與圖6Β分別繪示出擴(kuò)散位元線540與550以及擴(kuò)散字元線610 630。其中，如圖6A所示，當(dāng)位元線BLl與BL2分別壓降在接地電壓Vs4與電源電壓Vc4時(shí)，兩擴(kuò)散位元線540與550也將分別壓降在電源電壓Vc4與接地電壓Vs4。此時(shí)，位元線BLl與BL2之間的電壓差將導(dǎo)致兩擴(kuò)散位元線540與550之間形成擴(kuò)散電容，進(jìn)而提高等效總電容Ctotal。相對地，如圖6B所示，當(dāng)位元線BLl與BL2都壓降在電源電壓Vc4時(shí)，兩擴(kuò)散位元線540與550也都偏壓在電源電壓Vc4下。此時(shí)，由于位元線BLl與BL2之間的電壓差為零，因此兩擴(kuò)散位元線540與550之間將無法形成擴(kuò)散電容，進(jìn)而降低等效總電容 Ctotal。換言之，在程序化記憶胞的過程中，就偏壓在電源電壓Vc4的某一位元線而言，倘若其左右相鄰的兩位元線皆偏壓在接地電壓Vs4下，則此位元線與其左右相鄰的兩位元線皆會(huì)各自形成ー電壓差，進(jìn)而導(dǎo)致等效總電容Ctotal的提升。然而， 在本實(shí)施例中，對偏壓在電源電壓Vc4的某一位元線而言，其左右相鄰的兩位元線中最多只有一條位元線會(huì)被偏壓在接地電壓Vs4下，因此可以降低等效總電容Ctotal，進(jìn)而提升通道電壓Vch。且可知，本實(shí)施例在提升通道電壓Vch的過程中，并未提高傳遞電壓Vt4的位準(zhǔn)，因此不會(huì)導(dǎo)致傳遞擾動(dòng)的増加。換言之，本實(shí)施例可在兼顧傳遞擾動(dòng)的情況下，降低記憶胞的程序擾動(dòng)。值得ー提的是，在上述實(shí)施例中，每ー頁面緩沖器231 233皆是在致能期間中逐ー驅(qū)動(dòng)各自所電性連接N條位元線。如此ー來，若將致能期間劃分成N個(gè)子期間來看，在第i個(gè)子期間內(nèi)，第i、i+N、i+2N、· · ·、i+(M-I)*N條位元線會(huì)被頁面緩沖器231 233所驅(qū)動(dòng)。換言之，從另ー觀點(diǎn)來看，圖7是依據(jù)本發(fā)明的另ー實(shí)施例的快閃記憶體裝置的程序化方法的示意圖。請同時(shí)參閱圖2與圖7來看，在程序化記憶胞陣列210的過程中，如步驟S710所示，列解碼器220會(huì)在一致能期間內(nèi)驅(qū)動(dòng)字元線中的一特定字元線。其中，步驟S710的詳細(xì)步驟與圖3實(shí)施例所述的步驟S310相同或是相似，故在此不予贅述。此外，如步驟S720所示，通過位元線BLl BL9電性連接M個(gè)頁面緩沖器231 233，其中頁面緩沖器231 233各自電性連接至N條位元線，且M為整數(shù)，N為大于2的整數(shù)。換言之，第j個(gè)頁面緩沖器電性連接第(j_l)*N+l條至第j*N條位元線，j為整數(shù)且I彡j彡M。此外，如步驟S730所示，在致能期間，第j個(gè)頁面緩沖器會(huì)依序驅(qū)動(dòng)第N*(j_l)+1條位元線至第N*j條位元線，以逐一程序化電性連接特定字元線的記憶胞，j為整數(shù)且I ^ j ^ M0舉例來說，倘若M = 3且N = 3，則在致能期間內(nèi)，頁面緩沖器231會(huì)逐一提供接地電壓Vs4給位元線BLl BL3。此外，當(dāng)頁面緩沖器231提供接地電壓Vs4給位元線BLl時(shí)，頁面緩沖器231會(huì)將位元線BL2與BL3偏壓在電源電壓Vc4下。相似地，當(dāng)頁面緩沖器231提供接地電壓Vs4給位元線BL2時(shí)，頁面緩沖器231會(huì)將位元線BLl與BL3偏壓在電源電壓Vc4下。另ー方面，對頁面緩沖器232而言，在致能期間內(nèi)，其也會(huì)逐一提供接地電壓Vs4給位元線BL4 BL6。此外，當(dāng)頁面緩沖器232提供接地電壓Vs4給位元線BL4吋，頁面緩沖器232會(huì)將位元線BL5與BL6偏壓在電源電壓Vc4下。以此類推，頁面緩沖器233的操作。換言之，如步驟S731與步驟S732所示，在致能期間，第j個(gè)頁面緩沖器會(huì)依序提供一接地電壓Vs4給第N*(j-1)+1條位元線至第N*j條位元線，且第N*(j-1)+1條位元線至第N*j條位元線中未接收到接地電壓Vs4的位元線將偏壓在電源電壓Vc4下。至于本實(shí)施例的細(xì)部流程已包含在上述各實(shí)施例中，故在此不予贅述。
綜上所述，本發(fā)明是將每ー頁面緩沖器各自電性連接3條以上的位元線，且每一頁面緩沖器會(huì)在致能期間內(nèi)逐一驅(qū)動(dòng)各自所電性連接的位元線。藉此，記憶胞串列的等效總電容將可被降低，進(jìn)而提升各個(gè)記憶胞串列的通道電壓。此外，本發(fā)明在提升通道電壓的過程中，并未提高傳遞電壓的位準(zhǔn)，因此不會(huì)導(dǎo)致傳遞擾動(dòng)的増加。換言之，本發(fā)明可在兼顧傳遞擾動(dòng)的情況下，降低記憶胞的程序擾動(dòng)。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述掲示的 方法及技術(shù)內(nèi)容作出些許的更動(dòng)或修飾為等同變化的等效實(shí)施例，但凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種快閃記憶體裝置，其特征在于其包括 一記憶體陣列，包括多個(gè)記憶胞，并電性連接多條字元線與多條位元線； 一列解碼器，在一致能期間驅(qū)動(dòng)該些字元線中的一特定字元線；以及M個(gè)頁面緩沖器，其中該些頁面緩沖器將該致能期間劃分成N個(gè)子期間，且該些頁面緩沖器在第i個(gè)子期間驅(qū)動(dòng)第i、i+N、i+2N、. . .、i+(M-l)*N條位元線，以對電性連接該特定字元線的該些記憶胞進(jìn)行程序化，M為正整數(shù)，N為大于2的整數(shù)，i為整數(shù)且I < i < N。
2.根據(jù)權(quán)利要求I所述的快閃記憶體裝置，其特征在于其中所述的記憶體陣列更電性連接一串選擇線與一接地選擇線，且該列解碼器在該致能期間分別提供一電源電壓與一接地電壓至該串選擇線與該接地選擇線，并提供一程序電壓至該特定字元線，并提供一傳遞電壓至其余的該些字元線。
3.根據(jù)權(quán)利要求I所述的快閃記憶體裝置，其特征在于其中在第i個(gè)子期間，該些頁面緩沖器分別提供一接地電壓至第i、i+N、i+2N.....i+(M-I) *N條位元線，并分別提供一電源電壓至其余的該些位元線。
4.一種快閃記憶體裝置的程序化方法，其特征在于其中該快閃記憶體裝置包括電性連接至多條字元線與多條位元線的一記憶體陣列，且該記憶體陣列包括多個(gè)記憶胞，該快閃記憶體裝置的程序化方法包括以下步驟 在一致能期間驅(qū)動(dòng)該些字元線中的一特定字元線； 通過M個(gè)頁面緩沖器將該致能期間劃分成N個(gè)子期間，其中M為正整數(shù)，N為大于2的整數(shù)；以及 在第i個(gè)子期間驅(qū)動(dòng)第i、i+N、i+2N.....i+(M-I) *N條位元線，以對連接該特定字元線的該些記憶胞進(jìn)行程序化，其中i為整數(shù)且I < i < N。
5.根據(jù)權(quán)利要求4所述的快閃記憶體裝置的程序化方法，其特征在于其中所述的記憶體陣列更電性連接一串選擇線與一接地選擇線，且在該致能期間驅(qū)動(dòng)該些字元線中的該特定字元線的步驟包括 提供一電源電壓至該串選擇線； 提供一接地電壓至該接地選擇線； 提供一程序電壓至該特定字元線；以及 提供一傳遞電壓至其余的該些字元線。
6.根據(jù)權(quán)利要求4所述的快閃記憶體裝置的程序化方法，其特征在于其中在第i個(gè)子期間驅(qū)動(dòng)第i、i+N、i+2N、. . .、i+(M-I) *N條位元線的步驟包括 在第i個(gè)子期間，分別提供一接地電壓至第i、i+N、i+2N.....i+(M-l)*N條位元線；以及 在第i個(gè)子期間，分別提供一電源電壓至其余的該些位元線。
7.一種快閃記憶體裝置，其特征在于其包括 一記憶體陣列，包括多個(gè)記憶胞，并電性連接多條字元線與多條位元線； 一列解碼器，在一致能期間驅(qū)動(dòng)該些字元線中的一特定字元線；以及M個(gè)頁面緩沖器，每一該些頁面緩沖器分別電性連接該些位元線中的N條位元線，其中，第j個(gè)頁面緩沖器在該致能期間驅(qū)動(dòng)第N*(j-1)+1條位元線至第N*j條位元線，以逐一程序化電性連接該特定字元線的該些記憶胞，M為正整數(shù)，N為大于2的整數(shù)，j為整數(shù)且K j < M。
8.根據(jù)權(quán)利要求7所述的快閃記憶體裝置，其特征在于其中所述的記憶體陣列更電性連接一串選擇線與一接地選擇線，且該列解碼器在該致能期間分別提供一電源電壓與一接地電壓至該串選擇線與該接地選擇線，并提供一程序電壓至該特定字元線，以及提供一傳遞電壓至其余的該些字元線。
9.根據(jù)權(quán)利要求7所述的快閃記憶體裝置，其特征在于其中所述的第j個(gè)頁面緩沖器在該致能期間依序提供一接地電壓給第N*(j-1)+1條位元線至第N*j條位元線，且第N*(j_l)+1條位元線至第N*j條位元線中未接收到該接地電壓的位元線偏壓在一電源電壓下。
10.一種快閃記憶體裝置的程序化方法，其特征在于其中該快閃記憶體裝置包括電性連接至多條字元線與多條位元線的一記憶體陣列，且該記憶體陣列包括多個(gè)記憶胞，該快閃記憶體裝置的程序化方法包括以下步驟 在一致能期間驅(qū)動(dòng)該些字元線中的一特定字元線； 通過該些位元線電性連接M個(gè)頁面緩沖器，且每一該些頁面緩沖器分別電性連接該些位元線中的N條位元線，其中M為正整數(shù)，N為大于2的整數(shù)；以及 在該致能期間，第j個(gè)頁面緩沖器驅(qū)動(dòng)第N*(j-1)+1條位元線至第N*j條位元線，以逐一程序化電性連接該特定字元線的該些記憶胞，j為整數(shù)且I < j < M。
11.根據(jù)權(quán)利要求10所述的快閃記憶體裝置的程序化方法，其特征在于其中所述的記憶體陣列更電性連接一串選擇線與一接地選擇線，且在該致能期間驅(qū)動(dòng)該些字元線中的該特定字元線的步驟包括 提供一電源電壓至該串選擇線； 提供一接地電壓至該接地選擇線； 提供一程序電壓至該特定字元線；以及 提供一傳遞電壓至其余的該些字元線。
12.根據(jù)權(quán)利要求10所述的快閃記憶體裝置的程序化方法，其特征在于其中在該致能期間，第j個(gè)頁面緩沖器驅(qū)動(dòng)第N*(j-1)+1條位元線至第N*j條位元線的步驟包括 在該致能期間，第j個(gè)頁面緩沖器依序提供一接地電壓給第N*(j-1)+1條位元線至第N* j條位元線；以及 在該致能期間，第N*(j-1)+1條位元線至第N*j條位元線中未接收到該接地電壓的位元線偏壓在一電源電壓下。
全文摘要
本發(fā)明是有關(guān)于一種快閃記憶體裝置與其程序化方法。該快閃記憶體裝置，包括記憶體陣列、列解碼器、以及M個(gè)頁面緩沖器，M為正整數(shù)。其中，記憶體陣列包括多個(gè)記憶胞，并電性連接多條字元線與多條位元線。列解碼器在一致能期間驅(qū)動(dòng)這些字元線中的一特定字元線。所述M個(gè)頁面緩沖器將致能期間劃分成N個(gè)子期間，N為大于2的整數(shù)。此外，所述M個(gè)頁面緩沖器在第i個(gè)子期間驅(qū)動(dòng)第i、i+N、i+2N、...、i+(M-1)*N條位元線，以對電性連接至特定字元線的記憶胞進(jìn)行程序化，i為整數(shù)且1≤i≤N。本發(fā)明還提供了一種快閃記憶體裝置的程序化方法。藉此本發(fā)明可以在兼顧傳遞擾動(dòng)的情況下，降低記憶胞的程序擾動(dòng)。
文檔編號G11C16/02GK102682839SQ20111006572
公開日2012年9月19日 申請日期2011年3月16日 優(yōu)先權(quán)日2011年3月16日
發(fā)明者劉注雍, 張耀文, 張馨文 申請人:旺宏電子股份有限公司