專利名稱：用于控制層疊芯片的刷新操作的半導(dǎo)體系統(tǒng)、器件和方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實施例涉及半導(dǎo)體設(shè)計技術(shù)，且更具體而言涉及用于控制多個層疊半導(dǎo)體芯片的刷新操作的系統(tǒng)、半導(dǎo)體器件和方法。
背景技術(shù)：
一般而言，半導(dǎo)體存儲單元通過周期性地激活字線來執(zhí)行刷新操作以實質(zhì)地維持?jǐn)?shù)據(jù)。然而，當(dāng)半導(dǎo)體存儲器件的多個存儲體激活相應(yīng)的字線時，峰值電流可能增加。為了減小峰值電流，可以對存儲體進行分組(例如，分成兩個一組、四個一組等)， 且然后一組接一組地進行操作。例如，如果半導(dǎo)體存儲單元包括八個存儲體，則存儲體BANK<0:7>可以同時地執(zhí)行刷新操作，存儲體BANK<0 7>可以被分成諸如存儲體BANK<0 3>和存儲體BANK<4 7> 的兩個組來執(zhí)行刷新操作，或者存儲體BANK<0:7>可以被分成存儲體ΒΑΝΚ<0:1>、存儲體 BANK<2 3>、存儲體BANK<4 5>和存儲體BANK<6 7>來執(zhí)行刷新操作。與此同時，對高集成的半導(dǎo)體器件的需求日益增加，通過減小線寬的按比例縮小 (scaling-down)方法導(dǎo)致半導(dǎo)體器件的集成度提高。然而，近來，這種按比例縮小方法已到達技術(shù)極限。為了克服這種技術(shù)極限，正在開發(fā)各種類型的層疊封裝技術(shù)。具體地，已提出了使用貫穿半導(dǎo)體芯片而形成的導(dǎo)線(也稱為穿通硅通孔(TSV)) 的層疊半導(dǎo)體封裝。根據(jù)層疊半導(dǎo)體封裝的已知制造方法，將半導(dǎo)體芯片貫穿而形成通孔， 在通孔中填充導(dǎo)電材料以形成稱為穿通硅通孔的電極，且上層的半導(dǎo)體芯片經(jīng)由穿通硅通孔而與下層的半導(dǎo)體芯片電耦接。圖1是說明使用穿通硅通孔(TSV)的已知層疊半導(dǎo)體芯片封裝的圖。參見圖1，在這種半導(dǎo)體芯片封裝中，由于層疊半導(dǎo)體芯片封裝中的存儲體的數(shù)量與從芯片的數(shù)量成比例增加，因此峰值電流可能增加且用于供應(yīng)電源電壓的電荷泵面積也可能增加。

發(fā)明內(nèi)容
本發(fā)明的示例性實施例涉及一種用于控制層疊芯片來以不同的定時執(zhí)行每個從芯片中的刷新操作的系統(tǒng)、半導(dǎo)體器件和方法。根據(jù)本發(fā)明的一個示例性實施例，一種用于控制多個層疊半導(dǎo)體芯片的刷新操作的半導(dǎo)體系統(tǒng)包括第一半導(dǎo)體芯片，被配置為將用于執(zhí)行刷新操作的刷新信號和半導(dǎo)體芯片辨別信號輸出；以及多個第二半導(dǎo)體芯片，被配置為響應(yīng)于刷新信號和半導(dǎo)體芯片辨別信號以不同的定時來執(zhí)行刷新操作。根據(jù)本發(fā)明的另一個示例性實施例，一種用于控制多個層疊芯片的刷新操作的半導(dǎo)體器件包括主芯片；和多個從芯片，被配置為響應(yīng)于在刷新操作中用作存儲體激活信號的第一延遲輸入信號以不同的定時來執(zhí)行刷新操作。根據(jù)本發(fā)明的又一個示例性實施例，一種用于控制刷新操作的半導(dǎo)體器件包括 延遲控制電路，被配置為響應(yīng)于半導(dǎo)體芯片辨別信號來將在刷新操作中用作存儲體激活信號的第一輸入信號延遲，并將延遲信號輸出作為第二半導(dǎo)體的第一輸出信號；以及結(jié)束信號發(fā)生電路，被配置為響應(yīng)于表示最后的第二半導(dǎo)體的從芯片結(jié)束信號和所述最后的第二半導(dǎo)體的第一輸出信號來產(chǎn)生表示存儲體激活的結(jié)束的存儲體激活結(jié)束信號。根據(jù)本發(fā)明的再一個示例性實施例，一種用于控制多個層疊芯片的刷新操作的方法包括以下步驟將用于激活存儲體的存儲體激活信號提供至多個從芯片；使用所提供的存儲體激活信號來產(chǎn)生被延遲了特定的延遲量的第一輸出信號，并響應(yīng)于延遲的第一輸出信號來執(zhí)行相應(yīng)的從芯片的刷新操作；將延遲的第一輸出信號輸入作為下一個從芯片的第一輸入信號；以及重復(fù)地執(zhí)行產(chǎn)生第一輸出信號、執(zhí)行刷新操作和輸入延遲的輸出信號的步驟。


圖1是說明使用穿通硅通孔(TSV)層疊的已知半導(dǎo)體芯片的圖；圖2是說明根據(jù)本發(fā)明的一個示例性實施例的用于控制多個層疊芯片的刷新操作的半導(dǎo)體器件的圖；圖3是說明根據(jù)本發(fā)明的一個示例性實施例的用于控制刷新操作的從芯片的一部分的詳細(xì)結(jié)構(gòu)的框圖；圖4是說明根據(jù)本發(fā)明的一個示例性實施例的圖3所示的延遲控制電路的電路圖；圖5是說明根據(jù)本發(fā)明的一個示例性實施例的圖3所示的模式選擇電路的電路圖；圖6是說明根據(jù)本發(fā)明的一個示例性實施例的結(jié)束信號發(fā)生電路的電路圖；以及圖7是說明根據(jù)本發(fā)明的一個示例性實施例的在用于控制多個層疊芯片的刷新操作的從芯片中的刷新定時的時序圖。
具體實施例方式下面將參照附圖更加詳細(xì)地描述本發(fā)明的示例性實施例。然而，本發(fā)明可以用不同的方式來實施，并且不應(yīng)當(dāng)被理解為限于本文所提出的實施例。確切地說，提供這些實施例是為了使得本說明書將是清楚且完整的，并且將會向本領(lǐng)域技術(shù)人員完全傳達本發(fā)明的范圍。在本說明書中，相同的附圖標(biāo)記在本發(fā)明的各個附圖和實施例中表示相同的部分。在本發(fā)明的一個示例性實施例中，假定層疊了八個從芯片，且設(shè)置在每個從芯片中的存儲體被分成兩組存儲體(第一組BANK<0:3>，和第二組BANK<4:7>)。由于第二組 BANK<4:7>的存儲體的結(jié)構(gòu)和操作與第一組BANK<0:3>的存儲體的結(jié)構(gòu)和操作相同，因此將僅描述第一組BANK<0:3>的存儲體的結(jié)構(gòu)和操作。
圖2是說明根據(jù)本發(fā)明的一個示例性實施例的用于控制多個層疊芯片的刷新操作的半導(dǎo)體器件的圖。參見圖2，根據(jù)本發(fā)明的本示例性實施例的用于控制多個層疊芯片的刷新操作的半導(dǎo)體器件包括主芯片100和多個從芯片SLAVEO至SLAVE7。主芯片100被配置為經(jīng)由第一穿通硅通孔Ll向多個從芯片SLAVEO至SLAVE7提供用于執(zhí)行多個從芯片SLAVEO至SLAVE7中的刷新操作的刷新信號REF、用于激活每個存儲體的存儲體激活信號BA<0:3>和從芯片辨別信號SLICE<0:2>。在測試模式期間，在測試模式中用作刷新信號的測試刷新信號TAREF<0:2>也經(jīng)由第一穿通硅通孔Ll被提供至多個從芯片SLAVEO至SLAVE7。多個從芯片SLAVEO至SLAVE7被配置為響應(yīng)于刷新信號REF、第一輸入信號BA_ REF_IN和從芯片辨別信號SLICE<0:2>而以不同的定時執(zhí)行刷新操作。此處，多個從芯片 SLAVEO至SLAVE7將第一輸入信號BA_REF_IN(這可以是用于刷新操作的存儲體激活信號) 延遲特定的延遲量，從而延遲每個從芯片中的刷新操作。此外，從芯片經(jīng)由第二穿通硅通孔L2輸出第一延遲輸入信號BA_REF_IN作為從芯片的第一輸出信號BA_REF_0UT，且下一個(上層的)從芯片經(jīng)由第二穿通硅通孔L2接收所述從芯片的第一輸出信號BA_REF_0UT作為所述下一個(上層的)從芯片的第一輸入信號 BA_REF_IN。多個從芯片SLAVEO至SLAVE7被配置為將第一輸入信號BA_REF_IN延遲特定的延遲量，從而允許以不同的定時來執(zhí)行刷新操作。多個從芯片SLAVEO至SLAVE7可以順序地執(zhí)行以上操作，使得每個從芯片中的刷新操作順序地執(zhí)行。與此同時，最后的(最上層的)從芯片SLAVE7被配置為經(jīng)由第三穿通硅通孔L3 向主芯片100提供表示存儲體的刷新操作完成的存儲體結(jié)束信號BA_REF_END，從而允許主芯片100結(jié)束刷新操作。圖3是說明根據(jù)本發(fā)明的一個示例性實施例的用于控制刷新操作的從芯片的一部分的詳細(xì)結(jié)構(gòu)的框圖。參見圖3，每個從芯片包括延遲控制電路200、模式選擇電路300和結(jié)束信號發(fā)生電路400。延遲控制電路200被配置為將第一輸入信號BA_REF_IN延遲。此外，延遲控制電路200可以從主芯片或另一個從芯片接收刷新信號REF、存儲體激活信號BA<0:3>、第一輸入信號BA_REF_IN和從芯片辨別信號SLICE<0:2>。在測試模式期間，將測試刷新信號TAREF<0:2>提供至延遲控制電路200。延遲控制電路200可以使用刷新信號REF、第一輸入信號BA_REF_IN和從芯片辨別信號SLICE<0 2>來執(zhí)行邏輯運算以將第一輸入信號BA_REF_IN延遲特定的延遲量，并輸出從芯片的第一輸出信號BA_REF_0UT。圖4是說明根據(jù)本發(fā)明的一個示例性實施例的圖3所示的延遲控制電路200的電路圖。參見圖4，延遲控制電路200包括從芯片選擇模塊210、延遲模塊230和輸出模塊 250。
從芯片選擇模塊210被配置為通過使用從芯片辨別信號SLICE<0:2>向輸出模塊 250提供與每個從芯片相對應(yīng)的從芯片選擇信號SLICE_S。此外，從芯片選擇模塊210被配置為根據(jù)從芯片辨別信號SLICE<0:2>向延遲模塊230和輸出模塊250提供第一輸入信號 BA_REF_IN或?qū)Υ鎯w激活信號BA<0:3>和刷新信號REF進行邏輯運算的結(jié)果。從芯片選擇模塊210包括第一或非門N0R1、第一反相器INVl至第四反相器INV4、 第一與非門NAND1、第二與非門NAND2、第二或非門N0R2、第一傳輸門TGl和第二傳輸門 TG2。第一或非門NORl被配置為對從芯片辨別信號SLICE<0 2>執(zhí)行“或非”運算，并經(jīng)由第一反相器INVl和第二反相器INV2將運算結(jié)果提供至輸出模塊250。第一反相器INVl被配置為將第一或非門NORl的輸出信號反相。從第一反相器 INVl輸出的反相信號被提供至第二反相器INV2、第一傳輸門TGl和第二傳輸門TG2。第二反相器INV2被配置為將第一反相器INVl的輸出信號反相，并向輸出模塊250 提供反相信號作為從芯片選擇信號SLICE_S。第一與非門NANDl被配置為對存儲體激活信號ΒΑ<0:1>和刷新信號REF執(zhí)行“與非”運算，并將運算結(jié)果提供至第二或非門N0R2。第二與非門NAND2被配置為對存儲體激活信號BA<2:3>執(zhí)行“與非”運算，并將運算結(jié)果提供至第二或非門N0R2。第二或非門N0R2被配置為對第一與非門NANDl和第二與非門NAND2的輸出信號執(zhí)行“或非”運算，并將運算結(jié)果提供至第一傳輸門TG1。第一傳輸門TGl被配置為響應(yīng)于第一反相器INVl的輸出信號和第二反相器INV2 的輸出信號而將第二或非門N0R2的輸出信號傳送至第三反相器INV3。第二傳輸門TG2被配置為接收下層的從芯片的輸出信號BA_REF_0UT作為第一輸入信號BA_REF_IN，并響應(yīng)于第一反相器INVl的輸出信號和第二反相器INV2的輸出信號而將第一輸入信號BA_REF_IN傳輸至第三反相器INV3的輸入端。第三反相器INV3被配置為接收第一傳輸門TGl的輸出信號或第二傳輸門TG2的輸出信號，并將反相信號提供至第四反相器INV4。第四反相器INV4被配置為將第三反相器INV3的輸出信號反相，并將反相信號提供至延遲模塊230和輸出模塊250。延遲模塊230被配置為將第四反相器INV4的輸出信號延遲特定的延遲量，并將延遲信號輸出。與此同時，在測試模式的情況下，延遲模塊230可以被配置為停止延遲第四反相器INV4的輸出信號，并從主芯片100接收測試刷新信號TAREF<0:2>，并將測試刷新信號 TAREF<0:2>延遲特定的延遲量以輸出延遲信號。延遲模塊230可以由多個反相器(未圖示)彼此串聯(lián)耦接成的反相器鏈形成或可以形成為其他變型。輸出模塊250被配置為響應(yīng)于接收自從芯片選擇模塊210的從芯片選擇信號 SLICE_S而選擇性地將延遲模塊230的輸出信號或從芯片選擇模塊210的輸出信號輸出作為從芯片的第一輸出信號BA_REF_0UT。輸出模塊250包括第五反相器INV5、第六反相器INV6、第七反相器INV7、第三傳輸門TG3和第四傳輸門TG4。
第五反相器被配置為接收第二反相器INV2的輸出信號并將其反相。第三傳輸門 TG3被配置為響應(yīng)于第二反相器INV2的輸出信號和第五反相器INV5的輸出信號來傳輸延遲模塊230的輸出信號。第四傳輸門TG4被配置為響應(yīng)于第二反相器INV2的輸出信號和第五反相器INV5 的輸出信號來傳輸?shù)谒姆聪嗥鱅NV4的輸出信號。第六反相器INV6被配置為接收第三傳輸門TG3的輸出信號或第四傳輸門TG4的輸出信號并將其反相。第七反相器INV7被配置為將第六反相器INV6的輸出信號反相，并輸出反相信號作為第一輸出信號BA_REF_0UT。此外，第七反相器INV7將第一輸出信號BA_REF_0UT提供至模式選擇電路300和結(jié)束信號發(fā)生電路400。再次參見圖3，模式選擇電路300被配置為例如從主芯片100接收刷新信號REF和存儲體激活信號BA<0:3>，并從相應(yīng)的延遲控制電路200接收第一輸出信號BA_REF_0UT。在刷新模式期間，模式選擇電路300被配置為將從芯片的第一輸出信號BA_REF_ OUT輸出作為模式選擇輸出信號BA_0UT<0:3>。在正常模式期間，模式選擇電路300被配置為將所接收的存儲體激活信號BA<0:3>輸出作為模式選擇輸出信號BA_0UT<0:3>。圖5是說明根據(jù)本發(fā)明的一個示例性實施例的圖3所示的模式選擇電路的電路圖。參見圖5，模式選擇電路300包括第一操作選擇模塊310、第二操作選擇模塊320、 第三操作選擇模塊330和第四操作選擇模塊340。第一操作選擇模塊310被配置為響應(yīng)于例如從主芯片100接收的刷新信號REF和反相刷新信號而選擇性地將第一輸出信號BA_REF_0UT或第一存儲體激活信號ΒΑ<0>輸出作為模式選擇輸出信號BA_0UT<0>。S卩，在刷新模式期間，第一輸出信號BA_REF_0UT被輸出作為模式選擇輸出信號 BA_0UT<0>。而在正常模式期間，第一存儲體激活信號ΒΑ<0>被輸出作為模式選擇輸出信號 BA_0UT<0>。第二操作選擇模塊320被配置為響應(yīng)于例如從主芯片100接收的刷新信號REF和反相刷新信號而選擇性地將第一輸出信號BA_REF_0UT或第二存儲體激活信號BA<1>輸出作為模式選擇輸出信號BA_0UT<1>。S卩，在刷新模式期間，第一輸出信號BA_REF_0UT被輸出作為模式選擇輸出信號 BA_0UT<1>。而在正常模式期間，第二存儲體激活信號BA<1>被輸出作為模式選擇輸出信號 BA_0UT<1>。第三操作選擇模塊330被配置為響應(yīng)于例如從主芯片100接收的刷新信號REF和反相刷新信號而選擇性地將第一輸出信號BA_REF_0UT或第三存儲體激活信號BA<2>輸出作為模式選擇輸出信號BA_0UT<2>。S卩，在刷新模式期間，第一輸出信號BA_REF_0UT被輸出作為模式選擇輸出信號 BA_0UT<2>。而在正常模式期間，第三存儲體激活信號BA<2>被輸出作為模式選擇輸出信號 BA_0UT<2>。第四操作選擇模塊340被配置為響應(yīng)于例如從主芯片100接收的刷新信號REF和反相刷新信號而選擇性地將第一輸出信號BA_REF_0UT或第四存儲體激活信號BA<3>輸出作為模式選擇輸出信號BA_0UT<3>。即，在刷新模式期間，第一輸出信號BA_REF_0UT被輸出作為模式選擇輸出信號 BA_0UT<3>。而在正常模式期間，第四存儲體激活信號BA<3>被輸出作為模式選擇輸出信號 BA_0UT<3>。再次參見圖3，結(jié)束信號發(fā)生電路400被配置為從主芯片100接收具有表示最后的 (最上層的)從芯片的信息的從芯片結(jié)束信號SLICE_END，接收從芯片的第一輸出信號BA_ REF_0UT，產(chǎn)生具有表示存儲體激活的結(jié)束的信息的存儲體激活結(jié)束信號BA_REF_END，并經(jīng)由第三穿通硅通孔L3向主芯片100提供存儲體激活結(jié)束信號BA_REF_END。主芯片100被配置為響應(yīng)于存儲體激活結(jié)束信號BA_REF_END而在刷新時間段 tRFC中將刷新操作禁止。圖6是說明根據(jù)本發(fā)明的一個示例性實施例的結(jié)束信號發(fā)生電路400的電路圖。參見圖6，結(jié)束信號發(fā)生電路400包括第三與非門NAND3和第八反相器INV8。第三與非門NAND3被配置為對從芯片結(jié)束信號SLICE_END和第一輸出信號BA_ REF_0UT執(zhí)行“與非”運算。第八反相器INV8被配置為將第三與非門NAND3的輸出信號反相，并將反相信號提供至主芯片100作為存儲體激活結(jié)束信號BA_REF_END。在下文中，將參照圖2至圖6描述根據(jù)本發(fā)明的一個示例性實施例的用于控制多個層疊芯片的刷新操作的半導(dǎo)體器件的操作。將描述半導(dǎo)體器件在刷新模式中的操作。在刷新模式中，主芯片100被配置為經(jīng)由第一穿通硅通孔Ll向多個從芯片SLAVEO 至SLAVE7提供刷新信號REF、存儲體激活信號BA<0:3>和從芯片辨別信號SLICE<0:2>。參見圖3和圖4，由于由第一從芯片SLAVEO的延遲控制電路200的從芯片選擇模塊210中的第一或非門NORl從主芯片100接收的從芯片辨別信號SLICE<0:2>具有值 ‘000’，因此第一或非門NORl的輸出值為邏輯‘高’，第一反相器INVl的輸出值為邏輯‘低’， 而第二反相器INV2的輸出值為邏輯‘高’。因此，第一傳輸門TGl響應(yīng)于具有邏輯‘低’值的第一反相器INVl的輸出和具有邏輯‘高，值的第二反相器INV2的輸出來傳輸?shù)诙蚍情TN0R2的輸出信號。第二傳輸門TG2響應(yīng)于具有邏輯‘高’值的第二反相器INV2的輸出和具有邏輯 ‘低’值的第一反相器INVl的輸出來中斷第一輸入信號BA_REF_IN。即，第二或非門N0R2的輸出信號經(jīng)由第三反相器INV3和第四反相器INV4被提供至延遲模塊230和第四傳輸門TG4。輸出模塊250的第五反相器INV5被配置為將具有邏輯‘高，值的第二反相器INV2 的輸出反相，并將邏輯‘低’值提供至第三傳輸門TG3和第四傳輸門TG4。第三傳輸門TG3響應(yīng)于具有邏輯‘高’值的第二反相器INV2的輸出和具有邏輯 ‘低’值的第五反相器INV5的輸出來中斷傳輸延遲模塊230的輸出值。第四傳輸門TG4響應(yīng)于具有邏輯‘低’值的第五反相器INV5的輸出和具有邏輯 ‘高，值的第二反相器INV2的輸出而經(jīng)由第六反相器INV6和第七反相器INV7來傳輸?shù)谒姆聪嗥鱅NV4的輸出信號作為具有邏輯‘高’值的第一輸出信號BA_REF_0UT。即，第二或非門N0R2的輸出信號經(jīng)由第三反相器INV3、第四反相器INV4、第四傳輸門TG4、第六反相器INV6和第七反相器INV7被輸出作為第一輸出信號BA_REF_0UT。
延遲控制電路200所輸出的第一輸出信號BA_REF_0UT被提供至模式選擇電路300 和結(jié)束信號發(fā)生電路400。參見圖3和圖5，模式選擇電路300的第一操作選擇模塊310被配置為響應(yīng)于從主芯片100接收的處于邏輯‘高’狀態(tài)的刷新信號REF和反相刷新信號(處于邏輯‘低’電平)來傳輸?shù)谝惠敵鲂盘朆A_REF_0UT，并中斷存儲體激活信號BA<0:3>。S卩，在刷新模式期間，第一從芯片的第一輸出信號BA_REF_0UT被輸出作為模式選擇輸出信號BA_0UT<0>，并被提供作為第二從芯片SLAVEl的第一輸入信號BA_REF_IN。參見圖3和圖6，結(jié)束信號發(fā)生電路400的第三與非門NAND3被配置為對具有邏輯 ‘高’值的第一輸出信號BA_REF_0UT和具有邏輯‘低’值的從芯片結(jié)束信號SLICE_END執(zhí)行 “與非”運算(因為它不是最上層的從芯片)，并輸出邏輯‘高’值。結(jié)束信號發(fā)生電路400的第八反相器INV8接收邏輯‘高’值，并輸出邏輯‘低’值作為存儲體激活結(jié)束信號BA_REF_END。因此，主芯片100識別出存儲體的激活尚未結(jié)束。再次參見圖3和圖4，在第二從芯片SLAVEl中，由于由第一或非門NORl從主芯片 100接收的從芯片辨別信號SLICE<0:2>具有值‘001，，因此第一或非門NORl的輸出值為邏輯‘低’、第一反相器INVl的輸出值為邏輯‘高’，而第二反相器INV2的輸出值為邏輯‘低’。因此，第一傳輸門TGl響應(yīng)于具有邏輯‘高’值的第一反相器INVl的輸出和具有邏輯‘低，值的第二反相器INV2的輸出來中斷第二或非門N0R2的輸出信號。第二傳輸門TG2響應(yīng)于具有邏輯‘低’值的第二反相器INV2的輸出和具有邏輯 ‘高，值的第一反相器INVl的輸出來將第一輸入信號BA_REF_IN傳輸至第三反相器INV3。即，從第一從芯片SLAVEO提供的第一輸入信號BA_REF_IN經(jīng)由第二從芯片SLAVEl 的第三反相器INV3和第四反相器INV4被提供至延遲模塊230和第四傳輸門TG4。輸出模塊250的第五反相器INV5使具有邏輯‘低’值的第二反相器INV2的輸出反相，并將第五反相器INV5的具有邏輯‘高’值的輸出信號提供至第三傳輸門TG3和第四傳輸門TG4。第三傳輸門TG3響應(yīng)于具有邏輯‘低’值的第二反相器INV2的輸出和具有邏輯 ‘高’值的第五反相器INV5的輸出來傳輸延遲模塊230的輸出值。第四傳輸門TG4響應(yīng)于具有邏輯‘高’值的第五反相器INV5的輸出和具有邏輯 ‘低’值的第二反相器INV2的輸出來中斷第四反相器INV4的輸出信號。即，從第一從芯片SLAVEO提供來的第一輸入信號BA_REF_IN在延遲模塊230中被延遲特定的延遲量，且延遲了的從芯片輸入信號經(jīng)由第三傳輸門TG3、第六反相器INV6和第七反相器INV7被輸出作為第一輸出信號BA_REF_0UT。從延遲控制電路200輸出的第一輸出信號BA_REF_0UT被提供至相應(yīng)的模式選擇電路300和相應(yīng)的結(jié)束信號發(fā)生電路400。參見圖3和圖5，模式選擇電路300的第二操作選擇模塊320被配置為響應(yīng)于從主芯片100接收的處于邏輯‘高’狀態(tài)的刷新信號REF和反相刷新信號(處于邏輯‘低’電平)來傳輸?shù)谝惠敵鲂盘朆A_REF_0UT，并中斷存儲體激活信號BA<0:3>。S卩，在刷新模式期間，第二從芯片的第一輸出信號BA_REF_0UT被輸出作為模式選擇輸出信號BA_0UT<1>，并被提供作為第三從芯片SLAVE2的第一輸入信號BA_REF_IN。參見圖3和圖5，由于第二從芯片SLAVEl的模式選擇電路300的第二操作選擇模塊320執(zhí)行與第一從芯片SLAVEO的模式選擇電路300的第一操作選擇模塊310等效的操作，因此將省略其描述。此外，由于第二從芯片SLAVEl的結(jié)束信號發(fā)生電路400執(zhí)行與第一從芯片SLAVEO 的結(jié)束信號發(fā)生電路400等效的操作，因此也將省略其描述。由于第三從芯片SLAVE2至第八從芯片SLAVE7的操作除了結(jié)束信號發(fā)生電路400 的操作之外，與第二從芯片SLAVEl的操作等效，因此也將省略其描述。第八從芯片SLAVE7的結(jié)束信號發(fā)生電路400的第三與非門NAND3被配置為對具有邏輯‘高’值的從芯片的第一輸出信號BA_REF_0UT和具有邏輯‘高’值的從芯片結(jié)束信號SLICE_END(因為它是最上層的從芯片)執(zhí)行“與非”運算，并輸出邏輯‘低’值。結(jié)束信號發(fā)生電路400的第八反相器INV8被配置為接收邏輯‘低’值并將其反相， 并向主芯片100提供邏輯‘高’值作為存儲體激活結(jié)束信號BA_REF_END。因此，主芯片100識別出存儲體的激活已經(jīng)結(jié)束，并將刷新信號REF禁止。參見圖3和圖5，在正常模式中(即，不在刷新模式中)，將從主芯片100接收的存儲體激活信號BA<0:3>按原樣輸出以便執(zhí)行正常操作。圖7是說明根據(jù)本發(fā)明的一個示例性實施例的在用于控制多個層疊芯片的刷新操作的從芯片中的刷新定時的時序圖。參見圖7，如上文所描述，可以理解，每個從芯片中的刷新定時被延遲了特定的延遲量。如上文所描述，在根據(jù)本發(fā)明的一個示例性實施例的用于控制多個層疊芯片的刷新操作的系統(tǒng)、半導(dǎo)體器件和方法中，每個從芯片被延遲特定的延遲量以用于激活，且每個從芯片的刷新操作可以以不同的定時執(zhí)行，從而導(dǎo)致峰值電流的減小。此外，通過以不同的定時執(zhí)行每個從芯片的刷新操作可以分散電流消耗，以補償電源驅(qū)動單元的有限容量。因此，可以減小電源驅(qū)動單元所占據(jù)的面積，從而提高生產(chǎn)性。雖然已經(jīng)參照具體的實施例描述了本發(fā)明，但是對于本領(lǐng)域技術(shù)人員而言明顯的是，在不脫離所附權(quán)利要求所限定的本發(fā)明的精神和范圍的前提下，可以進行各種變化和修改。
權(quán)利要求
1.一種用于控制多個層疊半導(dǎo)體芯片的刷新操作的半導(dǎo)體系統(tǒng)，包括第一半導(dǎo)體芯片，所述第一半導(dǎo)體芯片被配置為輸出用于執(zhí)行刷新操作的刷新信號和半導(dǎo)體芯片辨別信號；以及多個第二半導(dǎo)體芯片，所述多個第二半導(dǎo)體芯片被配置為響應(yīng)于所述刷新信號和所述半導(dǎo)體芯片辨別信號以不同的定時來執(zhí)行刷新操作。
2.如權(quán)利要求1所述的系統(tǒng)，其中，所述多個第二半導(dǎo)體芯片中的每個被配置為響應(yīng)于在刷新操作中用作存儲體激活信號的延遲的第一輸入信號，來將刷新操作中的存儲體的激活延遲。
3.如權(quán)利要求2所述的系統(tǒng)，其中，所述多個第二半導(dǎo)體芯片的所述第一輸入信號被順序地延遲。
4.如權(quán)利要求2所述的系統(tǒng)，其中，所述多個第二半導(dǎo)體芯片被配置為將延遲的所述第一輸入信號輸出至另一個第二半導(dǎo)體芯片。
5.如權(quán)利要求4所述的系統(tǒng)，其中，所述刷新信號、所述第一輸入信號和所述半導(dǎo)體芯片辨別信號經(jīng)由穿通硅通孔TSV被提供至所述多個第二半導(dǎo)體芯片。
6.如權(quán)利要求1所述的系統(tǒng)，其中，所述第一半導(dǎo)體芯片被配置為向所述多個第二半導(dǎo)體芯片提供在測試模式中用作刷新信號的測試刷新信號。
7.如權(quán)利要求1所述的系統(tǒng)，其中，所述多個第二半導(dǎo)體芯片中的一個被配置為產(chǎn)生表示存儲體的操作完成的存儲體結(jié)束信號，并將所述存儲體結(jié)束信號提供至所述第一半導(dǎo)體芯片。
8.如權(quán)利要求1所述的系統(tǒng)，其中，所述多個第二半導(dǎo)體芯片中的每個包括延遲控制電路，所述延遲控制電路被配置為響應(yīng)于所述半導(dǎo)體芯片辨別信號來將在刷新操作中用作存儲體激活信號的第一輸入信號延遲，并將延遲了的所述第一輸入信號輸出作為相應(yīng)的第二半導(dǎo)體芯片的第一輸出信號；以及結(jié)束信號發(fā)生電路，所述結(jié)束信號發(fā)生電路被配置為響應(yīng)于針對最后的第二半導(dǎo)體芯片的從芯片結(jié)束信號和所述最后的第二半導(dǎo)體芯片的第一輸出信號來產(chǎn)生表示存儲體激活的結(jié)束的存儲體激活結(jié)束信號。
9.如權(quán)利要求8所述的系統(tǒng)，其中，所述第一半導(dǎo)體芯片被配置為接收所述存儲體激活結(jié)束信號，并響應(yīng)于所述存儲體激活結(jié)束信號來結(jié)束刷新操作。
10.如權(quán)利要求8所述的系統(tǒng)，還包括模式選擇電路，所述模式選擇電路被配置為接收刷新信號、來自于所述第一半導(dǎo)體芯片的所述存儲體激活信號和所述延遲控制電路的所述第一輸出信號，并在刷新模式期間將所述第一輸出信號輸出作為模式選擇輸出信號，而在正常模式期間將所述存儲體激活信號輸出作為所述模式選擇輸出信號。
11.如權(quán)利要求8所述的系統(tǒng)，其中，所述延遲控制電路包括從芯片選擇模塊，所述從芯片選擇模塊被配置為響應(yīng)于所述刷新信號、存儲體激活信號、所述半導(dǎo)體芯片辨別信號和所述第一輸入信號來輸出與每個第二半導(dǎo)體芯片相對應(yīng)的從芯片選擇信號并將存儲體激活信號或所述第一輸入信號輸出；延遲模塊，所述延遲模塊被配置為將所述第一輸入信號延遲特定的延遲量；以及輸出模塊，所述輸出模塊被配置為響應(yīng)于所述從芯片選擇信號而選擇性地將所述延遲模塊的輸出信號或所述從芯片選擇模塊的輸出信號輸出。
12.如權(quán)利要求11所述的系統(tǒng)，其中，所述延遲模塊被配置為在測試模式中接收來自于所述第一半導(dǎo)體芯片的測試模式刷新信號，并將所述測試模式刷新信號延遲。
13.如權(quán)利要求8所述的系統(tǒng)，其中，所述結(jié)束信號發(fā)生電路包括與非門，所述與非門被配置為對所述從芯片結(jié)束信號和所述第二半導(dǎo)體芯片的所述第一輸出信號執(zhí)行“與非”運算。
14.一種用于控制多個層疊芯片的刷新操作的半導(dǎo)體器件，包括主芯片；以及多個從芯片，所述多個從芯片被配置為響應(yīng)于在刷新操作中用作存儲體激活信號的延遲的第一輸入信號而以不同的定時來執(zhí)行刷新操作。
15.如權(quán)利要求14所述的半導(dǎo)體器件，其中，所述多個從芯片被配置為將延遲的所述第一輸入信號輸出至另一個從芯片。
16.如權(quán)利要求15所述的半導(dǎo)體器件，其中，所述多個從芯片中的每個被配置為響應(yīng)于從芯片辨別信號，來將從其它從芯片輸入的所述第一輸入信號按層疊的次序順序地延遲特定的延遲量。
17.如權(quán)利要求16所述的半導(dǎo)體器件，其中，所述多個從芯片中的最后的從芯片被配置為產(chǎn)生表示存儲體的刷新操作完成的存儲體結(jié)束信號，并向所述主芯片提供所述存儲體結(jié)束信號。
18.如權(quán)利要求14所述的半導(dǎo)體器件，其中，所述主芯片被配置為向所述多個從芯片提供測試刷新信號，所述測試刷新信號在測試模式中用作刷新信號。
19.如權(quán)利要求14所述的半導(dǎo)體器件，其中，所述多個從芯片中的每個包括延遲控制電路，所述延遲控制電路被配置為響應(yīng)于從芯片辨別信號來將在刷新操作中用作存儲體激活信號的第一輸入信號延遲，并將延遲的所述第一輸入信號輸出作為所述從芯片的第一輸出信號；以及結(jié)束信號發(fā)生電路，所述結(jié)束信號發(fā)生電路被配置為響應(yīng)于表示最后的從芯片的從芯片結(jié)束信號和所述最后的從芯片的所述第一輸出信號來產(chǎn)生表示存儲體激活的結(jié)束的存儲體激活結(jié)束信號。
20.如權(quán)利要求19所述的半導(dǎo)體器件，其中，所述主芯片被配置為接收所述存儲體激活結(jié)束信號，并響應(yīng)于所述存儲體激活結(jié)束信號來結(jié)束刷新操作。
21.如權(quán)利要求19所述的半導(dǎo)體器件，還包括模式選擇電路，所述模式選擇電路被配置為在刷新模式期間將所述第一輸出信號輸出作為模式選擇輸出信號，而在正常模式期間將所述存儲體激活信號輸出作為所述模式選擇輸出信號。
22.如權(quán)利要求19所述的半導(dǎo)體器件，其中，所述延遲控制電路包括從芯片選擇模塊，所述從芯片選擇模塊被配置為響應(yīng)于所述刷新信號、存儲體激活信號、所述從芯片辨別信號和所述第一輸入信號，來輸出與每個從芯片相對應(yīng)的從芯片選擇信號，并輸出存儲體激活信號或所述第一輸入信號；延遲模塊，所述延遲模塊被配置為將所述第一輸入信號延遲特定的延遲量；以及輸出模塊，所述輸出模塊被配置為響應(yīng)于所述從芯片選擇信號來選擇性地輸出所述延遲模塊的輸出信號或所述從芯片選擇模塊的輸出信號。
23.如權(quán)利要求22所述的半導(dǎo)體器件，其中，所述延遲模塊被配置為在測試模式中接收來自于所述主芯片的測試模式刷新信號，并將所述測試模式刷新信號延遲。
24.如權(quán)利要求19所述的半導(dǎo)體器件，其中，所述結(jié)束信號發(fā)生電路包括與非門，所述與非門被配置為對所述從芯片結(jié)束信號和所述從芯片的輸出信號執(zhí)行“與非”運算。
25.一種用于控制刷新操作的半導(dǎo)體器件，包括延遲控制電路，所述延遲控制電路被配置為響應(yīng)于半導(dǎo)體芯片辨別信號來將在刷新操作中用作存儲體激活信號的第一輸入信號延遲，并將所延遲的信號輸出作為半導(dǎo)體芯片的第一輸出信號；和結(jié)束信號發(fā)生電路，所述結(jié)束信號發(fā)生電路被配置為響應(yīng)于表示最后的半導(dǎo)體芯片的從芯片結(jié)束信號和所述最后的半導(dǎo)體芯片的所述第一輸出信號來產(chǎn)生表示存儲體激活的結(jié)束的存儲體激活結(jié)束信號。
26.一種用于控制多個層疊芯片的刷新操作的方法，包括以下步驟將用于激活存儲體的存儲體激活信號提供至多個從芯片；使用所提供的所述存儲體激活信號來產(chǎn)生被延遲了特定延遲量的第一輸出信號，并響應(yīng)于所延遲的所述第一輸出信號來執(zhí)行相應(yīng)的從芯片的刷新操作；輸入所述延遲的第一輸出信號作為下一個從芯片的第一輸入信號；以及重復(fù)執(zhí)行產(chǎn)生所述第一輸出信號、執(zhí)行刷新操作和輸入所延遲的輸出信號的步驟。
27.如權(quán)利要求沈所述的方法，還包括以下步驟利用最后的從芯片產(chǎn)生表示存儲體激活操作的結(jié)束的存儲體激活結(jié)束信號，來結(jié)束刷新操作。
28.如權(quán)利要求27所述的方法，其中，在提供存儲體激活信號的步驟中，經(jīng)由第一穿通硅通孔從主芯片接收刷新信號、所述存儲體激活信號和半導(dǎo)體芯片辨別信號。
29.如權(quán)利要求27所述的方法，其中，在執(zhí)行多個從芯片的刷新操作的步驟中，響應(yīng)于所述半導(dǎo)體芯片辨別信號，將從前面的從芯片輸入的輸入信號按層疊的次序順序地延遲特定的延遲量。
30.如權(quán)利要求27所述的方法，其中，在結(jié)束刷新操作的步驟中，將所述存儲體激活結(jié)束信號提供至主芯片，以便響應(yīng)于所述存儲體激活結(jié)束信號來完成刷新。
31.如權(quán)利要求27所述的方法，還包括以下步驟向所述多個從芯片提供測試刷新信號，所述測試刷新信號在測試模式中用作刷新信號。
全文摘要
一種用于控制多個層疊半導(dǎo)體芯片的刷新操作的系統(tǒng)，包括第一半導(dǎo)體芯片，被配置為將用于執(zhí)行刷新操作的刷新信號和半導(dǎo)體芯片辨別信號輸出；以及多個第二半導(dǎo)體芯片，被配置為響應(yīng)于刷新信號和半導(dǎo)體芯片辨別信號以不同的定時來執(zhí)行刷新操作。
文檔編號G11C11/402GK102314935SQ201110042329
公開日2012年1月11日 申請日期2011年2月22日 優(yōu)先權(quán)日2010年7月8日
發(fā)明者樸炳權(quán) 申請人:海力士半導(dǎo)體有限公司