專利名稱：半導(dǎo)體存儲(chǔ)裝置及其測(cè)試及控制方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于ー種半導(dǎo)體存儲(chǔ)裝置，且特別是有關(guān)于ー種半導(dǎo)體存儲(chǔ)裝置及其測(cè)試方法和控制方法。
背景技術(shù)：
電子存儲(chǔ)器裝置是熟知的，且通?？梢栽诟鞣N電子系統(tǒng)中被發(fā)現(xiàn)。舉例而言，電子存儲(chǔ)器裝置(有時(shí)以計(jì)算機(jī)存儲(chǔ)器表示)可在計(jì)算機(jī)及其他計(jì)算裝置中被發(fā)現(xiàn)。各種分離式或獨(dú)立電子存儲(chǔ)器裝置亦是熟知的，例如存儲(chǔ)卡或固態(tài)數(shù)據(jù)儲(chǔ)存系統(tǒng)。舉例而言，使用一種分離式存儲(chǔ)卡以儲(chǔ)存圖片于數(shù)字照相機(jī)或用以儲(chǔ)存利用數(shù)字錄像機(jī)錄制的電影是屬于熟知的。大部分的電子存儲(chǔ)器裝置可被分類成易失性或非易失性。易失性電子存儲(chǔ)器裝置通常是ー種需要電カ以便保存儲(chǔ)存的信息的裝置。易失性電子存儲(chǔ)器裝置的一例為靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)或動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)的計(jì)算機(jī)存儲(chǔ)器裝置，其只有在計(jì)算機(jī)開機(jī)時(shí)保存儲(chǔ)存的數(shù)據(jù)，且其會(huì)在計(jì)算機(jī)關(guān)機(jī)或斷電時(shí)遺失儲(chǔ)存的數(shù)據(jù)。相較之下，非易失性電子存儲(chǔ)器裝置通常是ー種能在沒有外部電源的情況下保存儲(chǔ)存的數(shù)據(jù)的裝置。非易失性存儲(chǔ)器的一例為閃存。兩個(gè)主要型式的閃存為NOR閃存及NAND閃存。ー種典型的NOR閃存單元包含浮動(dòng)?xùn)艠O晶體管，如圖1與圖2所示。NOR閃存單元具有在柵極與漏極之間的相當(dāng)狹小的空間。然而，NOR閃存裝置使用相當(dāng)高的電壓給存儲(chǔ)器單元以供進(jìn)行編程與擦除操作。一般而言，位于在存儲(chǔ)單元之內(nèi)的浮動(dòng)?xùn)艠O晶體管的柵極與漏極的エ藝缺陷可以容易地感應(yīng)生成編程故障、擦除故障及/或某些其他故障。因此， 半導(dǎo)體存儲(chǔ)器制造商通常執(zhí)行多個(gè)回合的預(yù)先循環(huán)測(cè)試，用以盡可能偵測(cè)并篩選掉多數(shù)的缺陷，用以在發(fā)貨之前達(dá)成降低故障比率的目標(biāo)。因?yàn)閳?zhí)行多個(gè)回合的預(yù)先循環(huán)測(cè)試會(huì)招致額外的成本并減少測(cè)試載量，所以對(duì)于半導(dǎo)體存儲(chǔ)器制造商而言，為了嘗試平衡半導(dǎo)體存儲(chǔ)裝置的質(zhì)量與成本，適當(dāng)?shù)臏y(cè)試方法變成重要的關(guān)鍵所在。因此，理想上是可尋得用以測(cè)試半導(dǎo)體存儲(chǔ)裝置的新方法，其將允許質(zhì)量的改善及/或與測(cè)試程序相關(guān)的成本的減少。

發(fā)明內(nèi)容
本發(fā)明是有關(guān)于ー種用以測(cè)試半導(dǎo)體存儲(chǔ)裝置的系統(tǒng)與方法。使用本發(fā)明的系統(tǒng)與方法，可偵測(cè)并消除關(guān)于在半導(dǎo)體存儲(chǔ)裝置的浮動(dòng)?xùn)艠O晶體管之內(nèi)的柵極至漏極短路的缺陷。舉例而言，依據(jù)說明于此的系統(tǒng)與方法，譬如在發(fā)貨之前可消除這些缺陷的制造環(huán)境中，可容易地偵測(cè)在存儲(chǔ)器陣列內(nèi)的晶體管的柵極(或字線)與漏極(或位線)之間的電位相交缺陷，以能減少測(cè)試成本并改善測(cè)試效率。根據(jù)本發(fā)明的第一方面，提出一種半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，其可包含施加第一電壓至第一傳導(dǎo)線，其是連接至半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)器単元的晶體管的漏極或源極端子。此方法亦包含施加第二電壓至第二傳導(dǎo)線，其是連接至半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)器単元的晶體管的柵極。第一與第二電壓的施加是被執(zhí)行以使第一傳導(dǎo)線處于高于第二傳導(dǎo)線的電壓電位。此方法更包含至少部分基于第二傳導(dǎo)線的電流的電平，決定缺陷是否出現(xiàn)于半導(dǎo)體存儲(chǔ)裝置，而第一與第二電壓是被施加至各傳導(dǎo)線。在某些實(shí)施例中，半導(dǎo)體存儲(chǔ)裝置可以是ー種NOR閃存，而其他實(shí)施例可包含其他型式的半導(dǎo)體存儲(chǔ)裝置，包含譬如NAND閃存。在某些實(shí)施例中，第一傳導(dǎo)線可以是位線， 而第二傳導(dǎo)線可以是字線?；蛘?，第一與第二傳導(dǎo)線可包含在存儲(chǔ)器陣列中的其他組合的傳導(dǎo)線。舉例而言，第一與第二傳導(dǎo)線可以分別是全局位線與字線，或分別是全局位線與全局字線，或分別是位線與全局字線。在某些實(shí)施例中，第一傳導(dǎo)線上的較高電壓可通過施加負(fù)電壓至第二傳導(dǎo)線而被込成。在某些實(shí)施例中，此方法包含偵測(cè)ー柵極至漏極缺陷，譬如是ニ極管-加上-電阻型式缺陷及/或電阻型式缺陷。根據(jù)本發(fā)明的第二方面，提出一種半導(dǎo)體存儲(chǔ)裝置，其可包含存儲(chǔ)器陣列，其包含一存儲(chǔ)器單元，一連接至存儲(chǔ)器単元的第一傳導(dǎo)線，以及ー連接至存儲(chǔ)器単元的第二傳導(dǎo)線。半導(dǎo)體存儲(chǔ)裝置亦可包含一電路用以提供正電壓至第一傳導(dǎo)線及用以選擇性地提供正電壓與負(fù)電壓中任ー個(gè)至第二傳導(dǎo)線。此電路可被設(shè)計(jì)成用以在測(cè)試程序期間提供負(fù)電壓，并在讀取程序期間提供正電壓。在某些實(shí)施例中，此電路可包含第一輸入端子，用以接收第一控制信號(hào)；第二輸入端子，用以接收第二控制信號(hào)；以及輸出端子，用以依據(jù)第一與第二控制信號(hào)輸出ー輸出電壓。這種電路的某些實(shí)施例可更包含第一晶體管、與第一晶體管串聯(lián)連接的第二晶體管， 以及與第一晶體管并聯(lián)連接的第三晶體管，于此第一與第二晶體管是被連接以于其的各個(gè)柵極接收第一控制信號(hào)，而第三晶體管是被連接以于其柵極接收第二控制信號(hào)。第一晶體管可被連接以于其源極接收正電源電壓，而第二晶體管可被連接以于其源極接收負(fù)電源電壓。在某些實(shí)施例中，測(cè)試程序可允許在第一與第二傳導(dǎo)線之間的存儲(chǔ)器陣列中的漏電流缺陷的偵測(cè)。根據(jù)本發(fā)明的第三方面，提出一種半導(dǎo)體存儲(chǔ)裝置，其可包含存儲(chǔ)器陣列，其包含浮動(dòng)?xùn)艠O晶體管、連接至浮動(dòng)?xùn)艠O晶體管的柵極的字線，以及連接至浮動(dòng)?xùn)艠O晶體管的漏極的位線。半導(dǎo)體存儲(chǔ)裝置亦可包含ー電路用以提供正電壓至第一傳導(dǎo)線及用以選擇性地提供正電壓與負(fù)電壓中任ー個(gè)至字線。此電路可被設(shè)計(jì)成用以在測(cè)試程序期間提供負(fù)電壓，并在讀取程序期間提供正電壓。在某些實(shí)施例中，此電路可包含第一輸入端子，用以接收第一控制信號(hào)；第二輸入端子，用以接收第二控制信號(hào)；以及輸出端子，用以依據(jù)第一與第二控制信號(hào)輸出ー輸出電壓至字線。這種電路的某些實(shí)施例可更包含第一晶體管、與第一晶體管串聯(lián)連接的第二晶體管、以及與第一晶體管并聯(lián)連接的第三晶體管。第一與第二晶體管可被連接以于其各個(gè)柵極接收第一控制信號(hào)，而第三晶體管可被連接以于其柵極接收第二控制信號(hào)。第一晶體管可被連接以于其源極接收正電源電壓，而第二晶體管可被連接以于其源極接收負(fù)電源電壓。在某些實(shí)施例中，測(cè)試程序可允許在位線與字線之間的存儲(chǔ)器陣列中的漏電流缺
6陷的偵測(cè)。根據(jù)本發(fā)明的第四方面，提出一種方法，用以控制半導(dǎo)體存儲(chǔ)裝置，其包含存儲(chǔ)器陣列，存儲(chǔ)器陣列包含存儲(chǔ)器單元、連接至存儲(chǔ)器單元的第一傳導(dǎo)線，以及連接至存儲(chǔ)器單元的第二傳導(dǎo)線。此方法可包含施加正電壓至第一傳導(dǎo)線，以及選擇性地施加其中一個(gè)電壓電平至第二傳導(dǎo)線。至少一個(gè)電壓電平較佳是低于被施加至第一傳導(dǎo)線的正電壓。此方法更包含當(dāng)?shù)谝粋鲗?dǎo)線是處于高于第二傳導(dǎo)線的電壓電位時(shí)，至少部分基于第二傳導(dǎo)線的電流的電平，偵測(cè)缺陷是否出現(xiàn)在半導(dǎo)體存儲(chǔ)裝置中。在某些實(shí)施例中，存儲(chǔ)器單元可包含晶體管，其具有連接至第一傳導(dǎo)線的漏極，以及連接至第二傳導(dǎo)線的柵極。因此，施加正電壓至第一傳導(dǎo)線包含施加正電壓至漏極，而選擇性施加其中一個(gè)電壓電平至第二傳導(dǎo)線包含選擇性地施加其中一個(gè)電壓電平至柵極。在某些實(shí)施例中，偵測(cè)缺陷是否出現(xiàn)在半導(dǎo)體存儲(chǔ)裝置中可包含偵測(cè)柵極至漏極缺陷是否出現(xiàn)在半導(dǎo)體存儲(chǔ)裝置中，例如二極管-加上-電阻型式的缺陷及/或電阻型式的缺陷。為了對(duì)本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下


圖1顯示現(xiàn)有的浮動(dòng)?xùn)艠O晶體管的概要視圖。圖2顯示圖1的浮動(dòng)?xùn)艠O晶體管的剖面圖。圖3顯示依據(jù)本發(fā)明的實(shí)施例的存儲(chǔ)器裝置100的方塊圖。圖4顯示圖3的存儲(chǔ)器陣列的示范部分的更詳細(xì)的示意圖。圖5顯示具有二極管-加上-電阻缺陷的圖4的存儲(chǔ)器陣列的存儲(chǔ)器單元的概要視圖。圖6顯示具有電阻缺陷的圖4的存儲(chǔ)器陣列的存儲(chǔ)器單元的概要視圖。圖7顯示圖3的存儲(chǔ)器裝置的測(cè)試電路的概要視圖。圖8顯示具有二極管-加上-電阻缺陷的圖5的存儲(chǔ)器單元的概要視圖，用以說明其漏電流路徑。圖9顯示具有電阻缺陷的圖6的存儲(chǔ)器單元的概要視圖，用以說明其漏電流路徑。主要元件符號(hào)說明+V:正電源電壓WL 字線BL 位線-V:負(fù)電源電壓PA 第一控制信號(hào)NA 第二控制信號(hào)Q1、Q2、Q3:晶體管LPl:漏電流路徑LP2:漏電流路徑100 存儲(chǔ)器裝置
102存儲(chǔ)器陣列
104字線(WL)譯碼器
106位線(BL)譯碼器
108邏輯電路
110正高電壓源
112負(fù)高電壓源
114測(cè)試電路
120閃存單元
130二極管/二極管每
132電阻
134電阻
具體實(shí)施例方式圖3顯示依據(jù)本發(fā)明實(shí)施例的存儲(chǔ)器裝置100的方塊圖。存儲(chǔ)器裝置100可包含一存儲(chǔ)器陣列102、一字線(WL)譯碼器104及一位線(BL)譯碼器106。存儲(chǔ)器裝置100亦可包含供用戶功能(譬如讀取、編程及擦除功能)用的邏輯電路108。存儲(chǔ)器裝置100亦可包含一正高電壓源110與一負(fù)高電壓源112，例如電壓泵電路。存儲(chǔ)器裝置100可更包含測(cè)試電路114，其將被更進(jìn)一步說明于下。圖4顯示存儲(chǔ)器陣列102的示范部分的更詳細(xì)示意圖。存儲(chǔ)器陣列102包含多個(gè)閃存單元120，配置成NOR閃存結(jié)構(gòu)。存儲(chǔ)器陣列102亦包含多條位線(位線η至位線n+3 被顯示)，多條字線(字線η至字線n+3被顯示)，以及多條電源線，其允許在存儲(chǔ)器單元 120與位于存儲(chǔ)器陣列102外部的存儲(chǔ)器裝置100的元件(例如WL譯碼器104、BL譯碼器 106、邏輯電路108、正高電壓源110、負(fù)高電壓源112及測(cè)試電路114)之間的通訊。以下的表1顯示供編程、擦除及讀取操作用的存儲(chǔ)器單元120的電壓電平的摘要。
功能控制柵極 (字線)漏極 (位線)阱源極編程正高電壓正高電壓接地接地擦除負(fù)高電壓未被選取正高電壓未被選取讀取正電壓-IV接地接地表1圖5與圖6顯示可在存儲(chǔ)器陣列102的存儲(chǔ)器單元120的制造期間產(chǎn)生的缺陷的型式的例子。圖5顯示以「二極管-加上-電阻」缺陷表示的缺陷，而圖6顯示以電阻式缺陷表示的缺陷。兩種缺陷涉及不必要的柵極至漏極漏電流。在圖5中，不必要的柵極至漏極漏電流是象征性地顯示成與電阻132串聯(lián)的二極管130，其在一起表示在鄰近的閃存單元120的漏極與一字線WL之間的短路。在圖6中，不必要的柵極至漏極漏電流是象征性地顯示成電阻134，其表示在鄰近的閃存單元120的漏極與一字線WL之間的短路。測(cè)試電路114可被設(shè)計(jì)成用以偵測(cè)在閃存單元120中的這種柵極至漏極缺陷。以下的表2顯示在測(cè)
試電路114的控制下的存儲(chǔ)器單元120的電壓電平的摘要，用以偵測(cè)在閃存單元120中的
這種柵極至漏極缺陷。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，其特征在干，包含以下步驟施加一第一電壓至一第一傳導(dǎo)線，該第一傳導(dǎo)線連接至該半導(dǎo)體存儲(chǔ)裝置的一存儲(chǔ)器単元的一晶體管的ー漏極或源極；施加一第二電壓至一第二傳導(dǎo)線，該第二傳導(dǎo)線連接至該半導(dǎo)體存儲(chǔ)裝置的該存儲(chǔ)器単元的該晶體管的一柵極，其中施加該第一與第二電壓是被執(zhí)行以使該第一傳導(dǎo)線處于ー 高于該第二傳導(dǎo)線的電壓電位；以及在施加該第一與第二電壓期間，至少部分基于該第二傳導(dǎo)線的ー電流的ー電平，決定一缺陷是否出現(xiàn)在該半導(dǎo)體存儲(chǔ)裝置中。
2.根據(jù)權(quán)利要求1所述的方法，其特征在干，該半導(dǎo)體存儲(chǔ)裝置包含NOR閃存。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，該第一傳導(dǎo)線為一位線。
4.根據(jù)權(quán)利要求3所述的方法，其特征在干，該第二傳導(dǎo)線為一字線。
5.根據(jù)權(quán)利要求1所述的方法，其特征在干，施加該第二電壓的步驟包含施加ー負(fù)電壓至該第二傳導(dǎo)線。
6.根據(jù)權(quán)利要求1所述的方法，其特征在干，該決定步驟包含決定ー柵極至漏極缺陷是否出現(xiàn)在該半導(dǎo)體存儲(chǔ)裝置中。
7.根據(jù)權(quán)利要求6所述的方法，其特征在干，決定該柵極至漏極缺陷是否出現(xiàn)的該步驟包含決定ー種ニ極管-加上-電阻型式缺陷是否出現(xiàn)在該半導(dǎo)體存儲(chǔ)裝置中。
8.根據(jù)權(quán)利要求6所述的方法，其特征在干，決定該柵極至漏極缺陷是否出現(xiàn)的該步驟包含決定ー電阻型式缺陷是否出現(xiàn)在該半導(dǎo)體存儲(chǔ)裝置中。
9.一種半導(dǎo)體存儲(chǔ)裝置，其特征在干，包含一存儲(chǔ)器陣列，其包含一存儲(chǔ)器單元、一連接至該存儲(chǔ)器単元的第一傳導(dǎo)線、以及ー連接至該存儲(chǔ)器単元的第二傳導(dǎo)線；ー電路，用以提供正電壓至該第一導(dǎo)線的電路及選擇性地提供正電壓與負(fù)電壓的任一個(gè)至該第二傳導(dǎo)線；其中該電路是被設(shè)計(jì)成用以在ー測(cè)試程序期間提供該負(fù)電壓，并在一讀取程序期間提供該正電壓。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其特征在干，該電路包含 一第一輸入端子，用以接收一第一控制信號(hào)；一第二輸入端子，用以接收一第二控制信號(hào)；以及ー輸出端子，用以依據(jù)該第一與第二控制信號(hào)輸出ー輸出電壓。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，該電路更包含 一第一晶體管；一第二晶體管，與該第一晶體管串聯(lián)連接； 一第三晶體管，與該第一晶體管并聯(lián)連接，其中該第一與第二晶體管是被連接以于其各柵極接收該第一控制信號(hào)，且其中該第三晶體管是被連接以于其柵極接收該第二控制信號(hào)。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，該第一晶體管是被連接以于其源極接收一正電源電壓，且其中該第二晶體管是被連接以于其源極接收ー負(fù)電源電壓。
13.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其特征在干，該測(cè)試程序允許在該第一與第二傳導(dǎo)線之間的該存儲(chǔ)器陣列的一漏電流缺陷的偵測(cè)。
14.一種半導(dǎo)體存儲(chǔ)裝置，其特征在干，包含一存儲(chǔ)器陣列，其包含一浮動(dòng)?xùn)艠O晶體管、一連接至該浮動(dòng)?xùn)艠O晶體管的漏極的位線、 以及ー連接至該浮動(dòng)?xùn)艠O晶體管的柵極的字線；一電路，用以提供正電壓至該位線的電路及選擇性地提供正電壓與負(fù)電壓的任ー個(gè)至該字線；其中該電路是被設(shè)計(jì)成用以在ー測(cè)試程序期間提供該負(fù)電壓，以及在一讀取程序期間提供該正電壓。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲(chǔ)裝置，其特征在干，該電路包含 一第一輸入端子，用以接收一第一控制信號(hào)；一第二輸入端子，用以接收一第二控制信號(hào)；以及ー輸出端子，用以依據(jù)該第一與第二控制信號(hào)輸出ー輸出電壓至該字線。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，該電路更包含 一第一晶體管；一第二晶體管，與該第一晶體管串聯(lián)連接； 一第三晶體管，與該第一晶體管并聯(lián)連接，其中該第一與第二晶體管是被連接以于其各個(gè)柵極接收該第一控制信號(hào)，且其中該第三晶體管是被連接以于其柵極接收該第二控制信號(hào)。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，該第一晶體管是被連接以于其源極接收一正電源電壓，且其中該第二晶體管是被連接以于其源極接收ー負(fù)電源電壓。
18.根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲(chǔ)裝置，其特征在干，該測(cè)試程序允許在該位線與該字線之間的該存儲(chǔ)器陣列中的一漏電流缺陷的偵測(cè)。
19.一種半導(dǎo)體存儲(chǔ)裝置的控制方法，該半導(dǎo)體存儲(chǔ)裝置包含一存儲(chǔ)器陣列，該存儲(chǔ)器陣列包含一存儲(chǔ)器單元，一連接至該存儲(chǔ)器単元的第一傳導(dǎo)線，以及ー連接至該存儲(chǔ)器單元的第二傳導(dǎo)線，該方法包含以下步驟施加一正電壓至該第一傳導(dǎo)線；選擇性地施加多個(gè)電壓電平的其中一個(gè)至該第二傳導(dǎo)線，其中該些電壓電平的至少ー 個(gè)是低于被施加至該第一傳導(dǎo)線的該正電壓；以及當(dāng)該第一傳導(dǎo)線處于高于該第二傳導(dǎo)線的一電壓電位吋，至少部分基于該第二傳導(dǎo)線的ー電流的ー電平，偵測(cè)ー缺陷是否出現(xiàn)在該半導(dǎo)體存儲(chǔ)裝置中。
20.根據(jù)權(quán)利要求19所述的方法，其特征在干，該存儲(chǔ)器単元包含一晶體管，其具有一連接至該第一傳導(dǎo)線的漏極以及ー連接至該第二傳導(dǎo)線的柵極，以使施加該正電壓至該第一傳導(dǎo)線的步驟包含施加該正電壓至該漏扱，以及選擇性地施加該些電壓電平的其中一個(gè)至該第二傳導(dǎo)線的步驟包含選擇性地施加該些電壓電平的其中一個(gè)至該柵極。
21.根據(jù)權(quán)利要求20所述的方法，其特征在干，該第一傳導(dǎo)線為一位線，且其中該第二傳導(dǎo)線為一字線。
22.根據(jù)權(quán)利要求19所述的方法，其特征在干，偵測(cè)該缺陷是否出現(xiàn)在該半導(dǎo)體存儲(chǔ)裝置中的步驟包含偵測(cè)ー柵極至漏極缺陷是否出現(xiàn)于該半導(dǎo)體存儲(chǔ)裝置中。
23.根據(jù)權(quán)利要求22所述的方法，其特征在干，決定該柵極至漏極缺陷是否出現(xiàn)的步驟包含決定ー種ニ極管-加上-電阻型式缺陷是否出現(xiàn)于該半導(dǎo)體存儲(chǔ)裝置中。
24.根據(jù)權(quán)利要求22所述的方法，其特征在干，決定該柵極至漏極缺陷是否出現(xiàn)的步驟包含決定ー電阻型式缺陷是否出現(xiàn)于該半導(dǎo)體存儲(chǔ)裝置中。
全文摘要
本發(fā)明公開了半導(dǎo)體存儲(chǔ)裝置及其測(cè)試及控制方法，包含一可變電壓輸入至一存儲(chǔ)器單元控制柵。到控制柵的電壓可從供正常的存儲(chǔ)器單元操作(例如讀取操作)用的電壓電平改變至用以偵測(cè)存儲(chǔ)器裝置的缺陷的電壓電平。在測(cè)試期間，被施加至控制柵的電壓電平低于被施加至存儲(chǔ)器單元的第二端子(例如漏極端子)的電壓電平。在某些實(shí)施例中，缺陷的測(cè)試可包含施加負(fù)電壓至控制柵，而正電壓是被施加至漏極端子，其可顯露柵極至漏極漏電流缺陷的存在。
文檔編號(hào)G11C16/08GK102568578SQ20101057926
公開日2012年7月11日 申請(qǐng)日期2010年12月8日 優(yōu)先權(quán)日2010年12月8日
發(fā)明者劉正淇, 張逸凡, 李敏光, 楊長展, 黃楚邦, 黃胤津 申請(qǐng)人:旺宏電子股份有限公司