專利名稱：半導體存儲裝置的制作方法
技術領域：
本發(fā)明特別涉及將內部動作的成功/失敗結果輸出到半導體芯片外部的半導體 集成電路，例如，NAND單元EEra0M、DIN0R單元EEI3ROMjND單元型EEI3ROM等非易失性半導 體存儲裝置。
背景技術：
作為半導體存儲裝置之一，公知的有電可改寫的EEPR0M。尤其是，將多個存儲器單 元串聯(lián)構成NAND單元塊的NAND單元型EEPR0M，作為可以高集成化的器件受到注目。NAND單元型EEPROM的一個存儲器單元，具有在半導體基板上經絕緣膜疊置用作 電荷存儲層的浮動柵和控制柵的FET-MOS構造。于是，將多個存儲器單元以鄰接的存儲器 單元共用源和漏的形式串聯(lián)而構成NAND單元，并將此作為一個單位與位線相連接。這種NAND單元排列成為矩陣形式而構成存儲器單元陣列。存儲器單元陣列集成 于P型阱區(qū)或P型基板內。在存儲器單元陣列的列方向排列的NAND單元的一端側的漏，分 別通過選擇柵(選通電路)晶體管共同連接到位線，而另一端側源通過另外的選擇柵晶體 管連接到共通源線。存儲器單元晶體管的控制柵及選擇柵晶體管的柵極在存儲器單元陣列的行方向 上延長，分別成為共通的控制柵線(字線)、選擇柵線。此NAND單元型EEI3ROM的動作如下。數據寫入動作，是從距離位線接觸點最遠的位置的存儲器單元開始順序進行。在 選擇的存儲器單元的控制柵上施加高電壓Vpgm( = 18V左右)。從此選擇存儲器單元還對 位于位線接觸點側的存儲器單元的控制柵及選擇柵分別施加中間電位Vmw( = IOV左右)， 在位線上相應于數據給予OV或中間電位Vmb ( = 8V左右).在位線電位為OV時，該電位傳達到選擇存儲器單元的漏，產生從漏向浮動柵的隧 道電流的電子注入。由此，該選擇存儲器單元的閾值向正方向上移動。就以這種狀態(tài)作為， 例如，“0”寫入狀態(tài)。在位線電位是Vmb時，不發(fā)生電子注入，所以，閾值不改變，停止與負值上。以這種 狀態(tài)為“1”寫入狀態(tài)。數據刪除，是對選擇的NAND單元塊內的全部存儲器單元同時進行。就是說，對選 擇的NAND單元塊內的全部控制柵施加0V，在ρ型阱區(qū)或ρ型基板上施加高電壓Vera(= 20V左右)。另外，使位線、源線、非選擇NAND單元塊中的控制柵及全部選擇柵處于浮動狀 態(tài)。由此，在選擇NAND單元塊中的全部存儲器單元中，由于隧道電流，浮動柵的電子 釋放到P型阱區(qū)或P型基板。由此，刪除后閾值電壓向負方向移動。
數據讀出動作，在選擇存儲器單元的控制柵上施加0V，而在其以外的存儲器單元 的控制柵及選擇柵上施加電源電壓Vcc或比電源電壓稍高的讀出電壓VH。此電壓VH的值 通常為Vcc的2倍以下的電壓電平，例如，在5V以下。此時，可通過檢測在選擇存儲器單元 中是否有電流流過而讀出數據。圖35示出現(xiàn)有的NAND單元型EEPROM的存儲器單元陣列及位線控制電路的構成 的一例。在圖35中示出的是，存儲器單元陣列1具有，例如，33792根的位線BLO BL33791 和IOM個塊BlockO blockl023，在行方向的兩側分別配置行譯碼器的示例。在位線控制電路2內，在數據輸入輸出緩沖存儲器和收發(fā)數據的經路10，/10線對 和位線BLi，BLi+l，. . · (i = 0)之間設置有檢測閂鎖電路31。就是說，在10，/10線對和互 相鄰接的奇數列及偶數列的2根位線之間分別連接有一個檢測閂鎖電路31。圖36示出圖35的NAND單元型EEI3ROM的數據寫入順序的一例的算法。在此算法中，對多個頁的各頁順序寫入數據。在數據寫入動作時，因為檢測閂鎖電 路31處于動作中，即使用中，檢測閂鎖電路31不能用于數據輸入等其他動作。就是說，因為在此數據寫入順序中，對于1頁，執(zhí)行寫入數據輸入動作和數據寫入 動作，對各個頁反復執(zhí)行，所以在數據寫入動作中不能并行執(zhí)行寫入數據輸入動作。另外，在實際的動作中，在數據寫入動作結束后，將寫入的數據讀出，進行寫入檢 驗確定是否與應該寫入的數據一致，確認是否完成正常寫入的成功/失敗狀態(tài)。因此，在數據寫入順序中，寫入數據輸入動作和數據寫入動作交互反復進行。數據 寫入順序整體所需要的時間，主要是處理寫入數據輸入動作和處理數據寫入動作的時間之 和，數據寫入順序整體所需要的時間變長。圖37示出圖35的NAND單元型EEI3ROM的讀出順序的一例的算法。此算法示出的是對多個頁的各頁連續(xù)進行數據讀出的場合的順序。在數據讀出動 作時，因為檢測閂鎖電路31處于動作中，即在使用中，檢測閂鎖電路31不能用于數據輸出 等其他動作。在圖37的算法中，由單元數據讀出動作和讀出數據輸出動作兩者所需的時間和 決定整個讀出順序所需時間，數據讀出順序整體所需要的時間變長。另外，為了可以實現(xiàn)高速緩存功能及多值邏輯動作，備有臨時保持寫入數據和讀 出數據的數據改寫讀出電路的存儲電路，關于這種電路，例如，在專利文獻1中有記載，此 專利文獻1為特開2001-325796號公報。

發(fā)明內容
如上所述，在現(xiàn)有的NAND單元型等非易失性半導體存儲裝置中，存在在數據寫入 動作中不能并行執(zhí)行寫入數據輸入動作，使得整個數據寫入順序所需時間變長的問題。另外，還存在在數據讀出動作中不能并行執(zhí)行讀出數據輸出動作，使得整個數據 讀出順序所需時間變長的問題。本發(fā)明正是鑒于上述問題而完成的，其第一個目的是提供一種在動作結束后在將 該動作的成功/失敗結果保持于芯片內的第1動作及第2動作連續(xù)進行時，可以將兩者的 成功/失敗結果輸出到外部，提高在芯片外的控制上的便利性的半導體集成電路。
另外，本發(fā)明的第二個目的是提供一種可以在數據寫入動作中并行進行寫入數據 輸入，縮短整個數據寫入順序所需時間，實現(xiàn)具有高速數據寫入功能的半導體存儲電路的 半導體集成電路。此外，本發(fā)明的第三個目的是提供一種可以在數據讀出動作中并行進行讀出數據 輸出，縮短整個數據讀出順序所需時間，實現(xiàn)具有高速數據讀出功能的半導體存儲電路的 半導體集成電路。第一發(fā)明方面的半導體集成電路的特征在于連續(xù)進行第1動作和第2動作，在上 述第ι動作結束后在內部保持該動作的成功/失敗結果，在上述第1及上述第2動作結束 后將上述第1動作的成功/失敗結果和上述第2動作的成功/失敗結果兩者輸出到外部。第二發(fā)明方面的半導體集成電路的特征在于可以并行執(zhí)行第1動作和第2動作， 將表示上述第1動作是否處于執(zhí)行中的第1信息及表示在上述第1動作中是否可以執(zhí)行上 述第2動作的第2信息兩者輸出到外部。第三發(fā)明方面的半導體集成電路的特征在于具備可以并行執(zhí)行第1動作和第2 動作的內部電路；和將表示上述第1動作是否處于執(zhí)行中的第1信息及表示在上述第1動 作中是否可以執(zhí)行上述第2動作的第2信息兩者輸出到外部的輸出電路。第四發(fā)明方面的半導體集成電路的特征在于具備判定內部電路剛剛動作的結 果、輸出成功/失敗信號的成功/失敗判定電路；輸入上述成功/失敗信號、在上述內部電 路中分別保持連續(xù)執(zhí)行的第1動作及第2動作各自的成功/失敗結果的成功/失敗保持電 路；以及將在上述第1動作及第2動作連續(xù)進行時保持于上述成功/失敗保持電路中的上 述第1動作及第2動作各自的成功/失敗結果輸出的輸出電路。第五發(fā)明方面的半導體集成電路的特征在于具備與數據輸入輸出線相連接、臨 時保持數據的數據高速緩存電路；與上述數據高速緩存電路相連接、讀出從存儲器單元讀 出的數據并閂鎖的同時，將應該寫入存儲器單元的數據進行閂鎖的閂鎖電路。


圖1為示出本發(fā)明的實施方式1的NAND單元型EEPROM的整體概略構成的框圖。圖2為取出存儲器單元陣列中的一個NAND單元部分的剖面圖及等效電路圖。圖3為圖2(a)中的不同剖面的剖面圖。圖4為示出圖1中的存儲器單元陣列的一部分的等效電路圖。圖5為示出圖1中的存儲器單元陣列、位線控制電路、數據輸入輸出控制電路的構 成一例的電路圖。圖6為示出在利用圖5的電路的場合的數據寫入順序的一例的算法的示圖。圖7為概略示出在利用圖6的算法的場合的圖5的電路的動作的示圖。圖8為示出圖1的NAND單元型EEPROM形成的半導體芯片的數據寫入順序的控制 方法的一例的示圖。圖9為示出實施方式1的存儲器單元陣列的變形例1的電路圖。圖10為示出實施方式1的存儲器單元陣列的變形例2的電路圖。圖11為示出現(xiàn)有例和本發(fā)明的數據寫入順序的各種控制方法的示圖。圖12為示出本發(fā)明的數據寫入順序的控制方法的示圖。
圖13為示出在使用圖12的控制方式的場合的數據寫入動作時的“忙”狀態(tài)的輸 出方法的示圖。圖14為示出在使用圖12的控制方式的場合的數據寫入動作時的“忙”狀態(tài)的輸 出方法的示圖。圖15為示出在寫入動作連續(xù)進行的場合的狀態(tài)讀時的成功/失敗輸出結果定時 依賴性的一例的示圖。圖16為示出在寫入動作連續(xù)進行的場合的狀態(tài)讀時的成功/失敗輸出結果的定 時依賴關系的一例的示圖。圖17為示出在寫入動作以外的動作和寫入動作連續(xù)進行的場合的狀態(tài)讀時的成 功/失敗輸出結果定時的依賴關系的一例的示圖。圖18為示出在寫入動作以外的動作連續(xù)進行的場合的狀態(tài)讀時的成功/失敗輸 出結果定時依賴性的一例的示圖。圖19為實施方式1的狀態(tài)讀時的數據輸出內容的一例的示圖。圖20為示出在實施方式1的狀態(tài)讀時、輸出2次寫入動作的累積成功/失敗的狀 態(tài)的場合的動作例的示圖。圖21為示出在實施方式1的狀態(tài)讀時、輸出2次寫入動作的累積成功/失敗的狀 態(tài)的場合的動作例的示圖。圖22為示出本發(fā)明的實施方式2的NAND單元型EEPROM的整體概略構成的框圖。圖23為示出本發(fā)明的實施方式3的NAND單元型EEPROM的整體概略構成的框圖。圖M為示出在將本發(fā)明應用于圖5的電路的數據讀出動作的場合的數據讀出順 序的實施例的算法的示圖。圖25為概略示出在利用圖M的算法的場合的圖5的電路的數據讀出動作的示 圖。圖沈為示出現(xiàn)有例和本發(fā)明的數據讀出順序的各種控制方法的示圖。圖27為示出使用圖沈㈦的控制方式的場合的數據讀出動作的“就緒”/ “忙”狀 態(tài)的詳情的示圖。圖觀為示出使用圖沈㈦的控制方式的場合的數據讀出動作的“就緒”/ “忙”狀 態(tài)的詳情的示圖。圖四為示出歸納本發(fā)明的NAND單元型EEPROM的后臺動作中的有效命令/禁止 命令的示圖。圖30為示出NOR單元型EEPROM的存儲器單元陣列的等效電路圖。圖31為示出DINOR單元型EEPROM的存儲器單元陣列的等效電路圖。圖32為示出AND單元型EEPROM的存儲器單元陣列的等效電路圖。圖33為示出帶有選通晶體管的NOR單元型EEPROM的一例的存儲器單元陣列的等 效電路圖。圖34為示出帶有選通晶體管的NOR單元型EEPROM的另一例的存儲器單元陣列的 等效電路圖。圖35為示出現(xiàn)有的NAND單元型EEPROM的存儲器單元陣列、位線控制電路、數據 輸出控制電路的一例的電路圖。
圖36為示出利用圖35的電路的數據寫入順序的一例的算法的示圖。圖37為示出利用圖35的電路的數據寫入順序的一例的算法的示圖。
具體實施例方式下面參照附圖對本發(fā)明的實施方式予以說明。<實施方式1>圖1為示出本發(fā)明的實施方式1的NAND單元型EEPROM的整體概略構成的框圖。在存儲器單元陣列1內，如后所述，分別設置有多個具有控制柵及選擇柵的存儲 器單元。在這些存儲器單元各個上分別連接有位線和字線。并且，上述多個存儲器單元分 割為多個塊，在動作時選擇某一個塊。在存儲器單元陣列1上連接有位線控制電路2。此位線控制電路2，從存儲器單元 陣列1內的多個存儲器中讀出數據并將數據寫入到各個存儲器單元中。為此，上述位線控制電路2，包含用來檢測放大存儲器單元陣列1內的位線的電位 的檢測放大器和目的為將用來進行寫入的數據閂鎖的檢測閂鎖電路(檢測放大器/數據閂 鎖電路)。于是，在位線控制電路2和數據輸入輸出控制電路3之間進行寫入數據/讀出數 據等的數據傳送。上述數據輸入輸出控制電路3，如后所述，包含保持寫入數據/讀出數據等的數據 高速緩存電路，對寫入數據及讀出數據等內部數據或外部數據的輸入輸出進行控制。此數 據輸入輸出控制電路3與數據輸入輸出緩沖器(I/O緩沖器)4相連接。另外，上述數據輸入輸出控制電路3，由從接受地址輸入的地址緩沖器(地址閂鎖 器)5接受地址信號的列譯碼器6的輸出進行控制。用來控制存儲器單元的控制柵及選擇柵的行譯碼器7與存儲器單元陣列1相連 接。此外，用來控制形成存儲器單元陣列1的P型阱區(qū)或P型基板的電位的阱電位控制電 路8與存儲器單元陣列1相連接。另外，用來控制存儲器單元陣列1內的源線電壓的源線 控制電路9與存儲器單元陣列1相連接。另外，設置有用來控制選擇塊內的字線，即控制柵線的電位的字線控制電路10及 用來控制行譯碼器7的電源電位的行譯碼器電源控制電路11。此字線控制電路10及譯碼 器電源控制電路11 一起連接到行譯碼器7。此外，還設置有產生寫入用高電壓和中間電壓及刪除用高電壓、讀出用高電壓等， 在刪除動作中供給上述P型阱區(qū)或P型基板，在寫入動作中供給存儲器單元陣列ι內的字 線及位線、行譯碼器7等的高電壓和中間電壓生成電路12。此高電壓和中間電壓生成電路 12，與上述存儲器單元陣列1、位線控制電路2、字線控制電路10及譯碼器電源控制電路11 相連接。上述數據輸入輸出緩沖器4，在和外部之間進行各種數據的收發(fā)。在此數據輸入輸 出緩沖器4上連接有，例如，由1/0-1 1/0-8組成的8個I/O焊盤。于是，經過這8個I/ 0焊盤1/0-1 1/0-8從外部供給寫入數據及地址、命令等，經過這8個I/O焊盤1/0-1 1/0-8從內部將讀出數據及各種信號輸出到外部。上述數據輸入輸出緩沖器4還連接到上述地址緩沖器5及命令譯碼器13。命令譯碼器13，在從1/0-1 1/0-8輸入命令時，經過數據輸入輸出緩沖器4接受此命令進行閂鎖，按著閂鎖的命令輸出用來控制數據讀出動作、寫入動作、刪除動作等各種 動作的控制信號。另外，設置有成功/失敗判定電路14及成功/失敗保持電路15。上述成功/失敗 判定電路14與上述位線控制電路2相連接，上述成功/失敗保持電路15與上述成功/失 敗判定電路14相連接。上述成功/失敗保持電路15，例如，由位移寄存器構成。上述成功/失敗判定電路14，判定寫入或刪除是否正常進行。于是，如寫入或刪除 正常進行，就判定為通過狀態(tài)，如不是，就判定為失敗狀態(tài)。上述成功/失敗判定電路14的成功/失敗判定，在寫入或刪除動作結束之后，發(fā) 送到成功/失敗保持電路15進行保持。并且，如用來調查成功/失敗狀態(tài)的命令經過I/ 0-1 1/0-8從外部供給，此命令經過數據輸入輸出緩沖器4輸入到命令譯碼器13，從命令 譯碼器13輸出控制信號，根據此控制信號將保持于成功/失敗保持電路15中的成功/失 敗判定結果輸入到數據輸入輸出緩沖器4，之后，從1/0-1 1/0-8中的某一個有選擇地輸 出ο另外，設置有“就緒”/ “忙”控制電路(R/B控制電路)16。此R/B控制電路16，與 上述數據輸入輸出控制電路3及數據輸入輸出緩沖器4相連接?！熬途w”/ “忙”控制電路 16，根據數據輸入輸出控制電路3的動作，生成表示芯片的動作狀態(tài)的“就緒”/ “忙”信號。 此“就緒” / “忙”信號輸入到數據輸入輸出緩沖器4，之后，從1/0-1 1/0-8中的某一個 有選擇地輸出。圖2(a)、(b)為取出圖1中的存儲器單元陣列中的一個NAND單元部分的剖面圖及 等效電路圖，圖3(a)、(b)分別為圖2(a)中的沿3A-3A線的剖面圖及沿!BBIB線的剖面圖。在由元件分離氧化膜21包圍的ρ型硅基板(或ρ型阱區(qū))22上形成由多個NAND 單元組成的存儲器單元陣列。在一個NAND單元中，串聯(lián)的多個存儲器單元(在本例中為 8個存儲器單元Ml M8)，在鄰接的單元間共用作為各自的源、漏區(qū)的η型擴散層23 (23。、 2 3 ^ λ · · · Λ 2 3 -^q) Ο此外，在NAND單元的漏側分別設置有和存儲器單元的浮動柵控制柵同時形成的 選通晶體管249,259及2410、邪10。各存儲器單元Ml Μ8具有的構造為，在半導體基板22上經柵絕緣膜沈形成浮
動柵24(24^24,.....248)，并且在其上經柵絕緣膜27形成疊置的控制柵25^5”252.....
258) ο在這樣形成元件的基板上，由CVD氧化膜28覆蓋，在其上配置位線四。位線29， 與NAND單元的一端的漏側的擴散層2 相接觸。上述這種NAND單元，排列成為矩陣狀，NAND單元的漏側的選通晶體管共同連接到 源線，源側的選通晶體管則連接到源線(源線電壓單元-源)。存儲器單元Ml M8的控制柵對，作為控制柵線(字線)CG1、CG2.....CG8共同
配設于存儲器單元陣列的行方向上。圖4為示出圖2 (a)、(b)中示出的NAND單元配列成為矩陣狀的圖1中的存儲器單 元陣列1的等效電路的一部分的示圖。共有同一字線及選擇柵線的NAND單元群稱為塊，例如，在圖中，以虛線圍成的區(qū) 域為一個塊。讀出/寫入等的動作，對在多個塊中選擇的一個選擇塊進行。
圖5為示出圖1中的存儲器單元陣列1、位線控制電路2、數據輸入輸出控制電路 3的構成一例的電路圖。如圖5所示，作為與數據輸入輸出緩沖器4進行數據收發(fā)的路徑的10，/10線對， 經過設置于數據輸入輸出控制電路3內的多個數據高速緩存電路31與設置于位線控制電 路2內的多個檢測閂鎖電路32相連接。上述各數據高速緩存電路31及各檢測閂鎖電路32 的構成都包含輸入輸出結點交叉連接的各自2個反相器電路。更詳細說，各數據高速緩存 電路31的構成包括由2個反相器電路組成的閂鎖電路33、連接到此閂鎖電路33的一方 的數據存儲節(jié)點W和IO線之間的開關用的晶體管34、連接到上述閂鎖電路33的另一方的 數據存儲節(jié)點N2和檢測閂鎖電路32之間的開關用的晶體管35、以及連接到上述數據存儲 節(jié)點N2和檢測閂鎖電路32之間的開關用的晶體管36。另外，各檢測閂鎖電路32的構成包括由2個反相器電路組成的閂鎖電路37和一 端連接到此閂鎖電路37的數據存儲節(jié)點N3的開關用的晶體管38。于是，在位線控制電路 2內在各個檢測閂鎖電路32的每一個中分別設置2個開關用的晶體管39、40。上述的一個 晶體管39與上述晶體管38的另一端和存儲器單元陣列1內的偶數列的任何一根位線之間 相連接，另一個晶體管40與上述晶體管38的另一端和存儲器單元陣列1內的奇數列的任 何一根位線之間相連接。上述晶體管39、40以位線選擇信號BTLO或BTLl進行柵控。就是說，10,/10線對只直接與數據高速緩存電路31相連接，此數據高速緩存電路 31與檢測閂鎖電路32相連接。另外，圖5中示出的是，存儲器單元陣列1具有33792根位線BLO BL33791和 1024個塊，即塊0 塊1023 (BlockO Blockl023)，在行方向的兩側分別配置行譯碼器的示例。在圖5的電路中，在奇數列、偶數列的2根位線和10，/10線對之間存在2種閂鎖 電路，即1個檢測閂鎖電路32和1個數據高速緩存電路31。所以，在數據寫入動作及數據 讀出動作時，可以只選擇與檢測閂鎖電路32相連接的2根位線中的1根，并只對與選擇的 位線相連接的存儲器單元執(zhí)行數據寫入/讀出。因為在數據寫入動作中使用的只是檢測閂鎖電路32，數據高速緩存電路31可以 在獨立于數據寫入動作的動作中使用。例如，可以在下面進行的數據寫入動作中使用的寫 入數據，即寫入到次頁的寫入數據的輸入動作中使用。圖6為示出在利用圖5的電路的場合的數據寫入順序的一例的算法的示圖。此算法示出在對多個頁的各頁順序進行數據寫入的數據寫入順序中，并行進行數 據寫入動作和寫入到次頁的寫入數據輸入動作的情況。在最初的步驟中，進行對數據高速 緩存電路31的寫入數據輸入動作(到數據高速緩存)，在下一個步驟中從數據高速緩存電 路31進行從數據高速緩存電路31向檢測閂鎖電路32傳送寫入數據的動作(使用檢測閂 鎖器)。另外，與此數據寫入動作并行進行將下面的寫入數據輸入到數據高速緩存電路31 的動作(到數據高速緩存)。下面，同樣地，將數據從數據高速緩存電路31傳送到檢測閂鎖電路32、進行數據 寫入動作。在圖6的算法中，從數據高速緩存電路31向檢測閂鎖電路32的數據傳送動作是 必需的。不過，因為通常數據傳送動作所需要的時間與數據寫入動作(通常為大約200μ S)及寫入數據輸入動作(通常為數十 數百μ S)相比較非常短，通常為大約2 3μ S，對整 個順序所需的時間幾乎沒有影響。下面，對圖6的算法相對于在現(xiàn)有例中示出的圖36的算法的有利之處，通過比較 1頁的數據寫入動作所需時間進行說明。利用圖6的算法對1頁的數據寫入動作所需時間是數據寫入動作和與此并行進行 的寫入數據輸入動作之中的時間長的一方的動作所需時間與寫入數據傳送動作所需時間 之和。與此相對，利用在現(xiàn)有例中示出的圖36的算法的1頁的數據寫入動作所需時間為數 據寫入動作和寫入數據輸入動作所需時間之和。如考慮到，通常數據寫入動作所需時間高達大約200 μ S，而寫入數據輸入動作所 需時間為數十 數百μ s這一點，因為數據寫入動作和寫入數據輸入動作所需時間的數量 級相同，在使用圖6的算法的場合，1頁寫入數據輸入動作所需時間大約為數百μ S。與此相對，利用圖36的算法的1頁的數據寫入動作所需時間為數百μ s+數百 μ s，使用圖6的算法的整個順序所需時間可大幅度地縮短。圖7(a) (f)為概略示出在利用圖6的算法的場合的圖5的電路的動作的示圖。在圖7中，與寫入數據輸入動作并行進行的數據寫入動作以“后臺”(Background) 表示，而數據寫入動作的單獨動作以“前臺”(Foreground)表示。另外，數據寫入動作表示 為“數據編程”(DataProg)，通過反復進行寫入存儲器單元數據寫入用的電壓施加動作“編 程”(programming)和寫入檢驗動作“檢驗”(verification)而執(zhí)行。在數據寫入順序的最后頁的數據寫入動作中，因為必須輸入下一頁的寫入數據， 圖6、圖7 —起都變?yōu)閿祿懭雱幼鞯膯为殑幼?。所以，在對最終頁的數據寫入動作中，不需 要后臺動作。就是說，因為不需要與其他動作并行動作，所以可使用前臺動作。圖8為示出圖1的NAND單元型EEPROM形成的半導體芯片的數據寫入順序的控制 方法的一例的示圖。另夕卜，圖8中的Ta至Tf各個期間的動作，與圖7中的(a) (f)相對 應。作為用于實現(xiàn)寫入動作的控制方法，一般采用的順序為地址/數據輸入用命令 (C0M1)輸入、進行數據寫入的地址輸入、寫入數據輸入、數據寫入動作開始命令的輸入、數 據寫入動作開始，作為數據寫入動作開始命令，有兩種前臺用，即可以和寫入數據輸入動 作并行進行的數據寫入動作用的命令COM2和后臺用，即不可以和其他動作并行進行的數 據寫入動作用的命令COM3。在一方的數據寫入動作用的命令COM3的輸入時，表示芯片的動作狀態(tài)的“就 緒”/ “忙”狀態(tài)的“忙”期間長，一直到與命令COM3的輸入相對應地數據寫入動作結束為止 “忙”狀態(tài)一直繼續(xù)。在此“就緒”/ “忙”狀態(tài)，根據圖1中的數據輸入輸出控制電路3的動 作在R/B控制電路17中檢測，相應于此檢測狀態(tài)生成“就緒”信號/ “忙”信號。在另一方的數據寫入動作用的命令COM2的輸入時，表示芯片的動作狀態(tài)的“就 緒”/ “忙”狀態(tài)的“忙”期間短，在馬上要輸入命令COM2之前輸入的寫入數據從數據高速緩 存電路31傳送到檢測閂鎖電路32之后即刻從“忙”狀態(tài)返回到“就緒”信號/ “忙”狀態(tài)。通常，作為數據寫入動作開始命令，通過在數據寫入順序中的最終頁以外使用命 令COM2，可并行執(zhí)行數據寫入動作和寫入數據輸入動作而縮短所需時間，通過對最終頁使 用命令COM3容易檢測順序的結束。就是說，采用通過檢查“就緒”/ “忙”狀態(tài)可以檢測的方法特別有效。另外，圖8中示出的各個所需時間，作為輸入數據量1頁相當于2112字節(jié)，數據輸 入循環(huán)為50ns，從數據高速緩存電路31到檢測閂鎖電路32的數據傳送所需時間為3 μ s， 數據寫入動作所需時間為200 μ s，示出的數據寫入順序為從頁1到頁N的場合。另外，在圖8所示的方法中，如Tc及Td期間，在后臺的寫入動作執(zhí)行中，模擬輸出 “忙”狀態(tài)。在此模擬“忙”狀態(tài)時，C0M1、COM2、COM3這樣的與寫入動作相關聯(lián)的命令以外 的命令，特別是與其他動作，例如，數據讀出動作及數據刪除動作等相關聯(lián)的命令的輸入受 到禁止。通常，關于此禁止命令的輸入，記載于在芯片的規(guī)格說明書中。另外，芯片的設計考慮到在輸入上述禁止命令的場合，可以忽視該禁止命令繼續(xù) 后臺動作，可以防止誤動作。具體言之，有效命令、禁止命令或可忽視的命令可舉例如下。有效命令是C0M1、 COM2、COM3等寫入系列命令，復位命令，輸出表示“就緒” / “忙”狀態(tài)及成功/失敗狀態(tài)的 信號的命令。禁止命令或可忽視命令是上述有效命令以外的命令，例如，讀出系列命令，刪 除系列命令。像芯片ID輸出用命令等那樣，屬于上述有效命令、禁止命令的任何一個也沒有問 題，但這些一般列入到禁止命令方面，具有可以使電路簡易的優(yōu)點。另外，在上述第具體實施方式
中，是利用圖5的電路構成例進行說明的，但本發(fā) 明不限于本例，可以有各種改變。圖9為示出具體實施方式
1的存儲器單元陣列1、位線控制電路2及數據輸入輸出 控制電路3的變形例1的構成的電路圖。如圖9所示，在將存儲器單元陣列1在字線的延長方向上在一半處分割而成為2 個存儲器單元陣列1-1、1_2，使1個塊在2個存儲器單元陣列1-1、1_2中各配置半個的場 合，本發(fā)明當然也是有效的。在圖9的構成中，在將1頁的存儲器單元在2個存儲器單元陣列1-1、1_2中各配置 半個，對配置于左右存儲器單元陣列中的1頁的存儲器單元以上述方式執(zhí)行動作的場合， 本發(fā)明也是有效的。圖10為示出具體實施方式
1的存儲器單元陣列1、位線控制電路2及數據輸入輸 出控制電路3的變形例2的構成的電路圖。如圖10所示，在將存儲器單元陣列1在字線的延長方向上在一半處分割而成為2 個存儲器單元陣列1-1、1-2，并且使1個塊只配置于單個存儲器單元陣列1-1或1-2中的場 合，本發(fā)明當然也是有效的。在圖10的場合，在左右存儲器單元陣列內分別選擇不同的1頁合計選擇2頁執(zhí)行 上述的動作的場合，本發(fā)明也是有效的。在此場合，對不同塊內的2頁的存儲器單元可同時 進行數據寫入。另外，在存儲器單元陣列不是分割成為2個而是3個以上的場合，也可以實現(xiàn)與上 述同樣的動作，本發(fā)明當然有效。下面對本發(fā)明的數據寫入的控制方式和現(xiàn)有的數據寫入的控制方式進行比較。圖11(a)示出現(xiàn)有的數據寫入控制方式的概略，圖11(b)示出圖8所示的數據寫 入的控制方式的概略。
在圖11(a)所示的現(xiàn)有方式中，對整頁數據寫入動作可以以前臺動作進行，而在 圖11(b)所示的本例方式中，對最終頁以外的頁可以以后臺動作進行。圖12示出本發(fā)明的數據寫入順序的控制方法的概略。這是對整頁數據寫入動作以前臺動作進行的控制方式，在此場合本發(fā)明也有效。圖13(a)至圖13(d)及圖14(a)、(b)為示出使用圖11(b)的控制方式的場合的數 據寫入動作時的“忙”信號的輸出例。另外，在圖中的命令輸入的記述部分中，地址/數據 輸入的表示省略，實際上這些輸入是自不待言的。圖13(a)至圖13(d)及圖14(a)、(b)中的信號高速緩存-R/B(Cache-R/B)與上 述的“就緒” / “忙”狀態(tài)，例如，圖8中的“就緒” / “忙”狀態(tài)相當，通常，與從圖1中的I/ 0焊盤1/0-1至1/0-8中的某一個輸出的芯片的“就緒” / “忙”狀態(tài)一致。另一方面，信號 真-R/B(TrUe-R/B)表示也包含后臺動作的芯片中的動作，后臺動作中永遠是變成為“忙” 狀態(tài)的信號。圖13(a)是單獨實行現(xiàn)有的數據寫入動作的場合，相當于前臺動作。在此場合，在 數據寫入動作期間tPROG中，2種信號高速緩存-R/B與真-R/B —致。圖13(b)、(d)，表示出在數據寫入動作連續(xù)進行2次時，在第1次動作結束后第2 次動作開始命令輸入的場合的數據寫入動作期間tPROG及“忙”信號的狀態(tài)。另外，圖13 (C)、圖14(a)，表示出在數據寫入動作連續(xù)進行2次時，在第1次動作 中第2次動作開始命令輸入的場合的數據寫入動作期間tPROG及“忙”信號的狀態(tài)。另外，圖14(b)，表示出在數據寫入動作以外的動作產生的“忙”信號的輸出動作結 束后數據寫入動作開始命令輸入的場合的動作期間tPROG及“忙”信號的狀態(tài)。可以看到，如圖13(b)至圖13(d)及圖14(a)、(b)所示，在與后臺動作有關系的場 合，根據動作開始命令的輸入定時“就緒” / “忙”狀態(tài)可以有種種的變化。通常，在某一動作結束后調查成功/失敗狀態(tài)中，通過將芯片狀態(tài)輸出命令COMS 輸入到I/O焊盤1/0-1 1/0-8進行。從I/O焊盤1/0-1 1/0-8輸入的芯片狀態(tài)輸出命 令C0MS，經圖1中的數據輸入輸出緩沖器4送到命令譯碼器13，在此處生成用來輸出成功 /失敗狀態(tài)而使用的控制信號。另一方面，如前所述，在數據寫入動作結束后，在成功/失敗保持電路15中保持寫 入是否正常完成的成功/失敗狀態(tài)。為了調查此成功/失敗狀態(tài)，在I/O焊盤1/0-1 I/ 0-8中輸入芯片狀態(tài)輸出命令C0MS。據此，保持于成功/失敗保持電路15中的數據經過數 據輸入輸出緩沖器4輸出到I/O焊盤1/0-1 1/0-8。一般，在輸入芯片狀態(tài)輸出命令COMS之后，輸出包含成功/失敗狀態(tài)的芯片狀態(tài) 的狀態(tài)的動作，稱為狀態(tài)讀。圖15(a)至圖15(c)及圖16(a)至圖16(c)為示出在寫入動作連續(xù)進行的場合的 狀態(tài)讀時的成功/失敗輸出結果的定時依賴關系的一例的示圖。圖17(a)至圖17(c)及圖18(a)、(b)為示出在寫入動作以外的動作和寫入動作連 續(xù)進行的場合的狀態(tài)讀時的成功/失敗輸出結果的定時依賴關系的一例的示圖。在圖15至圖18中，“Al-狀態(tài)”(Al-Matus)的標記，表示對Al期間的動作(Al動 作)的成功/失敗狀態(tài)。同樣，“A2-狀態(tài)”、“Bi-狀態(tài)”、“B2-狀態(tài)”、...等也相對應地表 示A2動作、Bl動作、B2動作、...的成功/失敗狀態(tài)。
如圖15(a)至圖15(c)及圖16(a)至圖16(c)所示，在考慮包含后臺動作的場合 的成功/失敗輸出的場合，明確由狀態(tài)讀輸出的成功/失敗對應什么數據寫入動作，即對應 對什么頁的寫入動作這一點非常重要。如這一點明確地可以發(fā)生，萬一在寫入出現(xiàn)不良的 場合，就可以確定包含不良數據的頁。為了明確這種成功/失敗和頁的對應，如圖15(a)至圖15(c)及圖16(a)至圖 16(c)詳細地示出的，在寫入動作連續(xù)的場合，對過去2次的寫入動作的成功/失敗同時或 順序輸出。就是說，如圖所示，在芯片狀態(tài)輸出命令COMS輸入之后，從2個I/O焊盤1/0-1、 1/0-2輸出與成功/失敗狀態(tài)相對應的信號。另外，“無效”(invalid)是不反映成功/失敗 狀態(tài)的無意義的數據。圖19(a)示出在具體實施方式
1的狀態(tài)讀時，從8個I/O焊盤1/0-1 1/0-8輸 出的數據輸出內容的一例。從I/O焊盤1/0-1，輸出馬上要進行的動作的芯片狀態(tài)(ChipMatus-II)。從I/ 0焊盤1/0-2輸出在寫入動作連續(xù)的場合中與緊前面1個寫入啟動命令相對應的芯片狀態(tài) (Chip Matus-II)。各個芯片狀態(tài)，在成功的場合為“0”，而在失敗的場合為“1”。另外，在采用圖15(a)至圖15(c)及圖16(a)至圖16(c)的方式的場合，因為在高 速緩存-R/B和真-R/B的定時順序中成功/失敗的狀態(tài)內容改變，在狀態(tài)讀的輸出數據中， 最好也包含高速緩存-R/B、真-R/B。在此場合，變?yōu)閳D19(b)的輸出。在上述狀態(tài)讀中，在 輸入命令COMS后，輸出成功/失敗狀態(tài)及“就緒” / “忙”狀態(tài)。圖20 (a)至圖20(c)及圖21(a)至圖21(f)示出在具體實施方式
1的狀態(tài)讀時、 輸出連續(xù)的2次寫入動作的成功/失敗的狀態(tài)的累積結果的成功/失敗的狀態(tài)的場合的實 施例。圖20 (a)的所謂“ (A1+A2)-狀態(tài)”，表示Al和A2的動作的成功/失敗的狀態(tài)的累 積結果，即表示如在Al、A2某一動作中出現(xiàn)失敗，維持失敗狀態(tài)原樣的狀態(tài)。在實際的動作中，連續(xù)數頁至數十頁的數據寫入的場合很多，在此場合，輸出累積 數頁至數十頁的寫入動作的成功/失敗的狀態(tài)的累積狀態(tài)。對于此累積狀態(tài)，如存在可以以通常的復位命令復位的方式，也存在只利用累積 狀態(tài)的專用復位命令可以復位的方式。如也存在從復位后馬上的動作到最后的動作為止的累積成功/失敗的狀態(tài)的方 式作為累積狀態(tài)，也存在只對于某一特定動作或命令，例如，寫入動作及寫入系列命令累積 成功/失敗的狀態(tài)的方式。圖19 (C)，示出包含上述的累積狀態(tài)的輸出的狀態(tài)讀時的數據輸出的一例。在此場 合，從I/O焊盤1/0-3輸出與累積狀態(tài)(累積芯片狀態(tài))相應的數據信號。圖19(d)，示出不包含成功/失敗的狀態(tài)讀時的數據輸出的一例。就是說，在上述具體實施方式
中1的NAND單元型EEPROM中，在動作結束后，動作 的成功/失敗結果保持于芯片內的第1動作及第2動作連續(xù)進行時，兩者的成功/失敗結 果可以輸出到半導體芯片之外，可提高在芯片外的控制上的便利性。另外，上述NAND單元型EEPR0M，可以并行執(zhí)行第1動作，例如，數據寫入動作，和 第2動作，例如，寫入數據輸入動作，具有向半導體芯片外輸出表示第1動作是否在執(zhí)行中 的數據，例如，真-R/B，和第2動作是否可以在第1動作中執(zhí)行的數據，例如，高速緩存-R/B這兩者的動作。因此，可以在數據寫入動作中并行地進行寫入數據輸入動作。據此，整個數據寫入 順序所需時間由寫入數據輸入動作所需時間和數據寫入動作所需時間中的某一個時間長 的一方決定，時間短的一方所需時間對順序所需時間沒有影響。因此，整個數據寫入順序所 需時間可以縮短，可以實現(xiàn)高速數據寫入功能。另外，如上所述，具備在動作結束后，將動作的成功/失敗結果保持于芯片內的第 1動作及第2動作，為了在第1動作及第2動作連續(xù)進行時，在第1及第2動作結束后，將第 1動作的成功/失敗結果和第2動作的成功/失敗結果兩者都輸出到半導體芯片外的動作 以半導體集成電路實現(xiàn)，最好基本上具備如下的構成要件。就是說，其構成最好包括判定集成電路內部電路的即將進行的動作的結果并生 成成功/失敗信號的成功/失敗判定電路(成功/失敗判定電路14)；將此成功/失敗信號 作為輸入，并將集成電路內部電路的連續(xù)進行的第1動作及第2動作的各個成功/失敗結 果分別保持的成功/失敗保持電路(成功/失敗保持電路15)；以及在第1動作和第2動 作連續(xù)進行的場合，將保持于成功/失敗保持電路中的2個動作的各個成功/失敗結果輸 出到半導體芯片外的輸出電路(數據輸入輸出緩沖器4)。此外，通過設置將上述連續(xù)的第1動作及第2動作各自的成功/失敗結果累積保 持的累積結果保持電路，將保持于此累積結果保持電路中的上述2個動作的累積結果及/ 或保持于上述成功/失敗保持電路中的2個動作的各自的成功/失敗結果由上述輸出電路 輸出到半導體芯片外。圖22為示出具備上述累積結果保持電路的本發(fā)明的具體實施方式
2的NAND單元 型EEPROM的整體概略構成的框圖。在此EEPROM中，對圖1的EEPROM新增了累積結果保持電路17。此累積結果保持 電路17，與成功/失敗判定電路14和數據輸入輸出緩沖器4相連接。累積結果保持電路 17，接受在成功/失敗判定電路14中生成的多個動作的成功/失敗結果，將這些多個成功 /失敗結果累積。此累積結果，發(fā)送到數據輸入輸出緩沖器4，如圖19所示，之后，從I/O焊 盤1/0-3輸出到芯片的外部。此外，如果設置將從上述累積結果保持電路17輸出的多個累積成功/失敗結果分 別進行保持的累積數據保持電路，則可以將保持于此累積數據保持電路中的累積數據及/ 或保持于上述成功/失敗保持電路中的2個動作各自的成功/失敗結果由輸出電路輸出到 半導體芯片外部。圖23為示出具備上述累積結果保持電路的本發(fā)明的具體實施方式
3的NAND單元 型EEPROM的整體概略構成的框圖。在此EEPROM中，對圖2的EEPROM新增了累積結果保持電路18。此累積結果保持 電路18，與累積結果保持電路17和數據輸入輸出緩沖器4相連接。累積結果保持電路18， 分別保持從累積結果保持電路17輸出的多個累積成功/失敗結果。在此累積結果保持電 路18中保持的累積成功/失敗結果發(fā)送到數據輸入輸出緩沖器4。之后，從I/O焊盤I/ 0-1 1/0-8的任何一個之中輸出到芯片的外部。在上述各具體實施方式
中，是以在數據寫入動作中，以利用后臺動作的場合為例 進行說明的，在其他場合，例如，在將后臺動作應用于數據讀出動作的場合，本發(fā)明也有效。
圖M為示出在將本發(fā)明應用于圖5的電路的數據讀出動作的場合的數據讀出順 序的實施例的算法的示圖。圖25為概略示出在將本發(fā)明應用于圖5的電路的數據讀出動作的場合的數據讀 出順序的算法的示圖。此處，在對多個頁連續(xù)進行數據讀出的場合，并行執(zhí)行單元數據讀出動作和讀出 數據輸出動作。這樣一來，因為第2頁以后的單元數據讀出動作和數據輸出動作并行執(zhí)行，整個 順序所需時間由單元數據讀出動作和數據輸出動作中所需時間長的一方的動作所需時間 決定，所需時間短的一方的動作所需時間沒有影響。就是說，在圖M的各動作中，讀出數據傳送所需時間大約為2 3 μ S，單元數據讀 出動作所需時間大約為25 50 μ s，讀出數據輸出動作所需時間大約為25 100 μ s，讀出 數據傳送所需時間與其他相比極短。所以，數據讀出順序所需時間由單元數據讀出動作和 讀出數據輸出動作支配。與此相對，在圖37所示的上述現(xiàn)有例的算法中，由單元數據讀出動作和讀出數據 輸出動作兩者所需時間的和決定整個順序的所需時間。所以，圖M的算法的一方可實現(xiàn)較 之圖37所示的現(xiàn)有例的算法更高速的數據讀出順序。圖25(a)至圖25(f)為概略示出在采用圖M的算法的場合的圖5的電路的數據 讀出動作的示圖。圖^(a)概略示出現(xiàn)有的數據讀出動作的各種控制方法，在前臺進行整頁數據讀 出動作。圖沈㈦概略示出圖25所示的數據讀出動作的控制方式。圖沈…)中的① ⑥ 期間的動作，與圖25(a)至圖25(f)的動作相對應。從圖25及圖26(b)可知，第1頁的數據讀出動作(圖中的①的期間)，使用與現(xiàn)有 的數據讀出動作同樣的控制方式，即使用同樣的命令COM4、C0M5，其動作是前臺動作。在圖^(b)中的命令C0M6的輸入以后的動作(圖中的② ⑥的期間)中，單元數 據讀出動作是后臺動作，與讀出數據輸出動作并行執(zhí)行。后臺讀出動作的開始命令是命令C0M6，此命令輸入后，首先，在輸出“忙”狀態(tài)進行 讀出數據傳送之后，與開始次頁的單元數據讀出動作的同時輸出“就緒”狀態(tài)。讀出數據輸出是從0列開始順序進行，在想要指定特定的列地址的場合，如圖 沈(c)所示，通過在命令C0M8和C0M9之間輸入列地址，可以在讀出數據輸出動作中，指定特 定的列地址。對于數據讀出順序的最終頁，在最終頁數據輸出時不需要讀出次頁的單元數據， 所以采用不伴隨單元數據讀出動作的讀出數據傳送專用命令C0M7是有效的。因為通過采 用此命令C0M7使多余的單元數據讀出動作取消，動作所需時間，即“忙”狀態(tài)時間可以縮短。0 27(a)至圖27(d)及圖28(a)、(b)示出使用圖^(b)的控制方式的場合的數據 讀出動作的“就緒” / “忙”狀態(tài)的詳情。另外，在圖中的命令輸入的標記部分中，地址/數 據輸入的記載省略，實際上這些當然要輸入。圖27(a)至圖27 (d)及圖觀(a)、(b)中的信號高速緩存-R/B相當于上述“就緒” / “忙”狀態(tài)，例如，圖沈⑶中的“就緒” / “忙”狀態(tài)，通常，與從圖1中的I/O焊盤I/ 0-1至1/0-8的任何一個輸出的芯片的一致。另一方面，信號真-R/B表示也包含后臺動作 的芯片中的動作狀態(tài)，后臺動作中經常是表示“忙”狀態(tài)的信號。因為對于數據讀出，通常，不輸出成功/失敗狀態(tài)，此場合的狀態(tài)讀時的數據輸出 如圖19(d)所示。在圖27 (a)中的Ll期間，是單獨執(zhí)行數據讀出動作的場合，相當于前臺動作，在此 場合中，信號高速緩存-R/B和信號真-R/B的狀態(tài)一致。圖27(b)、(d)及圖觀(a)，表示在數據讀出動作連續(xù)進行2次時，在第1次的動作 結束后輸入第2次的動作開始命令的場合的讀出動作期間及“忙”信號的狀態(tài)。另外，圖27 (c)及圖觀(b)，表示在數據讀出動作連續(xù)進行2次時，在第1次的動作 中輸入第2次的動作開始命令的場合的讀出動作期間及“忙”信號的狀態(tài)?？梢钥吹?，如圖27(a)至圖27(d)及圖28(a)、(b)所示，在與后臺動作有關系的場 合，根據動作開始命令的輸入定時，“就緒” / “忙”狀態(tài)可以有種種的變化。數據讀出時的后臺動作中(高速緩存-R/B為“就緒”狀態(tài)，真-R/B為“忙”狀態(tài)) 時的有效命令及禁止命令，或可忽視命令如下。就是說，有效命令是C0M6、C0M7、C0M8、C0M9 等讀出系列命令，復位命令，輸出表示“就緒”/ “忙”狀態(tài)及成功/失敗狀態(tài)的信號的命令。 另外，禁止命令或可忽視命令是上述有效命令以外的命令，例如，寫入系列命令，刪除系列 命令等。也有像芯片ID輸出用命令這樣，屬于上述有效命令、禁止命令任何一個也沒有問 題的場合，但這些一般列入到禁止命令方面，具有可以使電路簡易的優(yōu)點。圖四(a)、(b)為示出歸納本發(fā)明的NAND單元型EEPROM的后臺動作中的有效命令 /禁止命令的示圖。如圖四(a)所示，在數據寫入動作時，在信號高速緩存-R/B從“忙”狀態(tài)切換為“就 緒”狀態(tài)之后，信號真-R/B從“忙”狀態(tài)一直到切換為“就緒”狀態(tài)為止的期間T中有效命 令是C0M6、C0M7、C0M8、C0M9等讀出系列命令，狀態(tài)讀命令COMS、復位命令等，其他命令是禁 止或可忽視命令。在圖四…)的動作中，在讀出最終頁的數據的場合，因為不存在次頁，即使是連續(xù) 輸入讀出系列命令C0M6，數據讀出動作對最終頁一次足夠。因此，在對最終頁連續(xù)輸入讀出系列命令C0M6的場合，對第2次以后的命令C0M6 的輸入，省略數據讀出動作，并且“忙”狀態(tài)的輸出只是短時間，例如，大約2 3μ S，或是可 以采用只進行讀出數據傳送動作的方式。在此場合，因為省略數據讀出動作，可實現(xiàn)動作時 間即“忙”期間的縮短。另外，本發(fā)明不限定于上述各實施方式，可以有各種改變。例如，在上述各實施方式中，是以在NAND單元內串聯(lián)的存儲器單元的數目為8個 的場合為例進行說明的，在其他的場合，例如，在NAND單元內存儲器單元的數目為1、2、4、 16、32、64的場合等當然本發(fā)明也同樣有效。另外，在上述具體實施方式
中，是以NAND單元型EEPROM為例對本發(fā)明進行說 明的，但本發(fā)明不限定于上述個具體實施方式
，在其他器件中，例如，NOR單元型EEPR0M、 DINOR單元EEI^ROM、AND單元型EEI3ROM、帶有選擇晶體管的NOR單元型EEI3ROM等之中也可以實施。例如，NOR單元型EEPROM的存儲器單元陣列的等效電路示于圖30，DINOR單元 EEPROM的存儲器單元陣列的等效電路示于圖31，AND單元型EEPROM的存儲器單元陣列的 等效電路示于圖32，帶有選擇晶體管的NOR單元型EEPROM的存儲器單元陣列的等效電路示 于圖33及圖；34。另外，關于DINOR單元EEPROM的詳細情況和關于AND單元型EEPROM的詳細情況 已知分別公開于“H. Onoda et al.，IEDMTech. Digest, 1992，pp. 599-602” 中和“H. Kume et al.，IEDM Tech. Digest, 1922，pp. 991-993” 中。另外，在上述實施方式中，是以具有電可改寫的非易失性存儲器單元的陣列的半 導體存儲裝置為例對本發(fā)明進行說明的，但本發(fā)明也可應用于其他的半導體存儲裝置，并 且也可應用于其他的半導體集成電路。以上利用具體實施方式
對本發(fā)明進行了說明，但本發(fā)明在不脫離其要旨的范圍內 可以有種種改變。如上所述，根據本發(fā)明的半導體集成電路，在動作結束后在動作的成功/失敗結 果保持于芯片內第1動作和第2動作連續(xù)進行時，可以將兩者的成功/失敗結果輸出，可以 提高半導體集成電路外的控制上的便利性。另外，可以在數據寫入動作中并行進行寫入數據輸入動作，可縮短整個數據寫入 順序所需時間，可以實現(xiàn)具有高速數據寫入功能的半導體存儲裝置。另外，可以在數據讀出動作中并行進行讀出數據輸出動作，可縮短整個數據讀出 順序所需時間，可以實現(xiàn)具有高速數據讀出功能的半導體存儲裝置。
權利要求
1.一種半導體存儲裝置，其特征在于包括與數據輸入輸出線相連接、臨時保持數據的多個數據高速緩存電路；以及與上述數據高速緩存電路相連接、檢測從存儲器單元讀出的數據并閂鎖的同時，將應 該寫入存儲器單元的數據進行閂鎖的多個檢測閂鎖電路，其中，上述多個數據高速緩存電路與上述數據輸入輸出線并聯(lián)連接，并且，上述多個數據高速緩存電路具有同時保持至少一頁的數據量的功能，并且上述多個檢 測閂鎖電路具有同時保持至少一頁的數據量的功能。
2.如權利要求1的半導體存儲裝置，其特征在于具備作為上述多個數據高速緩存電路中的一個的第1數據高速緩存電路；和作為上述多個檢測閂鎖電路中的一個的第1檢測閂鎖電路，其中，與上述第1檢測閂鎖電路連接的數據高速緩存電路僅僅是上述多個數據高速緩 存電路中的上述第1數據高速緩存電路，上述第1檢測閂鎖電路與上述多個數據高速緩存 電路中的上述第1數據高速緩存電路以外的其它數據高速緩存電路不連接。
3.如權利要求1的半導體存儲裝置，其特征在于具備作為上述多個數據高速緩存電路中的一個的第1數據高速緩存電路；和作為上述多個檢測閂鎖電路中的一個的第1檢測閂鎖電路，其中，和上述第1檢測閂鎖電路之間進行數據傳送的數據高速緩存電路僅僅是上述多 個數據高速緩存電路中的上述第1數據高速緩存電路，上述第1檢測閂鎖電路和上述多個 數據高速緩存電路中的上述第1數據高速緩存電路以外的其它數據高速緩存電路之間不 進行數據傳送。
全文摘要
本發(fā)明提供一種半導體存儲裝置，在NAND單元型EEPROM中，在數據寫入動作中并行執(zhí)行寫入數據輸入動作，使得整個數據寫入順序所需時間縮短。其中，具有在動作結束后在將該動作的成功/失敗結果保持于芯片內的第1動作及第2動作，在第1動作和第2動作連續(xù)進行時，具有在第1和第2動作結束后把第1動作和第2動作這兩者的成功/失敗結果輸出的動作。
文檔編號G11C16/00GK102136294SQ20101054325
公開日2011年7月27日 申請日期2002年12月19日 優(yōu)先權日2001年12月19日
發(fā)明者中村寬, 今宮賢一, 山村俊雄, 河合礦一, 細野浩司 申請人:株式會社東芝