專利名稱：電路及內(nèi)存泄漏與數(shù)據(jù)保存的控制方法
技術(shù)領(lǐng)域：
本發(fā)明大體上是有關(guān)于一種集成電路，且特別是有關(guān)于一種內(nèi)存泄漏(memory leakage)與數(shù)據(jù)保存的控制。
背景技術(shù)：
對(duì)于集成電路的內(nèi)存電路而言，漏電流與數(shù)據(jù)保存為重要的設(shè)計(jì)考慮。為達(dá)到較低的功耗，需降低漏電流。而且，任憑制程、電壓與溫度(PVT)的種種變化，儲(chǔ)存在內(nèi)存的數(shù)據(jù)應(yīng)不會(huì)流失，特別是在利用低電源供應(yīng)電壓VDD(VCC_min)時(shí)。因此，需要新的電路與方法來(lái)改善上述問(wèn)題。

發(fā)明內(nèi)容
因此，本發(fā)明的一目的就是在提供一種電路，具有內(nèi)存泄漏與數(shù)據(jù)保存控制的功能。本發(fā)明的另一目的是在提供一種內(nèi)存泄漏與數(shù)據(jù)保存的控制方法，不僅可有效防止內(nèi)存泄漏，更可確保內(nèi)存內(nèi)的數(shù)據(jù)保存。根據(jù)本發(fā)明的上述目的，提出一種電路，包含在一第一內(nèi)存陣列的至少一內(nèi)存單元(memory cell)、一電流源以及一晶體管。前述的至少一內(nèi)存單元耦合至第一電壓源與虛擬電壓源。前述的晶體管的一漏極耦合至虛擬電壓源，且晶體管的一柵極耦合至電流源。根據(jù)本發(fā)明的上述目的，另提出一種電路，包含在一第一內(nèi)存陣列的至少一內(nèi)存單元、一第一電流源、一第二電流源、一 NMOS晶體管以及一 PMOS晶體管。前述的至少一內(nèi)存單元耦合至一第一虛擬電壓源與一第二虛擬電壓源，且第一虛擬電壓源適用以供應(yīng)一電壓低于第二虛擬電壓源所供應(yīng)的一電壓。前述的NMOS晶體管的一漏極耦合至第一虛擬電壓源，且NMOS晶體管的一柵極耦合至第一電流源。PMOS晶體管的一漏極耦合至第二虛擬電壓源，且PMOS晶體管的一柵極耦合至第二電流源。根據(jù)本發(fā)明的上述目的，又提出一種內(nèi)存泄漏與數(shù)據(jù)保存的控制方法，包含下列步驟。耦合一電流源至一第一內(nèi)存陣列，此第一內(nèi)存陣列包含至少一內(nèi)存單元。在一待命模式中，從電流源供應(yīng)一固定電流至包含至少一內(nèi)存單元的第一內(nèi)存陣列。本發(fā)明的優(yōu)點(diǎn)為可有效防止內(nèi)存泄漏，并可確保內(nèi)存內(nèi)的數(shù)據(jù)不流失。


請(qǐng)參照上述結(jié)合所附附圖所做的描述，其中圖1是繪示依照一些實(shí)施例的具有泄漏/數(shù)據(jù)保存控制的內(nèi)存陣列的一種例子的示意圖；圖2是繪示依照一些實(shí)施例的具有泄漏/數(shù)據(jù)保存控制的內(nèi)存陣列的另一種例子的示意圖；圖3是繪示依照一些實(shí)施例的具有泄漏/數(shù)據(jù)保存控制的內(nèi)存陣列的又一種例子的示意圖；圖4是繪示在傳統(tǒng)內(nèi)存陣列與依照一些實(shí)施例的圖1中的示范內(nèi)存陣列(具有泄漏/數(shù)據(jù)保存控制)之間，VDD與Vgnd 1之間的電壓差(AV)的比較曲線圖；圖5是繪示依照一些實(shí)施例的具有泄漏/數(shù)據(jù)保存控制的多重內(nèi)存陣列的一種例子的示意圖；圖6是繪示依照一些實(shí)施例的具有泄漏/數(shù)據(jù)保存控制的內(nèi)存陣列的一種示范方法的流程圖。主要組件符號(hào)說(shuō)明100:內(nèi)存陣列104:讀/寫存取控制信號(hào)104b 讀/寫存取控制信號(hào)106b 備用泄漏控制信號(hào)IlOb:電路300:內(nèi)存陣列404 AV 變化504:內(nèi)存陣列 602:步驟604 步驟
具體實(shí)施例方式各種實(shí)施例的制造與應(yīng)用將詳細(xì)討論如下。然而，應(yīng)該了解的一點(diǎn)是，本發(fā)明提供許多可應(yīng)用的創(chuàng)新概念，這些創(chuàng)新概念可在各種特定背景中加以體現(xiàn)。所討論的特定實(shí)施例僅是用以舉例說(shuō)明制造與應(yīng)用本發(fā)明的特定方式，并非用以限制本發(fā)明的范圍。圖1是繪示依照一些實(shí)施例的具有泄漏/數(shù)據(jù)保存控制的內(nèi)存陣列的一種例子的示意圖。將內(nèi)存陣列100(例如，一個(gè)mXn陣列，其中m與η為正整數(shù))中的內(nèi)存單元102 耦合至字符線,例如 Wordline [1]-Wordline [m]，位線，例如 Bitline [1]-Bitline [η]，與位線條，例如Bitline_B[l]-Bitline_B[n]，其中這些字符線與位線條可進(jìn)入內(nèi)存單元102， 以進(jìn)行讀與寫操作。內(nèi)存單元102亦耦合至高電源供應(yīng)電壓VDD與虛擬地(即，一個(gè)無(wú)需固定為一數(shù)值的虛擬電壓)，例如Vgnd 1與Vgnd 2 (可以有η個(gè)不同的虛擬地，每個(gè)位線一個(gè))。在此例子中，每個(gè)內(nèi)存單元(memory cell) 102以一個(gè)6T(晶體管)單元(cell)表示。然而，內(nèi)存單元102并不限于6T單元結(jié)構(gòu)。通過(guò)將內(nèi)存單元102耦合至低電源供應(yīng)電壓VSS(例如，地)，讀/寫(R/W)存取控制信號(hào)104可利用來(lái)讀取與寫入內(nèi)存單元102。備用泄漏控制信號(hào)106a用以提供固定電流 (艮P，電流偏壓)流過(guò)NMOS晶體管Mbn 1與Mbn 2。備用泄漏控制信號(hào)106a可具有非限制于數(shù)字信號(hào)的電壓值。將控制流過(guò)NMOS晶體管Mbn 1與Mbn 2的電流的電路110a，例如電流鏡(Current Mirror)電路及/或在此技術(shù)領(lǐng)域中已知的其它電流源，耦合至備用泄漏控制信號(hào)106a，以提供電流偏壓。舉例而言，將以耦合至Wordline[m]、Bitline[l]與Bitline_B[1]的內(nèi)存單元 102作為例子，描述于下。在一待命模式期間，字符線未受到確立(asserted)，而且假設(shè) Bitline[l]與Bitline_B[1]保持在VDD。若Vgnd 1直接連接至VSS，將會(huì)有漏電流經(jīng)由內(nèi)
102 內(nèi)存單元 10 :讀/寫存取控制信號(hào) 106a 備用泄漏控制信號(hào) IlOa 電路 200 內(nèi)存陣列 402 AV變化 502 總電流源存單元102而從VDD流至VSS，例如經(jīng)由NMOS晶體管m、N2、N3與N4，以及PMOS晶體管Pl 與P2。舉例而言，若在節(jié)點(diǎn)Q的電壓為邏輯0，例如VSS，且在節(jié)點(diǎn)Q_B的電壓為邏輯1，例如VDD，則PMOS晶體管Pl關(guān)閉，而匪OS晶體管N3開(kāi)啟。而且，PMOS晶體管P2開(kāi)啟，匪OS 晶體管N4關(guān)閉。由于在待命模式期間，Wordline[m]未受到確立，因此NMOS晶體管m與 N4關(guān)閉。雖然PMOS晶體管P1、以及NMOS晶體管m與N4關(guān)閉，但仍有漏電流經(jīng)過(guò)這些晶體管。 類似地，若在節(jié)點(diǎn)Q_B的電壓為邏輯0，例如VSS，有漏電流流經(jīng)NMOS晶體管N2與 N3、以及PMOS晶體管P2。(進(jìn)一步舉例而言，假設(shè)節(jié)點(diǎn)Q具有邏輯0，且節(jié)點(diǎn)Q_B具有邏輯 1，例如 VDD。)通過(guò)使固定偏壓電流流過(guò)Mbn 1，虛擬地Vgnd 1變成高于VSS。經(jīng)由內(nèi)存單元102 而從VDD流至VSS的漏電流因?yàn)橄铝性蚨鴾p少。流經(jīng)NMOS晶體管N4的漏電流減少，是因?yàn)樵谔摂M地Vgnd 1的NMOS晶體管N4的源極電壓高于VSS，而導(dǎo)致NMOS晶體管N4的 Vds (即，漏極-源極電壓)下降。流經(jīng)NMOS晶體管附的漏電流減少，是因?yàn)樵隈詈现罺gnd 1的節(jié)點(diǎn)Q(經(jīng)由NMOS晶體管N3)處的NMOS晶體管m的電壓高于VSS，而降低了 NMOS晶體管m的Vgs(即，柵極-源極電壓)。由于PMOS晶體管Pl的Vds下降，因此降低了流經(jīng) PMOS晶體管Pl的漏電流。NMOS晶體管，例如Mbn 1，可為同一行的內(nèi)存單元102共同使用， 此行內(nèi)存單元102分享數(shù)個(gè)位線，例如Bitline[l]與Bitline_B[l]。透過(guò)耦合至備用泄漏控制信號(hào)106a的電流源(未繪示)，控制通過(guò)Mbn 1的偏壓電流。在一實(shí)施例中，維持電流偏壓，如此VDD與Vgnd 1之間的電壓差(AV)至少為PMOS 晶體管Pl與Ρ2(可稱為“拉升(pull up) ”晶體管)、以及NMOS晶體管N3與N4(可稱為 “拉降(pull down)”晶體管)的最大臨界電壓(Threshold Voltage)的2. 2倍。若AV太低，例如Vgnd 1變得接近VDD，在各種PVT的變化下，內(nèi)存單元102在保存內(nèi)存單元102中的儲(chǔ)存數(shù)據(jù)時(shí)可能有困難。舉例而言，若Vgnd 1變更高，經(jīng)由NMOS晶體管N3耦合至Vgnd 1的節(jié)點(diǎn)Q的電壓也變更高，而造成PMOS晶體管P2無(wú)法被完全開(kāi)啟，且降低了流經(jīng)PMOS晶體管P2的電流。 若有一電壓噪聲(例如，電源噪聲或耦合噪聲等等)，其降低VDD且因此而降低節(jié)點(diǎn)Q_B的電壓，先前關(guān)閉的PMOS晶體管Pl可被稍稍地開(kāi)啟，甚至還增加了節(jié)點(diǎn)Q的電壓。耦合至 PMOS晶體管P2的柵極的節(jié)點(diǎn)Q處的較高電壓甚至還降低了流經(jīng)PMOS晶體管P2的電流，且增加了流經(jīng)先前關(guān)閉的NMOS晶體管N4的電流。如此還更進(jìn)一步降低節(jié)點(diǎn)Q_B的電壓，重復(fù)這樣的程序，直至節(jié)點(diǎn)Q_B的電壓變成邏輯0，且節(jié)點(diǎn)Q的電壓變成邏輯1，這樣表示之前處于邏輯0的節(jié)點(diǎn)Q的電壓的數(shù)據(jù)已經(jīng)流失。因此，當(dāng)流經(jīng)NMOS晶體管Mbn 1的偏壓電流維持Vgnd 1高于VSS的情況下，需要將Δ V維持在特定程度(例如，PMOS晶體管Pl與Ρ2以及NMOS晶體管Ν3與Ν4的最大臨界電壓的2.2倍)。在內(nèi)存陣列100中，流經(jīng)NMOS晶體管Mbn 1的偏壓電流用以控制漏電流以及內(nèi)存單元102的AV。固定電流偏壓將最大漏電流限制在參考電流程度，其中參考電流程度來(lái)自于耦合于備用泄漏控制信號(hào)106a的電流源(未繪示)。決定電流偏壓時(shí)，在全部的PVT變化中，必須滿足數(shù)據(jù)保存的最小AV。若有許多滿足數(shù)據(jù)保存的最小△ V的可接受的電流偏壓值，可針對(duì)(1)較少漏電流及/或( 較大的 AV，來(lái)選擇一電流偏壓值。在一實(shí)施例中，在各種PVT變化下，最小的AV維持在約0. 431V時(shí)，圖1所示的內(nèi)存單元102的漏電流僅約為傳統(tǒng)內(nèi)存單元的27. 9%。來(lái)自電流鏡電路的偏壓電流約為5.3 μ A。圖2是繪示依照一些實(shí)施例的具有泄漏/數(shù)據(jù)保存控制的內(nèi)存陣列的另一種例子的示意圖。內(nèi)存陣列200具有相似于圖1的內(nèi)存陣列100的結(jié)構(gòu)。然而，在此實(shí)施例中，內(nèi)存單元102耦合至虛擬電源供應(yīng)電壓(即，不需要固定在一數(shù)值的虛擬電壓)，例如VDDl與 VDD2(可以有η個(gè)不同的虛擬電源供應(yīng)電壓，每個(gè)位線一個(gè))，且耦合至VSS。而且，讀/寫存取控制信號(hào)104與備用泄漏控制信號(hào)106a位于VDD側(cè)。通過(guò)將內(nèi)存單元102耦合至V DD，讀/寫存取控制信號(hào)104可利用來(lái)讀取與寫入內(nèi)存單元102。備用泄漏控制信號(hào)106b用以提供固定電流(S卩，電流偏壓)流過(guò)PMOS晶體管 Mbp 1與Mbp 2。將控制流過(guò)PMOS晶體管Mbp 1與Mbp 2的電流的電路110b，例如電流鏡電路及/或在此技術(shù)領(lǐng)域中已知的其它電流源，耦合至備用泄漏控制信號(hào)106b，以提供電流偏壓。舉例而言，將以耦合至Wordline[l]、Bitline[l]與Bitline_B[1]的內(nèi)存單元102 作為例子，描述于下。在一待命模式期間，字符線未受到確立。若VDDl直接連接至VDDJf 會(huì)有漏電流經(jīng)由內(nèi)存單元102而從VDD流至VSS，例如經(jīng)由NMOS晶體管m、N2、N3與N4，以及PMOS晶體管Pl與P2，如上述根據(jù)圖1所作的解釋。舉例而言，假設(shè)節(jié)點(diǎn)Q具有邏輯0，而節(jié)點(diǎn)Q_B具有邏輯1。因此，PMOS晶體管Pl 關(guān)閉。通過(guò)使固定偏壓電流流過(guò)Mbp 1，虛擬電源供應(yīng)電壓VDDl變成低于VDD。經(jīng)由內(nèi)存單元102而從VDD流至VSS的漏電流因?yàn)橄铝性蚨鴾p少。流經(jīng)PMOS晶體管Pl的漏電流減少，是因?yàn)轳詈现罺DDl的PMOS晶體管Pl的源極電壓低于VDD，而導(dǎo)致PMOS晶體管Pl的 Vds下降。流經(jīng)NMOS晶體管N4的漏電流減少，是因?yàn)镹MOS晶體管N4的Vds也下降的關(guān)系。PMOS晶體管，例如Mbp 1，可為同一行的內(nèi)存單元102共同使用，此行內(nèi)存單元102分享數(shù)個(gè)位線，例如Bitline[1]與Bitline_B[l]。透過(guò)耦合至備用泄漏控制信號(hào)106b的電流源(未繪示)，控制通過(guò)Mbp 1的偏壓電流。在一實(shí)施例中，維持電流偏壓，如此VDDl與VSS之間的電壓差(AV)至少為PMOS晶體管Pl與Ρ2、以及NMOS晶體管Ν3與Ν4的最大臨界電壓的2. 2倍。若Δ V太低，例如VDD 變得接近VSS，在各種PVT的變化下，內(nèi)存單元102在保存內(nèi)存單元102中的儲(chǔ)存數(shù)據(jù)時(shí)可能有困難，如上述根據(jù)圖1所作的解釋。因此，當(dāng)流經(jīng)PMOS晶體管Mbp 1的偏壓電流維持VDDl低于VDD的情況下，需要將 Δ V維持在特定程度(例如，PMOS晶體管Pl與Ρ2以及NMOS晶體管Ν3與Ν4的最大臨界電壓的2.2倍)。在內(nèi)存陣列200中，流經(jīng)PMOS晶體管Mbp 1的偏壓電流用以控制漏電流以及內(nèi)存單元102的AV。固定電流偏壓將最大漏電流限制在參考電流程度，其中參考電流程度來(lái)自于耦合于備用泄漏控制信號(hào)106b的電流源(未繪示)。決定電流偏壓時(shí)，在全部的PVT變化中，必須滿足數(shù)據(jù)保存的最小AV。若有許多滿足數(shù)據(jù)保存的最小△ V的可接受的電流偏壓值，可針對(duì)(1)較少漏電流及/或(2)較大的Δν，來(lái)選擇一電流偏壓值。圖3是繪示依照一些實(shí)施例的具有泄漏/數(shù)據(jù)保存控制的內(nèi)存陣列的又一種例子的示意圖。內(nèi)存陣列300具有相似于圖1的內(nèi)存陣列100與圖2的內(nèi)存陣列200的結(jié)構(gòu)。 然而，在此實(shí)施例中，內(nèi)存單元102耦合至虛擬地，例如Vgnd 1與Vgnd 2，以及虛擬電源供應(yīng)電壓，例如VDDl與VDD2。通過(guò)將內(nèi)存單元102分別耦合至VSS與VDD，讀/寫存取控制信號(hào)104a與104b可利用來(lái)讀取與寫入內(nèi)存單元102。備用泄漏控制信號(hào)106a用以提供固定電流(即，電流偏壓)流過(guò)NMOS晶體管Mbn 1與Mbn 2。備用泄漏控制信號(hào)106b用以提供固定電流(S卩，電流偏壓)流過(guò)PMOS晶體管Mbp 1與Mbp 2。將控制流過(guò)NMOS晶體管Mbn 1與Mbn 2、以及流過(guò)PMOS晶體管Mbp 1與Mbp 2的電流的電路1 IOa及110b，例如電流鏡電路及/或在此技術(shù)領(lǐng)域中已知的其它電流源，耦合至備用泄漏控制信號(hào)106a與106b，以提供電流偏壓。

內(nèi)存陣列300的電路的操作類似于內(nèi)存陣列100與200的電路，如上述圖1與圖 2的描述中所解釋。在一實(shí)施例中，維持電流偏壓，如此VDDl與Vgndl之間的電壓差(AV) 至少為PMOS晶體管Pl與P2、以及NMOS晶體管N3與N4的最大臨界電壓的2. 2倍。若Δ V 太低，在各種PVT的變化下，內(nèi)存單元102在保存內(nèi)存單元102中的儲(chǔ)存數(shù)據(jù)時(shí)可能有困難，如上述根據(jù)圖1所作的解釋。因此，當(dāng)流經(jīng)NMOS晶體管Mbn 1的偏壓電流維持Vgnd 1高于VSS，且流經(jīng)PMOS晶體管Mbp 1的偏壓電流維持VDDl低于VDD的情況下，需要將ΔΥ維持在特定程度(例如， PMOS晶體管Pl與Ρ2以及NMOS晶體管Ν3與Ν4的最大臨界電壓的2. 2倍)。在內(nèi)存陣列 300中，流經(jīng)NMOS晶體管Mbnl與PMOS晶體管Mbp 1的偏壓電流用以控制漏電流以及內(nèi)存單元102的AV。固定電流偏壓將最大漏電流限制在參考電流程度，其中參考電流程度來(lái)自于耦合于備用泄漏控制信號(hào)106a與106b的電流源(未繪示)。決定電流偏壓時(shí)，在全部的PVT變化中，必須滿足數(shù)據(jù)保存的最小AV。若有許多滿足數(shù)據(jù)保存的最小△ V的可接受的電流偏壓值，可針對(duì)(1)較少漏電流及/或(2)較大的Δν，來(lái)選擇一電流偏壓值。圖4是繪示在傳統(tǒng)內(nèi)存陣列與依照一些實(shí)施例的圖1中的示范內(nèi)存陣列(具有泄漏/數(shù)據(jù)保存控制)之間，電壓差(Δν)的比較曲線圖。溫度為125°C/‘Logic”意指內(nèi)存陣列100的邏輯電路，“Memory”為內(nèi)存陣列100，“FF”意指來(lái)自制程邊界(Process Corners) 的晶片(wafer)中相對(duì)快速的PMOS與NMOS晶體管，“SS”意指來(lái)自制程邊界的晶片中相對(duì)緩慢的PMOS與NMOS晶體管。相較于傳統(tǒng)電路的Δν變化402，所顯示出的圖1的示范內(nèi)存陣列的Δ V變化404受到來(lái)自制程與電壓變化的沖擊比較小。特別是，在較低的VDD下，具有低△ V的傳統(tǒng)電路有更高的流失數(shù)據(jù)風(fēng)險(xiǎn)。圖5是繪示依照一些實(shí)施例的具有泄漏/數(shù)據(jù)保存控制的多重內(nèi)存陣列的一種例子的示意圖。總電流源502與電流鏡NMOS晶體管，例如Mbn_mirror(l)、…、Mbn_ mirror (η)，對(duì)應(yīng)于圖1與圖3的電路110a。具有總電流參考的總電流源502應(yīng)用于多重內(nèi)存陣列504，以供應(yīng)偏壓電流，例如Ibias(I)、…、Ibias (η)，給電流鏡NMOS晶體管，例如 Mbn_mirror (1)、…、Mbn_mirror (η)，其中這些電流鏡NMOS晶體管接近耦合于備用泄漏控制信號(hào)106a的各自的內(nèi)存陣列504。內(nèi)存陣列504可具有與圖1的內(nèi)存陣列100相同的結(jié)構(gòu)。通過(guò)從總電流源502傳送總電流參考給局部區(qū)域中的內(nèi)存陣列504，可防止這些偏壓電流中的總體不匹配，且可避免使用來(lái)自一地點(diǎn)的總電壓參考所引發(fā)的在不同地點(diǎn)的電壓降問(wèn)題。而且，通過(guò)使電流鏡匪OS晶體管，例如Mbnjnirror (1)、".、Mbn_mirror (η)， 接近內(nèi)存陣列504，地點(diǎn)的接近可降低源自于制程變化，例如摻雜程度、層厚度等等，所造成的接近內(nèi)存陣列504之間的組件不匹配。這樣有助于提升利用電流鏡NMOS晶體管，例如 Mbnjnirror(I)、…、Mbnjnirror (η)，所進(jìn)行的電流鏡控制的準(zhǔn)確度。圖6是繪示依照一些實(shí)施例的具有泄漏/數(shù)據(jù)保存控制的內(nèi)存陣列的一種示范方法的流程圖。在步驟602中，電流源，例如總電流源502，耦合至內(nèi)存陣列，例如內(nèi)存陣列 504，其中內(nèi)存陣列包含至少一內(nèi)存單元，例如內(nèi)存單元102。在步驟604中，在待命模式中， 利用電流源，例如總電流源502，對(duì)內(nèi)存陣列，例如內(nèi)存陣列504，施加固定電流，其中內(nèi)存陣列包含至少一內(nèi)存單元，例如內(nèi)存單元102。另一內(nèi)存陣列，例如，內(nèi)存陣列504，可共享電流源，例如總電流源502。熟悉此技藝者可了解到，本發(fā)明可有許多實(shí)施例變化。雖然本發(fā)明及其特征已詳細(xì)描述如上，然應(yīng)該了解到的一點(diǎn)是，在不偏離權(quán)利要求書所界定的實(shí)施例的精神與范圍下，當(dāng)可在此進(jìn)行各種改變、取代以及修正。此外，本申請(qǐng)案的范圍并非限制在說(shuō)明書所描述的制程、機(jī)械、制造、物質(zhì)成分、手段、方法以及步驟的特定實(shí)施例中。任何在此技術(shù)領(lǐng)域中具有通常知識(shí)者，將可輕易地從所揭露的實(shí)施例中了解到，現(xiàn)存或日后所發(fā)展出的可與在此所描述的對(duì)應(yīng)實(shí)施例執(zhí)行實(shí)質(zhì)相同的功能、或達(dá)到實(shí)質(zhì)相同的結(jié)果的制程、機(jī)械、制造、物質(zhì)成分、手段、方法或步驟，可依據(jù)本發(fā)明來(lái)加以應(yīng)用。因此，所附的權(quán)利要求書是用以將這類制程、機(jī)械、制造、物質(zhì)成分、手段、方法或步驟含括在其范圍內(nèi)。上述方法實(shí)施例陳述示范步驟，但這些示范步驟無(wú)需如所陳述的次序進(jìn)行。依照本發(fā)明的實(shí)施例的精神與范圍適當(dāng)?shù)那闆r下，可增加、取代、改變次序及/或減少步驟。本文件的每個(gè)權(quán)利要求構(gòu)成一不同的實(shí)施例，結(jié)合不同權(quán)利要求及/或不同實(shí)施例的實(shí)施例落在本發(fā)明的實(shí)施例中，且對(duì)于檢閱本發(fā)明后的熟悉此技藝者而言，顯而易見(jiàn)。
權(quán)利要求
1.一種電路，其特征在于，包含在一第一內(nèi)存陣列的至少一內(nèi)存單元，其中該至少一內(nèi)存單元耦合至一第一電壓源與一虛擬電壓源；一電流源；以及一晶體管，其中該晶體管的一漏極耦合至該虛擬電壓源，且該晶體管的一柵極耦合至該電流源。
2.根據(jù)權(quán)利要求1所述的電路，其特征在于，該晶體管是一NMOS晶體管，且該NMOS晶體管的一源極耦合至一第二電壓源，該第二電壓源適用以供應(yīng)一電壓低于該第一電壓源所供應(yīng)的一電壓。
3.根據(jù)權(quán)利要求1所述的電路，其特征在于，該電路適用以維持該第一電壓源的一數(shù)值與該虛擬電壓源的一數(shù)值之間的一電壓差，使該電壓差為該至少一內(nèi)存單元中的多個(gè)拉升PMOS晶體管與多個(gè)拉降NMOS晶體管的一最大臨界電壓的至少2. 2倍。
4.根據(jù)權(quán)利要求1所述的電路，其特征在于，該晶體管是一PMOS晶體管，且該P(yáng)NMOS晶體管的一源極耦合至一第二電壓源，該第二電壓源適用以供應(yīng)一電壓高于該第一電壓源所供應(yīng)的一電壓。
5.一種電路，其特征在于，包含在一第一內(nèi)存陣列的至少一內(nèi)存單元，其中該至少一內(nèi)存單元耦合至一第一虛擬電壓源與一第二虛擬電壓源，且該第一虛擬電壓源適用以供應(yīng)一電壓低于該第二虛擬電壓源所供應(yīng)的一電壓；一第一電流源；一第二電流源；一 NMOS晶體管，其中該NMOS晶體管的一漏極耦合至該第一虛擬電壓源，且該NMOS晶體管的一柵極耦合至該第一電流源；以及一 PMOS晶體管，其中該P(yáng)MOS晶體管的一漏極耦合至該第二虛擬電壓源，且該P(yáng)MOS晶體管的一柵極耦合至該第二電流源。
6.根據(jù)權(quán)利要求5所述的電路，其特征在于，該NMOS晶體管的一源極耦合至一第一電壓源，該第一電壓源適用以供應(yīng)一電壓低于該第一虛擬電壓源所供應(yīng)的一電壓。
7.根據(jù)權(quán)利要求5所述的電路，其特征在于，該P(yáng)MOS晶體管的一源極耦合至一第二電壓源，該第二電壓源適用以供應(yīng)一電壓高于該第二虛擬電壓源所供應(yīng)的一電壓。
8.—種內(nèi)存泄漏與數(shù)據(jù)保存的控制方法，其特征在于，包含耦合一電流源至一第一內(nèi)存陣列，該第一內(nèi)存陣列包含至少一內(nèi)存單元；以及在一待命模式中，從該電流源供應(yīng)一固定電流至包含該至少一內(nèi)存單元的該第一內(nèi)存陣列。
9.根據(jù)權(quán)利要求8所述的內(nèi)存泄漏與數(shù)據(jù)保存的控制方法，其特征在于，還包含將一 NMOS晶體管的一漏極耦合至一虛擬地，該虛擬地耦合至該至少一內(nèi)存單元，其中該NMOS晶體管的一源極耦合至一低電壓源，且該NMOS晶體管的一柵極耦合至該電流源。
10.根據(jù)權(quán)利要求8所述的內(nèi)存泄漏與數(shù)據(jù)保存的控制方法，其特征在于，還包含將一 PMOS晶體管的一漏極耦合至一虛擬電壓，該虛擬電壓耦合至該至少一內(nèi)存單元，其中該 PMOS晶體管的一源極耦合至一高電壓源，且該P(yáng)MOS晶體管的一柵極耦合至該電流源。
全文摘要
本發(fā)明揭露一種具有泄漏與數(shù)據(jù)保存控制的電路及內(nèi)存泄漏與數(shù)據(jù)保存的控制方法，所述電路包含在一第一內(nèi)存陣列的至少一內(nèi)存單元。此至少一內(nèi)存單元耦合至一第一電源供應(yīng)電壓與一虛擬地。此電路包含一電流源與一NMOS晶體管。NMOS晶體管的漏極耦合至前述的虛擬地，且此NMOS晶體管的柵極耦合至前述的電流源。
文檔編號(hào)G11C7/24GK102262899SQ20101028962
公開(kāi)日2011年11月30日 申請(qǐng)日期2010年9月19日 優(yōu)先權(quán)日2010年5月27日
發(fā)明者張美菁, 許國(guó)原, 鄧儒杰 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司