專利名稱：存儲器功率選通電路及方法
技術(shù)領(lǐng)域：
本發(fā)明總的來說涉及半導體器件領(lǐng)域，更具體地，涉及用于控制存儲器的電源需 求的裝置和方法。
背景技術(shù)：
半導體集成電路(IC)工業(yè)已經(jīng)經(jīng)歷了快速的發(fā)展。IC材料和設(shè)計的技術(shù)進步已 經(jīng)產(chǎn)生了多代IC，其中，每一代均具有比前一代更小且更復雜的電路。IC技術(shù)按比例縮小 至納米狀態(tài)已經(jīng)增加了功率耗散。所增加的功率耗散引起若干問題，包括縮短移動系統(tǒng)中 的電池壽命、昂貴的封裝和冷卻方案，并且還可以造成芯片故障。在引起功率耗散的多種因 素中，由泄漏引起的功率耗散或靜態(tài)功率耗散不斷增加，并且預期在不久的將來會超過動 態(tài)功率耗散。無源功率選通有助于降低存儲器中的功率耗散。傳統(tǒng)的功率選通電路由連接至頭 部(header)的頭部驅(qū)動器構(gòu)成，該頭部由多個晶體管構(gòu)成。在主動模式期間，頭部驅(qū)動器 導通頭部的晶體管，以向存儲器提供驅(qū)動電流。在深度休眠模式期間，頭部驅(qū)動器使頭部的 晶體管截止。在數(shù)據(jù)保持模式期間，頭部的晶體管起到二極管的功能，并且頭部驅(qū)動器控制 晶體管以保持較低的內(nèi)部電源電壓電平。

發(fā)明內(nèi)容
在至少一個實施例中，具有內(nèi)部電壓的存儲器陣列連接至功率選通電路(功率門 控電路，power gating circuit)。功率選通電路通過在內(nèi)部電壓低于第一閾值電壓的情況 下升高內(nèi)部電壓以及在內(nèi)部電壓高于第二閾值電壓的情況下降低內(nèi)部電壓來將內(nèi)部電壓 保持在第一閾值電壓和第二閾值電壓之間。在至少一個實施例中，具有內(nèi)部電壓的存儲器陣列的數(shù)據(jù)保持方法包括檢測存 儲器陣列的內(nèi)部電壓；以及在內(nèi)部電壓低于第一閾值電壓的情況下升高內(nèi)部電壓而在內(nèi)部 電壓高于與第一閾值電壓不同的第二閾值電壓的情況下降低內(nèi)部電壓，從而將內(nèi)部電壓保 持在第一閾值電壓和第二閾值電壓之間。將結(jié)合下文以及附圖更加詳細地描述這些和其它實施例及其特征。


當結(jié)合附圖進行閱讀時，根據(jù)下面詳細的描述可以更好地理解本發(fā)明。應該強調(diào) 的是，根據(jù)工業(yè)中的標準實踐，各種部件沒有被按比例繪制并且僅僅用于說明的目的。實際 上，為了清楚的討論，各種部件的數(shù)量和尺寸可以被任意增加或減少。
圖1是示出與存儲器陣列連接的示例性功率選通電路的示意圖。圖2是示出示例性比較器電路的示意圖。圖3是示出比較器電路的輸出信號和存儲器陣列的Vintemal之間的滯后 (hysteresis)關(guān)系的示意圖。圖4是示出包括功率選通電路的另一示例性存儲器的示意圖，該功率選通電路具有鰭式多柵極晶體管(FinFET)。圖5是示出與包括有限狀態(tài)機的示例性功率選通電路連接的存儲器陣列的示意 圖。圖6是示出與包括有限狀態(tài)機的的另一示例性功率選通電路連接的存儲器陣列 的示意圖。圖7是示出與存儲器陣列連接的示例性功率選通電路的示意圖。圖8是示出比較器電路的輸出信號和存儲器陣列的Vintemal之間的滯后關(guān)系的示 意圖。圖9是示出與存儲器陣列連接的另一示例性功率選通電路的示意圖。
具體實施例方式在存儲器陣列的數(shù)據(jù)保持模式期間，頭部的晶體管起到二極管的功能。晶體管的 二極管電流很小，因此，頭部中的大量晶體管用于提供保持存儲器的數(shù)據(jù)信息所需的二極 管電流。然而，大量的晶體管需要很大的面積，這增加了存儲器的尺寸。眾所周知，傳統(tǒng)功 率選通電路對于工藝-電壓-溫度(PVT)變化是易損壞的。已經(jīng)提出了有源偏置法來降低存儲器的功率耗散。有源偏置法使用運算放大器來 持續(xù)監(jiān)控并調(diào)節(jié)存儲器的電壓電平。然而，運算放大器需要大量的存儲器面積并且不與嵌 入式存儲器(諸如，嵌入式靜態(tài)隨機存取存儲器)兼容。應該理解，下面的公開提供了許多不同的實施例或?qū)嵗?，用于實現(xiàn)其不同的部件。 下面描述部件或布置的特定實例以簡化本發(fā)明的公開。當然，這些僅僅是實例，而不用于進 行限定。例如，在以下描述中，第一部件形成在第二部件上或上方可以包括第一部件和第二 部件直接接觸形成的實施例，而且也可以包括其他部件可形成在第一部件和第二部件之間 以使第一部件和第二部件不直接接觸的實施例。此外，本公開可在不同的實例中重復參考 標號和/或字母。這種重復是為了簡化和清晰的目的，而并非完全表示所述不同實施例和 /或配置之間的關(guān)系。實施例涉及功率選通電路以及集成電路(諸如，驅(qū)動器、存儲器、包括存儲器 陣列的其他電路和/或它們的組合)的運行方法。功率選通電路可為存儲器提供滯環(huán) (hysteresis loop)，用于在數(shù)據(jù)保持模式期間將存儲器的內(nèi)部電壓保持在兩個閾值電壓 之間。圖1是示出了連接至存儲器陣列的示例性功率選通電路的示意圖。在圖1中，系 統(tǒng)100包括連接至存儲器陣列120的功率選通電路110。在一些實施例中，系統(tǒng)100是存儲 器(例如，DRAM、SRAM、嵌入式DRAM和/或嵌入式SRAM)、驅(qū)動器、其他集成電路和/或它們 的組合。在一些實施例中，存儲器陣列120連接至外部電源(諸如，地或VSS)。存儲器陣 列120包括陣列矩陣121，并具有向陣列矩陣121提供電壓的內(nèi)部電壓(Vintwnal)。在實施例中，內(nèi)部電壓(Vintonal)是虛擬CVDD (存儲核心電源電壓)。在實施例中，功率選通電路110包括至少一個第一開關(guān)，諸如具有第一端Illa和第二端Illb的頭部111。在一些實施例中，頭部111的第一端Illa連接至存儲器陣列120 的VintCTnal。頭部111的第二端Illb連接至外部電源電壓(諸如，存儲器陣列120的外部電 源CVDD)，從而向系統(tǒng)100供電。在實施例中，頭部111包括多個并聯(lián)的晶體管，諸如P型金 屬氧化物半導體FET (PM0SFET)。并聯(lián)晶體管與存儲器陣列120連接并將工作電流提供給存 儲器陣列120。在數(shù)據(jù)保持模式期間，頭部111的晶體管用作二極管。在至少一些實施例中，至少一個第二開關(guān)113連接至頭部111。第二開關(guān)113的第 一端113a連接至頭部111的第一端111a。第二開關(guān)113的第二端113b連接至頭部111的 第二端111b。在實施例中，開關(guān)113為數(shù)字開關(guān)、模擬開關(guān)、繼電器、其它電子開關(guān)和/或它 們的組合。在其它實施例中，開關(guān)113包括至少一個晶體管，諸如場效應晶體管(FET)。在 實施例中，開關(guān)113包括至少一個PM0SFET。在其他實施例中，開關(guān)113包括連接至NM0SFET 的 PM0SFET。在一些實施例中，比較器電路115與開關(guān)113連接。比較器電路115的輸入端115a 連接至開關(guān)113的第一端113a，并且比較器電路115的輸入端115b連接至開關(guān)113。比較 器電路115檢測存儲器陣列120的Vintemal,以生成輸出信號。比較器電路115和開關(guān)113 被配置為向存儲器陣列120的Vintemal提供反饋環(huán)。在實施例中，開關(guān)113包括PM0SFET。在實施例中，比較器電路115是施密特觸發(fā)器或提供用于開關(guān)113的正反饋控制 的其他電路。圖2是示例性比較器電路的示意圖。在圖2中，比較器電路115是施密特 觸發(fā)器。比較器電路115包括連接至存儲器陣列120的Vintonal的輸入端115a(如圖1所 示)以及連接至開關(guān)113的輸出端115b (如圖1所示)。在實施例中，比較器電路115包括 PM0SFET 211、213、215 和 217 以及 NM0SFET 221、223、225 和 227。注意，晶體管的數(shù)量以及 比較器115的配置僅僅是示例性的?；趯嵤├?，本領(lǐng)域普通技術(shù)人員能夠更改比較器電 路115和/或使用其它電路來提供對開關(guān)113的數(shù)字反饋控制。下面的描述關(guān)于在存儲器保持模式期間保持存儲器陣列120的VintCTnal。為了保持 存儲器陣列120的數(shù)據(jù)，功率選通電路110提供滯后功能，以在Vintemal低于第一閾值電壓 的情況下升高存儲器陣列120的Vintwnal以及在Vintonal高于第二閾值電壓的情況下降低存 儲器陣列120的Vintemal。功率選通電路110將存儲器陣列120的Vintemal保持在第一閾值 電壓和第二閾值電壓之間。圖3是示出比較器電路的輸出信號和存儲器陣列的Vintemal之間的滯后關(guān)系的示 意圖。參照圖1和圖3，比較器電路115的輸入端115a監(jiān)控存儲器陣列120的Vintemal。在 系統(tǒng)100從“A”轉(zhuǎn)換到“B”的期間，比較器電路115在輸出端115b生成輸出信號“1”。輸 出信號“1”斷開開關(guān)113。在“B”處，如果確定Vintwnal低于第一閾值電壓(諸如，陣列矩陣 121的存儲器單元的數(shù)據(jù)保持電壓(DRV))，則比較器電路115在輸出端115b輸出信號“0”， 從而接通開關(guān)113，提供來自CVDD的期望電流量來升高存儲器陣列120的Vintemal并將系統(tǒng) 100從“B”轉(zhuǎn)換到“C”。如果系統(tǒng)100從“C”轉(zhuǎn)換到“D”，則比較器電路115保持信號“0”， 以接通開關(guān)113。在狀態(tài)“D”處，如果存儲器陣列120的Vintwnal高于第二閾值電壓(例如， DRV+Δ V)，則比較器電路115輸出斷開開關(guān)113的信號“1”，將系統(tǒng)100的狀態(tài)從“D”改變 至IJ“A”?！?V是與DRV的電壓差的量，并且是任何適合的值。本領(lǐng)域普通技術(shù)人員可使用不同的Δ V來實現(xiàn)不同的結(jié)果。注意，在數(shù)據(jù)保持模式期間，開關(guān)113的PM0SFET提供比由頭部111的晶體管產(chǎn)生 的電流高約至少一個數(shù)量級的電流。開關(guān)113的PM0SFET被配置為將存儲器陣列120的 Vinternal變得大于頭部111的晶體管。通過使用開關(guān)113的PM0SFET，保持Vintemal的狀態(tài)所 需的頭部111的晶體管數(shù)量以及頭部111的面積也減少了。例如，傳統(tǒng)的32Μ存儲器具有 連接至32Μ存儲器陣列的傳統(tǒng)頭部。傳統(tǒng)頭部具有32，768個晶體管，用于提供工作電流并 保持32Μ存儲器陣列的內(nèi)部電壓的狀態(tài)。在一個實施例中，上述系統(tǒng)100包括功率選通電 路110以及32Μ的存儲器陣列120。功率選通電路110包括進一步具有16，384個晶體管 的頭部111和具有4個PM0SFET的開關(guān)113。從而，頭部111中晶體管的數(shù)量是傳統(tǒng)頭部 的一半，以及頭部111的面積是傳統(tǒng)頭部的約一半。此外，系統(tǒng)100甚至在最差的工藝-電 壓-溫度(PVT)變化(諸如FF/SS/0. 9V/-40°C )的情況下在設(shè)計規(guī)范內(nèi)運行。圖4是示出包括具有FinFET的功率選通電路的另一示例性存儲器件的示意圖。在 圖4中，系統(tǒng)400包括連接至存儲器陣列420的功率選通電路410。存儲器陣列420包括陣 列矩陣421并具有內(nèi)部電壓VintCTnal。圖4中與圖1相同的元件由相同的參考標號表示，只 是參考標號數(shù)增加了 300。功率選通電路410包括至少一個開關(guān)，諸如連接至比較器電路415的頭部412。比 較器電路415具有連接至存儲器陣列420的內(nèi)部電壓Vintemal的輸入端415a以及連接至頭 部412的輸出端415b。輸入端415a監(jiān)控存儲器陣列420的內(nèi)部電壓Vintemal,并且輸出端 415b將輸出信號傳輸至頭部412以控制頭部。在實施例中，頭部412包括具有前柵412a和背柵412b的FinFET。前柵412a接收 來自驅(qū)動器的控制信號(諸如數(shù)據(jù)保持信號)。背柵412b連接至比較器電路415的輸出端 415b，并控制比由前柵412a控制的電流至少高一個數(shù)量級的電流，使得由背柵412b控制的 電流可升高或降低存儲器陣列420的Vintemal。下面的公開描述了在存儲器保持模式期間保持存儲器陣列420的Vintemal的裝置 和方法的一個實施例。為了保持存儲器陣列420的數(shù)據(jù)，功率選通電路410提供了滯后功 能，以在Vintemal低于第一閾值電壓的情況下升高存儲器陣列420的Vintemal以及在Vintemal 高于第二閾值電壓的情況下降低存儲器陣列420的Vintemal。功率選通電路410將存儲器陣 列420的Vintonal保持在第一閾值電壓和第二閾值電壓之間。參照圖3和圖4，比較器電路415的輸入端415a檢測存儲器陣列420的Vintemal。 假設(shè)系統(tǒng)400的運行狀態(tài)從“A”轉(zhuǎn)換到“B”(如圖3所示)，則在A至B的時間段內(nèi)，比較 器電路415在輸出端415b輸出信號“1”。輸出信號“1”被施加給頭部412的背柵412b， 以斷開由背柵412b控制的電流路徑。在狀態(tài)“B”中，如果確定Vintemal低于第一閾值電壓 (例如，DRV)，則比較器電路415在輸出端415b輸出信號“0”，以接通由背柵412b控制的電 流路徑。由背柵412b控制的電流路徑被配置為從CVDD提供期望的電流量并升高存儲器陣 列420的Vinternalo系統(tǒng)400的狀態(tài)從“B”改變到“C”(如圖3所示)。如果系統(tǒng)400的運 行狀態(tài)從“C”改變到“D”，則比較器電路415保持輸出信號“0”以導通背柵412b。在狀態(tài) “D”中，如果確定存儲器陣列420的Vintemal高于第二閾值電壓(例如，DRV+AV)，則比較器 電路415輸出截止背柵412b的信號“1”，用于斷開電流路徑。系統(tǒng)400的狀態(tài)從“D”改變 到 “A”。
注意，圖4的系統(tǒng)400包括功率選通電路410，其使用FinFET以向存儲器陣列420 提供工作電流。與圖ι的功率選通電路Iio相比，功率選通電路410不包括開關(guān)113，進一 步減少了頭部412的面積。在其它實施例中，功率選通電路410包括諸如開關(guān)113的開關(guān)， 以實現(xiàn)期望的反饋補償或滯后功能。
圖5是示出連接至包括有限狀態(tài)機的示例性功率選通電路的存儲器陣列的示意 圖。圖5中與圖1相同的元件由相同的參考標號表示，只是參考標號數(shù)增加了 400。在圖5 中，功率選通電路510包括連接在比較器電路515和開關(guān)513之間的有限狀態(tài)機530。有限 狀態(tài)機530從比較器電路515接收輸出信號并隨后生成具有多個狀態(tài)(諸如，4、8、16或更 多)的信號。多狀態(tài)輸出信號控制開關(guān)513的操作，以提供反饋環(huán)或滯后補償。本領(lǐng)域普 通技術(shù)人員能夠選擇有限狀態(tài)機530的狀態(tài)數(shù)量，以實現(xiàn)對系統(tǒng)400的期望滯后補償。圖6示出了連接至包括有限狀態(tài)機的另一示例性功率選通電路的存儲器陣列的 示意圖。圖6中與圖4相同的元件由相同的參考標號表示，只是參考標號數(shù)增加了 200。在 圖6中，有限狀態(tài)機630連接在FinFET的背柵612b和比較器電路615之間。有限狀態(tài)機 630從比較器電路615接收輸出信號并隨后具有多個狀態(tài)(諸如，4、8、16或更多)的信號。 多狀態(tài)輸出信號控制FinFET的背柵的操作，以提供反饋環(huán)或滯后補償。本領(lǐng)域普通技術(shù)人 員會選擇有限狀態(tài)機630的狀態(tài)數(shù)量，以實現(xiàn)對系統(tǒng)600的期望滯后補償。圖7是示出包括連接至存儲器陣列的示例性功率選通電路的系統(tǒng)700的示意圖。 圖7中與圖1相同的元件由相同的參考標號表示，只是參考標號數(shù)增加了 600。系統(tǒng)700 包括連接至存儲器陣列720的功率選通電路710。在圖7中，功率選通電路710包括至少 一個開關(guān)，諸如具有第一端712a和第二端712b的腳部(footer) 712。第一端712a連接至 開關(guān)713的第一端713a，第二端712b連接至開關(guān)713的第二端。在實施例中，開關(guān)713是 NM0SFETο下面的描述是在數(shù)據(jù)保持狀態(tài)期間系統(tǒng)700的示例性操作。圖8是示出比較器電 路的輸出信號和存儲器陣列的Vintemal之間的滯后關(guān)系的示意圖。參照圖7和圖8，比較器 電路715的輸入端715a監(jiān)控存儲器陣列720的Vintemal。在實施例中，內(nèi)部電壓(Vintemal)是 虛擬VSS(V_VSS)。在系統(tǒng)700從“E”轉(zhuǎn)換到“F”的期間，比較器電路715在輸出端715b生 成輸出信號“1”，其接通開關(guān)113。在狀態(tài)“F”中，如果確定Vintwnal低于第一閾值電壓(諸 如，CVDD-DRV-Δ V)，則比較器電路715輸出斷開開關(guān)113的信號“0”，以保持或升高存儲器 陣列720的Vintemal。隨后，系統(tǒng)700的狀態(tài)從“F”轉(zhuǎn)換到“G”。如果系統(tǒng)700的運行狀態(tài)從 “G”改變?yōu)椤癏”，則比較器電路715保持輸出信號“0”，以斷開開關(guān)713。在狀態(tài)“H”中，如 果存儲器陣列720的Vintemal高于第二閾值電壓(例如，CVDD-DRV)，則比較器電路715輸出 接通開關(guān)713的信號“1”，將系統(tǒng)700的狀態(tài)從“H”改變到“E”。在實施例中，功率選通電 路710包括如圖5所示的有限狀態(tài)機530。有限狀態(tài)機連接在比較器電路715和開關(guān)712 之間，以生成對于開關(guān)713的多個狀態(tài)，從而提供反饋環(huán)補償。圖9是示出連接至存儲器陣列的另一示例性功率選通電路的示意圖。圖9中與圖 4相同的元件由相同的參考標號表示，只是參考標號數(shù)增加了 500。在圖9中，系統(tǒng)900包 括連接至存儲器陣列920的功率選通電路910。在實施例中，功率選通電路910包括至少一 個開關(guān)，諸如連接至比較器電路915的腳部911。在實施例中，腳部911包括具有前柵91 Ia和背柵91 Ib的N型FinFET。前柵911a接收來自驅(qū)動器的信號(諸如，數(shù)據(jù)保持信號)。背柵911b連接至比較器電路915的輸出端915b，并控制比由前柵911a控制的電流高至少一個數(shù)量級的電流，使得由背柵911b控制 的電流可升高或降低存儲器陣列920的Vintemal。參照圖8和圖9，比較器電路915的輸入端915a監(jiān)控存儲器陣列920的Vintemal。當 系統(tǒng)900的狀態(tài)從“E”轉(zhuǎn)換到“F”時，比較器電路915在時間段E-F期間在輸出端915b生 成施加給頭部911的背柵911b的輸出信號“1”，以接通由背柵911b控制的電流路徑。在狀 態(tài)“F”中，如果確定Vintemal低于第一閾值電壓(例如，V⑶D-DRV- Δ V)，則比較器電路915在 輸出端915b輸出信號“0”。輸出信號“0”被施加給背柵911b以斷開由背柵911b控制的電 流路徑，從而升高存儲器陣列920的Vintemal。然后，系統(tǒng)900的狀態(tài)從“F”改變到“G”。如果 系統(tǒng)900的狀態(tài)從“G”改變到“H”，則比較器電路915保持輸出信號“0”以截止背柵911b。 在狀態(tài)“H”中，如果確定存儲器陣列920的Vintemal高于第二閾值電壓(例如，V⑶D-DRV)， 則比較器電路915輸出導通背柵911b的信號“1”，以降低存儲器陣列920的Vintemal。系統(tǒng) 900的狀態(tài)從“H”改變到“E”。在至少一個實施例中，功率選通電路910包括如圖6所示的 有限狀態(tài)機。有限狀態(tài)機連接在比較器電路715和開關(guān)713的背柵713b之間，以產(chǎn)生對于 開關(guān)713的多個狀態(tài)，從而提供反饋環(huán)補償。注意，上面結(jié)合圖1至圖9描述的功率選通電路和存儲器均形成在可以物理和電 連接至印刷布線板或印刷電路板(PCB)以形成電子組件的系統(tǒng)中。該電子組件可以是電子 系統(tǒng)(諸如，計算機、無線通信設(shè)備、計算機相關(guān)的外圍設(shè)備、娛樂設(shè)備等)的一部分。上面論述了若干實施例的部件，使得本領(lǐng)域普通技術(shù)人員可以更好地理解本發(fā)明 的各個方面。本領(lǐng)域普通技術(shù)人員應該理解，可以很容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或 更改其他用于達到與這里所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的處理和結(jié)構(gòu)。本 領(lǐng)域普通技術(shù)人員也應該意識到，這種等效構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不 背離本發(fā)明的精神和范圍的情況下，可以進行多種變化、替換以及改變。
權(quán)利要求
一種功率選通電路，被配置為連接至具有內(nèi)部電壓的存儲器陣列，所述功率選通電路包括具有輸出信號的電路，所述輸出信號在所述內(nèi)部電壓低于第一閾值電壓的情況下升高所述存儲器陣列的所述內(nèi)部電壓以及在所述內(nèi)部電壓高于第二閾值電壓的情況下降低所述內(nèi)部電壓，從而將所述內(nèi)部電壓保持在所述第一閾值電壓和所述第二閾值電壓之間。
2.根據(jù)權(quán)利要求1所述的功率選通電路，其中，所述電路提供滯后功能。
3.根據(jù)權(quán)利要求1所述的功率選通電路，其中，所述電路包括至少一個第一開關(guān)，所述至少一個第一開關(guān)的第一端連接至所述內(nèi)部電壓，并且所述 至少一個第一開關(guān)的第二端連接至外部功率電壓；第二開關(guān)，所述第二開關(guān)的第一端連接至所述至少一個第一開關(guān)的第一端，并且第二 開關(guān)的第二端連接至所述至少一個第一開關(guān)的第二端；以及比較器電路，所述比較器電路的輸入端連接至所述第二開關(guān)的第一端，并且所述比較 器電路的輸出端連接至所述第二開關(guān)，其中，所述第二開關(guān)和所述比較器電路被配置為向 所述內(nèi)部電壓提供反饋環(huán)。
4.根據(jù)權(quán)利要求3所述的功率選通電路，其中，所述至少一個第一開關(guān)是包括至少一 個P型金屬氧化物半導體(PMOS)晶體管的頭部，并且所述外部功率電壓為外部電源電壓； 或者所述至少一個第一開關(guān)為包括至少一個N型金屬氧化物半導體(NMOS)晶體管的腳部， 并且所述外部功率電壓為地電壓。
5.根據(jù)權(quán)利要求3所述的功率選通電路，其中，所述第二開關(guān)包括至少一個場效應晶 體管，所述至少一個場效應晶體管被配置為調(diào)節(jié)所述內(nèi)部電壓以保持所述存儲器陣列的數(shù) 據(jù)信息；或者其中，所述比較器電路包括施密特觸發(fā)器，所述施密特觸發(fā)器被配置為檢測所述內(nèi)部 電壓以生成用于控制所述開關(guān)的輸出信號；或者還包括有限狀態(tài)機，連接在所述比較器電路和所述第二開關(guān)之間。
6.根據(jù)權(quán)利要求1所述的功率選通電路，還包括至少一個第一開關(guān)，包括鰭式場效應晶體管(FinFET)，所述第一開關(guān)的第一端連接至 所述內(nèi)部電壓并且所述第一開關(guān)的第二端連接至外部功率電壓，其中，所述FinFET包括前 柵和背柵，并且所述前柵能夠接收數(shù)據(jù)保持信號；以及比較器電路，所述比較器電路的輸入端連接至所述內(nèi)部電壓并且所述比較器電路的輸 出端連接至所述FinFET的所述背柵，以調(diào)節(jié)所述內(nèi)部電壓，其中，所述FinFET和所述比較 器電路被配置為向所述內(nèi)部電壓提供反饋環(huán)。
7.根據(jù)權(quán)利要求6所述的功率選通電路，其中，所述第一開關(guān)為包括至少一個P型 FinFET的頭部，并且所述外部功率電壓為外部電源電壓；或者其中，所述第一開關(guān)為包括至少一個N型FinFET的腳部，并且所述外部功率電壓為地 電壓；或者還包括在所述比較器電路和所述FinFET的所述背柵之間的有限狀態(tài)機。
8.一種系統(tǒng)，包括存儲器陣列，具有內(nèi)部電壓；以及功率選通電路，連接至所述存儲器陣列，其中，所述功率選通電路提供在所述內(nèi)部電壓 低于第一閾值電壓的情況下升高所述內(nèi)部電壓以及在所述內(nèi)部電壓高于第二閾值電壓的 情況下降低所述內(nèi)部電壓的功能，以將所述內(nèi)部電壓保持在所述第一閾值電壓和所述第二 閾值電壓之間。
9.根據(jù)權(quán)利要求8所述的系統(tǒng)，其中，所述功能是滯后功能。
10.根據(jù)權(quán)利要求8所述的系統(tǒng)，其中，所述功率選通電路包括至少一個第一開關(guān)，所述至少一個第一開關(guān)的第一端連接至所述內(nèi)部電壓，并且所述 至少一個第一開關(guān)的第二端連接至外部功率電壓；第二開關(guān)，所述第二開關(guān)的第一端連接至所述至少一個第一開關(guān)的第一端，并且第二 開關(guān)的第二端連接至所述至少一個第一開關(guān)的第二端；以及比較器電路，所述比較器電路的輸入端連接至所述第二開關(guān)的第一端，并且所述比較 器電路的輸出端連接至所述第二開關(guān)，其中，所述第二開關(guān)和所述比較器電路被配置為向 所述內(nèi)部電壓提供反饋環(huán)。
11.根據(jù)權(quán)利要求10所述的系統(tǒng)，其中，所述第二開關(guān)包括至少一個場效應晶體管，所 述至少一個場效應晶體管被配置為調(diào)節(jié)所述內(nèi)部電壓以保持所述存儲器陣列的數(shù)據(jù)信息； 或者其中，所述比較器電路包括施密特觸發(fā)器，所述施密特觸發(fā)器被配置為檢測所述內(nèi)部 電壓以生成用于控制所述開關(guān)的輸出信號；或者還包括連接在所述比較器電路和所述第二開關(guān)之間的有限狀態(tài)機，以及在所述比較器 電路和所述FinFET的所述背柵之間的有限狀態(tài)機。
12.根據(jù)權(quán)利要求8所述的系統(tǒng)，其中，所述功率選通電路包括至少一個第一開關(guān)，包括鰭式場效應晶體管(FinFET)，所述第一開關(guān)的第一端連接至 所述內(nèi)部電壓并且所述第一開關(guān)的第二端連接至外部功率電壓，其中，所述FinFET包括前 柵和背柵，并且所述前柵能夠接收數(shù)據(jù)保持信號；以及比較器電路，所述比較器電路的輸入端連接至所述內(nèi)部電壓并且所述比較器電路的輸 出端連接至所述FinFET的背柵，以調(diào)節(jié)所述內(nèi)部電壓，其中，所述FinFET和所述比較器電 路被配置為向所述內(nèi)部電壓提供反饋環(huán)。
13.一種用于保持具有內(nèi)部電壓的存儲器陣列的數(shù)據(jù)的方法，所述方法包括檢測所述存儲器陣列的所述內(nèi)部電壓；以及基于檢測到的內(nèi)部電壓，提供在所述內(nèi)部電壓低于第一閾值電壓的情況下升高所述內(nèi) 部電壓以及在所述內(nèi)部電壓高于第二閾值電壓的情況下降低所述內(nèi)部電壓的功能，以將所 述內(nèi)部電壓保持在所述第一閾值電壓和所述第二閾值電壓之間，其中，所述第一閾值電壓 不同于所述第二閾值電壓。
14.根據(jù)權(quán)利要求13所述的方法，其中，所述功能是滯后功能；或者其中，升高或降低所述存儲器陣列的內(nèi)部電壓的所述功能包括接通或斷開所述內(nèi)部電 壓和外部電源之間的電流路徑，其中，所述電流路徑能夠提供比連接至所述存儲器陣列的 頭部或腳部的晶體管電流高至少一個數(shù)量級的電流。
15.根據(jù)權(quán)利要求13所述的方法，還包括輸出至少四個狀態(tài)，以基于所檢測到的內(nèi)部 電壓來提供所述功能。
全文摘要
一種存儲器功率選通電路，被配置為連接至具有內(nèi)部電壓的存儲器陣列，其中，該功率選通電路包括具有輸出信號的電路，該輸出信號在內(nèi)部電壓低于第一閾值電壓的情況下升高存儲器陣列的內(nèi)部電壓以及在內(nèi)部電壓高于第二閾值電壓的情況下降低內(nèi)部電壓，從而將內(nèi)部電壓保持在第一閾值電壓和第二閾值電壓之間。本發(fā)明還提供了一種保持具有內(nèi)部電壓的存儲器陣列的數(shù)據(jù)的方法。
文檔編號G11C16/02GK101814321SQ201010119548
公開日2010年8月25日 申請日期2010年2月23日 優(yōu)先權(quán)日2009年2月23日
發(fā)明者劉逸群, 周紹禹, 詹偉閔 申請人:臺灣積體電路制造股份有限公司