專利名稱：低閾值電壓反熔絲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明概括地涉及非易失性存儲(chǔ)器。更具體地，本發(fā)明涉及反熔絲器件。
背景技術(shù)：
在下面的描述中，術(shù)語(yǔ)MOS用于表示任何的FET或MIS晶體管、半晶體管或電容器 結(jié)構(gòu)。為了簡(jiǎn)化實(shí)施方式的描述，從這里開始，對(duì)柵氧化層的引用應(yīng)該被理解為包括電介質(zhì) 材料、氧化物、或氧化物與電介質(zhì)材料的組合。在過(guò)去的三十年中，反熔絲技術(shù)已經(jīng)吸引了很多發(fā)明者、IC設(shè)計(jì)者和制造商的顯 著關(guān)注。反熔絲是可改變到導(dǎo)電狀態(tài)的結(jié)構(gòu)，或者換句話說(shuō)，反熔絲是從不導(dǎo)電狀態(tài)改變?yōu)?導(dǎo)電狀態(tài)的電子器件。等同地，二元狀態(tài)可以是響應(yīng)于電應(yīng)力(如編程電壓或編程電流) 的高電阻和低電阻中的任一種。反熔絲器件可以被布置在存儲(chǔ)陣列中，由此形成普遍公知 的一次性可編程(OTP)存儲(chǔ)器。目前的反熔絲開發(fā)集中在三維薄膜結(jié)構(gòu)和特殊的金屬間材料。這種反熔絲技術(shù)需 要在標(biāo)準(zhǔn)CMOS工藝中不可利用的附加的處理步驟，這阻止了反熔絲在典型的VLSI和ASIC 設(shè)計(jì)中的應(yīng)用，這里，可編程性可以幫助克服不斷縮短的器件壽命周期和不斷上升的芯片 開發(fā)成本的問(wèn)題。因此，在工業(yè)上對(duì)使用標(biāo)準(zhǔn)CMOS工藝的可靠反熔絲結(jié)構(gòu)存在明顯的需要。在第6，667，902號(hào)美國(guó)專利(Peng)中公開了一種可使用標(biāo)準(zhǔn)CMOS工藝制造的 反熔絲存儲(chǔ)單元。Peng嘗試通過(guò)引入連接到電容器并與字線平行前進(jìn)的“行編程線(row program line) ”來(lái)改進(jìn)傳統(tǒng)的平面類DRAM型的反熔絲陣列。如果被譯碼，那么行編程線 可以使存取晶體管對(duì)高編程電壓的暴露最小化，暴露可能通過(guò)已編程的單元以其它方式發(fā) 生。Peng在第6，671，040號(hào)美國(guó)專利中通過(guò)增加可變電壓控制編程電流進(jìn)一步改進(jìn)了他的 陣列，可變電壓控制編程電流依其所述控制柵氧化層擊穿的程度，允許多電平或模擬存儲(chǔ) 應(yīng)用。圖1是Peng中所公開的反熔絲存儲(chǔ)單元的電路圖，而圖2和3分別示出了圖1中 示出的反熔絲存儲(chǔ)單元的平面圖和剖面圖。圖1的反熔絲存儲(chǔ)單元包括用于將位線BL耦 接到反熔絲器件12的底板的通路晶體管或存取晶體管10。反熔絲器件12被認(rèn)為是基于柵 介質(zhì)擊穿的反熔絲器件。字線禹接到存取晶體管10的柵極，以打開存取晶體管10，并且 單元板電壓Vcp耦接到反熔絲器件12的頂板，以對(duì)反熔絲器件12編程。從圖2和3中可以看出，存取晶體管10和反熔絲器件12的布局是非常直接和簡(jiǎn) 單的。存取晶體管10的柵極14和反熔絲器件12的頂板16由跨越有源區(qū)18延伸的同一 多晶硅層構(gòu)造。在每個(gè)多晶硅層下面的有源區(qū)18中形成了用于將多晶硅與下面的有源區(qū)2/15 頁(yè)電隔離的薄柵氧化層20 (也稱為柵介質(zhì))。在柵極14的兩側(cè)中任一側(cè)上是擴(kuò)散區(qū)22和 M，其中擴(kuò)散區(qū)M耦接到位線。雖然未示出，但是本領(lǐng)域技術(shù)人員將理解，可以使用標(biāo)準(zhǔn)的 CMOS工藝，如側(cè)墻隔離形成、輕摻雜擴(kuò)散(LDD)以及擴(kuò)散和柵硅化(diffusion and gate silicidation)。雖然廣泛使用了傳統(tǒng)的單晶體管和電容單元配置，但是由于對(duì)于高密度應(yīng) 用可以獲得半導(dǎo)體陣列面積節(jié)省，所以僅晶體管反熔絲單元是進(jìn)一步期望的。這種僅晶體 管反熔絲對(duì)于使用低成本CMOS工藝制造來(lái)說(shuō)應(yīng)該是可靠而簡(jiǎn)單的。工業(yè)上，基于柵介質(zhì)擊穿的反熔絲器件作為優(yōu)選的OTP或模擬的可多次編程 (MTP)的非易失性存儲(chǔ)器正獲得普及。在存儲(chǔ)陣列中使用的或作為單獨(dú)可編程單元使用的 這種反熔絲器件由至少兩個(gè)區(qū)組成。第一個(gè)是高壓擊穿區(qū)，第二個(gè)是低壓擊穿區(qū)(或反熔 絲區(qū))。圖4是圖1中示出的反熔絲存儲(chǔ)單元的改進(jìn)版本的剖面圖。正如圖1的反熔絲存 儲(chǔ)單元一樣，圖4示出了雙晶體管反熔絲存儲(chǔ)單元300，其由與反熔絲晶體管串聯(lián)的存取晶 體管組成。存取晶體管包括位于厚柵氧化層34上的多晶硅柵32，厚柵氧化層34本身形成 在溝道36上面。在溝道36左側(cè)的是電連接至位線觸點(diǎn)40的擴(kuò)散區(qū)38。在溝道36右側(cè)的 是與反熔絲晶體管共享的公共擴(kuò)散區(qū)42。反熔絲晶體管包括位于薄柵氧化層46上的多晶 硅柵44，薄柵氧化層46本身形成在溝道48上。厚柵氧化層34可以對(duì)應(yīng)于用于高壓晶體管 的氧化層，而薄柵氧化層46可以對(duì)應(yīng)于用于低壓晶體管的氧化層。多晶硅柵32和44可以 被獨(dú)立地控制，或者可選地可以彼此相連。例如，多晶硅柵32可以耦接到字線，而多晶硅柵 44可以耦接到受控的單元板電壓(VCP)。擴(kuò)散區(qū)38和42兩者可以具有LDD區(qū)，依賴于待 使用的期望的工作電壓，LDD區(qū)可以被相同地?fù)诫s或不同地?fù)诫s。形成了厚場(chǎng)氧化層或淺 槽隔離(STI)氧化層M或56，以使存儲(chǔ)單元與其他存儲(chǔ)單元和/或核心電路晶體管隔離。 共同擁有的2007年6月13日提交的第11/762，552號(hào)美國(guó)專利申請(qǐng)描述了可以用于非易 失性存儲(chǔ)陣列的可選雙晶體管反熔絲存儲(chǔ)單元。在編程操作期間在大電場(chǎng)存在的情況下， 薄柵氧化層46旨在擊穿，由此在溝道48和多晶硅柵44之間產(chǎn)生導(dǎo)電連接。該導(dǎo)電連接可 以被稱為導(dǎo)電鏈接或反熔絲。在標(biāo)準(zhǔn)CMOS工藝中實(shí)現(xiàn)的這種反熔絲器件利用高壓(HV)晶體管或輸入/輸出 (1/0)晶體管和低壓(LV)晶體管或核心晶體管來(lái)實(shí)現(xiàn)分別厚介電區(qū)和薄介電區(qū)。HV晶體管 和LV晶體管的制造包括工藝步驟，如阱形成和閾值電壓(Vt)調(diào)整注入。本領(lǐng)域技術(shù)人員將 理解，HV晶體管通常用于1/0電路，如輸入和輸出緩沖器，或者用于與可以使用LV晶體管的 核心區(qū)相比需要較低泄漏和/或較高工作電壓的電路。另一方面LV晶體管通常用于核心晶 體管，或者用于例如需要高速開關(guān)性能的電路。因此，HV晶體管和LV晶體管的電特性是不 同的，因?yàn)樗鼈優(yōu)樘囟☉?yīng)用而設(shè)計(jì)。在雙晶體管反熔絲存儲(chǔ)單元30中，由多晶硅柵44組成 的反熔絲器件的Vt最小是值得期望的。因此，使用LV晶體管工藝形成反熔絲器件。如通 過(guò)示例在圖4中所示，由多晶硅柵44組成的反熔絲器件形成在低壓ρ-型阱(PWELL-LV) 50 中，低壓P-型阱50具有專門為L(zhǎng)V晶體管設(shè)置的摻雜濃度、Vt注入和柵氧化層厚度。由多 晶硅柵32組成的通柵形成在高壓ρ-型阱(PWELL-HV) 52中，高壓ρ-型阱52具有專門為HV 晶體管設(shè)置的摻雜濃度、Vt注入和柵氧化層厚度。因此，反熔絲器件的Vt將與核心晶體管 的Vt相同。減少任何存儲(chǔ)器的成本的驅(qū)動(dòng)因素是存儲(chǔ)陣列面積。當(dāng)與單晶體管存儲(chǔ)單元(例如閃存單元)相比時(shí)，圖4的雙晶體管反熔絲存儲(chǔ)單元30是相對(duì)大的存儲(chǔ)單元。在共同擁 有的第7，402，855號(hào)美國(guó)專利中描述了單晶體管反熔絲存儲(chǔ)單元。圖5是在共同擁有的第7，402，855號(hào)美國(guó)專利中公開的單晶體管反熔絲存儲(chǔ)單元 的剖面圖。反熔絲晶體管60包括在襯底溝道區(qū)64上形成的厚度變化柵氧化層62、多晶硅 柵66、側(cè)墻隔離68、場(chǎng)氧化區(qū)70、擴(kuò)散區(qū)72、以及擴(kuò)散區(qū)72中的LDD區(qū)74。示出位線觸點(diǎn) 76與擴(kuò)散區(qū)72電接觸。厚度變化柵氧化層62由厚柵氧化層和薄柵氧化層組成，使得溝道 長(zhǎng)度的一部分由厚柵氧化層覆蓋，溝道長(zhǎng)度的剩余部分由薄柵氧化層覆蓋。從這里開始，薄 柵氧化層部分對(duì)應(yīng)于單晶體管反熔絲存儲(chǔ)單元的反熔絲器件部分，而厚柵氧化層部分對(duì)應(yīng) 于單晶體管反熔絲存儲(chǔ)單元的存取晶體管部分。通常，薄柵氧化層是氧化層擊穿可以發(fā)生 的區(qū)域。另一方面與擴(kuò)散區(qū)72接觸的厚柵氧化層邊緣限定了存取邊緣，在存取邊緣處防止 柵氧化層擊穿，在柵極66和擴(kuò)散區(qū)72之間的電流流向編程的反熔絲晶體管。雖然厚柵氧 化層部分延伸進(jìn)入溝道區(qū)內(nèi)的距離依賴于掩模級(jí)別(mask grade)，但是將厚柵氧化層部分 優(yōu)選地形成為至少與在相同芯片上形成的高壓晶體管的最小長(zhǎng)度一樣長(zhǎng)。在當(dāng)前示出的實(shí)施例中，擴(kuò)散區(qū)72通過(guò)位線觸點(diǎn)76連接至位線或用于感應(yīng)來(lái)自 多晶硅柵66的電流的其他線，并且可以被摻雜成適應(yīng)編程電壓或編程電流。鄰近厚度變化 柵氧化層62的厚柵氧化層部分形成該擴(kuò)散區(qū)72。為了進(jìn)一步保護(hù)反熔絲晶體管60的邊 緣免受高壓損害或電流泄漏，在制造工藝期間可以引入電阻保護(hù)氧化層(RPO)，以進(jìn)一步使 金屬微粒與側(cè)墻隔離68的邊緣隔離，電阻保護(hù)氧化層還被稱為硅化物保護(hù)氧化層。在硅化 工藝期間優(yōu)選地使用該RP0，以阻止僅擴(kuò)散區(qū)72的一部分和多晶硅柵66的一部分被硅化。 眾所周知的是，硅化晶體管已知具有更高泄漏，因此具有較低擊穿電壓。因此具有未硅化的 擴(kuò)散區(qū)72將減少泄漏?？梢詫?duì)于低壓晶體管或高壓晶體管或低壓晶體管和高壓晶體管的 組合摻雜擴(kuò)散區(qū)72，導(dǎo)致相同或不同的擴(kuò)散分布。再次，使由在厚度變化柵氧化層62的薄柵氧化層部分上面的多晶硅柵66的那部 分限定的反熔絲器件的Vt最小化是值得期望的。因此，使用LV晶體管工藝形成反熔絲器 件。如通過(guò)示例在圖5中所示，由在薄柵氧化層部分上面的多晶硅柵66組成的反熔絲器件 形成在低壓P-型阱PWELL-LV78中，低壓ρ-型阱PWELL-LV78具有專門為L(zhǎng)V晶體管設(shè)置的 摻雜濃度、Vt注入和柵氧化層厚度。由在厚度變化柵氧化層62的厚柵氧化層部分上面的 多晶硅柵66組成的通柵形成在高壓ρ-型阱PWELL-HV80中，高壓ρ-型阱PWELL-HV 80具 有專門為HV晶體管設(shè)置的摻雜濃度、Vt注入和柵氧化層厚度。因此，反熔絲器件的Vt將 與核心電路晶體管的Vt相同。不幸的是，用于制造半導(dǎo)體器件的鑄造可能已經(jīng)設(shè)置了多種用于制造存儲(chǔ)器件的 核心電路的LV晶體管工藝，其中依賴于電路應(yīng)用或者功能，Vt控制注入是不同的。半導(dǎo)體 存儲(chǔ)器件通常具有三個(gè)電路區(qū)。第一個(gè)是連接到半導(dǎo)體存儲(chǔ)器件的封裝引腳的I/O電路。 第二個(gè)是包括例如任何邏輯電路和控制電路的核心電路。第三個(gè)是包括存儲(chǔ)單元的存儲(chǔ)陣 列。使該問(wèn)題復(fù)雜化的是下面的事實(shí)，即反熔絲通常是根據(jù)特定的LV晶體管工藝而設(shè)計(jì) 的，這意味著如果根據(jù)那個(gè)特定的LV晶體管工藝制造反熔絲器件，那么反熔絲器件已經(jīng)有 能力正常工作。如果鑄造沒(méi)有適于設(shè)計(jì)的LV晶體管工藝，那么需要重新設(shè)計(jì)反熔絲器件以 便使它適于可用工藝。這種重新設(shè)計(jì)招致顯著的成本開銷，當(dāng)鑄造引入新一代工藝以適應(yīng) 新的制造技術(shù)節(jié)點(diǎn)(technology node)時(shí)，這種重新設(shè)計(jì)再次是必要的。例如，45nm技術(shù)節(jié)點(diǎn)的LV工藝可能不同于20nm技術(shù)節(jié)點(diǎn)的LV工藝。與圖5的反熔絲晶體管60有關(guān)的另一個(gè)問(wèn)題是與阱78和80的注入關(guān)聯(lián)的掩模 對(duì)準(zhǔn)誤差。因?yàn)楹穸茸兓瘱叛趸瘜?6的薄柵氧化層部分小，所以任何掩模對(duì)準(zhǔn)誤差變得顯 著。這意味著，在厚柵氧化層部分下面能夠形成太多的阱78，或者在薄柵氧化層部分下面能 夠形成太少的阱78。在兩者中任一種情況下，更可能形成影響單晶體管反熔絲存儲(chǔ)單元的 正常工作的缺陷。另一重要問(wèn)題是反熔絲存儲(chǔ)器件的可靠性，更具體地是薄柵氧化層的質(zhì)量。薄柵 氧化層的質(zhì)量由下面的溝道表面的狀況、溝道表面處的摻雜劑的雜質(zhì)濃度和均勻性、以及 注入損傷(僅列出一些因素)影響。一般地，反熔絲器件暴露于的工藝步驟越多，產(chǎn)生有缺 陷的反熔絲器件的可能性越高。因?yàn)榛诜慈劢z的存儲(chǔ)器件是由最終用戶在制造之后編程 的，所以在編程前面難以測(cè)試反熔絲器件的可靠性。因此，應(yīng)該使薄柵氧化層的質(zhì)量最大 化，因?yàn)楸徊簧鞯鼐幊痰姆慈劢z器件或者不可編程的反熔絲器件將可能引起系統(tǒng)的故障。 在汽車業(yè)中，這種故障可能具有災(zāi)難性后果。因此，用現(xiàn)有CMOS工藝難以制造始終低Vt反熔絲器件。因此，期望提供具有最小 Vt的同時(shí)制造起來(lái)簡(jiǎn)單且成本低廉的基于反熔絲的存儲(chǔ)單元。

發(fā)明內(nèi)容
本發(fā)明的目的是避免或減輕前面的反熔絲存儲(chǔ)器件的至少一個(gè)缺陷。在第一方面，本發(fā)明提供了存儲(chǔ)器件。所述存儲(chǔ)器件包括存儲(chǔ)陣列和核心晶體管， 所述存儲(chǔ)陣列包括多個(gè)反熔絲存儲(chǔ)單元。所述多個(gè)反熔絲存儲(chǔ)單元中的每一個(gè)包括存取晶 體管和反熔絲器件。所述存取晶體管具有在高壓阱形成的厚柵氧化層，其中所述高壓阱是 η-型和ρ-型中的一種。所述反熔絲器件具有在所述高壓阱中形成的薄柵氧化層，其中所 述薄柵氧化層具有小于所述厚柵氧化層的厚度。所述核心晶體管具有在厚度上與所述薄柵 氧化層對(duì)應(yīng)的柵氧化層，其中所述核心晶體管形成在具有與所述高壓阱相同類型的低壓阱 中。根據(jù)本方面的實(shí)施方式，存在在另一個(gè)阱中形成的輸入/輸出晶體管，所述另一個(gè)阱在 類型和摻雜分布方面與所述高壓阱基本相同，所述反熔絲器件具有比所述核心晶體管更低 的閾值電壓，并且所述厚柵氧化層包括中間氧化層和沉積在所述中間氧化層上的所述薄柵 氧化層。在另一實(shí)施方式中，所述薄柵氧化層熱生長(zhǎng)在所述第一阱的襯底表面上，并且所 述厚柵氧化層包括中間氧化層和在所述中間氧化層和所述襯底表面之間熱生長(zhǎng)的氧化層。 在進(jìn)一步的實(shí)施方式中，存取晶體管包括電連接到位線的第一擴(kuò)散區(qū)以及電連接到所述反 熔絲器件的第二擴(kuò)散區(qū)，其中所述存取晶體管具有高于所述核心晶體管和所述反熔絲器件 的閾值電壓。在本實(shí)施方式中，所述反熔絲器件具有厚度變化柵氧化層，所述厚度變化柵氧 化層具有對(duì)應(yīng)于所述薄柵氧化層的薄部分和對(duì)應(yīng)于所述厚柵氧化層的厚部分，使得所述厚 度變化柵氧化層形成在單個(gè)多晶硅柵的下面。此外，在所述厚度變化柵氧化層的所述厚部 分和存取晶體管厚柵氧化層下面的溝道區(qū)具有基本相同的Vt注入。在又一實(shí)施方式中，存 取晶體管厚柵氧化層對(duì)應(yīng)于厚度變化柵氧化層的厚部分，并且反熔絲器件薄柵氧化層對(duì)應(yīng) 于所述厚度變化柵氧化層的薄部分，使得所述厚度變化柵氧化層形成在單個(gè)多晶硅柵的下 面。在該實(shí)施方式中，所述反熔絲晶體管具有低于所述存取晶體管和所述核心晶體管的閾值電壓。在第二方面，本發(fā)明提供了制造存儲(chǔ)器件的方法。所述方法包括在存儲(chǔ)陣列電路 區(qū)中注入第一阱，所述第一阱是η-型和P-型其中之一；在核心電路區(qū)中注入第二阱，所述 第二阱是與所述第一阱相同的類型；為所述存儲(chǔ)陣列電路區(qū)的所述第一阱中的存取晶體管 形成第一氧化層；以及同時(shí)為所述核心電路區(qū)的所述第二阱中的核心晶體管和為所述存儲(chǔ) 陣列電路區(qū)的所述第一阱中的反熔絲器件形成第二氧化層。在一個(gè)實(shí)施方式中，所述第一 阱是高壓阱，所述第二阱是低壓阱。在另一實(shí)施方式中，同時(shí)形成的步驟包括當(dāng)形成所述第 二氧化層時(shí)增加所述第一氧化層的厚度，所述第二氧化層對(duì)應(yīng)于所述反熔絲器件的薄柵氧 化層。在該實(shí)施方式中，增加包括同時(shí)在襯底表面和所述第一氧化層上沉積所述第二氧化 層，所述第一氧化層和所述第二氧化層的組合形成所述存取晶體管的厚柵氧化層。可替換 地，增加包括同時(shí)在襯底表面上和在所述第一氧化層下面熱生長(zhǎng)所述第二氧化層，所述第 一氧化層和所述第二氧化層的組合形成所述存取晶體管的厚柵氧化層。在本方面的進(jìn)一步實(shí)施方式中，所述方法進(jìn)一步包括使所述第一阱暴露于高閾值 電壓調(diào)整注入，以調(diào)整所述存取晶體管和所述反熔絲器件的閾值電壓。可替換地，所述方法 進(jìn)一步包括使所述第一阱暴露于高閾值電壓調(diào)整注入，以調(diào)整所述存取晶體管和所述反熔 絲器件的閾值電壓，并對(duì)與所述反熔絲器件對(duì)應(yīng)的溝道區(qū)進(jìn)行掩模，以阻止所述高壓閾值 電壓調(diào)整注入的注入?？商鎿Q地，所述方法進(jìn)一步包括使所述第二阱暴露于低閾值電壓調(diào) 整注入，以調(diào)整所述核心晶體管的閾值電壓，并阻止所述反熔絲晶體管暴露于所述低閾值 電壓調(diào)整注入。根據(jù)另一實(shí)施方式，注入所述第一阱的步驟包括在輸入/輸出電路區(qū)中同時(shí)注入 所述第一阱，形成第一氧化層的步驟包括在所述輸入/輸出電路區(qū)的所述第一阱中同時(shí)形 成輸入/輸出晶體管的所述第一氧化層。增加步驟可以包括在所述輸入/輸出晶體管的所 述第一氧化層上沉積所述第二氧化層，所述第一氧化層和所述第二氧化層的組合形成所述 輸入/輸出晶體管的厚柵氧化層。暴露步驟包括使所述第一阱暴露于高閾值電壓調(diào)整注 入，以調(diào)整所述存取晶體管、所述反熔絲器件以及所述輸入/輸出晶體管的閾值電壓。可以 包括使所述第二阱暴露于低閾值電壓調(diào)整注入以調(diào)整所述核心晶體管的閾值電壓的附加 步驟。在第三方面，本發(fā)明提供了存儲(chǔ)器件。所述存儲(chǔ)器件包括反熔絲存儲(chǔ)單元、輸入/ 輸出晶體管、以及核心晶體管。所述反熔絲存儲(chǔ)單元在存儲(chǔ)陣列電路區(qū)的第一阱中，所述第 一阱是η-型和ρ-型其中之一。所述輸入/輸出晶體管在輸入/輸出區(qū)的所述第一阱中。 所述核心晶體管在核心電路區(qū)的第二阱中，所述第二阱是與第一阱相同的類型，并具有與 所述第一阱不同的分布。根據(jù)第三方面的實(shí)施方式，所述反熔絲存儲(chǔ)單元中的每一個(gè)包括 存取晶體管和反熔絲器件，所述存取晶體管和所述輸入/輸出晶體管具有帶有第一厚度的 柵氧化層。所述反熔絲器件和所述核心晶體管具有帶有第二厚度的柵氧化層，所述第二厚 度小于所述第一厚度。所述存取晶體管和所述輸入/輸出晶體管具有第一閾值電壓，所述 反熔絲器件具有小于所述第一閾值電壓的第二閾值電壓，并且所述核心晶體管具有小于所 述第一閾值電壓且不同于所述第二閾值電壓的第三閾值電壓。當(dāng)結(jié)合附圖審查本發(fā)明的具體實(shí)施方式
的下列描述時(shí)，本發(fā)明的其他方面和特征 將對(duì)本領(lǐng)域技術(shù)人員來(lái)說(shuō)變得顯而易見。


現(xiàn)在將關(guān)于附圖通過(guò)實(shí)施例描述本發(fā)明的實(shí)施方式，其中圖1是DRAM型反熔絲單元的電路圖；圖2是圖1的DRAM型反熔絲單元的平面布局；圖3是圖2的DRAM型反熔絲單元沿線A-A得到的剖面圖；圖4是雙晶體管反熔絲存儲(chǔ)單元的剖面圖；圖5是單晶體管反熔絲存儲(chǔ)單元的剖面圖；圖6A是根據(jù)本發(fā)明的實(shí)施方式的雙晶體管反熔絲存儲(chǔ)單元的平面圖；圖6B是圖6A的雙晶體管反熔絲存儲(chǔ)單元沿線B-B得到的剖面圖；圖7A是根據(jù)本發(fā)明的實(shí)施方式的單晶體管反熔絲存儲(chǔ)單元的平面圖；圖7B是圖7A的單晶體管反熔絲存儲(chǔ)單元沿線C-C得到的剖面圖；圖8A是根據(jù)本發(fā)明的實(shí)施方式的可替換的雙晶體管反熔絲存儲(chǔ)單元的平面圖；圖8B是圖8A的雙晶體管反熔絲存儲(chǔ)單元沿線D-D得到的剖面圖；圖9A至圖9G示出了根據(jù)本發(fā)明的實(shí)施方式用于形成圖6B的反熔絲存儲(chǔ)單元的 CMOS工藝步驟；圖IOA至圖IOG示出了根據(jù)本發(fā)明的實(shí)施方式用于形成圖7B的反熔絲存儲(chǔ)單元 的CMOS工藝步驟；圖11是概括了用于形成圖6B和7B的反熔絲存儲(chǔ)單元的制造工藝的流程圖；圖12是根據(jù)本發(fā)明的實(shí)施方式的雙晶體管反熔絲存儲(chǔ)陣列的平面圖；圖13是根據(jù)本發(fā)明的實(shí)施方式的可替換的雙晶體管反熔絲存儲(chǔ)陣列的平面圖； 以及圖14是根據(jù)本發(fā)明的實(shí)施方式的單晶體管反熔絲存儲(chǔ)陣列的平面圖。
具體實(shí)施例方式本發(fā)明的實(shí)施方式描述了獨(dú)立于核心電路工藝制造技術(shù)的一次性可編程存儲(chǔ)單 元，該一次性可編程存儲(chǔ)單元具有帶有低閾值電壓的反熔絲器件。在用于形成高壓晶體管 的高壓阱中形成了具有通道晶體管和反熔絲器件的雙晶體管存儲(chǔ)單元或者具有雙重厚度 柵氧化層的單晶體管分裂溝道存儲(chǔ)單元。反熔絲器件的閾值電壓不同于存儲(chǔ)器件的核心電 路中任何晶體管的閾值電壓，但是具有與核心電路中的晶體管相同的柵氧化層厚度。通道 晶體管具有不同于任一核心電路晶體管的閾值電壓，并且具有不同于核心電路中的任一晶 體管的柵氧化層厚度。具體地，本發(fā)明的實(shí)施方式在沒(méi)有任何附加的掩模層或CMOS工藝步驟的情況下 實(shí)現(xiàn)了低可編程反熔絲器件閾值電壓。而且，簡(jiǎn)化了掩模布局并且使柵氧化層擊穿特征的 掩模未對(duì)準(zhǔn)和掩模依賴最小化。圖6A是根據(jù)本發(fā)明的實(shí)施方式的雙晶體管反熔絲存儲(chǔ)單元的平面圖。反熔絲存 儲(chǔ)單元100通常形成于存儲(chǔ)陣列中，并且包括存取晶體管和反熔絲晶體管。存取晶體管，也 被稱為通路晶體管(pass transistor)，包括有源區(qū)102、位線觸點(diǎn)104以及多晶硅柵106。 虛線輪廓107限定了區(qū)域，在該區(qū)域中在制造工藝期間通過(guò)厚柵氧化層限定掩模形成厚柵氧化層。更具體地，由虛線輪廓107所圍繞的區(qū)域標(biāo)明了待形成厚氧化層的區(qū)域。反熔絲晶 體管包括有源區(qū)102和多晶硅柵108。在有源區(qū)102中在多晶硅柵106和108之間形成了 第一擴(kuò)散區(qū)110，而在有源區(qū)102中在多晶硅柵106的另一側(cè)上形成了第二擴(kuò)散區(qū)112。位 線觸點(diǎn)104與第二擴(kuò)散區(qū)112電接觸。存取晶體管和反熔絲晶體管形成在公共阱114中。 更具體地，公共阱114是高壓阱，如用于I/O晶體管的高壓ρ-型阱。在多晶硅柵106下面 并覆蓋溝道區(qū)(未示出)的是厚柵氧化層。在多晶硅柵108下面并覆蓋溝道區(qū)(未示出) 的是薄柵氧化層，期望用于形成反熔絲的局部擊穿在薄柵氧化層中。圖6B是沿線B-B得到的反熔絲存儲(chǔ)單元100的剖面圖。為了對(duì)比，圖6B還示出 了將與反熔絲存儲(chǔ)單元100形成在同一襯底內(nèi)的核心電路晶體管的剖面圖。圖6B清楚地 示出了在多晶硅柵106下面的厚柵氧化層116和在多晶硅柵108下面的薄柵氧化層118。 擴(kuò)散區(qū)110和112具有在鄰近多晶硅柵106和108的側(cè)墻隔離下面延伸的LDD區(qū)，并且場(chǎng) 氧化層(如STI 120和12 被包括在內(nèi)，以使反熔絲存儲(chǔ)單元100與其他存儲(chǔ)單元或核心 電路(如核心電路晶體管130)隔離。核心電路晶體管130包括在薄柵氧化層134上面形 成的多晶硅柵132，以及擴(kuò)散區(qū)136和138。擴(kuò)散區(qū)具有在鄰近多晶硅柵132的側(cè)墻隔離下 面延伸的LDD區(qū)。該核心電路晶體管130可以代表為了使存儲(chǔ)陣列(例如控制邏輯或譯碼 邏輯)工作而在核心電路中使用的所有晶體管，并且形成在不同于阱114的阱140中。更 具體地，因?yàn)楹诵碾娐肪w管130可能為高性能而設(shè)計(jì)，所以阱140將是不同于高壓ρ-型 阱(PTOLL-HV) 114 的低壓 ρ-型阱(PWELL-LV)?，F(xiàn)在描述反熔絲存儲(chǔ)單元100的幾個(gè)新穎特征。反熔絲器件的薄柵氧化層118和 核心電路晶體管130的薄柵氧化層134可以彼此相同，這意味著它們形成有基本相同的厚 度。如果多個(gè)核心器件類型存在于同一晶片中(如在三柵氧化層工藝的情況下)，那么反 熔絲薄柵氧化層118將與核心晶體管器件其中之一的柵氧化層相同。而且，柵氧化層厚度 116通常不同于所有核心電路晶體管的厚度，并且通常與I/O電路晶體管的柵氧化層厚度 相同。這是通過(guò)使用相同的LV晶體管工藝同時(shí)生長(zhǎng)薄柵氧化層118和134來(lái)實(shí)現(xiàn)的。雖 然薄柵氧化層118和134是相同的，但是反熔絲器件和核心電路晶體管130的閾值電壓是 不同的。本領(lǐng)域技術(shù)人員理解，核心電路晶體管130在溝道140中在擴(kuò)散區(qū)136和138之 間具有LV晶體管Vt注入142，以從由阱140引起的原生Vt升高Vt0然而，在厚柵氧化層 116和薄柵氧化層118下面的溝道區(qū)暴露于相同的HV晶體管Vt調(diào)整注入步驟，由此導(dǎo)致由 柵氧化層的不同厚度引起的不同Vt注入1 和128。在厚柵氧化層116下面的溝道區(qū)將具 有HV晶體管Vt注入126，其用于將I/O晶體管的Vt調(diào)整至期望值，例如0. 6伏特。在薄柵 氧化層118下面的溝道區(qū)將具有Vt注入128，其導(dǎo)致Vt成為與厚柵氧化層116相對(duì)應(yīng)的結(jié) 果Vt的比例因子。再次，該比例因子與厚柵氧化層116和薄柵氧化層118之間的厚度差異 有關(guān)?？商鎿Q地，在HV晶體管Vt調(diào)整注入步驟期間，可以對(duì)在薄柵氧化層118下面的溝道 區(qū)加掩模，由此阻止任何Vt調(diào)整注入到該區(qū)域內(nèi)。因此，在薄柵氧化層部分118下面的Vt 將是由阱140引起的原生Vt。使用高壓工藝制造反熔絲存儲(chǔ)單元的優(yōu)勢(shì)是下面的事實(shí)當(dāng)引入每個(gè)新的低壓 CMOS工藝時(shí)，高壓CMOS工藝基本上保持不變。因此，如果使用新的先進(jìn)的低壓工藝制造核 心電路以便獲得提高的性能，那么反熔絲存儲(chǔ)單元將具有從一代工藝到一代工藝保持基本 不變的特性。因此，當(dāng)?shù)蛪汗に嚫淖儠r(shí)，不需要重新設(shè)計(jì)反熔絲存儲(chǔ)單元。
上述示例性雙晶體管反熔絲存儲(chǔ)單元100可以具有彼此相連的并由字線驅(qū)動(dòng)的 多晶硅柵106和108，或者它們可以通過(guò)使用分離的字線和Vcp線以與圖1和圖2的雙晶體 管反熔絲存儲(chǔ)單元相同方式分別驅(qū)動(dòng)。在兩者任一種情況下，這種存儲(chǔ)單元可能都不適于 通過(guò)使存儲(chǔ)陣列腳印(footprint)最小化來(lái)要求最少地使用半導(dǎo)體區(qū)域的高密度應(yīng)用。在 這種應(yīng)用中，可以使用圖7A的單晶體管反熔絲存儲(chǔ)單元。圖7A是根據(jù)本發(fā)明的實(shí)施方式的單晶體管反熔絲存儲(chǔ)單元的平面圖。反熔絲存 儲(chǔ)單元200通常形成于存儲(chǔ)陣列中，并且包括前面描述的第7，402，855號(hào)美國(guó)專利的厚度 變化柵氧化層。反熔絲存儲(chǔ)單元200包括有源區(qū)202、位線觸點(diǎn)204、多晶硅柵206以及在有 源區(qū)202中形成的擴(kuò)散區(qū)208。位線觸點(diǎn)204與擴(kuò)散區(qū)208電接觸。反熔絲存儲(chǔ)單元200 形成在公共阱210中，公共阱210是高壓阱，如用于I/O晶體管的高壓ρ-型阱。公共阱210 可以與圖6B的公共阱114相同。在多晶硅柵206下面并覆蓋溝道區(qū)(未示出)的是厚度 變化柵氧化層。虛線輪廓211限定了區(qū)域，在該區(qū)域中在制造工藝期間通過(guò)厚柵氧化層限 定掩模形成厚柵氧化層。圖7B是沿線C-C得到的反熔絲存儲(chǔ)單元200的剖面圖。為了對(duì)比，圖7B還示出 了將與反熔絲存儲(chǔ)單元200形成在同一襯底中的圖6B中示出的相同的核心電路晶體管130 的剖面圖。圖7B清楚地示出了在多晶硅柵206下面的厚度變化柵氧化層，厚度變化柵氧化 層具有厚柵氧化層部分212和薄柵氧化層部分214。使用厚柵氧化層限定掩模211限定厚 柵氧化層部分212。擴(kuò)散區(qū)208具有在鄰近多晶硅柵206的側(cè)墻隔離下面延伸的LDD區(qū)，并 且場(chǎng)氧化層(如STI216和218)被包括在內(nèi)，以使反熔絲存儲(chǔ)單元200與其他存儲(chǔ)單元或核 心電路(如核心電路晶體管130)隔離。核心電路晶體管130包括前面在圖6B中描述的相 同編號(hào)的要素。再次，該核心電路晶體管130可以代表為了使存儲(chǔ)陣列(例如控制邏輯或 譯碼邏輯)工作而在核心電路中使用的所有晶體管，并且形成于不同于阱210的阱140中。 在本實(shí)施例中，阱140是不同于高壓ρ-型阱(PWELL-HV) 210的低壓ρ-型阱(PWELL-LV)。現(xiàn)在描述反熔絲存儲(chǔ)單元200的幾個(gè)新穎特征。厚度變化柵氧化層的薄柵氧化層 部分214和核心電路晶體管130的薄柵氧化層134彼此相同，這意味著它們形成有基本相 同的厚度。第7，402，855號(hào)美國(guó)專利教導(dǎo)了在形成用于LV晶體管的薄柵氧化層的同時(shí)首 先形成了薄柵氧化層部分214。雖然柵氧化層214和134是相同的，但是反熔絲器件和核心 電路晶體管130的閾值電壓是不同的。如上所述，核心電路晶體管130在溝道中在擴(kuò)散區(qū) 136和138之間包括LV晶體管Vt注入142，以從由阱140引起的原生Vt升高Vt。在擴(kuò)散 區(qū)208和STI218之間的溝道區(qū)暴露于相同的HV晶體管Vt調(diào)整注入步驟，由此導(dǎo)致由于厚 度變化柵氧化層的不同厚度引起的不同Vt注入220和222。在厚柵氧化層部分212下面 的溝道區(qū)將具有HV晶體管Vt注入220，其用于將I/O晶體管的Vt調(diào)整至期望值，例如0. 6 伏特。在薄柵氧化層214下面的溝道區(qū)將具有Vt注入222，其導(dǎo)致Vt成為與厚柵氧化層部 分212相對(duì)應(yīng)的結(jié)果Vt的比例因子。再次，該比例因子與厚柵氧化層部分212和薄柵氧化 層部分214之間的厚度差異有關(guān)。可替換地，在HV晶體管Vt調(diào)整注入步驟期間，可以對(duì)薄 柵氧化層部分214下面的溝道區(qū)加掩模，由此阻止任何Vt調(diào)整注入到該區(qū)域內(nèi)。因此，在 薄柵氧化層部分214下面的Vt將與由阱210的阱摻雜確定的原生Vt類似，但是由于掩模 對(duì)準(zhǔn)誤差的原因由HV晶體管Vt注入部分地修改。反熔絲器件的閾值電壓將低于具有基本 相同薄柵氧化層厚度的核心晶體管的閾值電壓。
圖8A中示出的是雙晶體管反熔絲存儲(chǔ)單元的可替換實(shí)施方式。圖8A是根據(jù)本發(fā) 明的實(shí)施方式的雙晶體管反熔絲存儲(chǔ)單元的平面圖。反熔絲存儲(chǔ)單元300通常形成于存儲(chǔ) 陣列中，并且包括存取晶體管和反熔絲晶體管。存取晶體管可以與圖6A中所示的存取晶體 管相同，并且包括有源區(qū)302、位線觸點(diǎn)304以及多晶硅柵306。反熔絲晶體管可以具有與圖 7A中所示的厚度變化柵氧化層相同的厚度變化柵氧化層，并且包括有源區(qū)302和多晶硅柵 308。在有源區(qū)302中在多晶硅柵306和308之間形成了第一擴(kuò)散區(qū)310，而在有源區(qū)302 中在多晶硅柵306的另一側(cè)上形成了第二擴(kuò)散區(qū)312。位線觸點(diǎn)304與第二擴(kuò)散區(qū)312電 接觸。存取晶體管和反熔絲晶體管形成在公共阱314中。更具體地，公共阱314是高壓阱， 如用于I/O晶體管的高壓P-型阱。虛線輪廓315限定了區(qū)域，在該區(qū)域中在制造工藝期間 通過(guò)厚柵氧化層限定掩模形成厚柵氧化層。在多晶硅柵306下面并覆蓋溝道區(qū)(未示出) 的是厚柵氧化層。圖8B是沿線D-D得到的反熔絲存儲(chǔ)單元300的剖面圖。為了對(duì)比，圖8B還示出 了將與反熔絲存儲(chǔ)單元300形成在同一襯底內(nèi)的圖6B中示出的相同的核心電路晶體管130 的剖面圖。圖8B清楚地示出了在多晶硅柵306下面的厚柵氧化層316和在多晶硅柵308 下面的具有厚柵氧化層部分318和薄柵氧化層部分320的厚度變化柵氧化層。厚柵氧化層 316和厚柵氧化層部分318都是使用厚柵氧化層限定掩模315限定的。擴(kuò)散區(qū)310和312 具有在鄰近多晶硅柵306和308的側(cè)墻隔離下面延伸的LDD區(qū)，并且場(chǎng)氧化層(如STI322 和324)被包括在內(nèi)，以使反熔絲存儲(chǔ)單元300與其他存儲(chǔ)單元或核心電路(如核心電路晶 體管130)隔離。核心電路晶體管130包括前面在圖6B中描述的相同編號(hào)的要素?，F(xiàn)在描述反熔絲存儲(chǔ)單元300的幾個(gè)新穎特征。厚度變化柵氧化層的薄柵氧化層 部分320和核心電路晶體管130的薄柵氧化層134彼此相同，這意味著它們形成有基本相 同的厚度。雖然柵氧化層320和134是相同的，但是反熔絲器件和核心電路晶體管130的閾 值電壓是不同的。如上所述，核心電路晶體管130在溝道140中在擴(kuò)散區(qū)136和138之間 包括LV晶體管Vt注入142，以從由阱140引起的原生Vt升高Vt。在擴(kuò)散區(qū)310和STI3M 之間的溝道區(qū)暴露于相同的HV晶體管Vt調(diào)整注入步驟，由此導(dǎo)致由于厚度變化柵氧化層 的不同厚度而引起的不同Vt注入3 和328。在厚柵氧化層部分318下面的溝道區(qū)將具有 HV晶體管Vt注入326，其用于將I/O晶體管的Vt調(diào)整至期望值，例如0. 6伏特。在薄柵氧 化層部分320下面的溝道區(qū)將具有Vt注入328，其導(dǎo)致Vt成為與厚柵氧化層部分318相對(duì) 應(yīng)的結(jié)果Vt的比例因子。再次，該比例因子與厚柵氧化層部分318和薄柵氧化層部分320 之間的厚度差異有關(guān)。可替換地，在HV晶體管Vt調(diào)整注入步驟期間，可以對(duì)薄柵氧化層部 分320下面的溝道區(qū)加掩模，由此阻止任何Vt調(diào)整注入到該區(qū)域內(nèi)。因此，在薄柵氧化層 部分320下面的Vt將是由阱210引起的原生Vt。存取晶體管的厚柵氧化層316比核心電 路中任何晶體管的柵氧化層更厚，但是具有與I/O晶體管基本上相同的HV晶體管Vt注入 330。由于部分318和316的柵氧化層厚度基本上相同，因此Vt注入320和336將基本上 相同。在本實(shí)施方式中，在厚柵氧化層318和薄柵氧化層部分320下面的溝道暴露于相同 的HV晶體管Vt注入步驟。前面示出的反熔絲存儲(chǔ)單元是雙晶體管反熔絲存儲(chǔ)單元和單晶體管反熔絲存儲(chǔ) 單元的可能形狀的示例。可以使用反熔絲存儲(chǔ)單元的其他可能形狀，如在共同擁有的第 2007/0257331號(hào)美國(guó)專利公開中所示。第2007/0257331號(hào)美國(guó)專利公開教導(dǎo)了使薄柵氧化層區(qū)最小化的反熔絲存儲(chǔ)單元形狀。因此，本發(fā)明的實(shí)施方式可以應(yīng)用于具有在第 2007/0257331號(hào)美國(guó)專利公開中示出的可選形狀的反熔絲存儲(chǔ)單元。在圖6B、7B和8B中示出的所有反熔絲存儲(chǔ)單元實(shí)施方式中，反熔絲存儲(chǔ)單元的所 有晶體管形成在相同的高壓阱中，其中高壓阱可以與用于I/O晶體管的高壓阱相同。因?yàn)?高壓阱被固有地設(shè)計(jì)為使由STI分隔的相鄰器件之間的泄漏最小，所以可以省略反熔絲器 件的Vt注入。這導(dǎo)致了 Vt比同一半導(dǎo)體襯底上的任何核心電路晶體管更低。可替換地， 反熔絲器件具有暴露于同一高壓Vt注入步驟的溝道，厚柵氧化層存取晶體管或厚柵氧化 層部分暴露于該同一高壓Vt注入步驟。這導(dǎo)致了反熔絲器件的Vt不同于任何核心電路晶 體管的vt，導(dǎo)致了較好控制的或相對(duì)更低的Vt和/或由離子注入引起的較低的硅損傷。圖 6B、7B和8B中示出的反熔絲存儲(chǔ)單元的制造使用了用于制造I/O晶體管和核心電路晶體管 的現(xiàn)有CMOS工藝步驟，而沒(méi)有任何附加的掩模步驟，由此使整個(gè)半導(dǎo)體器件的制造成本最 小化。圖9A至圖9G示出了用于形成圖6B的反熔絲存儲(chǔ)單元的CMOS工藝中的多個(gè)步 驟，同時(shí)形成了核心電路晶體管。在圖9A到圖9G中只示出了特定步驟，以說(shuō)明本發(fā)明的 反熔絲存儲(chǔ)單元實(shí)施方式和核心電路晶體管之間的差異。本領(lǐng)域技術(shù)人員理解，為形成晶 體管的結(jié)構(gòu)而執(zhí)行其它未例示的步驟。在圖9A中，STI氧化層400已經(jīng)形成在存儲(chǔ)陣列區(qū) 402、核心電路區(qū)404以及I/O電路區(qū)(未示出)中。在核心電路區(qū)404上面形成了注入掩 模406，并且使用ρ-型離子轟擊掩模406未覆蓋的暴露襯底，以形成高壓P-型阱。注意的 是，同時(shí)形成了用于I/O晶體管結(jié)構(gòu)的高壓ρ-型阱。隨后，執(zhí)行用于存儲(chǔ)陣列區(qū)402和I/O 晶體管的可選高壓Vt調(diào)整注入。注意的是，如果使用HV阱離子注入直接實(shí)現(xiàn)了期望的Vt 水平，則高壓Vt調(diào)整注入可能是不必要的?？商鎿Q地，在已經(jīng)注入了用于形成高壓ρ-型阱 的P-型離子之后，可以對(duì)與反熔絲晶體管或器件的溝道區(qū)對(duì)應(yīng)的區(qū)域加掩模，使得該區(qū)域 不接收任何高壓Vt調(diào)整注入。在圖9B中，具有PWELL-HV注入和高壓Vt調(diào)整注入408的存儲(chǔ)陣列區(qū)402被掩模 410覆蓋，以便使用用于形成低壓ρ-型阱的ρ-型離子轟擊與掩模410未覆蓋的核心電路區(qū) 404對(duì)應(yīng)的暴露的襯底。隨后，執(zhí)行用于核心電路區(qū)404的低壓Vt調(diào)整注入，其在圖9C中 被示出為低壓Vt調(diào)整注入412。圖9C中示出的結(jié)構(gòu)產(chǎn)生自幾個(gè)工藝步驟。首先，執(zhí)行灌 入步驟，以在襯底內(nèi)擴(kuò)散所注入的P-型離子，以形成HVp-型阱414和LV ρ-型阱416。其 次，在存儲(chǔ)陣列區(qū)402和核心電路區(qū)404 二者的襯底上面生長(zhǎng)中間氧化層418。第三，在存 儲(chǔ)陣列區(qū)402和I/O電路區(qū)(未示出)的選擇區(qū)域中在中間氧化層418上沉積厚柵氧化層 (0D2)限定掩模420，以限定厚柵氧化層。在核心電路區(qū)中沒(méi)有掩模420意味著在核心電路 區(qū)中沒(méi)有高壓晶體管形成。在下面的氧化層蝕刻步驟中，對(duì)掩模420未覆蓋的任何中間氧 化層418向下蝕刻到襯底表面，作為薄柵氧化層形成的準(zhǔn)備。在圖9D中，在存儲(chǔ)陣列區(qū)402和核心電路區(qū)404中在暴露的襯底表面上形成薄氧 化層422。存在可以用于形成薄氧化層422的兩種不同技術(shù)。第一技術(shù)是圖9D中示出的技 術(shù)，其中使薄氧化層422熱生長(zhǎng)在暴露的襯底表面上。在該技術(shù)中，薄氧化層422還將在中 間氧化層418下面生長(zhǎng)，其推動(dòng)中間氧化層418向上并遠(yuǎn)離襯底表面。在中間氧化層418 下面的生長(zhǎng)速度比沒(méi)有中間氧化層418覆蓋襯底表面的區(qū)域中的生長(zhǎng)速度更低。雖然在圖 9D中沒(méi)有示出，但是中間氧化層418被熱生長(zhǎng)的薄氧化層提升到襯底表面上面。第二技術(shù)是在暴露的襯底表面和中間氧化層418的暴露表面上面沉積薄氧化層422。在兩者中任一 情況下，生成的厚柵氧化層將是中間氧化層加上從中間氧化層下面生長(zhǎng)的薄氧化層或加上 在中間氧化層上部沉積的薄氧化層的總和。因?yàn)橄Ｍ鸌/O晶體管具有厚柵氧化層，所以I/O晶體管區(qū)將已經(jīng)具有中間氧化層 418。在薄氧化層422的生長(zhǎng)之后，在包括存儲(chǔ)陣列區(qū)402、核心電路區(qū)404以及任何的I/O 晶體管區(qū)的整個(gè)襯底上面沉積柵多晶硅424。如圖9D中所示，柵多晶硅似4被沉積在薄氧 化層422和更厚的中間氧化層418上面。為了限定柵多晶硅424的具體形狀，在柵多晶硅 424的選擇的區(qū)域上面沉積柵掩模426。在柵掩模426的沉積之后，蝕刻掉柵掩模似6未覆 蓋的所有暴露的柵多晶硅424，在存儲(chǔ)陣列區(qū)402、核心電路區(qū)404以及I/O電路區(qū)中在薄 氧化層或厚(中間)氧化層上面留下多晶硅柵的堆疊。圖9E示出了由柵多晶硅蝕刻步驟產(chǎn)生的三個(gè)這種堆疊，兩個(gè)在存儲(chǔ)陣列區(qū)402 中，一個(gè)在核心電路區(qū)404中。在存儲(chǔ)陣列區(qū)402中，由在薄氧化層422上面的柵多晶硅 似4組成的堆疊是反熔絲晶體管器件，而在厚(中間)氧化層418上面的柵多晶硅似4是存 取晶體管。在核心電路區(qū)404中，由在薄氧化層422上面的柵多晶硅似4組成的堆疊是例 如在邏輯電路中使用的低壓晶體管。在圖9E中，擴(kuò)散掩模4 被沉積在存儲(chǔ)陣列區(qū)402以 及I/O電路區(qū)上面，由此允許形成LDD區(qū)(未示出)和與核心電路區(qū)404中所有低壓晶體 管的柵多晶硅似4鄰近的側(cè)墻隔離430。在形成側(cè)墻隔離430之后，使所暴露的襯底暴露于 η-型擴(kuò)散注入，以形成用于核心電路區(qū)404中所有低壓晶體管的源擴(kuò)散區(qū)和漏擴(kuò)散區(qū)。用 于核心電路區(qū)404中低壓晶體管的生成的LDD區(qū)432和擴(kuò)散區(qū)434被示出在圖9F中，并且 具有專門為低壓晶體管設(shè)計(jì)的雜質(zhì)濃度。在圖9F中，擴(kuò)散掩模4 已被移除，并且核心電路區(qū)404中的低壓晶體管覆蓋有 另一擴(kuò)散掩模436。現(xiàn)在，使存儲(chǔ)陣列區(qū)402的晶體管暴露于LDD注入、側(cè)墻隔離438的形 成以及擴(kuò)散區(qū)注入。圖9G示出了具有LDD區(qū)440和擴(kuò)散區(qū)442的所完成的反熔絲存儲(chǔ)單元 以及在核心電路區(qū)404中的所完成的低壓晶體管。用于存儲(chǔ)陣列區(qū)402中的高壓晶體管的 生成的LDD區(qū)440和擴(kuò)散區(qū)442被示出在圖9F中，并且具有專門為高壓晶體管設(shè)計(jì)的雜質(zhì) 濃度。在該點(diǎn)上，使器件的所有晶體管經(jīng)受η-型注入擴(kuò)散退火，以激活所注入的雜質(zhì)并使 任何注入損傷愈合。注意的是，圖9F的反熔絲存儲(chǔ)單元和低壓晶體管與圖6Β中所示相應(yīng)的 反熔絲存儲(chǔ)單元和低壓晶體管相同。完成了反熔絲存儲(chǔ)單元和所有其他晶體管的制造，并 且將執(zhí)行隨后的工藝步驟，以形成位線觸點(diǎn)并沉積用于互相連接晶體管器件的導(dǎo)電跡線。圖9Α至圖9G示出了用于形成雙晶體管反熔絲存儲(chǔ)單元和低壓核心電路晶體管的 CMOS制造工藝中的示例步驟。反熔絲晶體管和低壓核心電路晶體管具有使用相同的柵氧化 層形成工藝形成的薄柵氧化層，但是具有不同的Vt注入和有效閾值。因?yàn)檎麄€(gè)高壓P-阱 414最初經(jīng)受共同的高壓Vt注入，所以存取晶體管和反熔絲晶體管具有相同的注入，但是 將具有不同的有效Vt。更具體地，高壓Vt注入旨在確保具有厚柵氧化層的存取晶體管的 有效Vt處于指定值，例如0. 6伏特。因此，反熔絲晶體管的有效Vt小于0. 6伏特，因?yàn)榉?熔絲晶體管的柵氧化層更薄。在可替換實(shí)施方式中，可以禁止在反熔絲晶體管的薄氧化層 422下面的溝道接收高壓Vt注入，由此進(jìn)一步降低了其有效Vt。低壓核心電路晶體管經(jīng)受 低壓Vt注入，低壓Vt注入旨在確保低壓核心電路晶體管的有效Vt處于指定值，例如0. 6 伏特。在任何情況下，反熔絲晶體管的產(chǎn)生的有效Vt將總是不同于任何低壓核心電路晶體管的有效Vt。圖IOA至圖IOG示出了用于形成圖7B的反熔絲存儲(chǔ)單元的CMOS工藝中的多個(gè)步 驟，同時(shí)形成了核心電路晶體管。在圖IOA到圖IOG中只示出了特定步驟，以說(shuō)明本發(fā)明的 反熔絲存儲(chǔ)單元實(shí)施方式和核心電路晶體管之間的差異。本領(lǐng)域技術(shù)人員理解，為形成晶 體管的結(jié)構(gòu)而執(zhí)行其它未例示的步驟。在圖IOA中，STI氧化層500已經(jīng)形成在存儲(chǔ)陣列 區(qū)502、核心電路區(qū)504以及I/O電路區(qū)(未示出)中。在核心電路區(qū)504上面形成了注入 掩模506，并且使用ρ-型離子轟擊掩模506未覆蓋的暴露襯底，以形成高壓P-型阱。注意 的是，同時(shí)形成了用于I/O晶體管結(jié)構(gòu)的高壓ρ-型阱。隨后，執(zhí)行用于存儲(chǔ)陣列區(qū)502和 I/O晶體管的高壓Vt調(diào)整注入?？商鎿Q地，在已經(jīng)注入了用于形成高壓ρ-型阱的ρ-型離 子，可以對(duì)與反熔絲器件部分的溝道區(qū)對(duì)應(yīng)的區(qū)域加掩模，使得該區(qū)域不接收任何高壓Vt 調(diào)整注入。在圖IOB中，具有高壓Vt調(diào)整注入508的存儲(chǔ)陣列區(qū)502被掩模510覆蓋，以便使 用用于形成低壓P-型阱的P-型離子轟擊與掩模510未覆蓋的核心電路區(qū)504對(duì)應(yīng)的暴露 的襯底。隨后，執(zhí)行用于核心電路區(qū)504的低壓Vt調(diào)整注入，其在圖IOC中被示出為低壓 Vt調(diào)整注入512。此時(shí)應(yīng)該注意的是，在阱的形成和Vt調(diào)整注入工藝中存在不同的變化， 其中上述順序是一個(gè)示例工藝。例如，對(duì)于低壓晶體管和高壓晶體管可以使用相同的阱注 入，但是可以使用不同的Vt調(diào)整注入。可替換地，對(duì)于低壓晶體管和高壓晶體管可以使用 兩個(gè)不同的阱注入，而對(duì)于兩個(gè)阱使用相同的Vt調(diào)整注入。甚至可能省略某些Vt調(diào)整注 入。當(dāng)?shù)蛪壕w管和高壓晶體管兩者都具有它們自己的阱注入和Vt調(diào)整注入時(shí)，獲得最大 的靈活性。這可能是期望的，以獲得對(duì)晶體管閾值電壓的阱分布和精確度的高度控制?？?能存在工藝中可利用不同高壓晶體管的情況，因此每個(gè)不同類型的高壓晶體管可能具有不 同的阱和Vt調(diào)整注入。為了提高成本效益，可以使用現(xiàn)有掩模(例如P-阱或擴(kuò)散(LDD) 掩模)來(lái)進(jìn)行Vt調(diào)整注入。圖IOC中示出的結(jié)構(gòu)產(chǎn)生自幾個(gè)工藝步驟。首先，執(zhí)行灌入步驟以在襯底內(nèi)擴(kuò)散 所注入的P-型離子，以形成高壓P-型阱514和低壓P-型阱516。其次，在存儲(chǔ)陣列區(qū)502 和核心電路區(qū)504 二者的襯底上面生長(zhǎng)中間氧化層518。第三，在存儲(chǔ)陣列區(qū)502和I/O電 路區(qū)(未示出)的選擇區(qū)域中在中間氧化層518上沉積厚柵氧化層(0擬)限定掩模520，以 限定厚柵氧化層。在核心電路區(qū)中沒(méi)有掩模520意味著在核心電路區(qū)中沒(méi)有高壓晶體管形 成。在下面的氧化層蝕刻步驟中，對(duì)掩模520未覆蓋的任何中間氧化層518向下蝕刻到襯 底表面，作為薄柵氧化層形成的準(zhǔn)備。在圖IOD中，在存儲(chǔ)陣列區(qū)502和核心電路區(qū)504中在暴露的襯底表面上生長(zhǎng)薄 氧化層522。因?yàn)橄Ｍ鸌/O晶體管具有厚柵氧化層，所以I/O晶體管區(qū)將已經(jīng)具有中間氧化 層518。在薄氧化層522的生長(zhǎng)之后，在包括存儲(chǔ)陣列區(qū)502、核心電路區(qū)504以及任何的 I/O晶體管區(qū)的整個(gè)襯底上面沉積柵多晶硅524。如圖IOD所示，柵多晶硅5 被沉積在薄 氧化層522和更厚的中間氧化層518上面。為了限定柵多晶硅524的具體形狀，在柵多晶 硅5 的選擇的區(qū)域上面沉積柵掩模526。注意的是，現(xiàn)在通過(guò)在核心電路區(qū)504中放置柵 掩模5 來(lái)限定單晶體管反熔絲存儲(chǔ)單元的厚度變化柵氧化層。更具體地，核心電路區(qū)504 中的柵掩模526既覆蓋薄氧化層522又覆蓋較厚的中間柵氧化層518。在柵掩模526的沉 積之后，蝕刻掉柵掩模5 未覆蓋的所有暴露的柵多晶硅524，在存儲(chǔ)陣列區(qū)502、核心電路區(qū)504以及I/O電路區(qū)中薄氧化層和厚(中間)氧化層上面留下多晶硅柵的堆疊。圖IOE示出了由柵多晶硅蝕刻步驟產(chǎn)生的兩個(gè)這種堆疊，一個(gè)在存儲(chǔ)陣列區(qū)502 中，一個(gè)在核心電路區(qū)504中。在存儲(chǔ)陣列區(qū)502中，由在厚度變化柵氧化層518和522上 面的柵多晶硅5M組成的堆疊是反熔絲晶體管器件。在核心電路區(qū)504中，由在薄氧化層 522上面的柵多晶硅5M組成的堆疊是例如在邏輯電路中使用的低壓晶體管。在圖IOE中， 擴(kuò)散掩模5 被沉積在存儲(chǔ)陣列區(qū)502以及I/O電路區(qū)上面，由此允許形成LDD區(qū)(未示 出)和與核心電路區(qū)504中所有低壓晶體管的柵多晶硅5M鄰近的側(cè)墻隔離530。在形成 側(cè)墻隔離530之后，使所暴露的襯底暴露于η-型擴(kuò)散注入，以形成用于核心電路區(qū)504中 所有低壓晶體管的源擴(kuò)散區(qū)和漏擴(kuò)散區(qū)。用于核心電路區(qū)504中低壓晶體管的生成的LDD 區(qū)532和擴(kuò)散區(qū)534被示出在圖IOF中，并且具有專門為低壓晶體管設(shè)計(jì)的雜質(zhì)濃度。在圖IOF中，擴(kuò)散掩模528已被移除，并且核心電路區(qū)504中的低壓晶體管覆蓋有 另一擴(kuò)散掩模536。現(xiàn)在，使存儲(chǔ)陣列區(qū)502的晶體管暴露于LDD注入、側(cè)墻隔離538的形 成以及擴(kuò)散區(qū)注入。圖IOG示出了具有LDD區(qū)540和擴(kuò)散區(qū)542的所完成的反熔絲存儲(chǔ)單 元以及在核心電路區(qū)504中的所完成的低壓晶體管。用于存儲(chǔ)陣列區(qū)502中的高壓晶體管 的生成的LDD區(qū)540和擴(kuò)散區(qū)542被示出在圖IOF中，并且具有專門為高壓晶體管設(shè)計(jì)的 雜質(zhì)濃度。在該點(diǎn)上，使器件的所有晶體管經(jīng)受η-型注入擴(kuò)散退火，以激活所注入的雜質(zhì) 并使任何注入損傷愈合。注意的是，圖IOF的反熔絲存儲(chǔ)單元和低壓晶體管與圖7Β中所示 相應(yīng)的反熔絲存儲(chǔ)單元和低壓晶體管相同。完成了反熔絲存儲(chǔ)單元和所有其他晶體管的制 造，并且將執(zhí)行隨后的工藝步驟，以形成位線觸點(diǎn)并沉積用于互相連接晶體管器件的導(dǎo)電 跡線。圖IOA至圖IOG示出了用于形成具有厚度變化柵氧化層的單晶體管反熔絲存儲(chǔ)單 元和低壓核心電路晶體管的CMOS制造工藝中的示例步驟。單晶體管反熔絲存儲(chǔ)單元的反 熔絲器件和低壓核心電路晶體管具有使用相同的柵氧化層形成工藝形成的薄柵氧化層，但 是具有不同的Vt注入和有效閾值。因?yàn)檎麄€(gè)高壓P-阱514最初經(jīng)受共同的高壓Vt注入， 所以單晶體管反熔絲存儲(chǔ)單元的存取晶體管部分和反熔絲器件部分兩者具有相同的注入， 但是將具有不同的有效Vt。更具體地，高壓Vt注入旨在確保具有厚柵氧化層的存取晶體管 部分的有效Vt處于指定值，例如0. 6伏特。因此，反熔絲器件的有效Vt小于0. 6伏特，因 為反熔絲器件的柵氧化層更薄。在可替換實(shí)施方式中，可以禁止在厚度變化柵氧化層的薄 氧化層522下面的區(qū)域接收高壓Vt注入，由此進(jìn)一步降低了其有效Vt。低壓核心電路晶體 管經(jīng)受低壓Vt注入，低壓Vt注入旨在確保低壓核心電路晶體管的有效Vt處于指定值，例 如0. 6伏特。在任何情況下，反熔絲器件的產(chǎn)生的有效Vt將總是不同于任何低壓核心電路 晶體管的有效Vt。用于形成圖6B和7B的反熔絲存儲(chǔ)單元的制造工藝被歸納在圖11的流程圖中。在 步驟600中形成用于存儲(chǔ)陣列區(qū)中反熔絲存儲(chǔ)單元和I/O電路區(qū)中晶體管的阱，步驟600 對(duì)應(yīng)于圖9A和圖IOA中示出的制造步驟。在阱離子注入后，將Vt調(diào)整注入引入到這些阱 中，其中Vt調(diào)整注入是為高壓晶體管設(shè)計(jì)的。在本實(shí)施例中，阱是為高壓晶體管設(shè)計(jì)的。 在可替換實(shí)施方式中，可以對(duì)薄氧化層下面的溝道區(qū)加掩模，使得它們不接收任何Vt調(diào)整 注入。在步驟602，注入用于核心電路區(qū)的阱，接著進(jìn)行Vt調(diào)整注入，步驟602對(duì)應(yīng)于圖9B 和圖IOB中示出的制造步驟。在步驟604，為存儲(chǔ)陣列區(qū)中的反熔絲存儲(chǔ)單元的I/O晶體管和存取晶體管生長(zhǎng)厚柵氧化層，步驟604對(duì)應(yīng)于圖9C和圖IOC中示出的制造步驟。然后， 在步驟606，為存儲(chǔ)陣列區(qū)中的反熔絲晶體管/器件和核心電路晶體管生長(zhǎng)薄柵氧化層，步 驟606對(duì)應(yīng)于圖9D和圖IOD中示出的制造步驟。步驟606可以包括熱生長(zhǎng)薄氧化層或薄 氧化層的沉積。在兩者中任一種情況下，在步驟604中生長(zhǎng)的厚柵氧化層在厚度上增加，因 為所形成的薄柵氧化層被增加到厚柵氧化層。最后在步驟608，形成用于所有晶體管的多晶 硅柵，并且注入了用于I/O晶體管、反熔絲存儲(chǔ)單元晶體管和核心電路晶體管的擴(kuò)散區(qū)。這 對(duì)應(yīng)于圖9D-9F和圖10D-10F中示出的制造步驟。前面的圖示出了存儲(chǔ)陣列中與其他反熔絲存儲(chǔ)單元隔離的一個(gè)反熔絲存儲(chǔ)單元。 圖12至14是在存儲(chǔ)陣列中布置的本實(shí)施方式的多個(gè)反熔絲存儲(chǔ)單元的平面圖布局圖示。圖12是根據(jù)本發(fā)明實(shí)施方式的雙晶體管反熔絲存儲(chǔ)器件存儲(chǔ)陣列的平面圖布 局。存儲(chǔ)陣列700中的每個(gè)雙晶體管反熔絲存儲(chǔ)單元具有彼此相連的多晶硅柵106和108， 并且具有與圖6A和圖6B的反熔絲存儲(chǔ)單元100相同的結(jié)構(gòu)。為了保持繪圖的清晰，只注 釋了一個(gè)反熔絲存儲(chǔ)單元的多晶硅柵106和108。示出存儲(chǔ)陣列700包括六個(gè)反熔絲存儲(chǔ) 單元，其中，三個(gè)被布置在第一行702，另外三個(gè)被布置在第二行704。第一字線WLi連接到 行702的反熔絲存儲(chǔ)單元，而第二字線WLi+Ι連接到行704的反熔絲存儲(chǔ)單元。虛線輪廓 705限定了存儲(chǔ)陣列中的區(qū)域，在該區(qū)域中，在制造工藝期間通過(guò)厚柵氧化層限定掩模形成 厚柵氧化層。在圖12中所示的配置中，來(lái)自行702和704的每一對(duì)存儲(chǔ)單元共享公共擴(kuò) 散區(qū)706和公共位線觸點(diǎn)708。每個(gè)位線觸點(diǎn)連接到不同的位線，如位線BLn、BLn+Ι以及 BLn+2。所有反熔絲存儲(chǔ)單元形成在阱710中，根據(jù)本實(shí)施方式阱710是高壓ρ-型阱。存 儲(chǔ)陣列700的反熔絲存儲(chǔ)單元可以使用圖9A-9G中示出的制造步驟來(lái)形成。圖13是根據(jù)本發(fā)明實(shí)施方式的雙晶體管反熔絲存儲(chǔ)單元存儲(chǔ)陣列的平面圖布 局。存儲(chǔ)陣列800中的每個(gè)雙晶體管反熔絲存儲(chǔ)單元具有單獨(dú)控制的多晶硅柵106和108， 并且具有與圖6A和圖6B的反熔絲存儲(chǔ)單元100相同的結(jié)構(gòu)。在存儲(chǔ)陣列800中，形成每 個(gè)反熔絲存儲(chǔ)單元的多晶硅柵106和108的多晶硅線是對(duì)該行的所有反熔絲存儲(chǔ)單元公用 的。示出存儲(chǔ)陣列800包括六個(gè)反熔絲存儲(chǔ)單元，其中，三個(gè)被布置在第一行802，另外三個(gè) 被布置在第二行804。第一字線WLi連接到行802的多晶硅柵106，而第一單元板電壓VCPi 連接到行802的多晶硅柵108。第二字線WLi+1連接到行804的多晶硅柵106，而第二單元 板電壓VCPi+Ι連接到行804的多晶硅柵108。虛線輪廓805限定了存儲(chǔ)陣列中的區(qū)域，在 該區(qū)域中，在制造工藝期間通過(guò)厚柵氧化層限定掩模形成厚柵氧化層。在圖13所示的配置 中，來(lái)自行802和804的每一對(duì)存儲(chǔ)單元共享公共擴(kuò)散區(qū)806和公共位線觸點(diǎn)808。每個(gè)位 線觸點(diǎn)連接到不同的位線，如位線BLn、BLn+Ι以及BLn+2。所有反熔絲存儲(chǔ)單元形成在阱 810中，根據(jù)本實(shí)施方式阱810是高壓ρ-型阱。存儲(chǔ)陣列800的反熔絲存儲(chǔ)單元可以使用 圖9A-9G中示出的制造步驟來(lái)形成。圖14是根據(jù)本發(fā)明實(shí)施方式的單晶體管反熔絲存儲(chǔ)元件存儲(chǔ)陣列的平面圖布 局。存儲(chǔ)陣列900中每個(gè)單晶體管反熔絲存儲(chǔ)單元具有一個(gè)多晶硅柵206，并且具有與圖 7A和圖7B的反熔絲存儲(chǔ)單元200相同的結(jié)構(gòu)。在存儲(chǔ)陣列900中，形成每個(gè)反熔絲存儲(chǔ)單 元的多晶硅柵206的多晶硅線是對(duì)該行的所有反熔絲存儲(chǔ)單元公用的。示出存儲(chǔ)陣列900 包括十六個(gè)反熔絲存儲(chǔ)單元，其中，在第一行902、第二行904、第三行906和第四行908中 的每一行中布置了四個(gè)。字線WLi、WLi+U WLi+2和WLi+3分別連接到行902,904,906和908的多晶硅柵206。虛線輪廓909限定了存儲(chǔ)陣列中的區(qū)域，在該區(qū)域中，在制造工藝期 間通過(guò)厚柵氧化層限定掩模形成厚柵氧化層。在圖14中所示的配置中，來(lái)自行902和904 的每一對(duì)存儲(chǔ)單元共享公共擴(kuò)散區(qū)910和公共位線觸點(diǎn)912。每個(gè)位線觸點(diǎn)連接到不同的 位線，如位線BLn、BLn+U BLn+2以及BLn+3。行902和904的反熔絲存儲(chǔ)單元形成在第一 阱914中，而行906和908的反熔絲存儲(chǔ)單元形成在第二阱916中。阱914和916兩者可 以是相同的高壓P-型阱，但是通過(guò)在WLi+Ι和WLi+2之間在襯底中形成的STI氧化層彼此 隔離。存儲(chǔ)陣列900的反熔絲存儲(chǔ)單元可以使用圖10A-10G中示出的制造步驟來(lái)形成。前面描述的實(shí)施方式可以用于對(duì)ROM反熔絲器件進(jìn)行掩模，如在共同擁有的2007 年12月20日提交的第W02008/077240號(hào)PCT專利公開中公開的那些。W02008/077240指 導(dǎo)了可以通過(guò)在反熔絲存儲(chǔ)單元的擴(kuò)散區(qū)或溝道之間制造到電源的電連接來(lái)對(duì)反熔絲存 儲(chǔ)單元編制程序。本發(fā)明的實(shí)施方式示出了雙晶體管存儲(chǔ)單元和單晶體管存儲(chǔ)單元，雙晶體管存儲(chǔ) 單元和單晶體管存儲(chǔ)單元具有與低壓核心電路晶體管不同的帶有閾值電壓的反熔絲器件。 這通過(guò)在用于高壓晶體管(如I/O晶體管)的阱中形成反熔絲存儲(chǔ)單元來(lái)實(shí)現(xiàn)，而在通常 用于低壓晶體管的阱中形成核心電路晶體管。因?yàn)閱蜼t調(diào)整注入和單LDD注入被應(yīng)用于 存儲(chǔ)陣列區(qū)中的厚柵氧化層晶體管和薄柵氧化層晶體管，所以消除了可能的不受控的注入 雜質(zhì)濃度和注入損傷的區(qū)域。相比之下，使用兩個(gè)不同阱的反熔絲晶體管暴露于由掩模未 對(duì)準(zhǔn)導(dǎo)致的前述劣勢(shì)，導(dǎo)致兩個(gè)或多個(gè)注入?yún)^(qū)彼此重疊。因此，用于反熔絲晶體管或反熔絲 器件的更高質(zhì)量薄柵氧化層導(dǎo)致更低的有效閾值和阻抗，由此提供良好的擊穿特性?？傊慈劢z存儲(chǔ)單元的薄柵氧化層和厚柵氧化層或介電區(qū)域可以形成在同一阱 中，或者形成在具有相同類型和摻雜分布的阱中。核心電路晶體管、I/O晶體管、或者核心 電路晶體管和I/O晶體管兩者使用與存儲(chǔ)陣列區(qū)的阱不同的阱摻雜分布。反熔絲存儲(chǔ)單元 的薄柵氧化層和厚柵氧化層可以接收相同的Vt調(diào)整、或控制離子注入，但是薄柵氧化區(qū)和 核心電路區(qū)接收不同的Vt控制離子注入。反熔絲器件的有效Vt將低于具有相同類型的并 具有相同柵氧化層厚度的至少一個(gè)核心電路晶體管。前面提出的示例性實(shí)施方式示出了在高壓ρ-阱中形成的反熔絲存儲(chǔ)單元，而核 心電路晶體管形成在低壓P-阱中?？商鎿Q地，可以在高壓η-阱中形成反熔絲存儲(chǔ)單元，而 在低壓η-阱中形成核心電路晶體管。在前面的描述中，為了說(shuō)明而解釋了多個(gè)細(xì)節(jié)，以便提供對(duì)本發(fā)明實(shí)施方式的充 分理解。然而，對(duì)本領(lǐng)域技術(shù)人員來(lái)說(shuō)將顯而易見的是，為實(shí)踐本發(fā)明這些具體細(xì)節(jié)不是必 需的。在其他實(shí)例中，以框圖形式示出了公知的電結(jié)構(gòu)和電路，以便不使本發(fā)明模糊不清。 例如，沒(méi)有提供關(guān)于本文所描述的本發(fā)明的實(shí)施方式是否被實(shí)現(xiàn)為軟件程序、硬件電路、固 件程序或軟件程序、硬件電路和固件程序的組合的具體細(xì)節(jié)。本發(fā)明的上述實(shí)施方式僅旨在作為示例。在不脫離僅僅由本發(fā)明的權(quán)利要求書限 定的本發(fā)明范圍的情況下，本領(lǐng)域技術(shù)人員可以對(duì)具體實(shí)施方式
進(jìn)行替代、修改和改變。
權(quán)利要求
1.一種存儲(chǔ)器件，包括存儲(chǔ)陣列，包括多個(gè)反熔絲存儲(chǔ)單元，所述多個(gè)反熔絲存儲(chǔ)單元中的每一個(gè)均包括存取晶體管，具有在高壓阱中形成的厚柵氧化層，所述高壓阱是η-型和P-型中的一 種，以及反熔絲器件，具有在所述高壓阱中形成的薄柵氧化層，所述薄柵氧化層具有小于所述 厚柵氧化層的厚度；以及核心晶體管，具有在厚度上與所述薄柵氧化層對(duì)應(yīng)的柵氧化層，所述核心晶體管形成 在具有與所述高壓阱相同類型的低壓阱中。
2.如權(quán)利要求1所述的存儲(chǔ)器件，進(jìn)一步包括在另一個(gè)阱中形成的輸入/輸出晶體管，所述另一個(gè)阱在類型和摻雜分布方面與所述 高壓阱基本相同。
3.如權(quán)利要求1所述的存儲(chǔ)器件，其中，所述反熔絲器件具有比所述核心晶體管低的 閾值電壓。
4.如權(quán)利要求1所述的存儲(chǔ)器件，其中，所述厚柵氧化層包括中間氧化層和沉積在所 述中間氧化層上的所述薄柵氧化層。
5.如權(quán)利要求1所述的存儲(chǔ)器件，其中，所述薄柵氧化層熱生長(zhǎng)在第一阱的襯底表面上。
6.如權(quán)利要求5所述的存儲(chǔ)器件，其中，所述厚柵氧化層包括中間氧化層和在所述中 間氧化層和所述襯底表面之間熱生長(zhǎng)的氧化層。
7.如權(quán)利要求1所述的存儲(chǔ)器件，其中，所述存取晶體管包括電連接至位線的第一擴(kuò) 散區(qū)以及電連接至所述反熔絲器件的第二擴(kuò)散區(qū)。
8.如權(quán)利要求7所述的存儲(chǔ)器件，其中，所述存取晶體管具有高于所述核心晶體管和 所述反熔絲器件的閾值電壓。
9.如權(quán)利要求8所述的存儲(chǔ)器件，其中，所述反熔絲器件具有厚度變化柵氧化層，所述 厚度變化柵氧化層具有對(duì)應(yīng)于所述薄柵氧化層的薄部分和對(duì)應(yīng)于所述厚柵氧化層的厚部 分，所述厚度變化柵氧化層形成在單個(gè)多晶硅柵的下面。
10.如權(quán)利要求9所述的存儲(chǔ)器件，其中，在所述厚度變化柵氧化層的所述厚部分和所 述存取晶體管厚柵氧化層下面的溝道區(qū)具有基本相同的Vt注入。
11.如權(quán)利要求1所述的存儲(chǔ)器件，其中，所述存取晶體管厚柵氧化層對(duì)應(yīng)于厚度變化 柵氧化層的厚部分，所述反熔絲器件薄柵氧化層對(duì)應(yīng)于所述厚度變化柵氧化層的薄部分， 所述厚度變化柵氧化層形成在單個(gè)多晶硅柵的下面。
12.如權(quán)利要求11所述的存儲(chǔ)器件，其中，所述反熔絲晶體管具有低于所述存取晶體 管和所述核心晶體管的閾值電壓。
13.—種制造存儲(chǔ)器件的方法，包括在存儲(chǔ)陣列電路區(qū)中注入第一阱，所述第一阱是η-型和ρ-型其中之一；在核心電路區(qū)中注入第二阱，所述第二阱與所述第一阱類型相同；為所述存儲(chǔ)陣列電路區(qū)的所述第一阱中的存取晶體管形成第一氧化層；以及同時(shí)為所述核心電路區(qū)的所述第二阱中的核心晶體管和為所述存儲(chǔ)陣列電路區(qū)的所 述第一阱中的反熔絲器件形成第二氧化層。
14.如權(quán)利要求13所述的方法，其中，所述第一阱是高壓阱，所述第二阱是低壓阱。
15.如權(quán)利要求13所述的方法，其中，同時(shí)形成第二氧化層的步驟包括在形成所述第 二氧化層時(shí)增加所述第一氧化層的厚度，所述第二氧化層對(duì)應(yīng)于所述反熔絲器件的薄柵氧 化層。
16.如權(quán)利要求15所述的方法，其中，增加所述第一氧化層的厚度的步驟包括同時(shí)在 襯底表面上和所述第一氧化層上沉積所述第二氧化層，所述第一氧化層和所述第二氧化層 的組合形成所述存取晶體管的厚柵氧化層。
17.如權(quán)利要求15所述的方法，其中，增加所述第一氧化層的厚度的步驟包括同時(shí)在 襯底表面上和在所述第一氧化層下面熱生長(zhǎng)所述第二氧化層，所述第一氧化層和所述第二 氧化層的組合形成所述存取晶體管的厚柵氧化層。
18.如權(quán)利要求13所述的方法，進(jìn)一步包括使所述第一阱暴露于高閾值電壓調(diào)整注入，以調(diào)整所述存取晶體管和所述反熔絲器件 的閾值電壓。
19.如權(quán)利要求13所述的方法，進(jìn)一步包括使所述第一阱暴露于高閾值電壓調(diào)整注入，以調(diào)整所述存取晶體管和所述反熔絲器件 的閾值電壓，并且對(duì)與所述反熔絲器件對(duì)應(yīng)的溝道區(qū)進(jìn)行掩模，以阻止所述高壓閾值電壓 調(diào)整注入的注入。
20.如權(quán)利要求13所述的方法，進(jìn)一步包括使所述第二阱暴露于低閾值電壓調(diào)整注入，以調(diào)整所述核心晶體管的閾值電壓，并阻 止所述反熔絲晶體管暴露于所述低閾值電壓調(diào)整注入。
21.如權(quán)利要求16所述的方法，其中，注入所述第一阱的步驟包括在輸入/輸出電路區(qū) 中同時(shí)注入所述第一阱。
22.如權(quán)利要求21所述的方法，其中，形成第一氧化層的步驟包括在所述輸入/輸出電 路區(qū)的所述第一阱中同時(shí)形成輸入/輸出晶體管的所述第一氧化層。
23.如權(quán)利要求22所述的方法，其中，增加所述第一氧化層的厚度的步驟包括在所述 輸入/輸出晶體管的所述第一氧化層上沉積所述第二氧化層，所述第一氧化層和所述第二 氧化層的組合形成所述輸入/輸出晶體管的厚柵氧化層。
24.如權(quán)利要求22所述的方法，其中，暴露的步驟包括使所述第一阱暴露于高閾值電 壓調(diào)整注入，以調(diào)整所述存取晶體管、所述反熔絲器件以及所述輸入/輸出晶體管的閾值 電壓。
25.如權(quán)利要求M所述的方法，進(jìn)一步包括使所述第二阱暴露于低閾值電壓調(diào)整注入，以調(diào)整所述核心晶體管的閾值電壓。
26.一種存儲(chǔ)器件，包括反熔絲存儲(chǔ)單元，在存儲(chǔ)陣列電路區(qū)的第一阱中，所述第一阱是η-型和ρ-型其中之 輸入/輸出晶體管，在輸入/輸出區(qū)的所述第一阱中；以及核心晶體管，在核心電路區(qū)的第二阱中，所述第二阱與所述第一阱類型相同，并具有與 所述第一阱不同的分布。
27.如權(quán)利要求沈所述的存儲(chǔ)器件，其中，所述反熔絲存儲(chǔ)單元中的每一個(gè)均包括存取晶體管和反熔絲器件。
28.如權(quán)利要求27所述的存儲(chǔ)器件，其中，所述存取晶體管和所述輸入/輸出晶體管具 有柵氧化層，所述柵氧化層具有第一厚度。
29.如權(quán)利要求觀所述的存儲(chǔ)器件，其中，所述反熔絲器件和所述核心晶體管具有柵 氧化層，所述柵氧化層具有第二厚度，所述第二厚度小于所述第一厚度。
30.如權(quán)利要求四所述的存儲(chǔ)器件，其中，所述存取晶體管和所述輸入/輸出晶體管具 有第一閾值電壓，所述反熔絲器件具有小于所述第一閾值電壓的第二閾值電壓，并且所述 核心晶體管具有小于所述第一閾值電壓且不同于所述第二閾值電壓的第三閾值電壓。
全文摘要
提供了獨(dú)立于核心電路工藝制造技術(shù)的一次性可編程存儲(chǔ)單元，該一次性可編程存儲(chǔ)單元具有帶有低閾值電壓的反熔絲器件。具有通道晶體管和反熔絲器件的雙晶體管存儲(chǔ)單元或具有雙重厚度柵氧化層的單晶體管存儲(chǔ)單元形成在高壓阱中，該高壓阱是為高壓晶體管形成的。反熔絲器件的閾值電壓不同于存儲(chǔ)器件的核心電路中任何晶體管的閾值電壓，但是具有與核心電路中的晶體管相同的柵氧化層厚度。通道晶體管具有與核心電路中的任何晶體管的閾值電壓不同的閾值電壓，并且具有不同于核心電路中任何晶體管的柵氧化層厚度。通過(guò)省略用于在I/O電路中制造的高壓晶體管的閾值調(diào)整注入中的一些或全部，降低反熔絲器件的閾值電壓。
文檔編號(hào)G11C17/08GK102057441SQ200980121131
公開日2011年5月11日 申請(qǐng)日期2009年4月3日 優(yōu)先權(quán)日2008年4月4日
發(fā)明者沃德克·庫(kù)爾賈諾韋茨 申請(qǐng)人:賽鼎矽公司