專利名稱：在特定操作模式下可降低功率消耗的芯片系統(tǒng)及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種DDR3芯片，特別是涉及一種可重新指派存儲(chǔ)體(bank)邏輯地址 的DDR3芯片及其方法。
背景技術(shù)：
雙倍數(shù)據(jù)傳輸率(Double Data Rate, DDR)的技術(shù)使得存儲(chǔ)器可在時(shí)鐘的上升緣 (rising edge)與下降緣(falling edge)同時(shí)進(jìn)行數(shù)據(jù)傳輸，如此一來，理論上最高數(shù)據(jù) 頻寬與傳輸速率便可在不用增加時(shí)鐘速度的情況下提升到兩倍，而DDR3的規(guī)格取代DDR2 的規(guī)格只要是為了降低功率消耗以及增加內(nèi)部數(shù)據(jù)頻寬，DDR2使用了四位的數(shù)據(jù)預(yù)取，而 DDR3的規(guī)格則是使用了八位的數(shù)據(jù)預(yù)取，此外，DDR2中邏輯存儲(chǔ)體的數(shù)目是4，而DDR3中 邏輯存儲(chǔ)體的數(shù)目則是8。DDR3芯片可以在X4、X8或X16模式下運(yùn)作，雖然操作的最大需求頻寬是X8，但為 了降低測試成本，DDR3具有一 X16頻寬的數(shù)據(jù)路徑；而該X16頻寬數(shù)據(jù)路徑的存儲(chǔ)體地址 是采用半存儲(chǔ)體的架構(gòu)來指派，亦即每一個(gè)存儲(chǔ)體分成兩個(gè)半存儲(chǔ)體(half bank)，兩個(gè)半 存儲(chǔ)體位于芯片上不同半邊；在X4以及X8模式中，只有一個(gè)半存儲(chǔ)體會(huì)具有數(shù)據(jù)線，而該 數(shù)據(jù)線是用來傳送數(shù)據(jù)至位于該芯片中心的一數(shù)據(jù)區(qū)塊，例如，當(dāng)傳送至該數(shù)據(jù)區(qū)塊的數(shù) 據(jù)以64位方式處理時(shí)，只有半個(gè)芯片被利用到而已，而在X16模式中，會(huì)同時(shí)從芯片兩個(gè)半 邊的數(shù)據(jù)線來傳送數(shù)據(jù)，因此，傳送至該數(shù)據(jù)區(qū)塊的數(shù)據(jù)將以1 位方式來處理。請參照圖1，圖1為現(xiàn)有DDR3芯片100的示意圖，其示出了存儲(chǔ)體地址。傳統(tǒng)的 DDR3芯片100包含有一時(shí)鐘以及一存儲(chǔ)器控制器(為簡潔起見未顯示于圖上)，如圖1所 示，存儲(chǔ)體陣列是環(huán)繞位在芯片中心的焊墊的周圍，一分支(spoke)(例如右上分支(spoke UR))包含有4個(gè)半存儲(chǔ)體GU、5U、6U以及7U)，在X4以及X8模式中，因?yàn)橹挥邪雮€(gè)芯片被 使用，所以當(dāng)在這些存儲(chǔ)體之間有連續(xù)觸發(fā)(toggle)時(shí)，沿著該分支區(qū)域(spokeregion) 便會(huì)產(chǎn)生較大的電壓降(IR drop)。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于當(dāng)存儲(chǔ)體之間有觸發(fā)時(shí)可用來降低沿著分支區(qū)域的電壓 降。在本發(fā)明一實(shí)施例中，揭示一種在特定操作模式下可降低功率消耗的芯片系統(tǒng)， 其包含有一 DDR3芯片、一時(shí)鐘以及一存儲(chǔ)器控制器。該DDR3芯片包含有多個(gè)焊墊，位于 該DDR3芯片的中心；以及一存儲(chǔ)體(bank)陣列，包含有多個(gè)存儲(chǔ)體，其中每一存儲(chǔ)體具有 一特定邏輯地址且環(huán)繞在該多個(gè)焊墊的周圍。該時(shí)鐘耦接于該DDR3芯片，用來控制一數(shù)據(jù) 傳輸速率。該存儲(chǔ)器控制器耦接于該時(shí)鐘，用以協(xié)調(diào)數(shù)據(jù)的傳輸及控制相關(guān)存儲(chǔ)器的運(yùn)作 程序，以及用來依據(jù)特定操作模式而選擇性地重新指派存儲(chǔ)體邏輯地址。在本發(fā)明另一實(shí)施例中，揭示了一種用來在特定操作模式下降低芯片消耗功率的 方法，包含有提供一 DDR3芯片，其包含有多個(gè)焊墊，位于該DDR3芯片的中心，以及一存儲(chǔ)體(bank)陣列，包含有多個(gè)存儲(chǔ)體，其中每一存儲(chǔ)體具有一特定邏輯地址且環(huán)繞在該多 個(gè)焊墊的周圍；提供一時(shí)鐘，以控制該DDR3芯片的一數(shù)據(jù)傳輸速率；以及提供一存儲(chǔ)器控 制器，用以協(xié)調(diào)數(shù)據(jù)的傳輸以及控制相關(guān)存儲(chǔ)器的運(yùn)作程序，并依據(jù)特定操作模式而選擇 性地重新指派存儲(chǔ)體邏輯地址。在本發(fā)明另一實(shí)施例中，揭示了一種芯片系統(tǒng)，包含有一 DDR3芯片，具有一存儲(chǔ) 體(bank)陣列，包含有多個(gè)存儲(chǔ)體，其中每一存儲(chǔ)體具有一特定邏輯地址；一時(shí)鐘，耦接于 該DDR3芯片，用來控制一數(shù)據(jù)傳輸速率；以及一存儲(chǔ)器控制器，耦接于該時(shí)鐘，用來協(xié)調(diào)數(shù) 據(jù)的傳輸以及控制相關(guān)存儲(chǔ)器的運(yùn)作程序，以及用來依據(jù)一特定操作模式而選擇性地重新 指派存儲(chǔ)體邏輯地址。


圖1為現(xiàn)有DDR3芯片的示意圖。圖2本發(fā)明一實(shí)施例中具有重新指派的存儲(chǔ)體地址的芯片的示意圖。附圖符號(hào)說明
權(quán)利要求
1.一種在特定操作模式下可降低功率消耗的芯片系統(tǒng)，其特征在于包含有一 DDR3芯片，包含有多個(gè)焊墊，位于該DDR3芯片的中心；以及一存儲(chǔ)體陣列，包含有多個(gè)存儲(chǔ)體，其中每一存儲(chǔ)體具有一特定邏輯地址且環(huán)繞在該 多個(gè)焊墊的周圍；一時(shí)鐘，耦接于該DDR3芯片，用來控制一數(shù)據(jù)傳輸速率；以及一存儲(chǔ)器控制器，耦接于該時(shí)鐘，用來協(xié)調(diào)傳輸數(shù)據(jù)以及相關(guān)程序，以及用來依據(jù)特定 操作模式而選擇性地重新指派存儲(chǔ)體邏輯地址。
2.如權(quán)利要求1所述的芯片系統(tǒng)，其特征在于該DDR3芯片可以利用一半存儲(chǔ)體架構(gòu)， 其中四個(gè)存儲(chǔ)體共享一分支，或者利用一全存儲(chǔ)體架構(gòu)，其中兩個(gè)存儲(chǔ)體共享一分支；以及 該存儲(chǔ)器控制器以400MHz以及800MHz來指派存儲(chǔ)體邏輯地址至相對(duì)應(yīng)的該全存儲(chǔ)體架 構(gòu)，以及以1600MHz來指派存儲(chǔ)體邏輯地址至相對(duì)應(yīng)的該半存儲(chǔ)體架構(gòu)。
3.一種用來在特定操作模式下降低芯片消耗功率的方法，其特征在于包含有提供一 DDR3芯片，其包含有多個(gè)焊墊，位于該DDR3芯片的中心；以及一存儲(chǔ)體陣列，包含有多個(gè)存儲(chǔ)體，其中每一存儲(chǔ)體具有一特定邏輯地址且環(huán)繞在該 多個(gè)焊墊的周圍；提供一時(shí)鐘，以控制該DDR3芯片的一數(shù)據(jù)傳輸速率；以及提供一存儲(chǔ)器控制器，以調(diào)整傳輸數(shù)據(jù)以及相關(guān)程序，并依據(jù)特定操作模式而選擇性 地重新指派存儲(chǔ)體邏輯地址。
4.如權(quán)利要求3所述的方法，其中該DDR3芯片可以利用一半存儲(chǔ)體架構(gòu)，其中四個(gè)存 儲(chǔ)體共享一分支，或者利用一全存儲(chǔ)體架構(gòu)，其中兩個(gè)存儲(chǔ)體共享一分支；以及該方法還包 含有利用該存儲(chǔ)器控制器以400MHz以及800MHz來指派存儲(chǔ)體邏輯地址至相對(duì)應(yīng)的該全存 儲(chǔ)體架構(gòu)，以及以1600MHz來指派存儲(chǔ)體邏輯地址至相對(duì)應(yīng)的該半存儲(chǔ)體架構(gòu)。
5.一種芯片系統(tǒng)，其特征在于包含有一 DDR3芯片，具有一存儲(chǔ)體陣列，包含有多個(gè)存儲(chǔ)體，其中每一存儲(chǔ)體具有一特定邏 輯地址；一時(shí)鐘，耦接于該DDR3芯片，用來控制一數(shù)據(jù)傳輸速率；以及一存儲(chǔ)器控制器，耦接于該時(shí)鐘，用來協(xié)調(diào)傳輸數(shù)據(jù)以及相關(guān)程序，以及用來依據(jù)一特 定操作模式而選擇性地重新指派存儲(chǔ)體邏輯地址。
6.如權(quán)利要求5所述的芯片系統(tǒng)，其特征在于該DDR3芯片可以利用一半存儲(chǔ)體架構(gòu)， 其中四個(gè)存儲(chǔ)體共享一分支，或者利用一全存儲(chǔ)體架構(gòu)，其中兩個(gè)存儲(chǔ)體共享一分支；以及 該存儲(chǔ)器控制器以400MHz以及800MHz來指派存儲(chǔ)體邏輯地址至相對(duì)應(yīng)的該全存儲(chǔ)體架 構(gòu)，以及以1600MHz來指派存儲(chǔ)體邏輯地址至相對(duì)應(yīng)的該半存儲(chǔ)體架構(gòu)。
全文摘要
本發(fā)明涉及一種在特定操作模式下可降低功率消耗的芯片系統(tǒng)及其方法。該在特定操作模式下可降低功率消耗的芯片系統(tǒng)，包含有一DDR3芯片、一時(shí)鐘以及一存儲(chǔ)器控制器。DDR3芯片包含有多個(gè)焊墊以及一存儲(chǔ)體陣列，存儲(chǔ)體陣列包含有多個(gè)存儲(chǔ)體，其中每一存儲(chǔ)體具有特定邏輯地址且環(huán)繞著多個(gè)焊墊。時(shí)鐘用來控制數(shù)據(jù)傳輸速率。存儲(chǔ)器控制器用來調(diào)整傳輸數(shù)據(jù)以及相關(guān)程序，并依據(jù)特定操作模式而選擇性地重新指派存儲(chǔ)體邏輯地址。
文檔編號(hào)G11C7/10GK102044287SQ20091026189
公開日2011年5月4日 申請日期2009年12月31日 優(yōu)先權(quán)日2009年10月12日
發(fā)明者大衛(wèi)·E·查普曼, 理察·M·派倫特, 里昂·A·結(jié)拉西克 申請人:南亞科技股份有限公司