專利名稱：用以增強(qiáng)存儲單元陣列容量和密度的亞閾值敏感放大電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及亞閾值領(lǐng)域(電源電壓小于晶體管的閾值電壓)的敏感放大電路，特
別是一種用以增強(qiáng)存儲單元陣列容量和密度的亞閾值敏感放大電路。它主要針對亞閾值 區(qū)域內(nèi)存儲單元讀、寫能力普遍較弱的情況，根據(jù)被選中存儲單元內(nèi)的實(shí)際信息，動態(tài)補(bǔ)償 讀、寫能力，從而增強(qiáng)選中存儲單元開啟電流對位線擺幅的影響，使得較大規(guī)模存儲單元陣 列成為可能。
背景技術(shù)：
存儲單元陣列是現(xiàn)代數(shù)字系統(tǒng)的重要組成部分，也往往是系統(tǒng)設(shè)計(jì)的功耗瓶頸。 市場對各種便攜式設(shè)備需求的不斷提高對存儲單元陣列的降低功耗技術(shù)提出了更高的要 求。亞閾值設(shè)計(jì)是當(dāng)前超低功耗設(shè)計(jì)的熱門。通過降低電源電壓(Vdd)進(jìn)入電路的亞閾值 區(qū)域——Vdd小于閾值電壓(Vth)，使得系統(tǒng)工作在電路的線性區(qū)，進(jìn)而顯著降低系統(tǒng)的動 態(tài)、靜態(tài)功耗。亞閾值存儲單元陣列的設(shè)計(jì)更是凸顯了亞閾值設(shè)計(jì)的低功耗優(yōu)越性。但是 在具體的實(shí)現(xiàn)過程中該設(shè)計(jì)也引入了一系列問題1)實(shí)際運(yùn)行時(shí)，存儲單元讀、寫能力普 遍較弱；2)同一位線串聯(lián)的存儲單元數(shù)受限，以致存儲單元陣列的容量受限，面積損耗大； 3)讀周期中位線擺幅較小，敏感放大器的檢測容限較小；4)性能易受工藝偏差的影響等。 問題的關(guān)鍵點(diǎn)是由于亞閾值區(qū)域內(nèi)開啟、關(guān)斷電流比(Ion/Ioff)較小——正常的設(shè)計(jì)中開 啟、關(guān)斷電流比(Ion/Ioff)大致為107，而在亞閾值設(shè)計(jì)中該值僅為103_104。眾所周知，存 儲單元是一個(gè)受面積制約較大的邏輯單元，較小的晶體管尺寸使得他本身的讀、寫驅(qū)動能 力進(jìn)一步惡化，即位線上未被選中邏輯單元匹配管的漏電流對存儲單元陣列的影響遠(yuǎn)遠(yuǎn)大 于相應(yīng)條件下它在超閾值區(qū)域的影響，而且該影響會在工藝偏差的影響下進(jìn)一步惡化。如 果沒有留有足夠的冗余度(位線上串聯(lián)存儲單元數(shù)大于一定限度)，被選中單元的開啟電
流可能會被累積的未被選中存儲單元的漏電流干擾，以致后續(xù)電路無法識別正確的邏輯， 造成存儲單元的讀寫失效(圖1)?？紤]到工藝偏差及后續(xù)敏感放大器的偏置電壓，單個(gè)位 線上存儲單元數(shù)會被進(jìn)一步限制。目前的亞閾值區(qū)域的存儲單元陣列設(shè)計(jì)傾向于兩種設(shè)計(jì) 方式1)仔細(xì)計(jì)算各種工藝角內(nèi)晶體管開啟電流和關(guān)斷電流的比例關(guān)系，嚴(yán)格控制同一位 線上串聯(lián)的存儲單元的數(shù)目；2)在存儲單元內(nèi)部加上漏電流補(bǔ)償邏輯。但是存儲單元陣列 是大容量邏輯部件，對設(shè)計(jì)密度有著較高的要求，上面兩種方法都不能有效的解決存儲單 元陣列芯片面積消耗過大的問題。

發(fā)明內(nèi)容
本發(fā)明目的是根據(jù)亞閾值區(qū)域內(nèi)電路具有的特性，針對亞閾值存儲電路面臨的關(guān) 鍵問題，提供了一種用以增強(qiáng)存儲單元陣列容量和密度的亞閾值敏感放大電路。它在實(shí)現(xiàn) 存儲單元位線上的小信號放大到滿擺幅功能的同時(shí)可以用于增加亞閾值存儲單元陣列列 線上可以串聯(lián)的存儲單元數(shù)，從而增強(qiáng)存儲單元陣列容量和密度。它主要針對亞閾值區(qū)域 內(nèi)存儲單元讀、寫能力普遍較弱的情況，根據(jù)被選中存儲單元內(nèi)的實(shí)際信息，動態(tài)補(bǔ)償讀、寫能力，從而增強(qiáng)選中存儲單元開啟電流對位線擺幅的影響，使得較大規(guī)模存儲單元陣列 成為可能。 為實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案 —種用以增強(qiáng)存儲單元陣列容量和密度的亞閾值敏感放大電路，其特征在于設(shè) 有包括五個(gè)PM0S管P1 P5及六個(gè)NM0S管N1 N6，共ll個(gè)晶體管，其中，PMOS管Pl的 源端接電源，PMOS管PI的漏端與PMOS管P4及PMOS管P5的源端共同連接；PMOS管P2的 源端接電源，PMOS管P2的漏端與PMOS管P4的柵端以及NMOS管Nl的漏端共同連接于一點(diǎn) 且此點(diǎn)連接位線BL ;PMOS管P3的源端接電源，PMOS管P3的漏端與PMOS管P5的柵端以及 NMOS管N2的漏端共同連接于一點(diǎn)且此點(diǎn)連接位線非NBL ;NMOS管N3的柵端與NMOS管N4 的柵端以及PMOS管PI的柵端共同連接于一點(diǎn)且此點(diǎn)連接敏感放大器使能信號^ ;NMOS 管N3的源端及NMOS管N4的源端均與地連接，NMOS管Nl的源端及NMOS管N2的源端均與 地連接，NMOS管N5的源端及NMOS管N6的源端均與地連接，PMOS管P2的柵端、PMOS管P4 的漏端、NMOS管N3的漏端、NMOS管Nl的柵端、NMOS管N5的漏端以及NMOS管N6的柵端共 同連接；PMOS管P3的柵端、PMOS管P5的漏端、NMOS管N4的漏端、NMOS管N2的柵端、NMOS 管N5的柵端以及NMOS管N6的漏端共同連接。 本發(fā)明的優(yōu)點(diǎn)及顯著效果效果本發(fā)明工作在亞閾值區(qū)域能夠通過識別被選中存 儲單元內(nèi)的信息，放大，再反饋到位線上。在實(shí)際的讀，寫操作過程中，存儲單元陣列的讀， 寫驅(qū)動能力由被選中存儲單元陣列和放大電路兩者同時(shí)提供。 (1)預(yù)充操作結(jié)束后，被選中存儲單元的字線打開，被選中存儲單元上存儲的信號 會傳遞到位線上。本發(fā)明會根據(jù)位線上微小的電壓差動態(tài)識別存儲單元內(nèi)存儲的信息，并 將該信號放大到滿擺幅(0或者Vdd)。 (2)本發(fā)明能將動態(tài)識別并放大到滿擺幅的信號再反饋到位線上，增強(qiáng)具體的讀、 寫操作過程中有效開啟電流和未選中存儲單元關(guān)斷電流的比值，從而增強(qiáng)同一位線串聯(lián)的 存儲單元數(shù)。 (3)本發(fā)明在目前已知能夠增加存儲單元陣列的容量和密度的方法(電路)中功 耗、面積損耗最小。 (4)位線，被選中存儲單元以及本發(fā)明之間沒有電壓差，進(jìn)一步減小了漏電流以及 競爭冒險(xiǎn)現(xiàn)象。 (5)處于亞閾值區(qū)域的存儲單元上拉能力普遍較弱，本發(fā)明電路可以根據(jù)存儲單 元陣列上存儲的實(shí)際信息自動調(diào)節(jié)相應(yīng)的上拉驅(qū)動，使得后續(xù)邏輯單元能夠正確識別位線 高邏輯電平，突破讀操作瓶頸。 (6)通過本發(fā)明敏感放大電路的動態(tài)調(diào)整，成功解決亞閾值區(qū)域電路開啟、關(guān)斷電 流比(Ion/Ioff)較弱的問題，無需外加輔助電路，無需額外功耗。 (7)自身動態(tài)調(diào)整，時(shí)序控制信號簡單，避免了處于亞閾值區(qū)電路的延時(shí)偏差較大 引入的錯(cuò)誤。


圖1是一列亞閾值存儲陣列的邏輯框圖；
圖2是本發(fā)明電路結(jié)構(gòu) 圖3是未采用本發(fā)明是讀操作過程中BL， NBL， Q和NQ的瞬態(tài)變化；
圖4是采用本發(fā)明是讀操作過程中BL， NBL， Q和NQ的瞬態(tài)變化。
具體實(shí)施例方式
參照圖2，本發(fā)明設(shè)有五個(gè)PM0S管P1 P5及六個(gè)NMOS管Nl N6，共11個(gè)晶體 管，其中，PMOS管Pl的源端接電源，PMOS管Pl的漏端與PMOS管P4及PMOS管P5的源端共 同連接；PMOS管P2的源端接電源，PMOS管P2的漏端與PMOS管P4的柵端以及NMOS管Nl 的漏端共同連接于一點(diǎn)且此點(diǎn)連接位線BL ;PMOS管P3的源端接電源，PMOS管P3的漏端與 PMOS管P5的柵端以及NMOS管N2的漏端共同連接于一點(diǎn)且此點(diǎn)連接位線非NBL ;NMOS管 N3的柵端與NMOS管N4的柵端以及PMOS管Pl的柵端共同連接于一點(diǎn)且此點(diǎn)連接敏感放大 器使能信號^ ;NMOS管N3的源端及NMOS管N4的源端均與地連接，NMOS管Nl的源端及 NMOS管N2的源端均與地連接，NMOS管N5的源端及NMOS管N6的源端均與地連接，PMOS管 P2的柵端、PMOS管P4的漏端、NMOS管N3的漏端、NMOS管Nl的柵端、NMOS管N5的漏端以 及NMOS管N6的柵端共同連接；PMOS管P3的柵端、PMOS管P5的漏端、NMOS管N4的漏端、 NMOS管N2的柵端、NMOS管N5的柵端以及NMOS管N6的漏端共同連接。
假定被選中存儲單元內(nèi)部Q ="1"，NQ ="0"。讀操作時(shí)，選中存儲單元的匹配管 開啟(該存儲單元的字線為"1"，WL二 l)，存儲單元內(nèi)部存儲的信息傳導(dǎo)互補(bǔ)的位線對上， 理論上位線BL上應(yīng)為完全的電源電壓值Vdd，而位線的非NBL上應(yīng)為完全的零電位。但是 由于位線上的電容和累積的未選中存儲單元(該存儲單元的字線為"1"，WL二0)的漏電流 的存在，使得位線BL上的電壓值為大于0的一個(gè)電壓值(A VI)，而位線的非NBL上電壓 值為小于Vdd的一個(gè)電壓值(Vdd-AV2)(圖3)。事實(shí)上P型晶體管的驅(qū)動性能明顯不如N 型晶體管(P型晶體管漏電流的最小值大約是N型晶體管的22X皿derlVdsl = |Vgs| = 200mV，0. 13um工藝)。所以在亞閾值存儲單元陣列的設(shè)計(jì)中，讀"1"操作出錯(cuò)的概率大于 讀"O"操作出錯(cuò)的概率(AV2 >> AV1)。 圖3(a)是在每條位線上串聯(lián)4個(gè)存儲單元下讀"1"和讀"0"的仿真結(jié)果。所有的 晶體管都是最小晶體管寬度且均為常規(guī)的連接方式(P型晶體管的體連接到電源電壓Vdd， N型晶體管的體連接到地gnd)。該仿真結(jié)果是在存儲單元陣列的讀周期的最差情況(未被 選中的存儲單元與被選中存儲單元的存儲信息相反)得到的。在圖3(a)中，存儲單元的讀 位線BL被拉低到108.9mV。與此同時(shí)由于未選中存儲單元漏電流的影響，位線的非NBL被 上拉到6.216mV。圖3(b)是在每條位線上串聯(lián)8個(gè)存儲單元下讀"l"和讀"O"的仿真結(jié) 果。由于被選中存儲單元的上拉開啟電流無法維持位線BL上的電壓大于存儲單元的反轉(zhuǎn) 電壓，存儲單元反轉(zhuǎn)，讀失效產(chǎn)生。圖4顯示了采用本發(fā)明的亞閾值存儲陣列在與圖3(b)相 同的測試條件下的測試波形。由于增強(qiáng)的驅(qū)動能力，Ion/Ioff增加，可以從位線BL上讀出 正確的邏輯信息(196. 4mV)。也就是說未采用本發(fā)明時(shí)，亞閾值存儲單元陣列在每條位線上 串聯(lián)8個(gè)存儲單元的條件下讀出錯(cuò)誤的信息，而采用本發(fā)明后，在相同條件下的存儲單元 陣列能夠讀出正確的信息。此外測試結(jié)果表明，采用本發(fā)明后亞閾值存儲單元陣列在每條 位線上串聯(lián)16個(gè)存儲單元的條件下依然能夠正常工作。即采用本發(fā)明的存儲單元陣列可 以支持更多的存儲單元，采用本發(fā)明的亞閾值存儲單元陣列的容量和密度可以得到增強(qiáng)。
本發(fā)明與常規(guī)敏感放大器相比無需額外的控制信號，單元密度較小，由于同一位
5線能夠支撐較多的存儲單元，所以采用本發(fā)明的存儲單元陣列可以獲得較大的容量以及在 整體密度上獲得性能的提升。
權(quán)利要求
一種用以增強(qiáng)存儲單元陣列容量和密度的亞閾值敏感放大電路，其特征在于設(shè)有包括五個(gè)PMOS管P1～P5及六個(gè)NMOS管N1～N6，共11個(gè)晶體管，其中，PMOS管P1的源端接電源，PMOS管P1的漏端與PMOS管P4及PMOS管P5的源端共同連接；PMOS管P2的源端接電源，PMOS管P2的漏端與PMOS管P4的柵端以及NMOS管N1的漏端共同連接于一點(diǎn)且此點(diǎn)連接位線BL；PMOS管P3的源端接電源，PMOS管P3的漏端與PMOS管P5的柵端以及NMOS管N2的漏端共同連接于一點(diǎn)且此點(diǎn)連接位線非NBL；NMOS管N3的柵端與NMOS管N4的柵端以及PMOS管P1的柵端共同連接于一點(diǎn)且此點(diǎn)連接本放大電路的使能端pre；NMOS管N3的源端及NMOS管N4的源端均與地連接，NMOS管N1的源端及NMOS管N2的源端均與地連接，NMOS管N5的源端及NMOS管N6的源端均與地連接，PMOS管P2的柵端、PMOS管P4的漏端、NMOS管N3的漏端、NMOS管N1的柵端、NMOS管N5的漏端以及NMOS管N6的柵端共同連接；PMOS管P3的柵端、PMOS管P5的漏端、NMOS管N4的漏端、NMOS管N2的柵端、NMOS管N5的柵端以及NMOS管N6的漏端共同連接。
全文摘要
一種用以增強(qiáng)存儲單元陣列容量和密度的亞閾值敏感放大電路，設(shè)有五個(gè)PMOS管P1～P5及六個(gè)NMOS管N1～N6，PMOS管P1源端接電源，漏端與P4、P5的源端相連，PMOS管P2源端接電源，漏端與P4的柵端、NMOS管N1的漏端連接于位線BL，PMOS管P3源端接電源，漏端與P5的柵端、NMOS管N2的漏端連接于位線非NBL，NMOS管N3的柵端、N4的柵端與P1的柵端連接于敏感放大器使能信號pre，NMOS管N3的源端、N4的源端與地連接，NMOS管N1的源端及N2的源端與地連接，NMOS管N5的源端及N6的源端與地連接，PMOS管P2柵端、P4的漏端、與NMOS管N3的漏端、N1的柵端、N5的漏端、N6的柵端連接，PMOS管P3柵端、P5的漏端、與NMOS管N4的漏端、N2的柵端、N5的柵端、N6的漏端連接。
文檔編號G11C7/12GK101714401SQ20091021343
公開日2010年5月26日 申請日期2009年11月6日 優(yōu)先權(quán)日2009年11月6日
發(fā)明者時(shí)龍興, 楊軍, 柏娜, 陳鑫, 黃凱 申請人:東南大學(xué)