專利名稱：移位寄存器、顯示裝置及移位寄存器的驅(qū)動(dòng)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種移位寄存器、使用該移位寄存器的顯示裝置及移位寄存器的驅(qū)動(dòng) 方法，尤其涉及僅具有NM0S或PM0S薄膜晶體管中的任一種晶體管的移位寄存器、使用該移 位寄存器的顯示裝置及移位寄存器的驅(qū)動(dòng)方法。
背景技術(shù)：
近年來，以液晶顯示裝置為代表的平面顯示裝置由于薄、輕且功耗低，所以被用作 各種設(shè)備的顯示裝置。最近，為了實(shí)現(xiàn)更薄更輕而且低成本，提出了下述技術(shù)，該技術(shù)與以 往的非晶硅薄膜晶體管相比，使用電子遷移率較高的低溫聚硅酮薄膜晶體管構(gòu)成驅(qū)動(dòng)電 路，將該驅(qū)動(dòng)電路一體地形成在玻璃基板上。 —般，驅(qū)動(dòng)電路采用組合了 NM0S晶體管和PM0S晶體管的CMOS (Complementary M0S)電路。但是，CMOS的制造工藝具有工序數(shù)量多、制造成本高的問題。作為解決該問題 的方法，提出了只由NM0S晶體管或PM0S晶體管中的任一種極性的晶體管構(gòu)成的驅(qū)動(dòng)電路。 在專利文獻(xiàn)1中記載了只由PM0S晶體管構(gòu)成的移位寄存器(專利文獻(xiàn)1的圖2)。專利文 獻(xiàn)1的移位寄存器由PM0S晶體管Tl T8構(gòu)成，是通過輸入電源VDD、輸入信號(hào)IN、時(shí)鐘信 號(hào)Cl C3產(chǎn)生輸出信號(hào)OUT的電路。 另外，對(duì)液晶顯示裝置的高分辨率化的要求日益強(qiáng)烈。這是因?yàn)橥ㄟ^提高分辨率， 一次能夠顯示的信息量增多，從而液晶顯示裝置的附加值提高。 顯示裝置的像素結(jié)構(gòu)一般由顯示紅色的子像素、顯示綠色的子像素和顯示藍(lán)色的 子像素構(gòu)成，各子像素沿顯示面的橫方向排列。這種像素結(jié)構(gòu)被稱為縱向排列。另一方面， 也提出了沿顯示面的縱方向排列的被稱為橫向排列的像素。在專利文獻(xiàn)2中記載了橫向排 列的像素結(jié)構(gòu)(專利文獻(xiàn)2的圖2)。參照專利文獻(xiàn)2的圖2，像素110沿縱方向排列R、G、 B的子像素120。驅(qū)動(dòng)各子像素120的掃描線311的掃描電路350，具有輸出Yl-R、 Y1-G、 Yl-B Y320-R、Y320-G、Y320-B。液晶面板100的有效像素在橫方向上是240、在縱方向上 是320，所以掃描電路350具有縱方向的像素?cái)?shù)320的3倍的輸出。 另外，在專利文獻(xiàn)3中記載了有關(guān)橫向排列的像素結(jié)構(gòu)的其他技術(shù)(專利文獻(xiàn)3 的圖2和圖3)。參照專利文獻(xiàn)3的圖2和圖3，顯示像素10沿水平方向被劃分為左眼用和 右眼用的子像素，沿垂直方向被劃分為R、 G、 B用的子像素。S卩，一個(gè)像素由6個(gè)子像素構(gòu) 成。驅(qū)動(dòng)顯示像素10的柵極線驅(qū)動(dòng)電路8具有Y(1) Y(1440)的輸出。S卩，柵極線驅(qū)動(dòng) 電路8具有縱方向的像素?cái)?shù)480的3倍的輸出。 另外，在專利文獻(xiàn)4中記載了下述技術(shù)，該技術(shù)在能夠進(jìn)行部分顯示的掃描線驅(qū)
動(dòng)電路中，由數(shù)量較少的元件實(shí)現(xiàn)部分顯示功能(專利文獻(xiàn)4的圖4)。 專利文獻(xiàn)1 :日本特開2002-313093號(hào)公報(bào)(圖2) 專利文獻(xiàn)2 :日本特開2006-317566號(hào)公報(bào)(圖2) 專利文獻(xiàn)3 :日本特開2006-030512號(hào)公報(bào)(圖2、圖3) 專利文獻(xiàn)4 :日本特開2008-140490號(hào)公報(bào)(圖4)
下面的分析是由本發(fā)明者完成的。在根據(jù)上述專利文獻(xiàn)記載的技術(shù)實(shí)現(xiàn)高精細(xì)或 具有橫向排列結(jié)構(gòu)的像素的顯示裝置時(shí)，存在以下的問題。 —般，期望像素的配置間距與構(gòu)成掃描電路的移位寄存器的配置間距是相同長(zhǎng) 度。這已經(jīng)在傳遞從掃描電路輸出的信號(hào)的電氣布線的布局方面得到明確。伴隨顯示裝置 的高分辨率化，像素的配置間距與移位寄存器的配置間距都變小。即，參照?qǐng)D21，伴隨像素 21的配置間距的縮小，移位寄存器1的電路寬度L增大。在像素結(jié)構(gòu)是橫向排列結(jié)構(gòu)時(shí)，移 位寄存器的配置間距是像素的配置間距的1/3，所以導(dǎo)致L增大。由于L增大，在顯示裝置 中產(chǎn)生配置有掃描電路的一側(cè)的邊框增大的問題，根據(jù)制作工藝的限制，也有可能產(chǎn)生不 能布置電路的問題。因此，根據(jù)上述專利文獻(xiàn)記載的技術(shù)，在想要實(shí)現(xiàn)高精細(xì)或像素結(jié)構(gòu)為 橫向排列結(jié)構(gòu)的顯示裝置時(shí)，很難同時(shí)實(shí)現(xiàn)窄間距化和窄邊框化。 因此，在高精細(xì)或像素結(jié)構(gòu)為橫向排列結(jié)構(gòu)的顯示裝置中，同時(shí)實(shí)現(xiàn)窄間距化和 窄邊框化成為課題。

發(fā)明內(nèi)容
本發(fā)明的第一方面的移位寄存器，具有第l輸出電路，由第1時(shí)鐘信號(hào)進(jìn)行控制， 向第1輸出信號(hào)線輸出信號(hào)滯2輸出電路，由相位與所述第1時(shí)鐘信號(hào)不同的第2時(shí)鐘信 號(hào)進(jìn)行控制，向第2輸出信號(hào)線輸出信號(hào)；以及第1控制信號(hào)線和第2控制信號(hào)線，與所述 第1輸出電路和所述第2輸出電路連接。 本發(fā)明的第二方面的移位寄存器的驅(qū)動(dòng)方法，是具有第l輸出電路和第2輸出電 路的移位寄存器的驅(qū)動(dòng)方法，包括以下步驟通過第1時(shí)鐘信號(hào)控制所述第1輸出電路，從 而向第1輸出信號(hào)線輸出信號(hào)；通過相位與所述第1時(shí)鐘信號(hào)不同的第2時(shí)鐘信號(hào)控制所 述第2輸出電路，從而向第2輸出信號(hào)線輸出信號(hào)；以及通過與所述第1輸出電路及所述第 2輸出電路連接的第1控制信號(hào)線及第2控制信號(hào)線，控制所述第1輸出電路及所述第2輸 出電路。 本發(fā)明的拓展方式的移位寄存器，優(yōu)選的是，具有復(fù)位電路，由周期與所述第1時(shí) 鐘信號(hào)和所述第2時(shí)鐘信號(hào)相同的第3時(shí)鐘信號(hào)激活，所述復(fù)位電路驅(qū)動(dòng)所述第1控制信 號(hào)線，從而使所述第1輸出電路和所述第2輸出電路復(fù)位。 本發(fā)明的拓展方式的移位寄存器，優(yōu)選的是，所述第1輸出電路和所述第2輸出電 路均具有第1晶體管和第2晶體管，所述第1輸出電路中的所述第1晶體管的柵極與所述 第l控制信號(hào)線連接，第l端子與電源連接，第2端子與所述第l輸出信號(hào)線連接，所述第1 輸出電路中的所述第2晶體管的柵極與所述第2控制信號(hào)線連接，第1端子連接到與所述 第1時(shí)鐘信號(hào)對(duì)應(yīng)的信號(hào)線，第2端子與所述第l輸出信號(hào)線連接，所述第2輸出電路中的 所述第1晶體管的柵極與所述第1控制信號(hào)線連接，第1端子與所述電源連接，第2端子與 所述第2輸出信號(hào)線連接，所述第2輸出電路中的所述第2晶體管的柵極與所述第2控制 信號(hào)線連接，第1端子連接到與所述第2時(shí)鐘信號(hào)對(duì)應(yīng)的信號(hào)線，第2端子與所述第2輸出 信號(hào)線連接。 本發(fā)明的拓展方式的移位寄存器，優(yōu)選的是，所述復(fù)位電路在導(dǎo)通狀態(tài)和非導(dǎo)通 狀態(tài)之間切換所述第1輸出電路和所述第2輸出電路中的所述第1晶體管，從而使所述第 1輸出電路和所述第2輸出電路復(fù)位。
本發(fā)明的拓展方式的移位寄存器，優(yōu)選的是，所述第1晶體管和所述第2晶體管均 是NM0S晶體管，或者均是PMOS晶體管。 本發(fā)明的拓展方式的顯示裝置，優(yōu)選的是，具有排列有多個(gè)像素的像素陣列；和 掃描電路，由所述的移位寄存器激活所述多個(gè)像素。
本發(fā)明的拓展方式的顯示裝置，優(yōu)選的是，所述掃描電路具有以前一級(jí)的所述第1
輸出信號(hào)線或第2輸出信號(hào)線為后一級(jí)的輸入信號(hào)而級(jí)聯(lián)連接有多個(gè)的所述移位寄存器，
通過所述各移位寄存器的第1輸出信號(hào)線和第2輸出信號(hào)線激活所述多個(gè)像素。 本發(fā)明的拓展方式的顯示裝置，優(yōu)選的是，構(gòu)成所述像素的子像素排列在所述掃
描電路的掃描方向上。 本發(fā)明的拓展方式的移位寄存器的驅(qū)動(dòng)方法，優(yōu)選的是，所述第1輸出電路和所 述第2輸出電路均具有第1晶體管和第2晶體管，所述第l輸出電路中的所述第1晶體管 的柵極與所述第1控制信號(hào)線連接，第1端子與電源連接，第2端子與所述第1輸出信號(hào)線 連接，所述第1輸出電路中的所述第2晶體管的柵極與所述第2控制信號(hào)線連接，第1端子 連接到與所述第1時(shí)鐘信號(hào)對(duì)應(yīng)的信號(hào)線，第2端子與所述第1輸出信號(hào)線連接，所述第2 輸出電路中的所述第1晶體管的柵極與所述第1控制信號(hào)線連接，第1端子與所述電源連 接，第2端子與所述第2輸出信號(hào)線連接，所述第2輸出電路中的所述第2晶體管的柵極與 所述第2控制信號(hào)線連接，第1端子連接到與所述第2時(shí)鐘信號(hào)對(duì)應(yīng)的信號(hào)線，第2端子與 所述第2輸出信號(hào)線連接。 本發(fā)明的拓展方式的移位寄存器的驅(qū)動(dòng)方法，優(yōu)選的是，包括以下步驟通過周期 與所述第1時(shí)鐘信號(hào)及所述第2時(shí)鐘信號(hào)相同的第3時(shí)鐘信號(hào)驅(qū)動(dòng)所述第1控制信號(hào)線， 在導(dǎo)通狀態(tài)和非導(dǎo)通狀態(tài)之間切換所述第1輸出電路及所述第2輸出電路中的所述第1晶體管。 本發(fā)明的拓展方式的移位寄存器的驅(qū)動(dòng)方法，優(yōu)選的是，包括以下步驟在第1時(shí) 鐘期間，驅(qū)動(dòng)所述第1控制信號(hào)線，將所述第1輸出電路和所述第2輸出電路中的所述第1 晶體管從導(dǎo)通/非導(dǎo)通狀態(tài)切換為非導(dǎo)通/導(dǎo)通狀態(tài)；在第2時(shí)鐘期間，從所述第1輸出電 路輸出所述第1時(shí)鐘信號(hào)；在第3時(shí)鐘期間，從所述第2輸出電路輸出所述第2時(shí)鐘信號(hào)； 以及在第N時(shí)鐘期間，通過所述第3時(shí)鐘信號(hào)驅(qū)動(dòng)所述第1控制信號(hào)線，將所述第1輸出電 路和所述第2輸出電路中的所述第1晶體管從非導(dǎo)通/導(dǎo)通狀態(tài)切換為導(dǎo)通/非導(dǎo)通狀態(tài)， 其中N為4以上的整數(shù)。 本發(fā)明的拓展方式的移位寄存器的驅(qū)動(dòng)方法，優(yōu)選的是，所述第1時(shí)鐘信號(hào)和所
述第2時(shí)鐘信號(hào)的相位在所述第1時(shí)鐘期間和所述第N時(shí)鐘期間相同。 本發(fā)明的移位寄存器具有兩個(gè)以上的輸出電路，而且第1控制信號(hào)線和第2控制
信號(hào)線與全部輸出電路共同連接。因此，能夠共用控制這些輸出電路的電路組，削減構(gòu)成移
位寄存器的晶體管的總數(shù)，所以能夠同時(shí)實(shí)現(xiàn)掃描電路的窄間距化和窄邊框化。 本發(fā)明的移位寄存器具有兩個(gè)以上的輸出電路，由此能夠由一個(gè)電路驅(qū)動(dòng)多個(gè)柵
極總線。由此，在橫向排列結(jié)構(gòu)的顯示裝置中，能夠同時(shí)實(shí)現(xiàn)窄間距化和窄邊框化。 本發(fā)明的移位寄存器具有復(fù)位電路，其按照時(shí)鐘信號(hào)的周期被激活，把第1控制
信號(hào)線連接到柵極的晶體管(第1晶體管)設(shè)定為非導(dǎo)通(OFF)狀態(tài)，在把第1晶體管設(shè)
為導(dǎo)通(ON)狀態(tài)的期間，把復(fù)位電路設(shè)為非激活狀態(tài)。因此，在應(yīng)該把第1晶體管設(shè)為導(dǎo)通狀態(tài)的期間，由復(fù)位電路的動(dòng)作防止第1晶體管處于截止?fàn)顟B(tài)。 本發(fā)明的移位寄存器能夠僅由NM0S晶體管或PM0S晶體管構(gòu)成。因此，能夠低成 本地制造移位寄存器。 本發(fā)明的顯示裝置具有排列有多個(gè)像素的像素陣列、和激活像素的掃描電路，掃 描電路由本發(fā)明的移位寄存器構(gòu)成。因此，能夠?qū)崿F(xiàn)具有高分辨率的像素的顯示裝置。
本發(fā)明的移位寄存器通過設(shè)定時(shí)鐘信號(hào)的相位和相演化數(shù)，能夠設(shè)定所具有的輸 出電路的數(shù)量。


圖1是表示本發(fā)明的實(shí)施方式的移位寄存器的部分結(jié)構(gòu)的框圖。 圖2是表示第1實(shí)施例的顯示裝置的結(jié)構(gòu)圖。 圖3是第1實(shí)施例的顯示裝置的剖視圖。 圖4是表示第1實(shí)施例的掃描電路的結(jié)構(gòu)的框圖。 圖5是表示第1實(shí)施例的移位寄存器的結(jié)構(gòu)的電路圖。 圖6是第1實(shí)施例的顯示裝置的像素部分的電路圖。 圖7是表示第1實(shí)施例的移位寄存器的動(dòng)作的時(shí)序圖。 圖8是表示第2實(shí)施例的掃描電路的結(jié)構(gòu)的框圖。 圖9是表示第2實(shí)施例的移位寄存器的結(jié)構(gòu)的電路圖。 圖10是表示第2實(shí)施例的移位寄存器的動(dòng)作的時(shí)序圖。 圖11是表示第3實(shí)施例的移位寄存器的結(jié)構(gòu)的電路圖。 圖12是表示第3實(shí)施例的移位寄存器的其他結(jié)構(gòu)的電路圖。 圖13是表示第3實(shí)施例的移位寄存器的動(dòng)作的時(shí)序圖。 圖14是表示第4實(shí)施例的掃描電路的結(jié)構(gòu)的框圖。 圖15是表示第4實(shí)施例的移位寄存器的結(jié)構(gòu)的電路圖。 圖16是表示第4實(shí)施例的掃描電路的結(jié)構(gòu)的框圖。 圖17是表示第4實(shí)施例的移位寄存器的結(jié)構(gòu)的電路圖。 圖18是表示第4實(shí)施例的移位寄存器的動(dòng)作的時(shí)序圖。 圖19是表示第5實(shí)施例的掃描電路的結(jié)構(gòu)的框圖。 圖20是表示第5實(shí)施例的掃描電路的其他結(jié)構(gòu)的框圖。 圖21是像素間距和電路寬度L的說明圖。
具體實(shí)施例方式
以下，參照

本發(fā)明的實(shí)施方式的移位寄存器。圖l是表示本發(fā)明的實(shí)施 方式的移位寄存器的部分結(jié)構(gòu)的框圖。參照?qǐng)Dl，移位寄存器具有第1輸出電路31、第2輸 出電路32、第1控制信號(hào)線51和第2控制信號(hào)線52。 第1輸出電路31由第1時(shí)鐘信號(hào)CLK1進(jìn)行控制，并向第1輸出信號(hào)線41輸出信 號(hào)。第2輸出電路32由相位與第1時(shí)鐘信號(hào)CLK1不同的第2時(shí)鐘信號(hào)CLK2進(jìn)行控制，并 向第2輸出信號(hào)線42輸出信號(hào)。第1控制信號(hào)線51和第2控制信號(hào)線52連接到第1輸 出電路31和第2輸出電路32。
[實(shí)施例1] [OO58][結(jié)構(gòu)說明] 參照

本發(fā)明的第1實(shí)施例的移位寄存器。圖2是本實(shí)施例的顯示裝置的 結(jié)構(gòu)圖。圖3是本實(shí)施例的顯示裝置的剖視圖。圖4是表示本實(shí)施例的掃描電路的結(jié)構(gòu)的 框圖。圖5是表示本實(shí)施例的移位寄存器的結(jié)構(gòu)的電路圖。圖6是本實(shí)施例的顯示裝置的 像素部分的電路圖。 參照?qǐng)D2，顯示裝置在由透明的玻璃基板構(gòu)成的絕緣基板3上設(shè)有顯示部4、掃描 電路2、柵極總線Gl、 G2、 G3、…、Gn-l、 Gn、源極IC 8、端子組9、數(shù)據(jù)總線10、相對(duì)基板14 和間隙控制部22。顯示部4具有圖6所示的多個(gè)像素。 圖3是圖2中的顯示裝置的A-A'剖視圖。參照?qǐng)D3，液晶層15由絕緣基板3、相 對(duì)基板14和間隙控制部22夾持。 參照?qǐng)D4，掃描電路2具有多個(gè)移位寄存器1(SR1、SR2、SR3、…、SRn-l、SRn)和多 個(gè)布線組(CLK1、 CLK2、 CLK3、 CLK4和ST)。圖4中的ST表示被輸入起動(dòng)信號(hào)的端子，與移 位寄存器1 (SR1)的IN(n-l)端子連接。柵極總線Gl G2n分別與掃描電路2的各移位寄 存器1的0UT1端子或0UT2端子連接。SR1的0UT2端子經(jīng)由圖4中的A與柵極總線G2和 SR2的IN(n-l)端子連接。 參照?qǐng)D5 (A)，本實(shí)施例的移位寄存器1具有NOMS晶體管Trl Tr8，還具有端子 IN(n-l)DRVl、DRV2、REF、0UTl、0UT2和VSS。其中，IN(n-l)端子接收起動(dòng)信號(hào)ST(以下簡(jiǎn) 稱為ST)或者來自相鄰移位寄存器1的0UT2端子的信號(hào)。參照?qǐng)D4， DRV1、 DRV2和REF端 子接收時(shí)鐘信號(hào)(以下簡(jiǎn)稱為CLK)CLK1 CLK4中的任一信號(hào)。并且，通過移位寄存器1 動(dòng)作，0UT1和0UT2端子輸出高(High)電平或低(Low)電平的信號(hào)。VSS端子被施加與低 電平信號(hào)相同的固定電壓。并且，節(jié)點(diǎn)A(第1控制信號(hào)線)與Tr5和Tr7的柵極連接。節(jié) 點(diǎn)B (第2控制信號(hào)線)與Tr6和Tr8的柵極連接。 圖5 (B)表示本實(shí)施例的移位寄存器1的其他結(jié)構(gòu)(即，采用PMOS晶體管的結(jié)構(gòu))。 本實(shí)施例的移位寄存器1的其他結(jié)構(gòu)具有PMOS晶體管Trl Tr8，還具有端子IN(n-l)、 DRV1、DRV2、REF、0UT1、0UT2和VDD。其中，IN(n-l)端子接收起動(dòng)信號(hào)ST或者來自相鄰移 位寄存器1的0UT2端子的信號(hào)。參照?qǐng)D4， DRV1、 DRV2和REF端子接收時(shí)鐘信號(hào)CLK1 CLK4中的任一信號(hào)。并且，通過移位寄存器1動(dòng)作，0UT1和0UT2端子輸出高電平或低電平 的信號(hào)，所連接的柵極總線Gi(i = 1 2n)被施加所輸出的信號(hào)。VDD端子被施加與高電 平信號(hào)相同的固定電壓。圖5(B)中的節(jié)點(diǎn)A和節(jié)點(diǎn)B與圖5(A)所示的節(jié)點(diǎn)A和節(jié)點(diǎn)B相 同。 參照?qǐng)D5，由Tr5和Tr6構(gòu)成的輸出電路(第1輸出電路)以及由Tr7和Tr8構(gòu) 成的輸出電路(第2輸出電路)設(shè)置在移位寄存器l中。節(jié)點(diǎn)A和節(jié)點(diǎn)B與這兩個(gè)輸出電 路共同連接。Tr6的源極或漏極端子與DRV1連接，Tr8的源極或漏極端子與DRV2連接。其 中，在DRV1和DRV2上連接與時(shí)鐘信號(hào)CLK1 CLK4對(duì)應(yīng)的布線中的不同布線。因此，由不 同的時(shí)鐘信號(hào)控制的輸出信號(hào)從一個(gè)移位寄存器1輸出給0UT1端子和0UT2端子。根據(jù)這 種結(jié)構(gòu)，與排列兩個(gè)移位寄存器構(gòu)成的以往的結(jié)構(gòu)相比，能夠大幅削減構(gòu)成移位寄存器的 晶體管的個(gè)數(shù)。 參照?qǐng)D6(A)，像素具有開關(guān)晶體管13、液晶部11、保持電容12、數(shù)據(jù)總線1Q、柵極總線7和共用布線16。開關(guān)晶體管13由NM0S晶體管形成，在柵極連接?xùn)艠O總線7，在源極連接數(shù)據(jù)總線IO，在漏極連接液晶部11和保持電容12的電極。保持電容12的另一個(gè)電極與共用布線16連接。并且，圖6(B)表示把開關(guān)晶體管13設(shè)為PM0S晶體管時(shí)的像素的結(jié)構(gòu)。 參照?qǐng)D2，源極IC 8接收從外部連接設(shè)備(未圖示)經(jīng)由端子組9輸入的影像顯示用數(shù)據(jù)信號(hào)，并提供給數(shù)據(jù)總線IO。源極IC 8是在絕緣基板3上C0G(Chip On Glass)安裝晶體管電路芯片形成的，該晶體管電路芯片形成于和絕緣基板3不同的基板上。[OOSS][動(dòng)作說明] 圖7是表示本實(shí)施例的移位寄存器的動(dòng)作的時(shí)序圖。圖7(A)是移位寄存器1為圖5(A)所示結(jié)構(gòu)時(shí)的時(shí)序圖。首先，使用圖7(A)說明本實(shí)施例的動(dòng)作。
在圖7(A)中的期間1， ST從低電平變?yōu)楦唠娖健Ｔ谝莆患拇嫫?(SR1)中的IN(n-l)端子被施加ST的高電平時(shí)，Trl處于導(dǎo)通狀態(tài)，所以節(jié)點(diǎn)A變?yōu)榈碗娖?。此時(shí)，由于Tr3也同時(shí)處于導(dǎo)通狀態(tài)，所以節(jié)點(diǎn)B被設(shè)定為高電平(實(shí)際上是從高電平的電位下降了 Tr3的閾值電壓量后的電壓)。 在期間2，在ST變?yōu)榈碗娖綍r(shí)，Trl和Tr3都處于截止?fàn)顟B(tài)。由于Tr3處于截止?fàn)顟B(tài)，所以節(jié)點(diǎn)B處于浮動(dòng)(Floating)狀態(tài)。在該狀態(tài)下，在連接DRV1端子的CLK1從低電平變?yōu)楦唠娖綍r(shí)，根據(jù)自舉效應(yīng)，節(jié)點(diǎn)B的電位上升到比高電平高的電位。因此，形成Tr6和Tr8的柵極被施加高電平以上的柵極電壓的狀態(tài)。此時(shí)，CLK1的高電平在沒有電位下降的狀態(tài)下經(jīng)由Tr6輸出給0UTl端子。在此，0UT1端子與柵極總線G1連接，所以G1的電位也變?yōu)楦唠娖健?在期間3，在CLK1從高電平變?yōu)榈碗娖綍r(shí)，0UT1端子也被設(shè)定為低電平。并且，CLK2從低電平變?yōu)楦唠娖?，由此?jié)點(diǎn)B被設(shè)定為比高電平高的電位。因此，高電平在沒有電位下降的狀態(tài)下經(jīng)由Tr8輸出給0UT2端子。0UT2端子的信號(hào)與柵極總線G2連接，所以G2的電位也變?yōu)楦唠娖健?在期間4，CLK3變?yōu)楦唠娖?。由于CLK3與REF端子連接，所以Tr2處于導(dǎo)通狀態(tài)，節(jié)點(diǎn)A被設(shè)定為高電平(實(shí)際上是從高電平的電位下降Tr2的閾值電壓量后的電壓)。因此，Tr5和Tr7都處于導(dǎo)通狀態(tài)，0UT1和0UT2端子變?yōu)榈碗娖健Ａ硪环矫?，由于Tr4處于導(dǎo)通狀態(tài)，所以節(jié)點(diǎn)B成為低電平。因此，Tr6和Tr8都處于截止?fàn)顟B(tài)，DRV1和DRV2端子分別與0UT1和0UT2端子電分離。 下面，說明移位寄存器1 (SR2)的動(dòng)作。移位寄存器1 (SR1)在期間3輸出的0UT2端子的信號(hào)被分支，經(jīng)由圖4中的A傳送給移位寄存器1(SR2)的IN(n-l)。因此，在該時(shí)序，移位寄存器1 (SR2)的Trl和Tr3都處于導(dǎo)通狀態(tài)，進(jìn)行與前述移位寄存器1 (SR1)相同的動(dòng)作。并且，在期間4， CLK3的高電平在沒有電位下降的狀態(tài)下輸出給0UT1端子。0UT1端子與柵極總線G3連接，所以與前述G1和G2同樣變?yōu)楦唠娖?。這樣，移位寄存器1(SR2)以后的移位寄存器把前一段的0UT2的信號(hào)作為觸發(fā)，進(jìn)行柵極總線Gi(i = 1 2n)的驅(qū)動(dòng)和向后一段移位寄存器1的傳送。反復(fù)進(jìn)行相同的動(dòng)作直到移位寄存器1 (SRn)。
通過以上說明的移位寄存器1的動(dòng)作，在柵極總線7變?yōu)楦唠娖胶?，圖2中的顯示部4的像素組中與該柵極總線7連接的像素21內(nèi)的開關(guān)晶體管13全部處于導(dǎo)通狀態(tài)。另一方面，從外部連接設(shè)備(未圖示)輸出的影像信號(hào)經(jīng)由端子組9和源極IC 8傳送給數(shù)據(jù)總線10。在該狀態(tài)下，從對(duì)應(yīng)的數(shù)據(jù)總線IO傳送過來的影像信號(hào)輸入到前述被激活的像素組。各開關(guān)晶體管13把所輸入的影像信號(hào)電壓傳送給保持電容12和液晶部11，由此控制光源(未圖示)的透射率。這樣，在1幀期間內(nèi)選擇全部柵極總線Gl Gn，將與連接到各柵極總線Gi (i = 1 n)上的像素對(duì)應(yīng)的影像信號(hào)輸入到各像素，由此能夠在1幀期間內(nèi)變更全部像素的顯示狀態(tài)。因此，顯示部4能夠在每1幀期間切換顯示狀態(tài)，由此發(fā)揮作為顯示裝置的作用。 以上說明了由NMOS晶體管形成的移位寄存器1和像素21的驅(qū)動(dòng)方法。另一方面，在由PMOS晶體管構(gòu)成移位寄存器時(shí)，PMOS晶體管在低電平信號(hào)時(shí)處于導(dǎo)通狀態(tài)，在高電平時(shí)處于截止?fàn)顟B(tài)，所以成為圖7(B)所示的動(dòng)作。因此，雖然存在極性的不同，但基本動(dòng)作與圖5(A)所示的由NMOS晶體管構(gòu)成的移位寄存器1的動(dòng)作相同。并且，關(guān)于像素21的驅(qū)動(dòng)，除了開關(guān)晶體管13在柵極總線7變?yōu)榈碗娖綍r(shí)處于導(dǎo)通狀態(tài)之外，基本動(dòng)作與NMOS晶體管時(shí)相同。因此，在由PMOS晶體管構(gòu)成時(shí)，本實(shí)施例的顯示裝置也能夠發(fā)揮顯示作用。
這樣，本實(shí)施例的顯示裝置具有顯示部4和掃描電路2，掃描電路2具有多個(gè)移位寄存器1。移位寄存器1具有由Tr5和Tr6或者Tr7和Tr8構(gòu)成的兩個(gè)輸出電路，由此能夠由一個(gè)電路驅(qū)動(dòng)兩個(gè)柵極總線Gi (i = 1 2n)。因此，能夠把除輸出電路之外的晶體管Trl tr4作為相對(duì)兩個(gè)輸出電路的共用電路，所以能夠削減構(gòu)成移位寄存器1的晶體管的數(shù)量。因此，伴隨顯示部4的高分辨率化，即使像素間距和圖5中的移位寄存器1的縱向長(zhǎng)度變短時(shí)，也能夠避免顯示裝置的邊框(相當(dāng)于圖5中的橫向長(zhǎng)度)增大的問題。
并且，本實(shí)施例的移位寄存器1能夠在每1時(shí)鐘周期把節(jié)點(diǎn)A設(shè)定為任意電位。在節(jié)點(diǎn)A，在由于Trl和Tr2的泄露電流和來自外部的噪聲等產(chǎn)生電位變動(dòng)，使得Tr4處于截止?fàn)顟B(tài)時(shí)，節(jié)點(diǎn)B成為浮動(dòng)狀態(tài)，與DRV1或DRV2端子連接的時(shí)鐘信號(hào)變動(dòng)，使得Tr6或Tr8處于導(dǎo)通狀態(tài)，導(dǎo)致時(shí)鐘信號(hào)輸出給0UT1或0UT2端子。此時(shí)，將引發(fā)移位寄存器1在本來不應(yīng)該輸出的時(shí)序進(jìn)行輸出的錯(cuò)誤動(dòng)作。但是，如前面所述，由于在每1時(shí)鐘周期把節(jié)點(diǎn)A設(shè)定為能夠使Tr5和Tr7保持截止?fàn)顟B(tài)，所以能夠防止因節(jié)點(diǎn)A的電位變動(dòng)造成的電路的錯(cuò)誤動(dòng)作。
[實(shí)施例2]
[結(jié)構(gòu)說明] 參照附圖具體說明本發(fā)明的第2實(shí)施例。圖8是表示本實(shí)施例的掃描電路的結(jié)構(gòu)的框圖。圖9是表示本實(shí)施例的移位寄存器的結(jié)構(gòu)的電路圖。本實(shí)施例的顯示裝置與第l實(shí)施例(圖2)相同。并且，圖3所示的顯示裝置的剖視圖也與第1實(shí)施例相同。
在本實(shí)施例中，圖2中的掃描電路2的結(jié)構(gòu)和構(gòu)成掃描電路2的移位寄存器1的結(jié)構(gòu)，與第l實(shí)施例不同。因此，參照?qǐng)D8和圖9說明掃描電路2和移位寄存器1。參照?qǐng)D8，掃描電路2具有多個(gè)移位寄存器l(SRl、 SR2、…、SRn-l、 SRn)和布線組(CLK1、 CLK2、CLK3、 CLK4、 CLK5和ST)。柵極總線Gi (i = 1 3n)分別與掃描電路2的各移位寄存器1的0UT1、 0UT2和0UT3端子中的任一端子連接。從0UT1 0UT3端子輸出的信號(hào)傳送給連接有各端子的柵極總線Gi (i = 1 3n)。 參照?qǐng)D9 (A)，本實(shí)施例的移位寄存器1具有NM0S晶體管Trl Tr10，還具有端子IN(n-l) 、DRV1、DRV2、DRV3、REF、0UT1、0UT2、0UT3和VSS。與圖5(A)所示的第1實(shí)施例的移位寄存器1不同點(diǎn)在于除DRV1和DRV2端子外，還具有DRV3端子；除0UT1和0UT2端子外，還具有0UT3端子。S卩，本實(shí)施例的移位寄存器l構(gòu)成為由一個(gè)移位寄存器生成三個(gè)輸出信號(hào)。其中，IN(n-l)端子接收起動(dòng)信號(hào)ST或者從相鄰移位寄存器1的0UT3端子輸出的信號(hào)。參照?qǐng)D8， DRV1、 DRV2、 DRV3和REF端子接收時(shí)鐘信號(hào)CLK1 CLK5中的任一信號(hào)。并且，通過移位寄存器1動(dòng)作，0UT1、0UT2和0UT3端子輸出高電平或低電平的信號(hào)，柵極總線Gi(i = i 3n)被施加所輸出的信號(hào)。VSS端子被施加與低電平信號(hào)相同的固定電壓。
另一方面，圖9(B)表示本實(shí)施例的移位寄存器l的其他結(jié)構(gòu)，具有PMOS晶體管。本實(shí)施例的移位寄存器1的其他結(jié)構(gòu)具有PM0S晶體管Trl TrlO，還具有端子IN(n-l)、DRV1、DRV2、DRV3、REF、0UT1、0UT2、0UT3和VDD。 IN(n-l)端子接收從相鄰移位寄存器1的0UT3端子輸出的信號(hào)。DRV1、DRV2、DRV3和REF端子分別接收時(shí)鐘信號(hào)CLK1 CLK5中的任一信號(hào)。并且，通過移位寄存器l動(dòng)作，0UT2和0UT3端子輸出高電平或低電平的信號(hào)，柵極總線Gi(i = 1 3n)被施加所輸出的信號(hào)。VDD端子被施加與高電平信號(hào)相同的固定電壓。 在本實(shí)施例中，采用一個(gè)移位寄存器具有三個(gè)輸出電路的結(jié)構(gòu)。但是，移位寄存器的輸出電路的個(gè)數(shù)也可以是四個(gè)以上。該情況下，DRV端子和OUT端子與輸出電路數(shù)量對(duì)應(yīng)地增加。因此，通過增大對(duì)應(yīng)的時(shí)鐘信號(hào)的數(shù)量，能夠由一個(gè)移位晶體管生成多個(gè)輸出信號(hào)。[動(dòng)作說明] 圖10示出表示本實(shí)施例的動(dòng)作的時(shí)序圖。圖10(A)是移位寄存器1為圖9(A)所
示結(jié)構(gòu)時(shí)的時(shí)序圖。首先，參照?qǐng)D10(A)說明本實(shí)施例的移位寄存器1的動(dòng)作。 在圖10(A)中的期間1， ST從低電平變?yōu)楦唠娖健Ｔ谝莆患拇嫫?(SR1)中的
IN(n-l)端子被施加ST的高電平時(shí)，Trl處于導(dǎo)通狀態(tài)，所以節(jié)點(diǎn)A變?yōu)榈碗娖?。由于Tr3
也同時(shí)處于導(dǎo)通狀態(tài)，所以節(jié)點(diǎn)B被設(shè)定為高電平(實(shí)際上是從高電平的電位下降Tr3的
閾值電壓量后的電壓)。 在期間2，在ST變?yōu)榈碗娖綍r(shí)，Trl和Tr3都處于截止?fàn)顟B(tài)。由于Tr3處于截止?fàn)顟B(tài)，所以節(jié)點(diǎn)B處于浮動(dòng)狀態(tài)。在該狀態(tài)下，在連接DRV1端子的CLK1從低電平變?yōu)楦唠娖綍r(shí)，根據(jù)自舉效應(yīng)，節(jié)點(diǎn)B的電位上升到比高電平高的電位。因此，形成Tr6、Tr8和Tr10的柵極被施加高電平以上的柵極電壓的狀態(tài)。此時(shí)，CLK1的高電平在沒有電位下降的狀態(tài)下經(jīng)由Tr6輸出給0UTl端子。在此，0UT1端子與柵極總線G1連接，所以G1的電位也變?yōu)楦唠娖健?然后，在期間3，在CLK1從高電平變?yōu)榈碗娖綍r(shí)，0UT1端子和柵極總線Gl也被設(shè)定為低電平。并且，CLK2從低電平變?yōu)楦唠娖?，由此?jié)點(diǎn)B被設(shè)定為比高電平高的電位。因此，CLK2的高電平在沒有電位下降的狀態(tài)下經(jīng)由Tr8輸出給0UT2端子。0UT2端子的信號(hào)與柵極總線G2連接，所以G2的電位也變?yōu)楦唠娖健?然后，在期間4，在CLK2從高電平變?yōu)榈碗娖綍r(shí)，0UT2端子和柵極總線G3也被設(shè)定為低電平。由于CLK3從低電平變?yōu)楦唠娖?，所以?jié)點(diǎn)B被設(shè)定為比高電平高的電位。因此，高電平在沒有電位下降的狀態(tài)下經(jīng)由Tr10輸出給0UT3端子。0UT3端子的信號(hào)與柵極總線G3連接，所以G3的電位也變?yōu)楦唠娖健?然后，在期間5，在CLK4從低電平變?yōu)楦唠娖綍r(shí)，與REF端子連接的Tr2處于導(dǎo)通狀態(tài)，節(jié)點(diǎn)A被設(shè)定為高電平(實(shí)際上是從高電平的電位下降Tr2的閾值電壓量后的電壓)。因此，Tr5、 Tr7和Tr9都處于導(dǎo)通狀態(tài)，0UT1、 0UT2和0UT3端子分別端子變?yōu)榈碗娖?。另一方面，由于Tr4處于導(dǎo)通狀態(tài)，所以節(jié)點(diǎn)B成為低電平。因此，Tr6、Tr8和TrlO都處于截止?fàn)顟B(tài)，DRV1、 DRV2和DRV3端子分別與0UT1和0UT2及0UT3端子電分離。
下面，說明移位寄存器1 (SR2)的動(dòng)作。移位寄存器1 (SR1)在期間4輸出的0UT3端子的信號(hào)被分支，經(jīng)由圖8中的A傳送給移位寄存器1(SR2)的IN(n-l)端子。因此，移位寄存器1(SR2)的Trl和Tr3都處于導(dǎo)通狀態(tài)，進(jìn)行與前述移位寄存器l(SRl)相同的動(dòng)作。并且，在期間5，CLK4的高電平在沒有電位下降的狀態(tài)下輸出給0UT1端子。0UT1端子與柵極總線G4連接，所以與前述Gl、 G2和G3同樣變?yōu)楦唠娖?。這樣，移位寄存器1 (SR2)以后的移位寄存器把前一段的0UT3端子的信號(hào)作為觸發(fā)，進(jìn)行柵極總線Gi(i = 1 3n)的驅(qū)動(dòng)和向后一段移位寄存器1的傳送。反復(fù)進(jìn)行相同的動(dòng)作直到移位寄存器1 (SRn)。
通過以上說明的移位寄存器1的動(dòng)作，在柵極總線7變?yōu)楦唠娖胶?，圖2中的顯示部4的像素組中與該柵極總線7連接的像素21內(nèi)的開關(guān)晶體管13全部處于導(dǎo)通狀態(tài)。另一方面，從外部連接設(shè)備(未圖示)輸出的影像信號(hào)，經(jīng)由端子組9和源極IC 8傳送給數(shù)據(jù)總線10。在該狀態(tài)下，從對(duì)應(yīng)的數(shù)據(jù)總線IO傳送過來的影像信號(hào)輸入到被激活的像素組。各開關(guān)晶體管13把所輸入的影像信號(hào)電壓傳送給保持電容12和液晶部11，由此控制光源(未圖示)的透射率。這樣，在1幀期間內(nèi)選擇全部柵極總線Gl Gn，將與連接到各柵極總線Gi(i = 1 n)上的像素對(duì)應(yīng)的影像信號(hào)輸入到各像素，由此能夠在l幀期間內(nèi)變更全部像素的顯示狀態(tài)。因此，顯示部4能夠在每1幀期間切換顯示狀態(tài)，由此發(fā)揮作為顯示裝置的作用。 以上說明了由NMOS晶體管形成的移位寄存器1和像素21的驅(qū)動(dòng)方法。在由PMOS晶體管構(gòu)成移位寄存器時(shí)，參照?qǐng)DIO(B)， PMOS晶體管在低電平信號(hào)時(shí)處于導(dǎo)通狀態(tài)，在高電平信號(hào)時(shí)處于截止?fàn)顟B(tài)，所以雖然存在極性的不同，但基本動(dòng)作與圖9(A)所示的由NMOS晶體管構(gòu)成的移位寄存器1的動(dòng)作相同。并且，關(guān)于像素21的驅(qū)動(dòng)，除了開關(guān)晶體管13在柵極總線7變?yōu)榈碗娖綍r(shí)處于導(dǎo)通狀態(tài)之外，基本動(dòng)作與NM0S晶體管時(shí)相同。因此，在由PMOS晶體管構(gòu)成時(shí)，本實(shí)施例的顯示裝置也能夠發(fā)揮顯示作用。 這樣，本實(shí)施例在顯示部4的旁邊具有掃描電路2，掃描電路2具有多個(gè)移位寄存器1。移位寄存器1具有由Tr5和Tr6、Tr7和Tr8、或者Tr9和TrlO構(gòu)成的三個(gè)輸出電路，由此能夠由一個(gè)電路驅(qū)動(dòng)三個(gè)柵極總線Gi (i = 1 3n)。因此，能夠把除輸出電路之外的TFT(Trl tr4)作為共用電路，所以能夠削減構(gòu)成移位寄存器1的TFT的數(shù)量。本實(shí)施例的削減效果比第1實(shí)施例還大。因此，伴隨顯示部4的高分辨率化，即使像素間距和圖9中的移位寄存器1的縱向長(zhǎng)度變短時(shí)，也能夠避免顯示裝置的邊框(相當(dāng)于圖9中的橫向長(zhǎng)度)增大的問題。 并且，本實(shí)施例的移位寄存器l，與第1實(shí)施例同樣在每1時(shí)鐘周期把節(jié)點(diǎn)A設(shè)定為任意電位，所以能夠抑制因晶體管的泄露和噪聲等造成的電位變動(dòng)。因此，能夠提供防止因電位變動(dòng)造成的電路的錯(cuò)誤動(dòng)作的掃描電路和使用該掃描電路的顯示裝置。
[實(shí)施例3][OO"][結(jié)構(gòu)說明] 參照附圖具體說明本發(fā)明的第3實(shí)施例。圖11和圖12示出表示本實(shí)施例的移位寄存器l的結(jié)構(gòu)的電路圖。本實(shí)施例的顯示裝置與第1實(shí)施例和第2實(shí)施例相同。并且，圖3所示的顯示裝置的剖視圖也與第1實(shí)施例和第2實(shí)施例相同。并且，圖2中的掃描電 路2采用圖4或圖8所示的結(jié)構(gòu)。本實(shí)施例中構(gòu)成掃描電路2的移位寄存器1的結(jié)構(gòu)與第 1實(shí)施例或第2實(shí)施例不同。因此，參照?qǐng)D11和圖12說明移位寄存器的結(jié)構(gòu)。
如圖11 (A)所示，本實(shí)施例的移位寄存器1具有NM0S晶體管Trl Tr8和Trll、 Trl2，還具有端子IN(n-l) 、DRV1、DRV2、REF、0UT1、0UT2、VSS和VDD。本實(shí)施例的移位寄存 器1通過增加Trll和Trl2，把Tr6和Tr8的柵極電極與節(jié)點(diǎn)B分離。在此，把Tr6的柵極 電極設(shè)為節(jié)點(diǎn)Cl，把Tr8的柵極電極設(shè)為節(jié)點(diǎn)C2。 圖11(B)表示本實(shí)施例的移位寄存器1的其他結(jié)構(gòu)，表示由PM0S晶體管構(gòu)成圖 11(A)所示的移位寄存器。與圖11(A)所示的結(jié)構(gòu)同樣增加了 Trll和Trl2，所以把Tr6的 柵極電極設(shè)為節(jié)點(diǎn)Cl，把Tr8的柵極電極設(shè)為節(jié)點(diǎn)C2，節(jié)點(diǎn)Cl及C2與節(jié)點(diǎn)B分離。
圖11(C)構(gòu)成為把圖11(A)中的Trll和Trl2設(shè)為Trll。此時(shí)，節(jié)點(diǎn)B與Tr6和 Tr8的柵極電極分離，這一點(diǎn)與圖11(A)相同。但是，把Tr6的柵極電極和Tr8的柵極電極 共同設(shè)為節(jié)點(diǎn)C，這一點(diǎn)與圖11(A)不同。 圖12(A)表示本實(shí)施例的移位寄存器1的其他結(jié)構(gòu)，表示對(duì)圖9(A)所示的移位寄 存器1增加了 Trll Trl3的結(jié)構(gòu)。此時(shí)，把Tr6、 Tr8和TrlO的柵極電極分別設(shè)為節(jié)點(diǎn) Cl C3，節(jié)點(diǎn)Cl C3與節(jié)點(diǎn)B分離。 并且，圖12(B)表示本實(shí)施例的移位寄存器1的其他結(jié)構(gòu)，表示由PM0S晶體管構(gòu)
成圖12(A)所示的移位寄存器。與圖12(A)所示的結(jié)構(gòu)同樣增加了 Trll Trl3，所以把
Tr6、 Tr8和TrlO的柵極電極設(shè)為節(jié)點(diǎn)Cl C3，節(jié)點(diǎn)Cl C3與節(jié)點(diǎn)B分離。 圖12(C)構(gòu)成為把圖12(A)中的Trll、 Trl2和Trl3設(shè)為Trll。此時(shí)，節(jié)點(diǎn)B與
Tr6、 Tr8和TrlO的柵極電極分離，這一點(diǎn)與圖12(A)相同。但是，把Tr6的柵極電極、Tr8
的柵極電極和TrlO的柵極電極共同設(shè)為節(jié)點(diǎn)C，這一點(diǎn)與圖12(A)不同。 圖11(A) 圖11(C)所示的移位寄存器1(SR)構(gòu)成為由移位寄存器l產(chǎn)生兩個(gè)輸
出信號(hào)，所以適合于圖4所示的掃描電路2。并且，圖12(A) 圖12(C)所示的移位寄存器
l(SR)構(gòu)成為由移位寄存器1產(chǎn)生三個(gè)輸出信號(hào)，所以適合于圖8所示的掃描電路2。[動(dòng)作說明] 圖13是表示本實(shí)施例的移位寄存器的動(dòng)作的時(shí)序圖。本實(shí)施例的移位寄存器1 的動(dòng)作與第1實(shí)施例和第2實(shí)施例中的移位寄存器的動(dòng)作的不同之處是，節(jié)點(diǎn)B以及新增 加的節(jié)點(diǎn)C1、C2、節(jié)點(diǎn)Cl C3或節(jié)點(diǎn)C的電位狀態(tài)。因此，說明這些不同之處。
圖13(A)是移位寄存器l為圖11(A)所示情況時(shí)的時(shí)序圖。在期間1，Tr3處于導(dǎo) 通狀態(tài)，所以節(jié)點(diǎn)B、節(jié)點(diǎn)C1和節(jié)點(diǎn)C2變?yōu)楦唠娖健Ｔ谄陂g2， Tr3處于截止?fàn)顟B(tài)，所以節(jié) 點(diǎn)B、節(jié)點(diǎn)Cl和節(jié)點(diǎn)C2處于浮動(dòng)狀態(tài)。在此，在CLK1變?yōu)楦唠娖綍r(shí)，節(jié)點(diǎn)Cl根據(jù)自舉效應(yīng) 上升到比高電平高的電位。此時(shí)，CLK1的高電平經(jīng)由Tr6傳送給0UT1端子。
在期間3，在CLK2變?yōu)楦唠娖綍r(shí)，節(jié)點(diǎn)C2根據(jù)自舉效應(yīng)上升到比高電平高的電位。 此時(shí)，CLK2的高電平經(jīng)由Tr8傳送給0UT2端子。本實(shí)施例1的移位寄存器1使節(jié)點(diǎn)B與 Tr6和Tr8的柵極電極分別通過Trll和Trl2分離，所以因在CLK1和CLK2分別變?yōu)楦唠?平時(shí)產(chǎn)生的自舉效應(yīng)引起的電位上升，不是在節(jié)點(diǎn)B，而是在節(jié)點(diǎn)Cl或節(jié)點(diǎn)C2產(chǎn)生的。此 時(shí)，配置在節(jié)點(diǎn)B和VDD之間的Tr4不會(huì)被施加電源電壓(此處為高電平_低電平之間的 電壓)以上的電壓。因此，與第l實(shí)施例和第2實(shí)施例相比，Tr4的漏極應(yīng)力被緩解。此外，節(jié)點(diǎn)CI和節(jié)點(diǎn)C2的電壓根據(jù)自舉效應(yīng)增加為電源電壓以上的電壓的期間，與圖7(A)中的 節(jié)點(diǎn)B相比分別變短。因此，施加給Tr6和Tr8的柵極電極的電壓應(yīng)力被緩解。
圖13(B)是移位寄存器1為圖11(B)所示情況時(shí)的時(shí)序圖。如圖13(B)所示，由 PMOS晶體管構(gòu)成的移位寄存器1的動(dòng)作，其極性與由NMOS晶體管構(gòu)成的移位寄存器1不 同。S卩，圖11(B)中的節(jié)點(diǎn)B、節(jié)點(diǎn)CI和節(jié)點(diǎn)C2的電位，其極性與圖13(A)所示的情況相 反。在該情況下，節(jié)點(diǎn)B通過Trll和Trl2而分離，所以節(jié)點(diǎn)CI和節(jié)點(diǎn)C2分別根據(jù)自舉效 應(yīng)下降到比低電平低的電位。另一方面，節(jié)點(diǎn)B保持低電平(實(shí)際上是上升了Tr3的閾值量 的電位)。此時(shí)，配置在節(jié)點(diǎn)B和VSS之間的Tr4不會(huì)被施加電源電壓(此處為高電平-低 電平之間的電壓)以上的電壓。因此，與第l實(shí)施例和第2實(shí)施例相比，Tr4的漏極應(yīng)力被 緩解。并且，與圖13(A)同樣，施加給Tr6和Tr8的柵極電極的電壓應(yīng)力也被緩解。
圖13(C)是移位寄存器l為圖12(A)所示情況時(shí)的時(shí)序圖。在期間1，Tr3處于導(dǎo) 通狀態(tài)，所以節(jié)點(diǎn)B、節(jié)點(diǎn)Cl、節(jié)點(diǎn)C2和節(jié)點(diǎn)C3變?yōu)楦唠娖?。在期間2，Tr3處于截止?fàn)顟B(tài)。 因此，節(jié)點(diǎn)B、節(jié)點(diǎn)Cl、節(jié)點(diǎn)C2和節(jié)點(diǎn)C3處于浮動(dòng)狀態(tài)。在此，在CLK1變?yōu)楦唠娖綍r(shí)，節(jié)點(diǎn) Cl根據(jù)自舉效應(yīng)上升到比高電平高的電位。此時(shí)，CLK1的高電平經(jīng)由Tr6傳送給0UT1端 子。 在期間3，在CLK2變?yōu)楦唠娖綍r(shí)，節(jié)點(diǎn)C2根據(jù)自舉效應(yīng)上升到比高電平高的電位。 此時(shí)，CLK2的高電平經(jīng)由Tr8傳送給0UT2端子。 另外，在期間4，在CLK3變?yōu)楦唠娖綍r(shí)，節(jié)點(diǎn)C3根據(jù)自舉效應(yīng)上升到比高電平高的 電位。此時(shí)，CLK3的高電平經(jīng)由TrlO傳送給0UT3端子。 本實(shí)施例的移位寄存器1使節(jié)點(diǎn)B與Tr6、Tr8及TrlO的柵極電極分別通過Trll、 Trl2和Trl3分離。因此，因在CLK1、CLK2和CLK3分別變?yōu)楦唠娖綍r(shí)產(chǎn)生的自舉效應(yīng)引起 的電位上升，不是在節(jié)點(diǎn)B產(chǎn)生，而是在節(jié)點(diǎn)Cl、節(jié)點(diǎn)C2或節(jié)點(diǎn)C3產(chǎn)生的。此時(shí)，配置在節(jié) 點(diǎn)B和VDD之間的Tr4不會(huì)被施加電源電壓(此處為高電平_低電平之間的電壓)以上的 電壓。因此，與第1實(shí)施例和第2實(shí)施例相比，Tr4的漏極應(yīng)力被緩解。并且，基于和圖13 所示情況相同的理由，施加給Tr6、 Tr8和TrlO的柵極電極的電壓應(yīng)力也被緩解。
圖13(D)是移位寄存器1為圖12(B)所示情況時(shí)的時(shí)序圖。參照?qǐng)D13(D)，由PM0S 晶體管構(gòu)成的移位寄存器1的動(dòng)作，其極性與由NM0S晶體管構(gòu)成的移位寄存器1不同。艮卩， 圖12(B)中的節(jié)點(diǎn)B、節(jié)點(diǎn)Cl、節(jié)點(diǎn)C2和節(jié)點(diǎn)C3的電位，其極性與圖13(C)所示的情況相 反。在該情況下，節(jié)點(diǎn)B通過Trll、Tr12和Trl3分離。因此，節(jié)點(diǎn)Cl、節(jié)點(diǎn)C2和節(jié)點(diǎn)C3分 別根據(jù)自舉效應(yīng)下降到比低電平低的電位。另一方面，節(jié)點(diǎn)B保持低電平(實(shí)際上是上升了 Tr3的閾值量的電位)。此時(shí)，配置在節(jié)點(diǎn)B和VSS之間的Tr4不會(huì)被施加電源電壓(此處 為高電平-低電平之間的電壓)以上的電壓。因此，與第1實(shí)施例和第2實(shí)施例相比，Tr4 的漏極應(yīng)力被緩解。并且，根據(jù)與圖13(A)相同的理由，施加給Tr6、 Tr8和TrlO的柵極電 極的電壓應(yīng)力也被緩解。 如以上說明的那樣，本實(shí)施例不僅發(fā)揮在第1實(shí)施例和第2實(shí)施例中說明的效果， 也能夠緩解構(gòu)成移位寄存器1的晶體管的漏極間的電壓、以及因柵極電壓形成的應(yīng)力。
[實(shí)施例4]
[結(jié)構(gòu)說明] 參照附圖具體說明本發(fā)明的第4實(shí)施例的結(jié)構(gòu)。圖14和圖16是表示本實(shí)施例的掃描電路的結(jié)構(gòu)的框圖。圖15和圖17是表示本實(shí)施例的移位寄存器的結(jié)構(gòu)的電路圖。
本實(shí)施例的顯示裝置與第1實(shí)施例相同，具有圖2所示的結(jié)構(gòu)。并且，圖3所示的 剖視圖也與第1實(shí)施例相同。在本實(shí)施例中，圖2中的掃描電路2和構(gòu)成掃描電路2的移 位寄存器1的結(jié)構(gòu)與第1實(shí)施例不同。因此，參照?qǐng)D14 圖17說明它們的結(jié)構(gòu)。
如圖14所示，掃描電路2具有多個(gè)移位寄存器1(SR1、SR2、SR3、…、SRn-l、SRn) 和布線組(CLK1、CLK2、CLK3和ST)。柵極總線Gi (i = 1 2n)與掃描電路2的各移位寄存 器l的0UT1或0UT2端子中的任一端子連接。從0UT1端子或0UT2端子輸出的信號(hào)傳送給 所連接的柵極總線Gi (i = 1 2n)。與第1實(shí)施例相同，對(duì)一個(gè)移位寄存器1設(shè)置兩個(gè)輸 出信號(hào)端子(0UT1、 0UT2)。與第1實(shí)施例的不同之處是時(shí)鐘信號(hào)包括CLK1、 CLK2和CLK3。
如圖15(A)所示，本實(shí)施例的移位寄存器l具有NM0S晶體管Trl Tr8和Tr11 Trl3，還具有端子IN(n-l)、DRVl、DRV2、REF、0UTl、0UT2、VDD和VSS。與圖5(A)所示的第1 實(shí)施例的移位寄存器1的不同之處是，增加了 Trll Trl3，并變更了 Tr2的布線連接。在 此，為了實(shí)現(xiàn)比例電路(Ratio Circuit)，需要使Trll的電流驅(qū)動(dòng)能力大于Tr13。具體地 講，優(yōu)選使Trll的晶體管尺寸大于Tr13。其中，IN(n-l)端子被輸入來自相鄰移位寄存器 1的0UT2端子的信號(hào)。DRV1、 DRV2和REF端子接收CLK1 CLK3中的任一信號(hào)。并且，通 過移位寄存器1動(dòng)作，0UT1和0UT2端子輸出高電平或低電平的信號(hào)，柵極總線Gi (i = 1 2n)被施加該信號(hào)。最后，VDD和VSS端子分別被施加與高電平信號(hào)和低電平信號(hào)相同的固 定電壓。 另一方面，圖15(B)表示本實(shí)施例的移位寄存器1的其他結(jié)構(gòu)，表示具有PMOS晶 體管的結(jié)構(gòu)。本實(shí)施例的移位寄存器1的其他結(jié)構(gòu)具有PMOS晶體管Trl Tr8和Trll Trl3，還具有端子IN(n-l) 、 DRV1、 DRV2、 REF、 0UT1、 0UT2、 VSS和VDD。 Trll和Trl3與圖 15(A)同樣優(yōu)選使Trll的晶體管尺寸大于Tr13。其中，IN(n-l)端子接收來自相鄰移位寄 存器1的0UT2端子的信號(hào)。DRV1、 DRV2和REF端子接收CLK1 CLK3中的任一信號(hào)。并 且，通過移位寄存器1動(dòng)作，0UT1和0UT2端子輸出高電平或低電平的信號(hào)，柵極總線Gi (i =1 2n)被施加所輸出的信號(hào)。最后，VDD被施加與高電平信號(hào)相同的固定電壓。
并且，圖16表示本實(shí)施例的掃描電路2的其他結(jié)構(gòu)。參照?qǐng)D16，掃描電路2具有 多個(gè)移位寄存器1(SR1、SR2、…、SRn-l、SRn)和布線組(CLK1、CLK2、CLK3、CLK4和ST)。柵 極總線Gi (i = 1 3n)與掃描電路2的各移位寄存器1的0UT1端子、0UT2端子或0UT3端 子中的任一端子連接。從0UT1端子、0UT2端子或0UT3端子輸出的信號(hào)傳送給所連接的柵 極總線Gi (i = 1 3n)。與第2實(shí)施例同樣，對(duì)一個(gè)移位寄存器1設(shè)置三個(gè)輸出信號(hào)端子 (0UT1、 0UT2、 0UT3)。與第2實(shí)施例的不同之處是時(shí)鐘信號(hào)包括CLK1、 CLK2、 CLK3和CLK4。
參照?qǐng)D17(A)，本實(shí)施例的移位寄存器1具有NMOS晶體管Trl Trl3，還具有端 子IN(n-l) 、DRV1、DRV2、DRV3、REF、0UT1、0UT2、0UT3、VDD和VSS。與圖9(A)所示的第2實(shí) 施例的移位寄存器1的不同之處是，增加了 Trll Trl3，并變更了 Tr2的布線連接。與圖 15同樣優(yōu)選使Trll的晶體管尺寸大于Tr13。其中，IN(n-l)端子接收來自相鄰移位寄存 器1的0UT3端子的信號(hào)。DRV1、DRV2、DRV3和REF端子分別接收CLK1 CLK4中的任一信 號(hào)。并且，通過移位寄存器1動(dòng)作，0UT1、0UT2和0UT3端子輸出高電平或低電平的信號(hào)，柵 極總線Gi(i = 1 3n)被施加所輸出的信號(hào)。VDD和VSS分別被施加與高電平信號(hào)和低電 平信號(hào)相同的固定電壓。
另一方面，圖17(B)表示本實(shí)施例的移位寄存器1的其他結(jié)構(gòu)，表示由PM0S晶體 管構(gòu)成的情況。本實(shí)施例的移位寄存器l的其他結(jié)構(gòu)具有PM0S晶體管Trl Trl3，還具 有端子IN(n-l)、DRVl、DRV2、DRV3、REF、0UTl、0UT2、0UT3、VDD和VSS。與圖15和圖17(A) 同樣優(yōu)選使Trll的晶體管尺寸大于Tr13。其中，IN(n-l)端子接收來自相鄰移位寄存器1 的0UT3端子的信號(hào)。DRV1、 DRV2、 DRV3和REF端子分別接收CLK1 CLK4中的任一信號(hào)。 并且，通過移位寄存器1動(dòng)作，0UT1、0UT2端子和0UT3端子輸出高電平或低電平的信號(hào)，柵 極總線Gi(i = 1 3n)被施加所輸出的信號(hào)。VDD和VSS分別被施加與高電平信號(hào)和低電 平信號(hào)相同的固定電壓。
[動(dòng)作說明] 參照?qǐng)D18(A) (D)說明本實(shí)施例的動(dòng)作。首先，使用圖18(A)說明圖15(A)所 示的移位寄存器l的動(dòng)作。 在期間l，ST從低電平變?yōu)楦唠娖健Ｔ谝莆患拇嫫鱨(SRl)中的IN(n-l)端子被施 加ST的高電平時(shí)，Trl和Trll處于導(dǎo)通狀態(tài)，所以節(jié)點(diǎn)A和節(jié)點(diǎn)C變?yōu)榈碗娖?。由于?jié)點(diǎn) C變?yōu)榈碗娖剑訲rl2處于截止?fàn)顟B(tài)。并且，由于Tr3也同時(shí)處于導(dǎo)通狀態(tài)，所以節(jié)點(diǎn)B 被設(shè)定為高電平(實(shí)際上是從高電平的電位下降Tr3的閾值電壓量后的電壓)。在期間1， 由于連接REF端子的CLK3從低電平變?yōu)楦唠娖剑訲r2處于導(dǎo)通狀態(tài)。但是，如前面所 述，由于Trl2處于截止?fàn)顟B(tài)，所以VSS端子和節(jié)點(diǎn)A不會(huì)處于短路狀態(tài)。
在期間2，在ST變?yōu)榈碗娖綍r(shí)，Trl、Trll和Tr3都處于截止?fàn)顟B(tài)。由于Trll處于 截止?fàn)顟B(tài)，所以節(jié)點(diǎn)C變?yōu)楦唠娖?。因此，Trl2處于導(dǎo)通狀態(tài)。另一方面，由于Tr3處于截 止?fàn)顟B(tài)，所以節(jié)點(diǎn)B處于浮動(dòng)狀態(tài)。在該狀態(tài)下，在連接到DRV1端子的CLK1從低電平變?yōu)?高電平時(shí)，根據(jù)自舉效應(yīng)，節(jié)點(diǎn)B的電位上升到比高電平高的電位。此時(shí)，形成Tr6和Tr8 的柵極被施加高電平以上的柵極電壓的狀態(tài)。因此，CLK1的高電平在沒有電位下降的狀態(tài) 下經(jīng)由Tr6輸出給0UT1端子。在此，0UT1端子與柵極總線Gl連接，所以Gl的電位也變?yōu)?高電平。 然后，在期間3，在CLK1從高電平變?yōu)榈碗娖綍r(shí)，0UT1端子也被設(shè)定為低電平。并 且，CLK2從低電平變?yōu)楦唠娖?，由此?jié)點(diǎn)B被設(shè)定為比高電平高的電位。因此，高電平在沒 有電位下降的狀態(tài)下經(jīng)由Tr8輸出給0UT2端子。0UT2端子的信號(hào)與柵極總線G2連接，所 以G2的電位也變?yōu)楦唠娖健?然后，在期間4，在CLK2從高電平變?yōu)榈碗娖綍r(shí)，0UT2端子也被設(shè)定為低電平。在 此，與REF端子連接的CLK3變?yōu)楦唠娖?，所以Tr2處于導(dǎo)通狀態(tài)。由于節(jié)點(diǎn)C是高電平，所 以Trl2也處于導(dǎo)通狀態(tài)。因此，VDD端子與節(jié)點(diǎn)A經(jīng)由Trl2和Tr2處于短路狀態(tài)。此時(shí)， 節(jié)點(diǎn)A從低電平上升到高電平(實(shí)際上是下降Trl2和Tr2的閾值量后的電壓)。因此，Tr5 和Tr7都處于導(dǎo)通狀態(tài)，0UT1和0UT2端子分別保持低電平。另一方面，由于Tr4處于導(dǎo)通 狀態(tài)，所以Tr6和Tr8都處于截止?fàn)顟B(tài)，DRV1和DRV2端子分別與0UT1和0UT2端子電分離。
圖18(B)是表示圖15(B)所示的移位寄存器1的動(dòng)作的時(shí)序圖。圖15(B)所示的 移位寄存器1是把圖15 (A)所示的移位寄存器1中的NM0S晶體管變更為PM0S晶體管而形 成的。因此，考慮到成為導(dǎo)通/截止?fàn)顟B(tài)的極性反轉(zhuǎn)這一點(diǎn)，動(dòng)作與圖18(A)所示的時(shí)序圖 相同。與DRV1端子連接的CLK1和與DRV2端子連接的CLK2的低電平分別傳送給0UT1端 子和0UT2端子。在期間1，與REF端子連接的CLK3從高電平變?yōu)榈碗娖?，所以Tr2處于導(dǎo)通狀態(tài)。但是，如上所述，由于Trl2處于截止?fàn)顟B(tài)，所以VDD端子和節(jié)點(diǎn)A不會(huì)成為短路狀 態(tài)。 下面，參照?qǐng)D18(C)說明圖17(A)所示的移位寄存器1的動(dòng)作。在期間l，ST從低 電平變?yōu)楦唠娖?。在移位寄存器l(SRl)中的IN(n-l)端子被施加ST的高電平時(shí)，Trl和 Trll處于導(dǎo)通狀態(tài)，節(jié)點(diǎn)A和VSS端子、以及節(jié)點(diǎn)C和VSS端子分別短路。因此，節(jié)點(diǎn)A和 節(jié)點(diǎn)C變?yōu)榈碗娖健Ｓ捎诠?jié)點(diǎn)C變?yōu)榈碗娖?，所以Trl2處于截止?fàn)顟B(tài)。并且，由于Tr3也 同時(shí)處于導(dǎo)通狀態(tài)，所以節(jié)點(diǎn)B被設(shè)定為高電平(實(shí)際上是從高電平的電位下降Tr3的閾 值電壓量后的電壓)。 在期間2，在ST變?yōu)榈碗娖綍r(shí)，Trl、Trll和Tr3都處于截止?fàn)顟B(tài)。由于Trll處于 截止?fàn)顟B(tài)，所以節(jié)點(diǎn)C變?yōu)楦唠娖?。因此，Trl2處于導(dǎo)通狀態(tài)。由于Tr3處于截止?fàn)顟B(tài)，所 以節(jié)點(diǎn)B處于浮動(dòng)狀態(tài)。在該狀態(tài)下，在連接DRV1端子的CLK1從低電平變?yōu)楦唠娖綍r(shí)，根 據(jù)自舉效應(yīng)，節(jié)點(diǎn)B的電位上升到比高電平高的電位。此時(shí)，形成Tr6和Tr8的柵極被施加 高電平以上的柵極電壓的狀態(tài)。因此，CLK1的高電平在沒有電位下降的狀態(tài)下經(jīng)由Tr6輸 出給0UT1端子。在此，0UT1端子與柵極總線G1連接，所以G1的電位也變?yōu)楦唠娖健?
然后，在期間3，在CLK1從高電平變?yōu)榈碗娖綍r(shí)，0UT1端子也被設(shè)定為低電平。并 且，由于CLK2從低電平變?yōu)楦唠娖?，所以?jié)點(diǎn)B被設(shè)定為比高電平高的電位。因此，高電平 在沒有電位下降的狀態(tài)下經(jīng)由Tr8輸出給0UT2端子。0UT2端子的信號(hào)與柵極總線G2連 接，所以G2的電位也變?yōu)楦唠娖健?然后，在期間4，在CLK2從高電平變?yōu)榈碗娖綍r(shí)，0UT2端子也被設(shè)定為低電平。并 且，由于CLK3從低電平變?yōu)楦唠娖?，所以?jié)點(diǎn)B被設(shè)定為比高電平高的電位。因此，高電平 在沒有電位下降的狀態(tài)下經(jīng)由TrlO輸出給0UT3端子。0UT3端子的信號(hào)與柵極總線G3連 接，所以G3的電位也變?yōu)楦唠娖健?在期間5，在CLK3從高電平變?yōu)榈碗娖綍r(shí)，0UT3端子也被設(shè)定為低電平。在此， 與REF端子連接的CLK4變?yōu)楦唠娖剑訲r2處于導(dǎo)通狀態(tài)。由于節(jié)點(diǎn)C是高電平，所以 Trl2也處于導(dǎo)通狀態(tài)。因此，VDD端子與節(jié)點(diǎn)A經(jīng)由Trl2和Tr2成為短路狀態(tài)，節(jié)點(diǎn)A從 低電平上升到高電平(實(shí)際上是下降Trl2和Tr2的閾值量后的電壓)。此時(shí)，Tr5、Tr7和 Tr9都處于導(dǎo)通狀態(tài)，所以0UT1、 0UT2和0UT3端子分別與VSS短路，并保持低電平。另一 方面，由于Tr4處于導(dǎo)通狀態(tài)，所以節(jié)點(diǎn)B與VSS短路。因此，Tr6、Tr8和Tr10都處于截止 狀態(tài)，DRV1、 DRV2和DRV3端子分別與0UT1、 0UT2和0UT3端子電分離。
圖18(D)是表示圖17(B)所示的移位寄存器1的動(dòng)作的時(shí)序圖。圖17(B)所示的 移位寄存器1是把圖17 (A)所示的移位寄存器1中的NM0S晶體管變更為PM0S晶體管而形 成的。因此，考慮到成為導(dǎo)通/截止?fàn)顟B(tài)的極性反轉(zhuǎn)這一點(diǎn)，其動(dòng)作與圖18(C)所示的時(shí)序 圖相同。與DRV1連接的CLK1、與DRV2連接的CLK2、以及與DRV3連接的CLK3各自的低電 平傳送給0UT1、 0UT2或0UT3端子。 如以上說明的那樣，根據(jù)本實(shí)施例，能夠由數(shù)量更少的時(shí)鐘信號(hào)線實(shí)現(xiàn)具有第1 實(shí)施例或第2實(shí)施例示出的效果的掃描電路2。另外，在本實(shí)施例中，在移位寄存器l中，使 用輸出給0UT1端子的CLK1之前一個(gè)相位的時(shí)鐘信號(hào)(在移位寄存器1為圖15所示情況 時(shí)指CLK3，在移位寄存器1為圖17所示情況時(shí)指CLK4)，把節(jié)點(diǎn)A設(shè)定為VDD (移位寄存器 1為圖15(A)和圖17(A)所示的情況時(shí))或者VSS(移位寄存器1為圖15(B)和圖17(B)所示的情況時(shí))，所以與其他實(shí)施例相比能夠獲得抑制因節(jié)點(diǎn)A的電位變動(dòng)造成電路錯(cuò)誤動(dòng)
作的結(jié)構(gòu)。[實(shí)施例5][結(jié)構(gòu)說明] 本實(shí)施例的顯示裝置與其他實(shí)施例相同，其結(jié)構(gòu)與圖2和圖3所示的結(jié)構(gòu)相同。并 且，移位寄存器l的結(jié)構(gòu)可以沿用在其他實(shí)施例中說明的結(jié)構(gòu)。在本實(shí)施例中，掃描電路2 的結(jié)構(gòu)不同。因此，圖19和圖20示出本實(shí)施例的掃描電路的框圖。 首先，使用圖19說明本實(shí)施例的掃描電路的結(jié)構(gòu)。掃描電路2具有多個(gè)移位寄存 器1(SR1、SR2、SR3、…、SRn-l、SRn)和布線組(CLK1、CLK2、CLK3、ST和REF)。其結(jié)構(gòu)上與 其他實(shí)施例的不同之處是移位寄存器l的REF端子不是與時(shí)鐘信號(hào)連接，而是與相鄰移位 寄存器1的0UT1端子連接；從外部經(jīng)由REF信號(hào)線向最終段的移位寄存器1 (SRn)的REF 端子提供信號(hào)。移位寄存器1的結(jié)構(gòu)只要是由一個(gè)移位寄存器1驅(qū)動(dòng)兩個(gè)柵極總線Gl (i =1 2n)的結(jié)構(gòu)即可，所以可以是第1實(shí)施例的圖5所示的結(jié)構(gòu)，也可以是第3實(shí)施例的 圖11所示的結(jié)構(gòu)，還可以是第4實(shí)施例的圖15所示的結(jié)構(gòu)。 下面，使用圖20說明本實(shí)施例的掃描電路的其他結(jié)構(gòu)。掃描電路2具有多個(gè)移位 寄存器1 (SR1、 SR2、…、SRn-l、 SRn)和布線組(CLK1、 CLK2、 CLK3、 CLK4、 ST和REF)。其結(jié) 構(gòu)上與其他實(shí)施例的不同之處是與圖19同樣，移位寄存器1的REF端子不是與時(shí)鐘信號(hào) 連接，而是與相鄰移位寄存器1的0UT1端子連接；從外部經(jīng)由REF信號(hào)線向最終段的移位 寄存器1 (SRn)的REF端子提供信號(hào)。移位寄存器1的結(jié)構(gòu)只要是由一個(gè)移位寄存器1驅(qū)動(dòng) 三個(gè)柵極總線G1 G3的結(jié)構(gòu)即可，所以可以是第2實(shí)施例的圖9(A) (B)所示的結(jié)構(gòu)， 也可以是第3實(shí)施例的圖12(A) (C)所示的結(jié)構(gòu)，還可以是第4實(shí)施例的圖17(A) (B)
所示的結(jié)構(gòu)。[動(dòng)作說明] 構(gòu)成圖19和圖20所示的掃描電路2的移位寄存器1能夠適用前面敘述的其他 實(shí)施例中的移位寄存器1的結(jié)構(gòu)。此時(shí)，通過進(jìn)行在這些實(shí)施例中說明的動(dòng)作，從0UT1或 0UT2端子(或0UT3端子)生成輸出信號(hào)。在本實(shí)施例中，移位寄存器1的REF端子不接收 時(shí)鐘信號(hào)，而是接收來自相鄰移位寄存器1的0UT1端子的輸出信號(hào)，并通過接收到的接收 信號(hào)進(jìn)行控制。但是，最終段的移位寄存器l(SRn)由于不存在合適的信號(hào)，所以需要輸入 外部信號(hào)REF。 根據(jù)本實(shí)施例，能夠提供一種掃描電路及具有該掃描電路的顯示裝置，在由一個(gè)
移位寄存器l驅(qū)動(dòng)兩個(gè)柵極總線Gi(i = 1 2n)時(shí)，由3相時(shí)鐘進(jìn)行控制，在由一個(gè)移位
寄存器1驅(qū)動(dòng)三個(gè)柵極總線Gi (i = 1 3n)時(shí)，由4相時(shí)鐘信號(hào)進(jìn)行控制。 以上說明了第1實(shí)施例 第5實(shí)施例。在各實(shí)施例中示出的電路結(jié)構(gòu)或驅(qū)動(dòng)方法
只是一例，只要具有相同的功能、效果，則也可以是其他的電路結(jié)構(gòu)或驅(qū)動(dòng)方法。
權(quán)利要求
一種移位寄存器，其特征在于，具有第1輸出電路，由第1時(shí)鐘信號(hào)進(jìn)行控制，向第1輸出信號(hào)線輸出信號(hào)；第2輸出電路，由相位與所述第1時(shí)鐘信號(hào)不同的第2時(shí)鐘信號(hào)進(jìn)行控制，向第2輸出信號(hào)線輸出信號(hào)；以及第1控制信號(hào)線和第2控制信號(hào)線，與所述第1輸出電路和所述第2輸出電路連接。
2. 根據(jù)權(quán)利要求l所述的移位寄存器，其特征在于，具有復(fù)位電路，由周期與所述第1時(shí)鐘信號(hào)和所述第2時(shí)鐘信號(hào)相同的第3時(shí)鐘信號(hào) 激活，所述復(fù)位電路驅(qū)動(dòng)所述第1控制信號(hào)線，從而使所述第1輸出電路和所述第2輸出電 路復(fù)位。
3. 根據(jù)權(quán)利要求1或2所述的移位寄存器，其特征在于，所述第1輸出電路和所述第2輸出電路均具有第1晶體管和第2晶體管，所述第1輸出電路中的所述第1晶體管的柵極與所述第1控制信號(hào)線連接，第1端子 與電源連接，第2端子與所述第1輸出信號(hào)線連接，所述第1輸出電路中的所述第2晶體管的柵極與所述第2控制信號(hào)線連接，第1端子 連接到與所述第1時(shí)鐘信號(hào)對(duì)應(yīng)的信號(hào)線，第2端子與所述第1輸出信號(hào)線連接，所述第2輸出電路中的所述第1晶體管的柵極與所述第1控制信號(hào)線連接，第1端子 與所述電源連接，第2端子與所述第2輸出信號(hào)線連接，所述第2輸出電路中的所述第2晶體管的柵極與所述第2控制信號(hào)線連接，第1端子 連接到與所述第2時(shí)鐘信號(hào)對(duì)應(yīng)的信號(hào)線，第2端子與所述第2輸出信號(hào)線連接。
4. 根據(jù)權(quán)利要求3所述的移位寄存器，其特征在于，所述復(fù)位電路在導(dǎo)通狀態(tài)和非導(dǎo)通狀態(tài)之間切換所述第1輸出電路和所述第2輸出電 路中的所述第1晶體管，從而使所述第1輸出電路和所述第2輸出電路復(fù)位。
5. 根據(jù)權(quán)利要求3所述的移位寄存器，其特征在于，所述第1晶體管和所述第2晶體管均是NMOS晶體管，或者均是PMOS晶體管。
6. —種顯示裝置，其特征在于，具有 排列有多個(gè)像素的像素陣列；禾口掃描電路，由權(quán)利要求1、2、4、5中任一項(xiàng)所述的移位寄存器激活所述多個(gè)像素。
7. 根據(jù)權(quán)利要求6所述的顯示裝置，其特征在于，所述掃描電路具有以前一級(jí)的所述第1輸出信號(hào)線或第2輸出信號(hào)線為后一級(jí)的輸入 信號(hào)而級(jí)聯(lián)連接有多個(gè)的所述移位寄存器，通過所述各移位寄存器的第1輸出信號(hào)線和第 2輸出信號(hào)線激活所述多個(gè)像素。
8. 根據(jù)權(quán)利要求6所述的顯示裝置，其特征在于， 構(gòu)成所述像素的子像素排列在所述掃描電路的掃描方向上。
9. 一種移位寄存器的驅(qū)動(dòng)方法，所述移位寄存器具有第1輸出電路和第2輸出電路，所 述移位寄存器的驅(qū)動(dòng)方法的特征在于，包括以下步驟通過第1時(shí)鐘信號(hào)控制所述第1輸出電路，從而向第1輸出信號(hào)線輸出信號(hào)； 通過相位與所述第1時(shí)鐘信號(hào)不同的第2時(shí)鐘信號(hào)控制所述第2輸出電路，從而向第 2輸出信號(hào)線輸出信號(hào)；以及通過與所述第1輸出電路及所述第2輸出電路連接的第1控制信號(hào)線及第2控制信號(hào)線，控制所述第1輸出電路及所述第2輸出電路。
10. 根據(jù)權(quán)利要求9所述的移位寄存器的驅(qū)動(dòng)方法，其特征在于， 所述第1輸出電路和所述第2輸出電路均具有第1晶體管和第2晶體管，所述第1輸出電路中的所述第1晶體管的柵極與所述第1控制信號(hào)線連接，第1端子 與電源連接，第2端子與所述第1輸出信號(hào)線連接，所述第1輸出電路中的所述第2晶體管的柵極與所述第2控制信號(hào)線連接，第1端子 連接到與所述第1時(shí)鐘信號(hào)對(duì)應(yīng)的信號(hào)線，第2端子與所述第1輸出信號(hào)線連接，所述第2輸出電路中的所述第1晶體管的柵極與所述第1控制信號(hào)線連接，第1端子 與所述電源連接，第2端子與所述第2輸出信號(hào)線連接，所述第2輸出電路中的所述第2晶體管的柵極與所述第2控制信號(hào)線連接，第1端子 連接到與所述第2時(shí)鐘信號(hào)對(duì)應(yīng)的信號(hào)線，第2端子與所述第2輸出信號(hào)線連接。
11. 根據(jù)權(quán)利要求10所述的移位寄存器的驅(qū)動(dòng)方法，其特征在于， 包括以下步驟通過周期與所述第1時(shí)鐘信號(hào)及所述第2時(shí)鐘信號(hào)相同的第3時(shí)鐘信號(hào)驅(qū)動(dòng)所述第1控制信號(hào)線，在導(dǎo)通狀態(tài)和非導(dǎo)通狀態(tài)之間切換所述第1輸出電路及所述 第2輸出電路中的所述第1晶體管。
12. 根據(jù)權(quán)利要求11所述的移位寄存器的驅(qū)動(dòng)方法，其特征在于，包括以下步驟 在第1時(shí)鐘期間，驅(qū)動(dòng)所述第l控制信號(hào)線，將所述第l輸出電路和所述第2輸出電路中的所述第1晶體管從導(dǎo)通/非導(dǎo)通狀態(tài)切換為非導(dǎo)通/導(dǎo)通狀態(tài)； 在第2時(shí)鐘期間，從所述第1輸出電路輸出所述第1時(shí)鐘信號(hào)； 在第3時(shí)鐘期間，從所述第2輸出電路輸出所述第2時(shí)鐘信號(hào)；以及 在第N時(shí)鐘期間，通過所述第3時(shí)鐘信號(hào)驅(qū)動(dòng)所述第1控制信號(hào)線，將所述第1輸出電路和所述第2輸出電路中的所述第1晶體管從非導(dǎo)通/導(dǎo)通狀態(tài)切換為導(dǎo)通/非導(dǎo)通狀態(tài)，其中N為4以上的整數(shù)。
13. 根據(jù)權(quán)利要求12所述的移位寄存器的驅(qū)動(dòng)方法，其特征在于，所述第1時(shí)鐘信號(hào)和所述第2時(shí)鐘信號(hào)的相位在所述第1時(shí)鐘期間和所述第N時(shí)鐘期 間相同。
全文摘要
一種移位寄存器、顯示裝置及移位寄存器的驅(qū)動(dòng)方法。在高精細(xì)或像素結(jié)構(gòu)水平排列的顯示裝置中，實(shí)現(xiàn)窄間距化和窄邊框化。顯示裝置的掃描電路中的移位寄存器，具有第1輸出電路(31)、第2輸出電路(32)、第1控制信號(hào)線(51)和第2控制信號(hào)線(52)。第1輸出電路(31)由第1時(shí)鐘信號(hào)(CLK1)控制，向第1輸出信號(hào)線(41)輸出信號(hào)。第2輸出電路(32)由相位與第1時(shí)鐘信號(hào)(CLK1)不同的第2時(shí)鐘信號(hào)(CLK2)控制，向第2輸出信號(hào)線(42)輸出信號(hào)。第1控制信號(hào)線(51)和第2控制信號(hào)線(52)與第1輸出電路(31)和第2輸出電路(32)連接。
文檔編號(hào)G11C19/00GK101719382SQ200910179029
公開日2010年6月2日 申請(qǐng)日期2009年10月9日 優(yōu)先權(quán)日2008年10月8日
發(fā)明者音瀨智彥 申請(qǐng)人:Nec液晶技術(shù)株式會(huì)社