專利名稱：用于測試設(shè)定/保持時間的設(shè)備和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及測試設(shè)備，并且更加具體地涉及用于測試設(shè)定/保持時間 的i殳備和方法。
背景技術(shù)：
半導(dǎo)體集成電路的尤其是半導(dǎo)體存儲裝置的寫入操作期間的 一個重 要|*1設(shè)^/保持時間。這里，只有當(dāng)設(shè)^/保持時間具有適當(dāng)容限時， 要寫入的數(shù)據(jù)才可以根據(jù)數(shù)據(jù)選通信號"DQSB"變成居中。結(jié)果，數(shù)據(jù) 可以準(zhǔn)確地寫入半導(dǎo)體集成電路的存儲區(qū)域內(nèi)。
圖l是半導(dǎo)體集成電路的傳統(tǒng)數(shù)據(jù)輸入設(shè)備的示意框圖。在圖1中， 數(shù)據(jù)輸入設(shè)備1包括多個數(shù)據(jù)輸入單元DIP—DQ0至DIP—DQ7和芯片外 驅(qū)動器(off-chip driver)校準(zhǔn)單元10。全、所述多個^t據(jù)輸入單元 DIP_DQ0至DIP_DQ7的結(jié)構(gòu)都相同。
所述多個數(shù)據(jù)輸入單元DIP_DQ0至DIP一DQ7中的每一個都構(gòu)造成 接收啟用信號"ENDINB"、數(shù)"信號"DATA<0:7>"以及數(shù)據(jù)選通信號 "DQSB"作為輸入。這里，所述多個lt據(jù)輸入單元DIP_DQ0至DIP—DQ7 以一對一方式和數(shù)據(jù)引腳DQ0至DQ7 (未示出)連接。
芯片外驅(qū)動器校準(zhǔn)單元10構(gòu)造成校準(zhǔn)芯片外驅(qū)動器(未示出)的輸出 數(shù)據(jù)的電平。這里，芯片外驅(qū)動器校準(zhǔn)單元10接》1^多個數(shù)據(jù)輸入單元 DIP—DQ0至DIP—DQ7中之一內(nèi)預(yù)先獲得(亦即預(yù)先提取)的數(shù)據(jù)，并 且^T收數(shù)據(jù)時鐘^ff號"DCLK"作為輸入，以輸出芯片外驅(qū)動器校準(zhǔn)信號 "PU_INCD"、 "PU—DECD"、 "PD_INCD"和"PD—DECD"。芯片外驅(qū)動器校準(zhǔn)信號"PU—INCD"、 "PU—DECD"、 "PDINCD，，和"PD—DECD" 用于校準(zhǔn)芯片外驅(qū)^器(未示出)的輸出數(shù)據(jù)的電不。
圖2是圖1設(shè)備中使用的傳統(tǒng)數(shù)據(jù)輸入單元DIP一DQ6的示意框圖。 在圖2中，數(shù)據(jù)輸入單元DIP—DQ6包括輸入緩沖器21、預(yù)先提取電M 元22以及寫入驅(qū)動器23。芯片外驅(qū)動器校準(zhǔn)單元10接收預(yù)先提取電路 單元22的輸出數(shù)據(jù)作為輸入。
當(dāng)啟用信號"ENDINB"被啟用時，輸入緩沖器21緩沖并輸出數(shù)據(jù) 信號"DATA<6>"。預(yù)先提取電路單元22將根據(jù)數(shù)據(jù)選通信號"DQSB" 預(yù)先提取輸入緩沖器21的輸出翁:據(jù)，亦即預(yù)先提取4位，以使輸出數(shù)據(jù) 居中，然后輸出該輸出數(shù)據(jù)。寫入驅(qū)動器23驅(qū)動預(yù)先提取電5S4"元22 的輸出數(shù)據(jù)，將該輸出數(shù)據(jù)寫入半導(dǎo)體集成電路的存儲區(qū)域內(nèi)。
圖3是圖l設(shè)備中使用的傳統(tǒng)芯片外驅(qū)動器校準(zhǔn)單元的示意框圖。在 圖3中，芯片外驅(qū)動器校準(zhǔn)單元10包括鎖存電路單元11和解碼器12。
鎖存電路單元u根據(jù)數(shù)據(jù)時鐘信號"DCLK"鎖存從預(yù)先提取電路 單元22輸出的數(shù)據(jù)信號"ALGNR0B"、 "ALGNF0B"、 "ALGNR1B"和
"ALGNF1B"，以輸出被鎖存的數(shù)據(jù)信號"DIN0B"、 "DIN1B"、 "DIN2B" 和"DIN3B"。解碼器12將鎖存的數(shù)據(jù)信號"DIN0B"、 "DIN1B"、 "DIN2B" 和"DIN3B"解碼，以輸出芯片外驅(qū)動器校準(zhǔn)信號"PU_INCD"、
"PU一DECD"、 "PD—INCD，，和"PD一DECD"。
考慮到半導(dǎo)體集成電路的芯片內(nèi)的電路布置，通過考慮信號負載的建
模擬操作，亦即執(zhí)^i殳^/保持模擬。
然而，數(shù)據(jù)輸入設(shè)備1 (在圖1中)是個問題。例如，數(shù)據(jù)輸入設(shè)備1 (圖 1中)的電路配置無法執(zhí)行判斷關(guān)于多個數(shù)據(jù)引腳所選取的設(shè)^/保持時間 是否適用的測試。雖然半導(dǎo)體集成電路的數(shù)據(jù)引腳以一對一方式對應(yīng)于多 個數(shù)據(jù)輸入單元DIP一DQ0至DIP一DQ7，但是所述多個數(shù)據(jù)輸入單元 DIP_DQ0至DIP一DQ7由于在制造i程期間和操作環(huán)境上的差異而具有 彼i不同的數(shù)據(jù)i出特性。
此外，因為數(shù)據(jù)輸入設(shè)備l(在圖1中)無法分開測試各個數(shù)據(jù)引腳，
所以將無法滿足根據(jù)設(shè)^/保持模擬的設(shè)計電路中的設(shè);t/保持時間的容限
中之一。因此，由于當(dāng)設(shè)定/保持時間的容限不足時要寫入存儲區(qū)域內(nèi)的 數(shù)據(jù)沒有居中，所以需要修正^Mt，從而導(dǎo)致?lián)p失生產(chǎn)時間并增加生產(chǎn)成
7本。此外，當(dāng)執(zhí)行修正操作時，由于應(yīng)當(dāng)執(zhí)行其它數(shù)據(jù)校準(zhǔn)模擬和設(shè)定/ 保持模擬，所以額外模擬造成了額外時間與成本。

發(fā)明內(nèi)容
在此描述了 一種能夠執(zhí)4ti殳^/保持時間測試操作的用于測試i殳定/保 持時間的設(shè)備和方法。
在一個方面，用于測試設(shè)定/保持時間的設(shè)備包括多個數(shù)據(jù)輸入單 元，其每個配置成響應(yīng)于選擇信號和設(shè)定/保持校準(zhǔn)信號來校準(zhǔn)輸入數(shù)據(jù) 的設(shè)定/保持時間；以及芯片外驅(qū)動器校準(zhǔn)單元，其配置成通過使用所述 多個數(shù)據(jù)輸入單元之一的輸入數(shù)據(jù)輸入來產(chǎn)生選擇信號和設(shè)定/保持校準(zhǔn) 信號。
在另一個方面，用于測試設(shè)定/保持時間的設(shè)備包括多個數(shù)據(jù)輸入 單元，其配置成當(dāng)輸入到多個數(shù)據(jù)輸入單元的選擇信號被啟用時，響應(yīng)于
間；以及芯片外驅(qū)動器校準(zhǔn)單元，其配置成當(dāng)測試模式信號處在禁用狀態(tài) 下時，通過使用輸入到多個數(shù)據(jù)輸入單元之一的數(shù)據(jù)，產(chǎn)生用于校準(zhǔn)芯片 外驅(qū)動器的輸出數(shù)據(jù)電平的芯片外驅(qū)動器校準(zhǔn)信號，并且配置成當(dāng)測試模 式信號處在啟用狀態(tài)下時，通過使用輸入到多個數(shù)據(jù)輸入單元之一的數(shù) 據(jù)，產(chǎn)生選擇信號和設(shè)^/保持校準(zhǔn)信號。
在另一個方面，用于測試設(shè)定/保持時間的方法包括當(dāng)測試模式處 在禁用狀態(tài)下時，根據(jù)第一輸入數(shù)據(jù)校準(zhǔn)芯片外驅(qū)動器的輸出數(shù)據(jù)電平； 以及當(dāng)測試模式處在啟用狀態(tài)下時，根據(jù)笫二輸入數(shù)據(jù)校準(zhǔn)多個數(shù)據(jù)輸入
單元當(dāng)中的選擇的數(shù)據(jù)輸入單元的設(shè);t/保持時間。
在另一個方面，用于測試設(shè)定/保持時間的方法包括當(dāng)測試模式處 在禁用狀態(tài)下時，對通過第 一信號#輸入至芯片外驅(qū)動器校準(zhǔn)單元的輸 入端的數(shù)據(jù)進行解碼以輸出第一解碼信號；以及根據(jù)第一解碼信號校準(zhǔn)芯 片外驅(qū)動器的輸出lt據(jù)電平，其中當(dāng)測試模式處在啟用狀態(tài)下時，芯片外 驅(qū)動器校準(zhǔn)單元對通過第二信號路徑輸入至輸入端的數(shù)據(jù)進行解碼以輸 出第二解碼信號，并且根據(jù)第二解碼信號校準(zhǔn)從多個數(shù)據(jù)輸入單元當(dāng)中選
擇的數(shù)據(jù)輸入單元的設(shè);t/保持時間。
在另一個方面，用于測試設(shè)定/保持時間的設(shè)備包括輸入緩沖器， 其配置成接收輸入數(shù)據(jù)；設(shè)定/保持校準(zhǔn)單元，其配置成通過將輸入緩沖器的輸出信號延遲多達對應(yīng)于根據(jù)選擇信號啟用的設(shè)^/保持校準(zhǔn)信號的
延遲時間，來校準(zhǔn)輸入數(shù)據(jù)的設(shè)定/保持時間；預(yù)先提取電路單元，其配 置成預(yù)先提取設(shè)^/保持校準(zhǔn)單元的輸出信號來輸出預(yù)先提取的數(shù)據(jù)；笫 一鎖存電路單元，其配置成鎖存預(yù)先提取的數(shù)據(jù)以輸出被鎖存的數(shù)據(jù)；以 及多個解碼器，其每個配置成對被鎖存的數(shù)據(jù)進行解碼，以輸出芯片外驅(qū) 動器校準(zhǔn)信號、選擇信號以及設(shè)^/保持校準(zhǔn)信號之一。
在另一個方面，半導(dǎo)M^ti殳備包括多個泰:據(jù)輸入單元，其配置成
以及芯片外驅(qū)動器校準(zhǔn)單元，其配置成通過使用多個數(shù)據(jù)輸入單元之一的 輸入數(shù)據(jù)輸入來產(chǎn)生選擇信號和設(shè)^/保持校準(zhǔn)信號，其中根據(jù)輸入數(shù)據(jù) 的設(shè)^/保持時間將存儲數(shù)據(jù)寫入到存儲區(qū)域內(nèi)。
下面在"具體實施方式
"部分中描述這些以及其它特征、方面和實施例。


結(jié)合附圖來描述特征、方面與實施例，其中
圖l是半導(dǎo)體集成電路的傳統(tǒng)數(shù)據(jù)輸入設(shè)備的示意框圖2是圖1設(shè)備中使用的傳統(tǒng)數(shù)據(jù)輸入單元DIP一DQ6的示意框圖3是圖l設(shè)備中使用的傳統(tǒng)芯片外驅(qū)動器校準(zhǔn)單元的示意框圖4是根據(jù)一個具體實施例的用于測試設(shè)^/保持時間的示例性設(shè)備 的示意才匡圖5是根據(jù)一個實施例的能夠在圖4設(shè)備中實施的示例性數(shù)據(jù)輸入單 元DIP一DQ6的示意4匡圖6另L根據(jù)一個實施例的能夠在圖5單元中實施的示例性控制電路單 元的示意電路圖7是根據(jù)一個實施例的能夠在圖5單元中實施的示例性校準(zhǔn)電路單 元的示意電路圖；以及
圖83_#>據(jù)一個實施例的能夠在圖4i殳備中實施的示例性芯片外驅(qū)動 器校準(zhǔn)單元的示意4匡圖。
具體實施例方式
圖4是根據(jù)一個實施例的用于測試設(shè)^/保持時間的示例性設(shè)備100 的示意框圖。
在圖4中，用于測試設(shè)定/保持時間的設(shè)備100可以配置成包括多個 數(shù)據(jù)輸入單元DIP—DQ0至DIP_DQ7以及芯片外驅(qū)動器校準(zhǔn)單元200。 這里，設(shè)備100可以通過使用芯A外驅(qū)動器校準(zhǔn)單元200校準(zhǔn)芯片外驅(qū)動 器的輸出數(shù)據(jù)電平，選擇性地測試多個數(shù)據(jù)輸入單元DIP—DQ0至 DIP一DQ7的i殳^/保持時間。
在圖4中，多個數(shù)據(jù)輸入單元DIP—DQ0至DIP—DQ7接收i殳^/保持 校準(zhǔn)信號"TM—MINUS1 " 、 " TM一MINUS2 " 、 " TM一PLUS1 "和
"TM—PLUS2"、 ^擇倌號"TM一DQ67"、 "TM一DQ01"、 "TM一DQ23" 和"TM—DQ45"、數(shù)據(jù)選通信號"DQSB"、啟用信號"ENDINB"以及 測試模i^信號"TM_PINTDSH，，作為輸入。多個數(shù)據(jù)輸入單元DIP—DQ0 至DIP—DQ7可以配置成校準(zhǔn)并輸出數(shù)據(jù)信號"DATA<0:7>"的設(shè)t保 持時間，其可以在選#^信號"TM—DQ67"、 "TM_DQ01"、 "TM—DQ23" 和"TM—DQ45"被啟用時，響應(yīng)于設(shè)定/保持校;信號"TM—MINUS1"、
"TM—MINUS2"、 "TM—PLUS1"和"TM_PLUS2"而被輸入。
多個數(shù)據(jù)輸入單元DIP_DQ0至DIP—DQ7可以配置成一對一地對應(yīng) 于數(shù)據(jù)引腳DQ0至DQ7 (未示出)。多個數(shù)據(jù)輸入單元DIP_DQ0至 DIP一DQ7可以配置成使得在布局上具有基本上類似特性的相鄰it據(jù)輸入 單元，亦即DIP—DQ6和DIP_DQ7、 DIP—DQ0和DIP—DQ1 、 DIPDQ2 和DIP—DQ3以及DIP—DQ4和DIP—DQ5，可以分別共同接收選^信號 "T]M_DQ67"、 "TM—DQ01"、 "TM一DQ23"和"TM_DQ45"，以執(zhí)行操 作相i性。例如，多+數(shù)據(jù)輸入單元DIP一DQO至DIP一DQ7中的每一個 都可以配置成基本上相同。
在圖4中，芯片外驅(qū)動器校準(zhǔn)單元200可以接收預(yù)先提取的數(shù)據(jù)信號 "PFD"，其可以在多個數(shù)據(jù)輸入單元DIP一DQO至DIP一DQ7之一內(nèi)預(yù)先 提取，例如，芯片外校準(zhǔn)單元200可以接^來自數(shù)據(jù)^V單元Dn^DQ6 的預(yù)先提取數(shù)據(jù)信號"PDF"、測試模式信號"TM—PINTDSH"和l^據(jù)時 鐘信號"DCLK"作為輸入，并且可以輸出芯片外^準(zhǔn)信號"PU—INCD"、 "PU—DECD"、 "PD—INCD，，和"PD—DECD"來校準(zhǔn)芯片外驅(qū)動器輸出 數(shù)據(jù)、選擇信號"TM—DQ67" 、 "TM_DQ01" 、 "TM—DQ23"和"TM_DQ45" 以:SJ殳^y保持校準(zhǔn)信號"TM MINUS1"、"TM MINUS2"、 "TM PLUS1"和"TM—PLUS2"的電平。
芯片外驅(qū)動器校準(zhǔn)單元200可以配置成使得當(dāng)測試模式信號 "TM—PINTDSH"處在禁用狀態(tài)下時，通過使用預(yù)先提取的數(shù)據(jù)信號 "PFD"來產(chǎn)生芯片外驅(qū)動器校準(zhǔn)信號"PU—INCD"、 "PU_DECD"、 "PD—INCD，，和"PD_DECD"。此外，當(dāng)測試^^信號"TM—PINTDSH" 處在禁用狀態(tài)下時，通過使用預(yù)先提取的數(shù)據(jù)信號"PFD"，芯片外驅(qū)動 器校準(zhǔn)單元200可以產(chǎn)生選擇信號"TM_DQ67"、 "TM_DQ01"、 "TM_DQ23"和"TM—DQ45"，并且接i設(shè)定/保持g準(zhǔn)信號 "TM一MINUS1"、 "TM一MINUS2"、 "TM一PLUS1"和"TM_PLUS2"。
圖5是根據(jù)一個實施例的可以在圖4設(shè)備中實施的示例性數(shù)據(jù)輸入單 元DIP_DQ6的示意框圖。在圖5中，數(shù)據(jù)輸入單元DIP—DQ6可以配置 成包括Sr入緩沖器310、數(shù)據(jù)輸入控制單元320、設(shè)力保^校準(zhǔn)單元330、 預(yù)先提取電路單元340以及寫入驅(qū)動器350。
當(dāng)數(shù)據(jù)輸入控制單元320的輸出信號處在啟用電平、亦即邏輯高電平 時，輸入緩沖器310可以接收數(shù)據(jù)信號"DATA<6>"作為輸入。
當(dāng)啟用信號"ENDINB"或測試模式信號"TM—PINTDSH，，被啟用 時，數(shù)據(jù)輸入控制單元320可以輸出高電平信號給輸入緩沖器310。例如， 數(shù)據(jù)輸入控制單元320可以包括第一和第二反相器IV1和IV2以及NOR 門NR1。
此外，設(shè)^/保持校準(zhǔn)單元330可以包括控制電路單元331和校準(zhǔn)電 路單元332。
圖6是根據(jù)一個實施例的可以在圖5單元中實施的示例性控制電路單 元的示意電路圖。在圖6中，控制電路單元331可以包括多個NAND門 ND1至ND4以及多個反相器IV3至IV6。控制電路單元331可以對選擇 信號"TM一DQ67"以及i殳定/保持校準(zhǔn)信號"TM_MINUS1"、
"TM_MINUS2"、 "TM_PLUS1"和"TM_PLUS2"執(zhí)行厘輯"與"運 算，^"且可以分別輸出運算結(jié)果至校準(zhǔn)電路"^元332。例如，當(dāng)選擇信號
"TM一DQ67"被啟用至邏輯高電平時，控制電路單元331可以輸出設(shè)^/ 保持校準(zhǔn)信號"TM_MINUS1"、 "TM一MINUS2"、 "TM一PLUS1"和
"TM—PLUS2"，每;信號都具有它們自己的邏輯值。此外，—當(dāng)選擇信號
"TM_DQ67"被禁用至邏輯低電平時，控制電路單元331可以輸出設(shè)定/ 保持校準(zhǔn)信號"TM_MINUS1"、 "TM_MINUS2"、 "TM—PLUS1"和
ii"TM—PLUS2",每個信號都具有邏輯低電平。當(dāng)測試模式信號"TM_PINTDSH，，處在啟用狀態(tài)下時，校準(zhǔn)電路單元332可以將輸入緩沖器310的輸出信號"BUFF_OUT"延遲一定的延遲時間，其可以根據(jù)通過控制電路單元331輸出的設(shè)定/保持校準(zhǔn)信號"TM_MINUS1"、"TM_MINUS2"、 "TM—PLUS1"和"TM—PLUS2"來校準(zhǔn)，然后可以將輸出信號"BUFF—OUTD"輸出。
在圖5中，預(yù)先提取電路單元340可以通過4吏用數(shù)據(jù)選通信號"DQSB"來預(yù)先提取例如多達4位的設(shè);t/保持校準(zhǔn)單元330的輸出信號"BUFF_OUTD"，然后可以輸出預(yù)先提取的數(shù)據(jù)信號"PFD"。
此外，寫入驅(qū)動器350 (在圖5中)可以驅(qū)動預(yù)先提取的數(shù)據(jù)信號"PFD"，然后可以將預(yù)先提取的數(shù)據(jù)寫入半導(dǎo)體集成電路的存儲區(qū)域內(nèi)。
圖7是根據(jù)一個實施例的可以在圖5單元中實施的示例性校準(zhǔn)電路單元的示意電路圖。在圖7中，校準(zhǔn)電路單元332可以配置成包括多個單元延遲UD1至UD5、多個通道門PGll至PG19、多個NAND門NDll至ND 14、 NOR門NR11和多個反相器IV11至IV16。
校準(zhǔn)電路單元332可以配置成使得在多個單元延遲UDl至IXD5之間，輸入緩沖器310的輸出信號"BUFF—OUT"所通過的單元延遲的數(shù)目可以根據(jù)設(shè)定/保持校準(zhǔn)信號"TM_MINUS1"、 "TM—MINUS2"、"TM—PLUS1"和"TM—PLUS2"而改變。例如，當(dāng)測試模式信號"TM一PINTDSH"處在禁用狀態(tài)下時，輸入信號所通過的單元延遲的數(shù)目可以為3，亦即單元延遲UD1至UD3，并且單元延遲UDl至UD3可以被稱為初始設(shè)定單元延遲。因此，設(shè);t/保持校準(zhǔn)信號"TM—MINUS1"、"TM_MINUS2"、 "TM_PLUS1"和"TM—PLUS2"可以分別被指定為關(guān)于初始設(shè)定單元延遲UD1至UD3的1階lt減、2階遞減、1階遞增和2階遞增。
因此，當(dāng)設(shè)定/保持校準(zhǔn)信號"TM_MINUS2"被啟用時，在多個單元延遲UBl至UD5之間，輸入信號所通^i的單元延遲只有單元延遲UDl，亦即比初始設(shè)定單元延遲UD1至UD3還少2階。以類似的方式，當(dāng)各個設(shè)定/保持校準(zhǔn)信號"TM—MINUS1"、 "TM—PLUS1"和"TM—PLUS2"被啟用時，輸入信號所通ii的單元延遲分別^ 2個單元延遲UD1和UD2、4個單元延遲UD1至UD4以及5個單元延遲UD1至UD5。
圖8是根據(jù)一個實施例的可以在圖4設(shè)備中實施的示例性芯片外驅(qū)動器校準(zhǔn)單元的示意框圖。在圖8中，芯片外驅(qū)動器校準(zhǔn)單元20O可以配置成包括第一鎖存電路單元210、切換單元220、笫二鎖存電路單元230、第三鎖存電路單元240、第一解碼器250、笫二解碼器260以及第三解碼器270。
笫一鎖存電路單元210可以包括多個鎖存器LT1，其可以才艮據(jù)數(shù)據(jù)時鐘信號"DCLK"鎖存預(yù)先提取的數(shù)據(jù)信號"PFD"，這可以包括信號"ALGNROB"、 "ALGNFOB"、 "ALGNR1B"和"ALGNF1B"之一。
切換單元220可以包括多個通道門PG21至PG28以及反相器IV21。當(dāng)測試模式信號"TM一PINTDSH"被禁用時，可以接通第一通道門組PG21、 PG23、 PG25和PG27，并且切換單元220可以因此將第一鎖存電路單元210的輸出信號傳輸至第二鎖存電路單元230。當(dāng)測試模式信號"TM—PINTDSH"被啟用時，可以接通第二通道門組PG22、 PG24、 PG26和PG28，并且切換單元220可以因此將第一鎖存電路單元210的輸出信號傳輸至第三鎖存電路單元240。
第二鎖存電路單元230可以利用多個鎖存器LT2鎖存第一通道門組PG21 、PG23、 PG25和PG27的輸出信號，以將第 一通道門組PG21 、 PG23、PG25和PG27的輸出信號輸出至第一解碼器250。
笫三鎖存電路單元240可以使用多個鎖存器LT3鎖存第二通道門組PG22、 PG24、 PG26和PG28的輸出信號。這里，第三鎖存電路單元240可以鎖存信號 "TM—DQSELECTO " 、 " TM—DQSELECT1 "、
"TM—DELCNTRLO"和"TM_DELCNTRL1"，并且將鎖存的信號的笫一部分，亦即"TM_DQSELECTO"和"TM_DQSELECT1"，輸出至第二解碼器260， ^且可以將鎖存的信號的第二剩余部分，亦即
"TM—DELCNTRLO"和"TM—DELCNTRL1",輸出至第三解碼器270。鎖存的信號"TM—DQSELECTO"和"TM—DQSELECT1"可以是選擇信息編碼信號，其i有編碼的信息，以便在#個數(shù)據(jù)輸入單元0汪_0<^0至DIP_DQ7之間選擇要在設(shè)^/保持時間上測試的數(shù)據(jù)輸入單元。^(存信號
"TM_DELCNTRLO"和"TM—DELCNTRL1"可以是設(shè)定/保持校準(zhǔn)量編碼i號，其具有編碼的信息，以便確定校準(zhǔn)電路單元332(在圖7中)的設(shè)^/保持校準(zhǔn)量，亦即在多個單元延遲UD1至UD5之間輸入信號所通過的單元延遲的數(shù)目。
笫一解碼器250可以將第二鎖存電路單元230的輸出信號"DINOB"、"DIN1B"、 "DIN2B"和"DIN3B"解碼，以輸出芯片外驅(qū)動器校準(zhǔn)信號"PU一INCD"、 "PU一DECD"、 "PD一INCD"和"PD一DECD"。
第二解碼器260可以將選擇信息編碼信號"TM_DQSELECT0"和 "TM—DQSELECT1，，解碼，以輸出選擇信號"TM_DQ67"、 "TM—DQ01"、 "TM_DQ23"和"TM—DQ45"。例如，笫二解碼器260可以配i成使得 當(dāng)i^^信息編碼信號"TM_DQSELECT0"和"TM_DQSELECT1，，的邏
輯電平分別為-00.....01.....10—和一11—時，以"TM—DQ01"、 "TM—DQ23"、
"TM—DQ45"和"TM—DQ67"的順序啟用選擇信號。這里，i擇信號 "TM_DQ67"、 "TM—DQOl"、 "TM—DQ23"和"TM—DQ45"可以被指 定以分別對數(shù)據(jù)輸入單元DIP_DQ6和DIP—DQ7、數(shù)據(jù)輸入單元 DIPDQO和DIP_DQ1、數(shù)據(jù)輸入單元DIP_DQ2和DIP—DQ3以及數(shù)據(jù) 輸入單元DIP—DQ4和DIP—DQ5進行選^^f執(zhí)^i更^A^持時間測試操 作。
第三解碼器270可以對設(shè)定/保持校準(zhǔn)量編碼信號 "TM_DELCNTRLO"和"TM—DELCNTRL1"解碼，以輸出設(shè)定/保持
校準(zhǔn)信號"TM一MINUS1 " 、 " TM一MINUS2 " 、 " TM一PLUS1 "和 "TM一PLUS2"。例如，第三解碼器270可以配置成當(dāng)i殳;t/^持校準(zhǔn)量編
碼信號"TM_DELCNTRLO"和"TM—DELCNTRL1"分別為—00—、 —01—、
—10—和—ll隱國時，以"TM—MINUS1"、 "TM—MINUS2，，、 "TM—PLUS1"
和"TM一PLUS2"的順序啟用設(shè)^/保持校>^信號。
因此，為了防止當(dāng)其中選擇信息和延遲時間校準(zhǔn)信息被編碼的預(yù)先提 取的數(shù)據(jù)信號"PFD"被重新輸入以執(zhí)行設(shè)定/保持時間測試操作時，芯 片外驅(qū)動器校準(zhǔn)信號"PU_INCD"、 "PU_DECD"、 "PD—INCD"和
"PD—DECD"的先前值被改i，可以使用切^單元220來改i信號路徑。 此夕卜，可以通過使用第二鎖存電路單元230來存儲芯片外驅(qū)動器校準(zhǔn)信號
"PU—INCD"、 "PU—DECD"、 "PD—INCD"和"PD—DECD"的先前值。
現(xiàn)在參考圖4至圖8來描述用于測試設(shè)^/保持時間的的示例性方法。
首先，在按順序執(zhí)行半導(dǎo)體集成電路的加電操作之后，當(dāng)預(yù)先提取的 數(shù)據(jù)信號"ALGNROB"、 "ALGNFOB"、 "ALGNR1B"和"ALGNF1B" (這些信號可以根據(jù)控制半導(dǎo)體集成電路的芯片組的指令信號被輸入并預(yù) 先提:^多個數(shù)據(jù)輸入單元DIP一DQO至DIP_DQ7之一 內(nèi)，亦即數(shù)據(jù)輸 入單元DIP—DQ6內(nèi))穿過第一鎖^電路單元210、切換單元220、笫二鎖 存電路單元230以及第一解碼器250并且被解碼時，可以產(chǎn)生芯片外驅(qū)動 器校準(zhǔn)信號"PU INCD"、 "PU DECD"、 "PD—INCD"和"PD—DECD"。
14因此，由于測試模式信號"TM一PINTDSH"處在禁用狀態(tài)下，所以切換 單元220可以將第一鎖存電路單元210的輸出信號傳輸至第二鎖存電路單 元230。這樣，通過使用第二鎖存電路單元230，芯片外驅(qū)動器校準(zhǔn)信號 "PU—INCD"、 "PU—DECD"、 "PD—INCD"和"PD—DECD"可以維持在 之前^生時的值?！?— —
下一步，當(dāng)處在測試模式下，為了選擇數(shù)據(jù)輸入單元DIP一DQO和 DIP一DQ1并且執(zhí)行將設(shè)^/保持校準(zhǔn)量校準(zhǔn)為2階遞減的設(shè)^/^持時間 測試操作，鎖存信號"TM—DQSELECTO " 、 "TM—DQSELECT1 "、
"TM—DELCNTRLO"和"TM_DELCNTRL1"的邏珥值可以鎖存在第 三鎖^ f電路單元240內(nèi)，并且i當(dāng)為—0001—。因此，雖然測試模式信號
"TM—PINTDSH"處在啟用狀態(tài)下，但是可以通過數(shù)據(jù)輸入單元 DIP—DQ6按順序輸入邏輯值為—0001—的數(shù)據(jù)。
雖然在測試模式下時啟用信號"ENDINB"被禁用至邏輯高電平，但 是通過在啟用狀態(tài)下使用測試模式信號"TM一PINTDSH",輸入緩沖器 310 (在圖5中)可以接收并輸出數(shù)據(jù).
然后，校準(zhǔn)電路單元(在圖7中)可以將輸入緩沖器310的輸出信 號"BUFF_OUT"延遲多達初始設(shè)定單元延遲UD1至UD3，然后可以輸 出延遲的^出信號"BUFF—OUT"。下一步，預(yù)先提取電糾元340(在圖 5中)可以預(yù)先提取設(shè)力保^校準(zhǔn)單元330的輸出信號"BUFF_OUTD"， 以輸出預(yù)先提取的數(shù)據(jù)信號"ALGNROB"、 "ALGNFOB"、 "ALGNR1B，， 和"ALGNFIB"。
在芯片外驅(qū)動器校準(zhǔn)單元200(在圖8中)中，當(dāng)預(yù)先提取的數(shù)據(jù)信號 "ALGNROB"、 "ALGNFOB"、 "ALGNR1B"和"ALGNF1B"穿過第一 鎖存電路單元210、切換單元220、第三鎖存電路單元240、第二解碼器 260以及第三解碼器270并且然后被解碼時，可以產(chǎn)生選擇信號 "TM—DQ67"、 "TM_DQ01"、 "TM_DQ23"和"TM一DQ45"以;5Li殳^/ 保持校準(zhǔn)信號"TM—MINUS1"、 "TMJVHNUS2"、 "TM—PLUS1"和 "TM—PLUS2"。
由于預(yù)先提取的數(shù)據(jù)信號"ALGNROB"、 "ALGNFOB"、 "ALGNR1B" 和"ALGNF1B"的邏輯值為-0001—，所以可以在選#^信號"TM_DQ67"、 "TM_DQ01"、 "TM—DQ23"和"TM—DQ45"當(dāng)中啟用ii擇信號 "TM—DQ01",并且可以在i殳定/保持校準(zhǔn)信號"TM—MINUS1"、 "TM_MINUS2，，、 "TM—PLUS1"和"TM—PLUS2"當(dāng)中啟用設(shè)定/保持校準(zhǔn)信號"TM_MINUS2"。
根據(jù)啟用的選擇信號"TM_DQ01"和啟用的設(shè)定/保持校準(zhǔn)信號 "TM—MINUS2"，輸入數(shù)據(jù)可以延遲多達與數(shù)據(jù)輸入單元DIP—DQ0和 DIP_DQ1的設(shè);t/保持校準(zhǔn)單元330中的單元延遲UD1相對應(yīng)的時間， 然后可以通過預(yù)先提取電路單元340和寫入驅(qū)動器350輸出。因此，可以 借助于輸出數(shù)據(jù)檢測輸入數(shù)據(jù)的設(shè)^/保持容P艮是否足夠。
以類似的方式，可以按順序選擇多個數(shù)據(jù)輸入單元DIP_DQO至 DIP一DQ7中的一些，并且可以校準(zhǔn)每個數(shù)據(jù)輸入單元的設(shè)^/保^時間， 由此執(zhí)^ti殳^/保持時間測試操作。
雖然上面已描述了某些實施例，但是將會理解的是，所描述的實施例 僅僅是作為例子。因此，在此描述的裝置與方法應(yīng)當(dāng)不基于所描述的實施 例而受到限制。更確切地，在此描述的裝置與方法應(yīng)當(dāng)僅根據(jù)與上面的描 述和附圖相結(jié)合的權(quán)利要求而受到限制。
權(quán)利要求
1.一種用于測試設(shè)定/保持時間的設(shè)備，包括多個數(shù)據(jù)輸入單元，其每個配置成響應(yīng)于選擇信號和設(shè)定/保持校準(zhǔn)信號來校準(zhǔn)輸入數(shù)據(jù)的設(shè)定/保持時間；以及芯片外驅(qū)動器校準(zhǔn)單元，其配置成通過使用所述輸入數(shù)據(jù)響應(yīng)于測試模式信號來產(chǎn)生所述選擇信號和所述設(shè)定/保持校準(zhǔn)信號。
2. 如權(quán)利要求l所述的用于測試設(shè)定/保持時間的設(shè)備，其中所述多個數(shù)據(jù)輸入單元中的每一個包括輸入緩沖器，其配置成接收所述輸入數(shù)據(jù)；設(shè)定/保持校準(zhǔn)單元，其配置成通過將所述輸入緩沖器的輸出信號延間，來校準(zhǔn)所述輸入數(shù)據(jù)的設(shè)定/保持時間；以及預(yù)先提取電路單元，其配置成預(yù)先提取所述設(shè)定/保持校準(zhǔn)單元的輸出信號以輸出預(yù)先提取的數(shù)據(jù)。
3. 如權(quán)利要求2所述的用于測試i殳^/保持時間的設(shè)備，其中，所述設(shè)^/保持校準(zhǔn)單元配置成包括多個單元延遲。
4. 如權(quán)利要求3所述的用于測試設(shè)^/保持時間的設(shè)備，其中，在所述多個單元延遲當(dāng)中，所述輸入緩沖器的輸出信號所通過的單元延遲的數(shù)目根據(jù)所述設(shè)^/保持校準(zhǔn)信號而改變。
5. 如權(quán)利要求4所述的用于測試設(shè)^/保持時間的設(shè)備，其中，所述設(shè)t保持校準(zhǔn)信號包括多個信號位。
6. 如權(quán)利要求5所述的用于測試設(shè)^/保持時間的設(shè)備，其中，所述行邏輯"與"'運算以輸出運算結(jié)果。 § §
7. 如權(quán)利要求2所述的用于測試設(shè)^/保持時間的設(shè)備，其中，所述芯片外驅(qū)動器校準(zhǔn)單元包括第一鎖存電路單元，其配置成鎖存預(yù)先提取的所述數(shù)據(jù)以輸出被鎖存的數(shù)據(jù)；第一解碼器，其配置成對被鎖存的所述數(shù)據(jù)進行解碼，以輸出用于校準(zhǔn)芯片外驅(qū)動器的輸出數(shù)據(jù)電平的芯片外驅(qū)動器校準(zhǔn)信號；第二解碼器，其配置成對被鎖存的所述數(shù)據(jù)進行解碼以輸出所述選擇信號；以及第三解碼器，其配置成對被鎖存的所述數(shù)據(jù)進4亍解碼以輸出所述i殳定/保持校準(zhǔn)信號。
8. 如權(quán)利要求l所述的用于測試設(shè)^/保持時間的設(shè)備，其中，所述芯片外驅(qū)動器校準(zhǔn)單元配置成當(dāng)所述測試模式信號處在禁用狀態(tài)下時，通過使用所述輸入數(shù)據(jù)來產(chǎn)生用于校準(zhǔn)芯片外驅(qū)動器的輸出數(shù)據(jù)電平的芯片外驅(qū)動器校準(zhǔn)信號，并且當(dāng)所述測試模式信號處在啟用狀態(tài)下時，通過使用所述輸入數(shù)據(jù)來產(chǎn)生所述選擇信號和所述i更^/保持校準(zhǔn)信號。
9. 一種用于測試設(shè)定/保持時間的方法，包括當(dāng)測試模式處在禁用狀態(tài)下時，根據(jù)第一輸入數(shù)據(jù)校準(zhǔn)芯片外驅(qū)動器的輸出數(shù)據(jù)電平；以及當(dāng)測試模式處在啟用狀態(tài)下時，根據(jù)第二輸入數(shù)據(jù)校準(zhǔn)多個數(shù)據(jù)輸入單元當(dāng)中的選擇的數(shù)據(jù)輸入單元的設(shè);t/保持時間。
10. 如權(quán)利要求9所述的用于測試設(shè)^/保持時間的方法，其中，校準(zhǔn)所述輸出數(shù)據(jù)電平包括存儲所述第一輸入數(shù)據(jù)，使得所述第一輸入數(shù)據(jù)的數(shù)據(jù)值維持在它們的先前值，而不管是否提供所述第二輸入數(shù)據(jù)。
11. 如權(quán)利要求10所述的用于測試設(shè)^/保持時間的方法，其中，所述第二輸入數(shù)據(jù)配置成以下數(shù)據(jù)在所述數(shù)據(jù)中，對用于指定所述多個數(shù)據(jù)輸入單元當(dāng)中哪些所述多個數(shù)據(jù)輸入單元要被選擇的選擇信息和用于指定被選擇的數(shù)據(jù)輸入單元的設(shè)^/保持時間校準(zhǔn)量的設(shè)定/保持校準(zhǔn)信息進行編碼。
12. 如權(quán)利要求10所述的用于測試設(shè)^/保持時間的方法，其中，所述設(shè)^/保持時間校準(zhǔn)配置成根據(jù)所述設(shè)^/保持時間校準(zhǔn)信息，通過對根據(jù)所述選擇信息選擇的數(shù)據(jù)輸入單元的數(shù)據(jù)延遲時間進行增加和減少中的一種而獲得。
13. —種用于測試i殳^/保持時間的方法，包括當(dāng)測試模式處在禁用狀態(tài)下時，對通過第一信號^M圣輸入至芯片外驅(qū)動器校準(zhǔn)單元的輸入端的數(shù)據(jù)進行解碼以輸出第一解碼信號；以及根據(jù)所述第一解碼信號校準(zhǔn)芯片外驅(qū)動器的輸出數(shù)據(jù)電平，其中，當(dāng)所述測試模式信號處在啟用狀態(tài)下時，所述芯片外驅(qū)動器校 準(zhǔn)單元對通過第二信號路徑輸入至輸入端的數(shù)據(jù)進行解碼以輸出第二解 碼信號，并且根據(jù)所述第二解碼信號校準(zhǔn)從多個數(shù)據(jù)輸入單元當(dāng)中選擇的數(shù)據(jù)輸入單元的設(shè)^/保持時間。
14. 如權(quán)利要求13所述的用于測試i殳t保持時間的方法，其中，所 述解碼與校準(zhǔn)包括當(dāng)所述測試模式信號處在禁用狀態(tài)下時，存儲輸入至所述輸入端的數(shù)據(jù)。
15. 如權(quán)利要求14所述的用于測試設(shè)^/保持時間的方法，其中，輸 入至所述輸入端的數(shù)據(jù)配置成在所述多個數(shù)據(jù)輸入單元之一中預(yù)先提取 的數(shù)據(jù)。
16. 如權(quán)利要求14所述的用于測試i殳定/保持時間的方法，其中，當(dāng) 所述測試模式處在啟用狀態(tài)下時，輸入至所述輸入端的數(shù)據(jù)配置成以下數(shù) 據(jù)在所述數(shù)據(jù)中，對用于指定所述多個數(shù)據(jù)輸入單元當(dāng)中的要被選擇的 數(shù)據(jù)輸入單元的選擇信息和用于指定被選擇的數(shù)據(jù)輸入單元的設(shè)定/保持 時間校準(zhǔn)量的設(shè)^/保持校準(zhǔn)信息進行編碼。
17. 如權(quán)利要求16所述的用于測試設(shè);t/保持時間的方法，其中，根 據(jù)所述設(shè)定/保持時間校準(zhǔn)信息，通it^根據(jù)所述選擇信息選擇的數(shù)據(jù)輸 入單元的數(shù)據(jù)延遲時間進行增加和減少中的一種而獲得所述i殳定/保持時 間校準(zhǔn)。
18. —種用于測試設(shè)^/保持時間的設(shè)備，包括 輸入緩沖器，其配置成接收輸入數(shù)據(jù)；設(shè)定/保持校準(zhǔn)單元，其配置成通過將所述輸入緩沖器的輸出信號延 遲多達對應(yīng)于根據(jù)所述選擇信號啟用的設(shè)定/保持校準(zhǔn)信號的延遲時間， 來校準(zhǔn)所述輸入數(shù)據(jù)的i殳定/保持時間；預(yù)先提取電路單元，其配置成預(yù)先提取所述設(shè)定/保持校準(zhǔn)單元的輸 出信號以輸出預(yù)先提取的數(shù)據(jù)；第一鎖存電路單元，其配置成鎖存預(yù)先提取的所述數(shù)據(jù)以輸出祐:鎖存 的爽:據(jù)；以及多個解碼器，其每個配置成對被鎖存的所述數(shù)據(jù)進行解碼，以輸出芯片外驅(qū)動器校準(zhǔn)信號、所述選擇信號以及所述設(shè)^/保持校準(zhǔn)信號之一。
19. 如權(quán)利要求18所述的用于測試設(shè)^/保持時間的設(shè)備，其中，所 述設(shè)定/保持校準(zhǔn)單元包括多個單元延遲，并且所述輸入緩沖器的輸出信 號所通過的所述多個單元延遲的數(shù)目根據(jù)所述設(shè)定/保持校準(zhǔn)信號而改 變。
20. 如權(quán)利要求18所述的用于測試設(shè)^/保持時間的設(shè)備，其中，所個信號位執(zhí)行邏輯"與"運算，以輸出運算結(jié)果。
21. —種半導(dǎo)M^i史備，包括多個數(shù)據(jù)輸入單元，其響應(yīng)于選擇信號和設(shè)定/保持校準(zhǔn)信號來校準(zhǔn) 輸入數(shù)據(jù)的設(shè)^/保持時間；以及芯片外驅(qū)動器校準(zhǔn)單元，其配置成通過4吏用所述多個數(shù)據(jù)輸入單元之 一的輸入數(shù)據(jù)輸入來產(chǎn)生所述選擇信號和所述設(shè)^/保持校準(zhǔn)信號，其中，根據(jù)所述輸入數(shù)據(jù)的設(shè)定/保持時間將存儲數(shù)據(jù)寫入到存儲區(qū) 域中。
22. 如權(quán)利要求21所述的半導(dǎo)M^i殳備，其中，所述芯片外驅(qū)動 器校準(zhǔn)單元包括鎖存電M元，其鎖存預(yù)先提取的數(shù)據(jù)以輸出被鎖存的數(shù)據(jù)；以及 多個解碼器，其每個配置成對被鎖存的所述數(shù)據(jù)進行解碼，以輸出所 述選擇信號和所述設(shè)^/保持校準(zhǔn)信號之一。
全文摘要
本發(fā)明涉及用于測試設(shè)定/保持時間的設(shè)備和方法。用于測試設(shè)定/保持時間的設(shè)備包括多個數(shù)據(jù)輸入單元，其每個配置成響應(yīng)于選擇信號和設(shè)定/保持校準(zhǔn)信號來校準(zhǔn)輸入數(shù)據(jù)的設(shè)定/保持時間；以及芯片外驅(qū)動器校準(zhǔn)單元，其配置成通過使用多個數(shù)據(jù)輸入單元之一的輸入數(shù)據(jù)輸入來產(chǎn)生選擇信號和設(shè)定/保持校準(zhǔn)信號。
文檔編號G11C11/34GK101686051SQ200910133980
公開日2010年3月31日 申請日期2009年4月16日 優(yōu)先權(quán)日2008年9月24日
發(fā)明者李政勛 申請人:海力士半導(dǎo)體有限公司