專利名稱：用于實(shí)現(xiàn)雙向數(shù)據(jù)總線的可編程輸入/輸出結(jié)構(gòu)和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于集成電路的輸入/輸出結(jié)構(gòu)領(lǐng)域。更具體地，本發(fā)明涉 及用于實(shí)現(xiàn)雙向數(shù)據(jù)總線的可編程輸入/輸出結(jié)構(gòu)。
背景技術(shù)：
目前，存儲(chǔ)器是范圍從計(jì)算機(jī)到電視的許多電子設(shè)備的必要部件。在
過去十年中，存儲(chǔ)器的常見形式從快頁(yè)(FP)模式和擴(kuò)展數(shù)據(jù)輸出 (EDO)發(fā)展到了 SDR、 DDR和DDR2，這帶來了高級(jí)體系結(jié)構(gòu)、更快 的速度、更高的密度和帶寬以及更低的電源電壓和功耗。這些顯著進(jìn)步組 合在一起將DRAM (和計(jì)算市場(chǎng)細(xì)分)提升到更高的性能水平。
在2000年，DDR SDRAM被引入到市場(chǎng)。DDR技術(shù)通過在時(shí)鐘周期 的上升沿和下降沿兩者上傳輸數(shù)據(jù)而將SDR數(shù)據(jù)速率加倍。在DDR的情 況下，每個(gè)時(shí)鐘周期在每根數(shù)據(jù)線上傳輸2比特，而非SDR情況下的每根 數(shù)據(jù)線1比特。為此，在每個(gè)時(shí)鐘周期上，為每根數(shù)據(jù)線從存儲(chǔ)器陣列訪 問2比特。該處理稱為2字(2-word)或2n預(yù)取(prefetch)。預(yù)取幫助 以進(jìn)化的(evolutionary)步幅來獲得速度，從而改善成品率并提高性能。 DDR2 SDRAM的運(yùn)行與DDR SDRAM很像，但具有允許更快速度的新特 征。盡管DDR具有2n預(yù)取且DDR2具有4n預(yù)取，但是DDR3具有8n預(yù) 取。DDR3的內(nèi)部數(shù)據(jù)周期時(shí)間是外部時(shí)鐘率(clock rate)的八分之一， 并且內(nèi)部數(shù)據(jù)總線寬度是外部數(shù)據(jù)總線寬度大小的8倍。在DDR3的情況 下，在每個(gè)核心時(shí)鐘周期上，每根數(shù)據(jù)線上8比特的數(shù)據(jù)被從存儲(chǔ)器陣列 移動(dòng)到I/O緩沖器。其他帶寬提升特征包括較低的RTT (端接電阻)值以 支持較高的數(shù)據(jù)速率。DDR2值開始于50歐姆，而DDR3值開始于20歐 姆。因?yàn)镈DR3具有兩倍于DDR2的帶寬，所以DDR3的速度在DDR2停 止(leave off)處增大。DDR3的速度開始于800Mbps,并且最大為1600Mbps。當(dāng)包括64比特總線帶寬時(shí)，DDR3可以達(dá)到6,400至12,800M 次傳輸/s的速度。SRAM也發(fā)生了類似演變。
圖1示出了控制器IIO和SRAM 120之間的交互的頂層框圖。 一般而 言，控制器IIO通過電路板(未示出)上的多條跡線而電耦合到公共輸入/ 輸出SRAM 120 (CIO SRAM) 。 CIO SRAM能夠經(jīng)由同一輸入/輸出端口 來接收和發(fā)送信號(hào)。這種配置減小了集成電路的表面積和功耗兩者，這是 高效電路設(shè)計(jì)中兩個(gè)最需要考慮的事項(xiàng)。控制器110向SRAM 120發(fā)送時(shí) 鐘、地址和控制信號(hào)。在一些實(shí)施例中，數(shù)據(jù)信號(hào)在控制器110和SRAM 120之間是雙向的?；蛘撸瑪?shù)據(jù)信號(hào)是從SRAM 120耦合到系統(tǒng)中的其他 地方并且獨(dú)立于控制器。
圖2示出了可編程阻抗輸出驅(qū)動(dòng)器(PIOD) 200。這種PIOD 200通常 是由SRAM實(shí)現(xiàn)的以驅(qū)動(dòng)數(shù)據(jù)輸出信號(hào)。PIOD包括電耦合到電源VDDQ 的至少一個(gè)固定上拉器件210。當(dāng)SRAM將輸出信號(hào)驅(qū)動(dòng)為"高"時(shí)，固 定上拉器件210被使能。PIOD還包括至少一個(gè)固定下拉器件215。當(dāng) SRAM將輸出信號(hào)驅(qū)動(dòng)為"低"時(shí)，固定下拉器件215被使能。集成電路 設(shè)計(jì)領(lǐng)域的普通技術(shù)人員將會(huì)清楚，信號(hào)"高"對(duì)于信號(hào)"高"而言一般 等于電壓VDDQ減去適當(dāng)?shù)臇旁措妷航?，或者?duì)于信號(hào)"低"而言等于電 壓VSS加上柵源電壓升。 一般而言，電壓VSS是地或者零。然而，如果 應(yīng)用需要，則電壓VSS能夠是非零的。在該示例中，固定上拉器件210和 固定下拉器件215都是MOS晶體管。固定器件210和215的大小被選擇 為使得當(dāng)僅上拉器件210或下拉器件215之一被使能時(shí)，在從輸出測(cè)量時(shí) 得到的驅(qū)動(dòng)器阻抗大于SRAM所支持的最大值。
PIOD 200還包括一堆可編程上拉器件220和一堆可編程下拉器件 230。這堆可編程上拉器件220中的每個(gè)器件耦合到電壓VDDQ，并且這 堆可編程下拉器件230中的每個(gè)器件耦合到電壓VSS。在圖2所述的配置 中，上拉器件220是二進(jìn)制加權(quán)的，意思是可編程上拉器件220A被確定 大小并配置為具有預(yù)定強(qiáng)度X，并且每個(gè)接連的可編程上拉器件具有通過 X (2N)確定的強(qiáng)度，其中N4， 2， 3等，以使得器件220A具有X的強(qiáng) 度，器件200B具有2X的強(qiáng)度，器件220C具有4X的強(qiáng)度，等等。這堆可編程下拉器件230被以類似的方式配置，以使得器件230A具有X的強(qiáng) 度，器件230B具有2X的強(qiáng)度，器件230C具有4X的強(qiáng)度，等等。當(dāng)單 個(gè)可編程上拉器件220A-D或下拉器件230A-D被使能時(shí)，該器件的阻抗 值是可從輸出來測(cè)量的。換言之，能夠從輸出來測(cè)量該阻抗值。所有可編 程器件的總大小被選擇為使得當(dāng)所有固定和可編程器件被使能時(shí)，得到的 驅(qū)動(dòng)器阻抗小于或等于SRAM支持的最小值。此外，最小可編程器件的大 小被選擇為使得其大小與所有固定器件的總大小的比率滿足SRAM的驅(qū)動(dòng) 器阻抗編程分辨率精度目標(biāo)。
能夠利用耦合到參考阻抗RQ 255的校準(zhǔn)電路250來改變PIOD 200的 輸出阻抗。參考阻抗RQ 255通常是由最終用戶設(shè)置的作為驅(qū)動(dòng)器強(qiáng)度的 參考點(diǎn)的外部電阻器。當(dāng)各上拉器件220A-D或下拉器件230A-D被使能 時(shí)，輸出阻抗是RQ的整數(shù)分之一或者倍數(shù)。通常，根據(jù)慣例，在高速同 步SRAM中，上拉和下拉驅(qū)動(dòng)器阻抗等于值RQ/5。所支持的驅(qū)動(dòng)器阻抗 的典型范圍從25Q 35Q (最小)至45Q 60Q (最大)改變。 一般而 言，輸出預(yù)驅(qū)動(dòng)器285用于在發(fā)送之前緩沖外出信號(hào)。
類似地，圖3A所示的可編程輸入端接(PIT) 300具有固定上拉器件 310和固定下拉器件315以及一堆可變上拉器件320和下拉器件325。能夠 以任何數(shù)目的方式對(duì)端接阻抗編程。通常，SRAM具有專用輸入管腳(未 示出)，用戶通過參考電阻器RT 321將該專用輸入管腳連接到電壓 VSS。 SRAM然后使用校準(zhǔn)電路來確定使能可編程上拉器件中的哪一個(gè)， 以使得得到的輸入"高"端接阻抗等于端接阻抗RT (或者端接阻抗RT的 某一指定的分?jǐn)?shù)或倍數(shù))，或者確定使能可編程下拉器件中的哪一個(gè)，以 使得得到的輸入"低"端接阻抗等于端接阻抗RT (或者端接阻抗RT的某 一指定的分?jǐn)?shù)或倍數(shù))。通常，在高速同步SRAM中，上拉和下拉端接阻 抗等于端接阻抗RT，所支持的端接阻抗的范圍從所支持的驅(qū)動(dòng)器阻抗范 圍的三倍到四倍變化。在一些應(yīng)用中，輸入接收器381緩沖信號(hào)以用于在 集成電路內(nèi)強(qiáng)力傳輸。
圖3B示出了分離的驅(qū)動(dòng)器和端接電路350。電路350包括驅(qū)動(dòng)器部分 355和端接部分360。電路350能夠通過外部控制而在驅(qū)動(dòng)器模式和端接模式之間切換，從而節(jié)省硅芯片上的空間。然而，通過實(shí)質(zhì)上將這兩部分
串行地與輸入/輸出點(diǎn)370布置，所有上拉和下拉器件的所有電容是可從輸 入/輸出點(diǎn)370測(cè)量的，從而對(duì)可達(dá)到的最大數(shù)據(jù)傳輸速率產(chǎn)生總的有害影 響。
對(duì)圖3B的方案的改善在圖3C中示出。公共輸出驅(qū)動(dòng)器和輸入端接電 路380包括固定部分381和可編程部分382。在該示例中，所支持的輸出 驅(qū)動(dòng)器阻抗范圍在25Q和50Q之間。如上所述，參考阻抗RQ通常是所支 持的范圍的五倍，即125Q至250Q。需要支持的輸入端接阻抗范圍是大約 120fl 180Q，并且端接阻抗RT是120Q 180Q。相同的電路被復(fù)制以校 準(zhǔn)輸出驅(qū)動(dòng)器強(qiáng)度和輸入端接強(qiáng)度。電路校準(zhǔn)等于參考阻抗RQ和端接阻 抗RT范圍的并集的阻抗范圍(120Q 250fl)。因此，所支持的有效端接 阻抗范圍(120Q 250Q)是所支持的有效驅(qū)動(dòng)器阻抗范圍(24fi 50Q) 的五倍。注意到以下方面是重要的對(duì)于輸入端接而言，該方案提供了比 實(shí)際需要的范圍大得多的范圍。該較大且不必要的范圍直接與從輸入/輸出 可測(cè)量的較大電容有關(guān)，這對(duì)最快的可能數(shù)據(jù)傳輸具有有害影響。過剩范 圍的原因來自拓?fù)?。電?83包括一個(gè)固定上拉器件383A和一個(gè)固定下 拉器件383B，以及六個(gè)可編程的、二進(jìn)制加權(quán)的上拉和下拉器件，并且 產(chǎn)生6比特的二進(jìn)制上拉和下拉使能碼。固定部分381中的固定器件381A 和381B的大小是由阻抗校準(zhǔn)電路中的固定器件383A和383B的大小確定 的。當(dāng)電路380僅用作輸出驅(qū)動(dòng)器時(shí)，固定器件381A和381B被使能。所 組合的輸出驅(qū)動(dòng)器輸入端接的可編程部分382包括九個(gè)二進(jìn)制加權(quán)上拉和 下拉器件382A-I。這些可編程器件的大小是由阻抗校準(zhǔn)電路383中使用的 可編程器件的大小確定的。驅(qū)動(dòng)器阻抗校準(zhǔn)電路所產(chǎn)生的6比特上拉和下 拉使能碼被直接應(yīng)用于六個(gè)最大的可編程器件(6個(gè)MSB器件)，以將驅(qū) 動(dòng)器的阻抗與外部端接RQ最好地相關(guān)。等于阻抗校準(zhǔn)電路中使用的固定 器件的相對(duì)強(qiáng)度的4比特二進(jìn)制碼(具體地，"1100")被加到由端接阻 抗校準(zhǔn)電路所產(chǎn)生的6比特上拉和下拉使能碼。然后，和被除以5，因此 有效端接強(qiáng)度范圍是有效驅(qū)動(dòng)器強(qiáng)度范圍的5倍，并且結(jié)果的7個(gè)最高數(shù) 位然后被應(yīng)用于7個(gè)最小的可編程器件，以創(chuàng)建輸入端接。在這種方式下，可編程器件用于創(chuàng)建輸入端接的可編程部分和固定部分兩者。實(shí)際 上，在端接模式中，固定阻抗部分被融入可編程部分中。
盡管該公共方案的總輸入/輸出電容比使用分離方案的情況小，但是并
不是最小化的。此外，在將由端接阻抗校準(zhǔn)電路383所產(chǎn)生的六比特上拉 和下拉使能碼應(yīng)用于適當(dāng)?shù)目删幊躺侠拖吕骷皩⑵涑晕褰档土?端接阻抗的編程分辨率精度，這是因?yàn)橄喑慕Y(jié)果被舍入，并且舍入在阻 抗的精度上引入了另外的差錯(cuò)。

發(fā)明內(nèi)容
一種用于集成電路的具有驅(qū)動(dòng)器阻抗和端接阻抗的組合可編程輸入和 輸出包括具有固定阻抗的固定部分、耦合到固定部分的可編程部分、第一 電路和第二電路，其中可編程部分具有可編程阻抗并且包括多個(gè)上拉器件 和相等數(shù)量的多個(gè)下拉器件，第一電路用于確定從組合輸入/輸出端口測(cè)得 的驅(qū)動(dòng)器阻抗，且第二電路用于確定從組合輸入/輸出端口測(cè)得的端接阻 抗。優(yōu)選地，上拉和下拉器件包括晶體管。
為了實(shí)現(xiàn)用作組合驅(qū)動(dòng)器/端接器件，固定部分能夠在驅(qū)動(dòng)器模式中具 有固定阻抗且在端接模式中具有固定阻抗。為了實(shí)現(xiàn)所需的驅(qū)動(dòng)器和端接 強(qiáng)度，第一和第二電路包括用于向可編程部分發(fā)送使能碼的裝置。在一些 實(shí)施例中，用于發(fā)送使能碼的裝置包括多個(gè)用于形成使能碼的多個(gè)上拉和 下拉器件。優(yōu)選地，多個(gè)上拉器件和多個(gè)下拉器件被二進(jìn)制加權(quán)，從而具 有最高阻抗的上拉器件、最低阻抗的上拉器件、最高阻抗的下拉器件和最 低阻抗的下拉器件。然而，考慮加權(quán)的其他方法，例如灰度級(jí)或所有權(quán)加 權(quán)。 一般而言，固定和可編程部分的阻抗被參考至少一個(gè)外部電阻性元 件。
在可編程輸入和輸出裝置的一個(gè)方面中，驅(qū)動(dòng)器阻抗是從端接阻抗得 出的。在這種實(shí)施例中，多個(gè)上拉和下拉器件被以某種方式加權(quán)，例如上 述二進(jìn)制加權(quán)。為了實(shí)現(xiàn)比端接阻抗更強(qiáng)的驅(qū)動(dòng)器阻抗，公共驅(qū)動(dòng)器/端接 電路包括更多的上拉和下拉器件，其中這些上拉和下拉器件的強(qiáng)度大于最 強(qiáng)的上拉和下拉器件。例如，如果端接包括強(qiáng)度為Y、 2Y、 4Y、 8Y、 16Y和32Y的六對(duì)，則第七和第八上拉和下拉器件至少是64Y,從而實(shí)現(xiàn)更強(qiáng) 的驅(qū)動(dòng)器。由用于確定驅(qū)動(dòng)器強(qiáng)度的第一電路形成的使能碼被應(yīng)用于MSB 器件。例如，如果第一電路形成7比特使能碼，則該碼被應(yīng)用于強(qiáng)度為 64Y、 64Y、 32Y、 16Y、 8Y、 4Y和2Y的上拉和下拉器件。由用于確定端 接強(qiáng)度的第二電路形成的使能碼被應(yīng)用于LSB器件。例如，如果第二電路 形成6比特使能碼，則該碼被應(yīng)用于強(qiáng)度為32Y、 16Y、 8Y、 4Y、 2Y和 Y的上拉和下拉器件。對(duì)于可能阻抗的最寬范圍，固定部分包括強(qiáng)度大于 第二部分中的最小上拉器件的第一上拉器件和強(qiáng)度大于最小下拉器件的強(qiáng) 度的第一下拉器件。第一上拉和第一下拉器件與最小可編程器件的大小比 率是由所需的強(qiáng)度精度確定的。例如，三十比一的比率產(chǎn)生大約±1.6%的 精度。為了實(shí)現(xiàn)端接模式和驅(qū)動(dòng)器模式之間的切換，第一部分還包括強(qiáng)度 大于第一上拉器件的第二上拉器件和強(qiáng)度大于第一下拉器件的第二下拉器 件。第一和第二上拉和下拉器件之間的比率是由驅(qū)動(dòng)器強(qiáng)度和端接強(qiáng)度的 所需比率確定的。例如，如果較大的上拉和下拉器件的值是較小的上拉和 下拉器件的值的兩倍，則驅(qū)動(dòng)器強(qiáng)度將是端接強(qiáng)度的三倍。
在可編程輸入和輸出裝置的一個(gè)方面中，端接阻抗是從驅(qū)動(dòng)器阻抗得 出的。在這種實(shí)施例中，多個(gè)上拉和下拉器件被以某種方式加權(quán)，例如上 述二進(jìn)制加權(quán)。為了實(shí)現(xiàn)比驅(qū)動(dòng)器阻抗更弱的端接阻抗，同時(shí)維持可接受 的阻抗分辨率精度，公共驅(qū)動(dòng)器/端接電路包括更多的上拉器件和下拉器 件，其中這些上拉和下拉器件的強(qiáng)度小于最弱的上拉和下拉器件。例如， 如果驅(qū)動(dòng)器包括強(qiáng)度為X、 2X、 4X、 8X、 16X和32X的六對(duì)，則額外的 對(duì)具有X/2和X/4的強(qiáng)度。由用于確定驅(qū)動(dòng)器阻抗的第一電路形成的使能 碼被應(yīng)用于MSB器件。例如，如果第一電路形成6比特使能碼，則該碼 被應(yīng)用于強(qiáng)度為32X、 16X、 8X、 4X、 2X和X的上拉和下拉器件。由用 于確定端接強(qiáng)度的第二電路形成的使能碼被應(yīng)用于LSB器件。例如，如果 第二電路形成7比特使能碼，則該碼被應(yīng)用于強(qiáng)度為16X、 8X、 4X、 2X、 X、 X/2和X/4的上拉和下拉器件。對(duì)于可能阻抗的最寬范圍，固定 部分包括強(qiáng)度大于第二部分中的最小上拉器件的第一上拉器件和強(qiáng)度大于 最小下拉器件的強(qiáng)度的第一下拉器件。第一上拉和第一下拉器件與最小可編程器件的大小比率是由所需的強(qiáng)度精度確定的。例如，三十比一的比率
產(chǎn)生大約±1.6%的精度。為了實(shí)現(xiàn)端接模式和驅(qū)動(dòng)器模式之間的切換，第 一部分還包括強(qiáng)度大于第一上拉器件的第二上拉器件和阻抗大于第一下拉 器件的第二下拉器件。第一和第二上拉和下拉器件之間的阻抗比是由驅(qū)動(dòng) 器強(qiáng)度和端接強(qiáng)度的所需比率確定的。例如，如果較大的上拉和下拉器件 的值是較小的上拉和下拉器件的值的兩倍，則驅(qū)動(dòng)器強(qiáng)度將是端接強(qiáng)度的 三倍。
在本發(fā)明的另一個(gè)方面中， 一種為公共輸入端接和輸出驅(qū)動(dòng)器電路設(shè)
置具有最小電容的最佳阻抗的方法包括通過選擇性地將兩個(gè)上拉器件中 的至少一個(gè)和兩個(gè)下拉器件中的至少一個(gè)耦合到數(shù)據(jù)I/O路徑中以使得其 阻抗是可從數(shù)據(jù)I/O端口測(cè)量的，來設(shè)置驅(qū)動(dòng)器模式和端接模式之一；以 及如果設(shè)置在驅(qū)動(dòng)器模式中，則通過選擇性地將多個(gè)上拉器件中的至少一 個(gè)和多個(gè)下拉器件中的至少一個(gè)耦合到數(shù)據(jù)I/O路徑中以使得其阻抗是可 從數(shù)據(jù)1/0端口測(cè)量的，來將驅(qū)動(dòng)器阻抗設(shè)置為與所需驅(qū)動(dòng)器阻抗相對(duì) 應(yīng)；以及如果設(shè)置在端接模式中，則通過選擇性地將所述多個(gè)上拉器件中 的至少一個(gè)和所述多個(gè)下拉器件中的至少一個(gè)耦合到數(shù)據(jù)I/O路徑中以使 得其阻抗是可從數(shù)據(jù)1/0端口測(cè)量的，來將端接阻抗設(shè)置為所需端接阻 抗。優(yōu)選地，設(shè)置驅(qū)動(dòng)器阻抗的步驟包括向公共輸入端接和輸出驅(qū)動(dòng)器電 路的可編程部分中的N個(gè)可編程上拉器件和N個(gè)可編程下拉器件發(fā)送N 比特使能碼，并且設(shè)置端接阻抗的步驟包括向公共輸入端接和輸出驅(qū)動(dòng)器 電路的可編程部分中的M個(gè)可編程上拉器件和M個(gè)可編程下拉器件發(fā)送 M比特使能碼。在一些實(shí)施例中，所述多個(gè)上拉器件和多個(gè)下拉器件被二 進(jìn)制加權(quán)，以使得存在具有與最大強(qiáng)度相對(duì)應(yīng)的最小阻抗的上拉器件和下 拉器件，以及具有與最小強(qiáng)度相對(duì)應(yīng)的最大強(qiáng)度的上拉器件和下拉器件。 在一些實(shí)施例中，所述固定上拉器件中的至少一個(gè)具有比最弱的可編程上 拉器件的強(qiáng)度大預(yù)定比率的強(qiáng)度，并且所述固定下拉器件中的至少一個(gè)具 有比最弱的可編程下拉器件的強(qiáng)度大所述預(yù)定比率的強(qiáng)度；其中，所述比 率是基于所需阻抗精度來確定的。


圖1示出了諸如SRAM之類的存儲(chǔ)器系統(tǒng)。 圖2示出了可編程阻抗輸出驅(qū)動(dòng)器。
圖3A示出了可編程端接電路。
圖3B示出了分離的驅(qū)動(dòng)器和端接電路。
圖3C示出了現(xiàn)有技術(shù)的組合可編程阻抗輸出驅(qū)動(dòng)器和輸入端接。 圖4示出了本發(fā)明的組合可編程阻抗輸出驅(qū)動(dòng)器和輸入端接。 圖5示出了本發(fā)明的組合可編程阻抗輸出驅(qū)動(dòng)器和輸入端接的替代實(shí) 施例。
具體實(shí)施例方式
這里描述了涉及對(duì)集成電路的輸入/輸出緩沖和控制的方法和裝置。一 般而言，考慮SRAM的輸入/輸出結(jié)構(gòu)。在本說明書和權(quán)利要求中，術(shù)語(yǔ) "SRAM"用于指靜態(tài)隨機(jī)存取存儲(chǔ)器，其用于鎖存被驅(qū)動(dòng)到SRAM中的 地址、控制和寫數(shù)據(jù)信號(hào)，并控制從SRAM所驅(qū)動(dòng)的讀數(shù)據(jù)信號(hào)的輸出定 時(shí)。"控制器"用于指用于訪問SRAM的任何部件，例如ASIC、 FPGA 或類似裝置?？刂破靼l(fā)起將數(shù)據(jù)存儲(chǔ)在SRAM中的寫操作和從SRAM檢 索數(shù)據(jù)的讀操作。本發(fā)明的其他實(shí)施例對(duì)于相關(guān)領(lǐng)域的技術(shù)人員是顯而易 見的。雖然要發(fā)現(xiàn)其他實(shí)施例是耗時(shí)的，但是對(duì)于受益于本公開的這種技 術(shù)人員而言仍然是常規(guī)的工程努力。在這里所給出的示例中，上拉和下拉 器件是MOS晶體管。盡管一般描述MOS晶體管和CMOS晶體管對(duì)，但 是也考慮替代配置，包括但不限于無(wú)源電阻器、互補(bǔ)雙極對(duì)、互補(bǔ)DMOS 對(duì)、互補(bǔ)FET對(duì)和其他有源器件。這種替代配置各自具有有利和不理的特 性，熟練的集成電路設(shè)計(jì)者在將本公開的教導(dǎo)應(yīng)用于具體應(yīng)用時(shí)將會(huì)考慮 這些特性。公知的是，晶體管的阻抗與其物理大小成反比。僅在這里的教 導(dǎo)對(duì)應(yīng)于器件的強(qiáng)度的范圍內(nèi)，器件的大小與這里的教導(dǎo)有關(guān)。為了清楚 起見，這里使用的"較強(qiáng)"器件指的是具有較小阻抗的器件。換言之，器 件的"強(qiáng)度"與其實(shí)際測(cè)得的阻抗成反比。
現(xiàn)在將詳細(xì)參考附圖所示的本發(fā)明的實(shí)現(xiàn)方式。這些圖不一定是按比例繪制的。在所有附圖和以下的詳細(xì)描述中將使用相同的標(biāo)號(hào)來指相同或 相似的元件。為了清楚起見，并未示出和描述這里所描述的實(shí)現(xiàn)方式的所 有常規(guī)特征。當(dāng)然，將會(huì)認(rèn)識(shí)到在開發(fā)任何這種實(shí)際實(shí)現(xiàn)方式的過程中， 必須作出許多依實(shí)現(xiàn)方式而定的決定以實(shí)現(xiàn)開發(fā)者的具體目標(biāo)，例如遵從 應(yīng)用和商業(yè)有關(guān)的約束，并且這些具體目標(biāo)將會(huì)根據(jù)實(shí)現(xiàn)方式和開發(fā)者而 改變。此外，將會(huì)認(rèn)識(shí)到，對(duì)于受益于本公開的本領(lǐng)域普通技術(shù)人員而 言，這種開發(fā)努力將是工程的常規(guī)擔(dān)當(dāng)。
圖4示出了可編程公共I/O系統(tǒng)400的一個(gè)實(shí)施例，其將電容最小化 而不犧牲編程分辨率精度。在本實(shí)施例中，輸入端接用作從其得出輸出驅(qū) 動(dòng)器的基礎(chǔ)。為此，兩個(gè)分離的不同電路被用于校準(zhǔn)輸出驅(qū)動(dòng)器阻抗和輸 入端接阻抗。第一電路460是端接阻抗校準(zhǔn)電路，其包括一個(gè)固定上拉器 件461和一個(gè)固定下拉器件462。第一電路460還包括N個(gè)可編程的、二 進(jìn)制加權(quán)的上拉和下拉器件，并且產(chǎn)生N比特的二進(jìn)制上拉和下拉使能 碼。在本示例中，N=6。第二電路450是驅(qū)動(dòng)器阻抗校準(zhǔn)電路，其包括一 個(gè)固定上拉器件451和一個(gè)固定下拉器件452，加上M個(gè)可編程的、二進(jìn) 制加權(quán)的上拉和下拉器件，并產(chǎn)生M比特的二進(jìn)制上拉和下拉使能碼。在 本示例中，M=7。
可編程公共I/O系統(tǒng)400還包括組合輸出驅(qū)動(dòng)器/輸入端接電路410， 組合輸出驅(qū)動(dòng)器/輸入端接電路410具有固定部分420和可編程部分430。 組合輸出驅(qū)動(dòng)器/輸入端接410的固定部分420包括兩個(gè)上拉器件411和兩 個(gè)下拉器件412。在圖4的示例性實(shí)施例中，第一固定上拉器件411A的強(qiáng) 度是第二上拉器件411B的強(qiáng)度的一半。類似地，第一固定下拉器件412A 的強(qiáng)度是第二下拉器件412B的強(qiáng)度的一半。較小的固定器件411A和 412A的大小是由端接阻抗校準(zhǔn)電路中的固定器件461和462的大小來確定 的。較大的固定器件411B和412B的大小是由驅(qū)動(dòng)器阻抗校準(zhǔn)電路中使用 的固定器件451和452與端接阻抗校準(zhǔn)電路中使用的固定器件的大小的差 異來確定的。當(dāng)系統(tǒng)400被用作驅(qū)動(dòng)器時(shí)，所有的固定器件被使能，意味 著它們的阻抗可通過數(shù)據(jù)I/O來測(cè)量。當(dāng)系統(tǒng)400被用作輸入端接時(shí)，僅 較小的固定器件411A和412A被使能。較大的固定器件411B、 412B與較小的器件411A、 412A之間的大小比率是由驅(qū)動(dòng)器模式和端接模式之間的 所需阻抗比來確定的。從以下將會(huì)清楚，圖4中所示的強(qiáng)度為2: 1的比
率將產(chǎn)生端接強(qiáng)度與驅(qū)動(dòng)器強(qiáng)度的3: 1的比率。如上所述，這產(chǎn)生了比
端接"強(qiáng)"兩倍的驅(qū)動(dòng)器。
組合輸出驅(qū)動(dòng)器/輸入端接410的可編程部分430包括八個(gè)二進(jìn)制加權(quán) 的上拉器件430A-430H和八個(gè)二進(jìn)制加權(quán)的下拉器件432A-432H。這些可 編程器件的大小是由端接阻抗校準(zhǔn)電路460中使用的可編程器件的大小來 確定的。之所以實(shí)現(xiàn)總共八個(gè)可編程器件是因?yàn)槎私幼杩狗秶ǔ４笥隍?qū) 動(dòng)器阻抗范圍的兩倍并小于或等于驅(qū)動(dòng)器阻抗范圍的四倍。如上所述，該 范圍是通過產(chǎn)業(yè)中的慣例確定的，并且將會(huì)清楚，能夠進(jìn)行輕微修改以使 得阻抗適合于許多應(yīng)用，并從而使驅(qū)動(dòng)和端接強(qiáng)度適合于許多應(yīng)用。為 此，除了用于輸入端接的六個(gè)LSB器件之外還實(shí)現(xiàn)了兩個(gè)MSB器件(在 該示例中是64Y)，以支持驅(qū)動(dòng)器阻抗范圍。結(jié)果，輸入端接阻抗范圍是 驅(qū)動(dòng)器阻抗范圍的三倍。當(dāng)系統(tǒng)400處于輸入端接模式下時(shí)，由端接阻抗 校準(zhǔn)電路460所產(chǎn)生的六比特上拉和下拉使能碼被直接應(yīng)用于六個(gè)最小的 可編程上拉器件430A-430F。當(dāng)系統(tǒng)400處于輸出驅(qū)動(dòng)器模式下時(shí)，由驅(qū) 動(dòng)器阻抗校準(zhǔn)電路450產(chǎn)生的七比特上拉和下拉使能碼被直接應(yīng)用于七個(gè) 最大的可編程上拉器件430C-430H，以創(chuàng)建輸出驅(qū)動(dòng)器。最終結(jié)果是具有 最小電容的可編程公共輸出驅(qū)動(dòng)器和輸入端接結(jié)構(gòu)410，該結(jié)構(gòu)能夠被隨 時(shí)(on the fly)優(yōu)化，在參考阻抗RQ在175Q和225Q之間的情況下，用 作具有從350至4512的支持阻抗范圍的輸出驅(qū)動(dòng)器。在端接阻抗RT在 105Q和135Q之間的情況下，結(jié)構(gòu)410還支持至13512的輸入端接 阻抗范圍。
在本示例性實(shí)施例中，用于組合器件410的可編程部分430的最小器 件430A的大小是用于固定部分420的器件411A和412A的強(qiáng)度的1/30， 等于大約±1.7%的端接阻抗編程分辨率精度。用于輸出驅(qū)動(dòng)器的可編程部 分的最小器件的大小是用于輸出驅(qū)動(dòng)器的固定部分的器件大小的1/45，等 于大約±1.1%的驅(qū)動(dòng)器阻抗編程分辨率精度。對(duì)于諸如輸出時(shí)鐘之類的僅 輸出信號(hào)，相同的固定器件和可編程器件(7)能夠用于創(chuàng)建輸出驅(qū)動(dòng)器。對(duì)于諸如地址控制和輸入時(shí)鐘之類的僅輸入信號(hào)，相同的同定器件 (1)和可編程器件(6)能夠用于創(chuàng)建輸入端接。不需要另外的端接阻抗
校準(zhǔn)電路。換言之，除了多個(gè)可編程器件之外還具有至少兩個(gè)固定器件允
許驅(qū)動(dòng)器和輸入模式，而同時(shí)將電容最小化，這是因?yàn)榈诙潭ㄆ骷米?"基線"或者最小強(qiáng)度，因此最小數(shù)目的器件被集成到電路中以實(shí)現(xiàn)驅(qū)動(dòng)
器模式和端接模式之間的所需阻抗范圍，從而意味著總電容被最小化。
受益于本公開的熟練的集成電路設(shè)計(jì)者將會(huì)清楚，通過操縱圖4的可 編程部分中的上拉和下拉器件的加權(quán)以實(shí)現(xiàn)參考阻抗RQ和端接阻抗RT 的不同倍數(shù)或分?jǐn)?shù)，可容易地實(shí)現(xiàn)其他驅(qū)動(dòng)器和阻抗范圍。此外，固定器 件411A和412A與固定器件411B和412B的大小比率能夠被操作。例 如，如果在特定應(yīng)用中，端接阻抗范圍是驅(qū)動(dòng)器阻抗范圍的三倍，則較大 的固定器件的大小是較小的固定器件的兩倍。因此，被使能用于輸出驅(qū)動(dòng) 器的固定器件的強(qiáng)度是被使能用于輸入端接的固定器件的三倍。結(jié)果，最 強(qiáng)的可編程器件的強(qiáng)度能夠從"128Y"減小到"64Y"，以進(jìn)一步降低 I/O電容，因?yàn)?64Y"足以支持作為端接阻抗范圍的三分之一的驅(qū)動(dòng)器阻 抗范圍。在另一示例性應(yīng)用中，如果端接阻抗范圍是驅(qū)動(dòng)器阻抗范圍的四 倍，則較強(qiáng)的固定器件的大小是較弱的固定器件的三倍，因此被使能用于 輸出驅(qū)動(dòng)器的固定器件的強(qiáng)度是被使能用于輸入端接的固定器件的四倍。 最強(qiáng)的器件的強(qiáng)度是"128Y"。能夠針對(duì)端接阻抗范圍與驅(qū)動(dòng)器阻抗范圍 的其他比率來進(jìn)行類似的大小和強(qiáng)度調(diào)整。換言之，如果在端接模式中， 六個(gè)LSB可編程器件被激活，則總強(qiáng)度是63Y。為了實(shí)現(xiàn)比端接阻抗至少 強(qiáng)兩倍的驅(qū)動(dòng)器阻抗，強(qiáng)度至少等于LSB器件的總強(qiáng)度的另外兩個(gè)上拉器 件和另外兩個(gè)下拉器件被增加，在本示例中是64Y和64Y。為了使驅(qū)動(dòng)器 相對(duì)于端接的強(qiáng)度加倍，第一 64Y上拉器件和第一 64Y下拉器件被激活， 從而使得總驅(qū)動(dòng)器強(qiáng)度等于127Y。當(dāng)?shù)诙?64Y上拉器件和第二 64Y下拉 器件被激活時(shí)，總驅(qū)動(dòng)器強(qiáng)度是191Y，有效地是端接強(qiáng)度(63Y)的三 倍。如果所需的驅(qū)動(dòng)器強(qiáng)度比端接強(qiáng)度大三倍，則第二上拉和下拉器件等 于128Y。當(dāng)所有器件被激活時(shí)，總驅(qū)動(dòng)器強(qiáng)度是255Y，有效地比端接強(qiáng) 度大三倍。圖5示出了可編程公共驅(qū)動(dòng)器和端接結(jié)構(gòu)500的另一實(shí)施例，其將電
容最小化，同時(shí)維持驅(qū)動(dòng)器模式和端接模式之間的所需比率。再次，兩個(gè)
不同的電路被用于確定結(jié)構(gòu)500的阻抗用于確定在結(jié)構(gòu)500被用作驅(qū)動(dòng) 器時(shí)的阻抗的第一電路550和用于確定在結(jié)構(gòu)500被用作輸入端接時(shí)的阻 抗的第二電路560。驅(qū)動(dòng)器阻抗確定電路550包括一個(gè)固定上拉器件551 和一個(gè)固定下拉器件552。驅(qū)動(dòng)器阻抗確定電路550還包括六個(gè)可編程 的、二進(jìn)制加權(quán)的上拉器件553A-F和六個(gè)可編程的、二進(jìn)制加權(quán)的下拉 器件554A-F，用于產(chǎn)生6比特的二進(jìn)制上拉和下拉使能碼。端接阻抗確定 電路560包括一個(gè)固定上拉器件561和一個(gè)固定下拉器件562。端接阻抗 確定電路560還包括七個(gè)可編程的、二進(jìn)制加權(quán)的上拉器件563A-G和七 個(gè)可編程的、二進(jìn)制加權(quán)的下拉器件564A-G，用于產(chǎn)生7比特的二進(jìn)制 上拉和下拉使能碼。
可編程公共驅(qū)動(dòng)器和端接結(jié)構(gòu)500還包括組合輸出驅(qū)動(dòng)器/輸入端接 510。組合輸出驅(qū)動(dòng)器/輸入端接510的固定部分511包括兩個(gè)上拉器件 511A和511B，以及兩個(gè)下拉器件512A和512B。較小的固定器件511A 和512A的大小是由端接阻抗校準(zhǔn)電路560中使用的固定器件561和562 的大小來確定的。較大的固定器件511B和512B的大小是由驅(qū)動(dòng)器阻抗校 準(zhǔn)電路550中使用的固定器件551和552與端接阻抗校準(zhǔn)電路560中使用 的固定器件561和562的大小的差異來確定的。與圖4所示的實(shí)施例類 似，當(dāng)組合驅(qū)動(dòng)器輸出/輸入端接510被用作輸入端接時(shí)，較小的固定器件 511A和512A被使能，并且當(dāng)組合驅(qū)動(dòng)器輸出/輸入端接510被用作輸出驅(qū) 動(dòng)器時(shí)，所有的固定器件被使能。同樣與圖4的實(shí)施例類似，組合輸出驅(qū) 動(dòng)器/輸入端接510的可編程部分530包括八個(gè)二進(jìn)制加權(quán)的上拉器件 530A-H和八個(gè)二進(jìn)制加權(quán)的下拉器件531A-H。與圖4的實(shí)施例相比，這 些可編程器件530A-H和531A-H的大小是由驅(qū)動(dòng)器阻抗校準(zhǔn)電路550中 使用的可編程器件553A-F的大小來確定的，而非圖4的實(shí)施例中的輸入 端接阻抗校準(zhǔn)電路460。
在一些實(shí)施例中，實(shí)現(xiàn)八個(gè)可編程器件，這是因?yàn)槿缟纤觯私幼?抗范圍一般大于驅(qū)動(dòng)器阻抗范圍的兩倍但小于或等于驅(qū)動(dòng)器阻抗范圍的四倍。在本實(shí)施例中，向用于輸出驅(qū)動(dòng)器的六個(gè)MSB器件增加了兩個(gè)LSB 器件，以支持端接阻抗范圍。當(dāng)組合輸出驅(qū)動(dòng)器/端接器件510被用作輸出 驅(qū)動(dòng)器時(shí)，由驅(qū)動(dòng)器阻抗校準(zhǔn)電路550產(chǎn)生的6比特上拉和下拉使能碼被 直接應(yīng)用于六個(gè)最強(qiáng)的可編程器件530C-H，以形成適當(dāng)?shù)尿?qū)動(dòng)器強(qiáng)度。 當(dāng)組合輸出驅(qū)動(dòng)器/端接器件510被用作輸入端接時(shí)，由端接阻抗校準(zhǔn)電路 560產(chǎn)生的7比特上拉和下拉使能碼被直接應(yīng)用于七個(gè)最弱的可編程器件 530A-F，以形成適當(dāng)?shù)妮斎攵私幼杩埂?br> 在圖5的示例性實(shí)施例中，用于輸入端接的可編程部分530的最小器 件530A的強(qiáng)度是用于輸入端接的固定部分的器件的強(qiáng)度的1/40，等于大 約±1.3%的端接強(qiáng)度編程分辨率精度。用于輸出驅(qū)動(dòng)器的可編程部分的最 弱器件的強(qiáng)度是用于輸出驅(qū)動(dòng)器的固定部分的器件強(qiáng)度的1/30，等于大約 ±1.7%的驅(qū)動(dòng)器阻抗編程分辨率精度。換言之，固定部分中的兩組器件形 成了驅(qū)動(dòng)器模式和端接模式中的"最小"強(qiáng)度。熟練的電路設(shè)計(jì)者將會(huì)清 楚，固定部分中具有最小阻抗的上拉和下拉器件與可編程部分中具有最小 強(qiáng)度的上拉和下拉器件之間的大小比率是由所需的阻抗精度來確定的。例 如，較大的阻抗比率(例如1: 50)將會(huì)產(chǎn)生較好的阻抗精度。與圖4的 實(shí)施例相比，圖5中的6個(gè)MSB器件足以實(shí)現(xiàn)驅(qū)動(dòng)器模式和端接模式中 的阻抗范圍。然而，6個(gè)MSB器件中的最小者于是將是X。實(shí)際上，X和 最弱的固定器件之間的比率將是1/10，從而意味著僅±5%的分辨率精度。 這種分辨率精度一般是不可接受的，但在本公開中考慮容忍低分辨率精度 的特定應(yīng)用。通過包括較弱的器件X/2和X/4，分辨率精度被增大至士 1.25%,同時(shí)保持驅(qū)動(dòng)器模式和端接模式之間的所需阻抗比。
在操作中，無(wú)論為驅(qū)動(dòng)器模式或端接模式確定什么阻抗是最佳的，都 將具有最小的相關(guān)電容。確定驅(qū)動(dòng)器阻抗的電路具有包括某一數(shù)目N的上 拉和下拉器件，并且這些器件形成N比特使能碼并控制公共驅(qū)動(dòng)器/端接 電路的可編程部分中的可編程器件中的N個(gè)。類似地，確定端接阻抗的電 路包括某一數(shù)目M的上拉和下拉器件，并且這些器件形成去往可編程部分 的M比特使能碼。結(jié)果，現(xiàn)有的方案將總是呈現(xiàn)從數(shù)據(jù)1/0端口測(cè)得的較 大電容，因?yàn)樵趫D3B和3C的實(shí)施例中將存在較多的器件以實(shí)現(xiàn)與圖4和5所述的實(shí)施例相同的阻抗范圍。本領(lǐng)域普通技術(shù)人員將會(huì)認(rèn)識(shí)到，上拉 和下拉器件不必被激活，以由于它們的電容而具有有害影響。僅僅通過置
于電路中，每個(gè)器件都對(duì)寄生電容有所貢獻(xiàn)。在圖3C的先前方案中，需 要9對(duì)(一對(duì)包括一個(gè)上拉器件和一個(gè)下拉器件)來具有與圖4和5所示 的實(shí)施例(各自具有8對(duì))相同的阻抗比，從而產(chǎn)生了更大的寄生電容。 總的電容越高，信號(hào)的轉(zhuǎn)換速率(slewmte)越低，因?yàn)檗D(zhuǎn)換速率與傳播 信號(hào)所感知的電容成反比。盡管轉(zhuǎn)換速率的降低能夠利用增大的電流供應(yīng) 來克服，但是這種增大一般由于增大的電流的其他有害影響而是不可接受 的，這些有害影響包括增大的總功耗、便攜式設(shè)備中縮短的電池壽命和電 路穩(wěn)定性問題。
可以了解，集成電路的批量生產(chǎn)使得所有的生產(chǎn)批次之間存在不一致 的性能。 一般而言，加工廠中用于給定工藝的工藝參數(shù)的變動(dòng)是已知的。 當(dāng)計(jì)算任何器件的大小以執(zhí)行特定功能或者呈現(xiàn)特定特性時(shí)，熟練的設(shè)計(jì) 者將會(huì)考慮這種工藝變動(dòng)。
已按照包括細(xì)節(jié)的具體實(shí)施例描述了本發(fā)明，以輔助理解本發(fā)明的結(jié) 構(gòu)和操作的原理。這里的這種對(duì)具體實(shí)施例及其細(xì)節(jié)的參考不希望限制所 附權(quán)利要求的范圍。本領(lǐng)域技術(shù)人員將會(huì)清楚，在選擇用于進(jìn)行說明的實(shí) 施例中可以作出各種修改，而不脫離由權(quán)利要求所限定的本發(fā)明的精神和 范圍。
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權(quán)利要求
1. 一種用于集成電路的具有驅(qū)動(dòng)器阻抗和端接阻抗的組合可編程輸入和輸出裝置，包括a. 固定部分，該固定部分具有固定阻抗；b. 耦合到所述固定部分的可編程部分，該可編程部分具有可編程阻抗并且包括i. 多個(gè)上拉器件；和ii. 相等數(shù)量的多個(gè)下拉器件；c. 第一電路，用于確定從組合輸入/輸出端口測(cè)得的驅(qū)動(dòng)器阻抗；以及d. 第二電路，用于確定從所述組合輸入/輸出端口測(cè)得的端接阻抗。
2. 如權(quán)利要求1所述的組合可編程輸入和輸出裝置，其中，所述第一 電路包括用于形成驅(qū)動(dòng)器阻抗的使能碼的N個(gè)上拉器件和N個(gè)下拉器件， 并且所述第二電路包括用于形成端接阻抗的使能碼的M個(gè)上拉器件和M 個(gè)下拉器件。
3. 如權(quán)利要求2所述的組合可編程輸入和輸出裝置，其中，所述第一 電路的所述N個(gè)上拉器件和N個(gè)下拉器件耦合到所述可編程部分中的N 個(gè)上拉器件和N個(gè)下拉器件以形成所需的驅(qū)動(dòng)器阻抗，并且所述第二電路 的所述M個(gè)上拉器件和M個(gè)下拉器件耦合到所述可編程部分中的M個(gè)上 拉器件和M個(gè)下拉器件以形成所需的端接阻抗。
4. 如權(quán)利要求2所述的組合可編程輸入和輸出裝置，其中，所述可編 程部分中的所述多個(gè)上拉器件和所述多個(gè)下拉器件被加權(quán)以使得存在最大 強(qiáng)度的上拉和下拉器件、最小強(qiáng)度的上拉和下拉器件以及強(qiáng)度的范圍。
5. 如權(quán)利要求4所述的組合可編程輸入和輸出裝置，其中，所述阻抗 的范圍是通過驅(qū)動(dòng)器模式和端接模式之間的所需阻抗比來確定的。
6. 如權(quán)利要求4所述的組合可編程輸入和輸出裝置，其中，所述N個(gè) 上拉器件和N個(gè)下拉器件耦合到所述可編程部分中具有最大強(qiáng)度的N個(gè)上 拉器件和N個(gè)下拉器件，并且所述M個(gè)上拉器件和M個(gè)下拉器件耦合到 所述可編程部分中具有最小強(qiáng)度的M個(gè)上拉器件和M個(gè)下拉器件。
7. 如權(quán)利要求6所述的組合可編程輸入和輸出裝置，其中，所述可編程部分還包括強(qiáng)度大于最強(qiáng)的上拉器件的另外兩個(gè)上拉器件和強(qiáng)度大于最 強(qiáng)的下拉器件的另外兩個(gè)下拉器件。
8. 如權(quán)利要求6所述的組合可編程輸入和輸出裝置，其中，所述可編 程部分還包括強(qiáng)度小于最弱的上拉器件的另外兩個(gè)上拉器件和強(qiáng)度小于最 弱的下拉器件的另外兩個(gè)下拉器件。
9. 如權(quán)利要求1所述的組合可編程輸入和輸出裝置，其中，所述多個(gè) 上拉器件和所述多個(gè)下拉器件被二進(jìn)制加權(quán)，從而具有最高強(qiáng)度的上拉器 件、最低強(qiáng)度的上拉器件、最高強(qiáng)度的下拉器件和最低強(qiáng)度的下拉器件。
10. 如權(quán)利要求9所述的組合可編程輸入和輸出裝置，其中，所述可 編程部分的阻抗被參考至少一個(gè)外部電阻性元件。
11. 如權(quán)利要求9所述的組合可編程輸入和輸出裝置，其中，所述固 定部分的阻抗被參考至少一個(gè)外部電阻性元件。
12. 如權(quán)利要求9所述的組合可編程輸入和輸出裝置，其中，所述固 定部分包括第一上拉器件、第一下拉器件、第二上拉器件和第二下拉器 件，其中所述第一上拉器件和第一下拉器件比所述第二上拉器件和第二下 拉器件大預(yù)定比率。
13. 如權(quán)利要求9所述的組合可編程輸入和輸出裝置，其中，所述預(yù) 定比率是通過所述驅(qū)動(dòng)器阻抗和所述端接阻抗的所需比率來確定的。
14. 如權(quán)利要求12所述的組合可編程輸入和輸出裝置，其中，所述第 二上拉器件和第二下拉器件的強(qiáng)度比所述可編程部分中的第一上拉器件和 第一下拉器件的強(qiáng)度大預(yù)定比率。
15. 如權(quán)利要求14所述的組合可編程輸入和輸出裝置，其中，所述預(yù) 定比率是通過所需的阻抗分辨率精度來確定的。
16. —種為公共輸入端接和輸出驅(qū)動(dòng)器電路設(shè)置具有最小電容的最佳 阻抗的方法，包括a.通過選擇性地將兩個(gè)上拉器件中的至少一個(gè)和兩個(gè)下拉器件中的至 少一個(gè)耦合到數(shù)據(jù)I/O路徑中以使得其阻抗是可從數(shù)據(jù)I/O端口測(cè)量的， 來設(shè)置驅(qū)動(dòng)器模式和端接模式之一；以及如果設(shè)置在驅(qū)動(dòng)器模式中，則b. 通過選擇性地將多個(gè)上拉器件中的至少一個(gè)或多個(gè)下拉器件中的至 少一個(gè)耦合到數(shù)據(jù)I/O路徑中以使得其阻抗是可從數(shù)據(jù)I/O端口測(cè)量的， 來將驅(qū)動(dòng)器阻抗設(shè)置為與所需驅(qū)動(dòng)器阻抗相對(duì)應(yīng)；以及如果設(shè)置在端接模 式中，貝IJc. 通過選擇性地將所述多個(gè)上拉器件中的至少一個(gè)和所述多個(gè)下拉器 件中的至少一個(gè)耦合到數(shù)據(jù)I/O路徑中以使得其阻抗是可從數(shù)據(jù)I/O端口 測(cè)量的，來將端接阻抗設(shè)置為所需端接阻抗。
17. 如權(quán)利要求16所述的方法，其中，設(shè)置驅(qū)動(dòng)器阻抗的步驟包括向 所述公共輸入端接和輸出驅(qū)動(dòng)器電路的可編程部分中的N個(gè)可編程上拉器 件和N個(gè)可編程下拉器件發(fā)送N比特使能碼。
18. 如權(quán)利要求16所述的方法，其中，設(shè)置端接阻抗的步驟包括向所 述公共輸入端接和輸出驅(qū)動(dòng)器電路的可編程部分中的M個(gè)可編程上拉器件 和M個(gè)可編程下拉器件發(fā)送M比特使能碼。
19. 如權(quán)利要求16所述的方法，其中，設(shè)置驅(qū)動(dòng)器阻抗的步驟使所述 驅(qū)動(dòng)器阻抗參考外部電阻性器件。
20. 如權(quán)利要求16所述的方法，其中，設(shè)置端接阻抗的步驟包括使所 述端接阻抗參考外部電阻性器件。
21. 如權(quán)利要求16所述的方法，其中，所述多個(gè)上拉器件和多個(gè)下拉 器件被二進(jìn)制加權(quán)，以使得存在具有最小強(qiáng)度的上拉器件和下拉器件，以 及具有最大強(qiáng)度的上拉器件和下拉器件。
22. 如權(quán)利要求16所述的方法，其中，所述固定上拉器件中的至少一 個(gè)具有比最弱的可編程上拉器件的強(qiáng)度大預(yù)定比率的強(qiáng)度，并且所述固定 下拉器件中的至少一個(gè)具有比最弱的可編程下拉器件的強(qiáng)度大所述預(yù)定比 率的強(qiáng)度；其中，所述比率是基于所需阻抗精度來確定的。
全文摘要
本發(fā)明公開了用于實(shí)現(xiàn)雙向數(shù)據(jù)總線的可編程輸入/輸出結(jié)構(gòu)和方法。組合的輸入和端接電路包括阻抗的固定部分和阻抗的可編程部分。固定部分能夠在驅(qū)動(dòng)器模式和端接模式中被固定?？删幊滩糠帜軌虮慌渲脼樵隍?qū)動(dòng)器模式或者端接模式中具有所需阻抗，同時(shí)保持最小相關(guān)電容。
文檔編號(hào)G11C11/413GK101546990SQ20091012722
公開日2009年9月30日 申請(qǐng)日期2009年3月9日 優(yōu)先權(quán)日2008年3月24日
發(fā)明者帕特里克·T·莊, 曾志強(qiáng), 權(quán)國(guó)煥, 羅伯特·B·海格 申請(qǐng)人:索尼株式會(huì)社;索尼電子有限公司