專利名稱：半導體裝置的制作方法
技術領域：
本發(fā)明涉及半導體裝置，涉及包含由與存儲信息對應地在電阻值 中產(chǎn)生差的元件構成的存儲單元的存儲裝置，特別是涉及應用于包含 使用了利用疏族化合物材料的狀態(tài)變化來存儲信息、檢測由該信息產(chǎn) 生的電阻值差來辨別信息的存儲單元的相變存儲器的存儲裝置的有 效的技術。
背景技術：
作為本發(fā)明者研究的技術，例如在包含相變存儲器的半導體裝置
中可考慮以下的技術。存儲元件將至少包含銻(Sb)和碲(Te)的 Ge-Sb-Te系列、Ag-In-Sb-Te系列等的硫族化合物材料(或相變材料) 用作記錄層的材料。此外，選擇元件使用了二極管。這樣，例如在非 專利文獻l中敘述了使用了硫族化合物材料和二極管的相變存儲器的 特性。
圖2是表示在使用了相變材料的電阻性存儲元件的相變中必要 的脈沖寬度和溫度的關系的圖。在該存儲元件中寫入存儲信息"0"的 情況下，如圖2中所示，施加將元件加熱到大于等于硫族化合物材料 的熔點Ta之后急劇地冷卻那樣的復位脈沖。通過縮短冷卻時間tl， 例如設定為約lns，硫族化合物材料成為高電阻的非晶質(zhì)狀態(tài)。
相反，在寫入存儲信息"l，，的情況下，通過施加將存儲元件保持 為比熔點Ta低、比與玻璃轉(zhuǎn)移點相同或比其高的結晶化溫度Tx高的 溫度區(qū)域的那樣的置位脈沖，硫族化合物材料成為低電阻的多晶狀 態(tài)。在結晶化中所需要的時間t2根據(jù)硫族化合物材料的組成而不同。 圖2中表示的元件的溫度依賴于存儲元件本身發(fā)出的焦耳熱和對于周 圍的熱擴散。在專利文獻1中記載了具有隔著絕緣層層疊了具有強電介質(zhì)層 的存儲單元的陣列結構的半導體存儲裝置的存儲單元特性和讀出條 件。具體地說，由于存儲單元的熱經(jīng)歷在每個層中不同，故根據(jù)所形 成的層，在存儲單元的電特性中產(chǎn)生差別。敘述了為了可靠地讀出這
在專利文獻2中記載了具有層疊了由硫族化合物材料構成的存儲單元 的陣列結構的半導體存儲裝置的存儲單元特性。即，將硫族化合物材 料敘述為具有容易受到層疊排列的形成步驟的影響的特性。在專利文 獻3中記栽了層疊型磁存儲器的存儲器陣列結構。具體地說，為了防 止在每層中寫入特性改變的情況，敘述了在每層中改變布線結構或接 點結構等的方式。
專利文獻1日本專利2003-060171號7>才艮
專利文獻2日本專利2007-501519號公報
專利文獻3日本專利2004-266220號公報
非專利文獻1r IEEE International Solid畫State Circuits Conference, Digest of Technical Papers J (美國)，2007年，p.472-47
發(fā)明內(nèi)容
(發(fā)明要解決的問題) 本申請者等在本申請之前研究了使用由硫族化合物材料構成的
記錄層和二極管的相變存儲器的高集成化。特別是在研究通過層疊存 儲器陣列得到的三維化時發(fā)現(xiàn)了下述的二個問題。
第一個問題是，由于存儲單元的熱經(jīng)歷在每個層中不同，故在存 儲單元的電特性中存在產(chǎn)生差別的危險。具體地說，下層的存儲器陣 列的熱負載較大。因此，可預期下層的存儲器陣列的制造后的電阻值 較低。在相變存儲器中， 一般來說，進行施加比通常的改寫動作高的 電壓或大的電流以降低電阻的所謂初始化動作。如果將該初始化動作 中的偏壓設定為與需要更高的電壓或更大的電流的上層的存儲器陣 列一致的值，則對于電阻值低的下層的存儲單元施加過度的應力，存
10在記錄層的電特性劣化的危險。因而，希望根據(jù)形成了初始化的存儲 單元的層來調(diào)整初始化動作中的電壓或電流。
第二個問題是，由于因與第一個問題同樣的熱經(jīng)歷產(chǎn)生的存儲單 元的電特性的差別的緣故，存在通常的改寫動作后的電阻值產(chǎn)生離散 (偏差)的危險。在前面敘述的專利文獻l中記載的具有強電介質(zhì)層 的存儲器、即強電介質(zhì)存儲器中，通過對強電介質(zhì)施加電場以改變自 發(fā)極化的方向來存儲信息。作為補償在所形成的層之間產(chǎn)生的存儲單 元的電特性差的方法，可考慮在每層中改變改寫電壓。但是，由于該 方法有必要在每層中設置用于改變改寫電壓的電壓控制電路，進而導 致隨著晶體管尺寸的增大而芯片面積增加，故是不理想的。因而，如 專利文獻l中敘述的那樣，必須通過調(diào)整讀出條件(在此，是參考電 壓)來補償改寫動作后的在存儲單元中產(chǎn)生的電特性的差。
另一方面，在相變存儲單元中，也可預期根據(jù)改寫后的狀態(tài)的差
異導致干擾(disturb)或耐用性(endurance)等的特性劣化的情況。 為了避免這樣的問題，在用于成為高電阻狀態(tài)的復位動作中，如果與 需要較高的電壓或大的電流的下層的存儲器陣列一致地設定動作條 件，則對電阻值相對高的位于上層的存儲器陣列的存儲單元施加過度 的應力。其結果，復位后的電阻值提高到必要的程度以上，存在不能 進行逆轉(zhuǎn)改寫動作的危險。與此相反，如果將復位動作中的偏壓設定 為對于上層的存儲器陣列必要的值，則由于對電阻值相對低的位于下 層的存儲器單元供給的能量不足，故存在不變化為所希望的電阻值的 危險。但是，在考慮抑制芯片面積而在硅襯底上形成在各層中共同的 讀出電路的情況下，為了實現(xiàn)可靠的讀出動作，復位狀態(tài)的單元電阻 必須大于等于一定值。因而，希望對于位于存儲器陣列的任意的位置 上的存儲單元都成為相同的電阻值那樣的復位動作。
第三個問題是，由于迄今為止敘述的熱負載的影響的緣故，存在 根據(jù)形成存儲單元的層在成品率上產(chǎn)生差別的危險。即，在迄今為止 的芯片體系結構中，在存在成品率低的層的情況下，判斷為芯片整體 不合格而廢棄該芯片。在這樣的檢查方法中，每個晶片的芯片取得個數(shù)就減少了，結果導致位成本的增加。為了減少位成本，希望有下述
的體系結構按層單位進行合格品判斷，即使存在一個成品率高的層 也能夠?qū)⒃撔酒醋骱细衿范鰪S。
因此，本發(fā)明的目的在于，鑒于這樣的問題等，在具有層疊了存 儲單元的結構的存儲器陣列的相變存儲器中，通過根據(jù)形成了存儲單 元的層調(diào)整初始化動作或?qū)懭雱幼鞯尿?qū)動電壓或驅(qū)動電流，將存儲單 元控制為所希望的電阻值而不損害硫族化合物材料的電特性。此外， 本發(fā)明的目的在于作成下述的存儲器陣列結構按層單位評價存儲單 元的性能，即使存在一個成品率高的層，也能只使用該層。根據(jù)本說 明書的記述和附圖，本發(fā)明的上述的目的和新的特征會變得很明白。
(用于解決問題的方法)
要，則如下所述。
其特征在于，具有第l存儲單元，設置在第l層中，具有并利 用電流寫入存儲信息的第l存儲元件；第2存儲單元，設置在上述第 l層的上方形成的第2層中，具有利用電流寫入存儲信息的第2存儲 元件；第l地址解碼器，用于輸出用來選擇上述第l層的第l層選擇 信號或用來選擇上述第2層的第2層選擇信號；以及改寫驅(qū)動器，用 于在對上述第l存儲單元寫入第l存儲信息時對上述第l存儲單元供 給第1電流、在對上述第2存儲單元寫入上述第l存儲信息時對上述 第2存儲單元供給與上述第1電流不同的大小的第2電流，上述改寫 驅(qū)動器根據(jù)上述第1層選擇信號和上述第2層選擇信號控制上述第1 電流和上述第2電流的大小。
或者，其特征在于，具有第1位線，設置在第1層中；第2 位線，設置在形成于上述第l層的上方的第2層中；第1字線和第2 字線，與上述第l位線和上述第2位線交叉；笫l存儲單元，設置在 上述第l位線與上述第l字線的交點處，具有利用電流寫入存儲信息 的第l存儲元件和用于在從上述第l字線經(jīng)由上述第l存儲元件到達 上述第l位線的方向上流過電流的第l整流元件；第2存儲單元，設
12置在上述第1位線與上述第2字線的交點處，具有利用電流寫入存儲 信息的第2存儲元件和用于在從上述第2字線經(jīng)由上述第2存儲元件 到達上述第l位線的方向上流過電流的第2整流元件；第3存儲單元， 設置在上述第2位線與上述笫l字線的交點處，具有利用電流寫入存 儲信息的第3存儲元件和用于在從上述第l字線經(jīng)由上述第3存儲元 件到達上述第2位線的方向上流過電流的第3整流元件；以及第4存 儲單元，設置在上述第2位線與上述第2字線的交點處，具有利用電 流寫入存儲信息的第4存儲元件和用于在從上述第2字線經(jīng)由上述第 4存儲元件到達上述第2位線的方向上流過電流的第4整流元件，在 對上述第1或第2存儲單元進行初始化的情況下，對上述第1或第2 存儲單元供給第1電壓，在對上述第3或第4存儲單元進行初始化的 情況下，對上述第3或第4存儲單元供給與上述第1電壓不同的第2 電壓。
或者，其特征在于，具有第1存儲單元，設置在第l層中， 具有利用電流寫入存儲信息的第l存儲元件；第2存儲單元，設置在 形成于上述笫l層的上方的第2層中，具有利用電流寫入存儲信息的 第2存儲元件；地址變換電路，用于將用來選擇上述第l層或上述第 2層的某一方的第1地址信號變換為用來選擇上述第1層或上述第2 層的另一方的第2地址信號；多路轉(zhuǎn)換器，用于選擇上述第l地址信 號和從上述地址變換電路輸出的上述第2地址信號中的某一方；以及 第l地址解碼器，用于根據(jù)上述多路轉(zhuǎn)換器所選擇的信號發(fā)生選擇上 述第1層的第1層選擇信號或選擇上述第2層的第2層選擇信號。 (發(fā)明效果)
如果簡單地說明由在本申請中公開的發(fā)明中的代表性的內(nèi)容得 到的效果，則可實現(xiàn)高可靠性動作的相變存儲器。


圖1是表示在本發(fā)明的實施方式1的半導體裝置中包含的相變存 儲器的主要部分電路塊的結構例的圖。圖2是表示在使用了相變材料的電阻元件的相變所需要的脈沖 寬度和溫度的關系的圖。
圖3是表示在本發(fā)明的實施方式1的半導體裝置中圖1中記載的 電路塊中的存儲器陣列結構例的圖。
圖4是表示在本發(fā)明的實施方式1的半導體裝置中圖3中記載的 存儲器陣列中包含的層疊存儲單元的剖面的圖。
圖5是表示在本發(fā)明的實施方式1的半導體裝置中圖1中記載的 相變存儲器的存儲器映射圖的圖。
圖6是表示在本發(fā)明的實施方式1的半導體裝置中圖5中記載的 頁結構的例子的圖。
圖7是表示在本發(fā)明的實施方式1的半導體裝置中列地址的分配 的例子的圖。
圖8是表示在本發(fā)明的實施方式1的半導體裝置中行地址的分配 的例子的圖。
圖9是表示在本發(fā)明的實施方式1的半導體裝置中包含的圖1 中的讀出放大器電路的詳細的結構的例子的圖。
圖IO是表示在本發(fā)明的實施方式1的半導體裝置中包含的圖1 中的改寫驅(qū)動器的詳細的結構的例子的圖。
圖ll是表示在本發(fā)明的實施方式l的半導體裝置中圖IO中記載 的改寫驅(qū)動器中的復位的存儲層與復位電流的關系的圖。
圖12是表示在本發(fā)明的實施方式1的半導體裝置中陣列電壓 VARY的每個動作的設定的圖。
圖13是表示在本發(fā)明的實施方式1的半導體裝置中包含的相變 存儲器的初始化動作的例子的圖。
圖14是表示在本發(fā)明的實施方式1的半導體裝置中圖13中記載 的相變存儲器的初始化動作中的內(nèi)部動作的例子的圖。
圖15是表示在本發(fā)明的實施方式1的半導體裝置中包含的相變 存儲器的寫入動作的例子的圖。
圖16是表示在本發(fā)明的實施方式1的半導體裝置中圖15中記載的相變存儲器的寫入動作中的內(nèi)部動作的例子的圖。
圖17是表示在本發(fā)明的實施方式1的半導體裝置中包含的相變 存儲器的讀出動作的例子的圖。
圖18是表示在本發(fā)明的實施方式1的半導體裝置中圖17中記載 的相變存儲器的讀出動作中的內(nèi)部動作的例子的圖。
圖19是表示在本發(fā)明的實施方式2的半導體裝置中包含的圖1 中的改寫驅(qū)動器的詳細的結構的例子的圖。
圖20是表示在本發(fā)明的實施方式2的半導體裝置中圖19中記載 的改寫驅(qū)動器中的復位的存儲層與復位電流的關系的圖。
圖21是表示在本發(fā)明的實施方式3的半導體裝置中包含的相變 存儲器的主要部分電路塊的結構例的圖。
圖22是表示在本發(fā)明的實施方式3的半導體裝置中圖21中記載 的電路塊中的地址變換電路的結構例的圖。
圖23是表示在本發(fā)明的實施方式3的半導體裝置中圖22中記載 的地址變換電路中的地址變換表的圖。
圖24是表示在本發(fā)明的實施方式3的半導體裝置中圖22中記栽 的多路轉(zhuǎn)換器的功能的圖。
圖25是表示在本發(fā)明的實施方式4的半導體裝置中用于確認其 中包含的相變存儲器的各存儲層的可否使用的讀出動作中的流程的 圖。
圖26是表示在本發(fā)明的實施方式4的半導體裝置中包含的相變 存儲器的讀出動作的變形例的圖。
圖27是表示在本發(fā)明的實施方式4的半導體裝置中輸入指令與 芯片內(nèi)部信號的對應的例子的圖。
圖28是表示在本發(fā)明的實施方式4的半導體裝置中包含的相變 存儲器的器件ID讀出動作的例子的圖。
圖29是表示在本發(fā)明的實施方式4的半導體裝置中器件ID的 內(nèi)容的例子的圖。
圖30是表示在本發(fā)明的實施方式5的半導體裝置中其主要部分塊的結構的例子的圖。
圖31是表示在本發(fā)明的實施方式6的半導體裝置中其主要部分 塊的結構的例子的圖。
圖32是表示在本發(fā)明的實施方式7的半導體裝置中包含的圖1 中的改寫驅(qū)動器的詳細的結構的例子的圖。
圖33是表示在本發(fā)明的實施方式7的半導體裝置中圖32中記載 的改寫驅(qū)動器中的復位的存儲層與復位電流的關系的圖。
圖34是表示在本發(fā)明的實施方式7的半導體裝置中圖22中記栽 的相變存儲器的寫入動作中的內(nèi)部動作的例子的圖。
圖35是表示在本發(fā)明的實施方式8的半導體裝置中包含的相變 存儲器的主要部分塊的結構的例子的圖。
圖36是表示在本發(fā)明的實施方式8的半導體裝置中陣列電壓 VARY的設定和圖35中記栽的電壓選擇電路的功能的圖。
(符號說明)
PCM、 PCM0-PCM3 相變存儲器
PL0-PL3 存儲器平面
MA 存儲器陣列
YDEC 列解碼器
XDEC1、 XDEC2、 XDEC3 行解碼器
D[16895:0、DOT/B ~ D16895T/B 數(shù)據(jù)線對
IA30:01 地址信號
PA0[28:27、PA0[26:24、PA0[23:21、 內(nèi)部地址信號 CA28:271、 IA[28:27
WL[4095:01 字線
BS[7:0
位線選擇線
LS7T、 LS7B) (LS0T、 LSOB) 選擇線
CTL1 CTL4 控制信號組
INITV[3:0
初始化電壓
VARY、 VO、 VI、 V2、 V3 陣列電壓
16IO[7: 0j
CLE
ALE
CEB
REB
WEB
WPB
RBB
PS[3: 01
SM0 SM16895
MUXB1、 MUXB2、 MB10 MB116895
MBOO MB ( 212-1 ) 7
R
D
MC1 MC4
MUX、 MUX10 MUX17、
MUX20 MUX216895
LB001 LB004
BL00 BL1168958
CD0 CD116895
RW0 RW16895
SA
WD
100
101
103
104
105
201~204、 211~214、 500~501
輸入輸出線
指令鎖存起動信號
地址鎖存起動信號
芯片起動信號
讀出起動信號
寫入起動信號
寫入保護信號
準備就緒/忙信號
存儲器平面選擇信號
子存儲器陣列
多路轉(zhuǎn)換器組
層疊存儲器單元組 相變電阻元件 存儲器單元選擇用二極管 存儲器單元 多路轉(zhuǎn)換器
局部位線 位
共同數(shù)據(jù)線
讀寫電路
讀出放大器
改寫驅(qū)動器
P型硅襯底
P阱區(qū)
多晶硅層
N+擴散層區(qū)域
元素分離用氧化物
鴒層600
301、 302、 303、 304
400
401
402 SA PCC CCL RG DLE(J CSP、 CSN RGE1、 RGE2 VDD
VPP VDR
vss
VREF
VBIASO、 VBIAS1
M謂、MN71、 MN72、 MN73
MP700、 MP701、 MP710、 MP711、 MP710、
MP722、 MP723、 MP724、 MP725、 MP726
INT一EN
IV700、 IV730~733 Icell、 Iint、 Iset、 Irst SET一EN
ND70 、 ND71 、 ND720 、 ND721 、
ND730 ND733
INIT一EN
SET EN
相間絕緣膜 接點
PN 二極管的P層
PN二極管的N層
硫族化合物材料層
讀出放大器
預充電電路
交叉耦合型鎖存放大器
傳輸門
數(shù)據(jù)線均衡信號
共同源線
傳輸門起動信號
電源電壓
升壓電壓
基準電壓
接地電壓
參考電壓
偏置電壓
NMOS晶體管
PMOS晶體管
初始化起動信號 倒相器電路 存儲單元電流 置位起動信號 二輸入NAND電路
初始化起動信號 置位起動信號
18RST—EN、 RST_EN0~RST—EN3置位起動信號
IN1、 IN2初始化指令信號
CA1、 CA2列地址
RA1、 RA2、 RA3行地址
PRG1、 PRG2寫入指令信號
RD1、 RD2讀出指令信號
IV720、 IV721倒相器電路
AE地址變換電路
AEL地址變換邏輯電路
INIT初始化模式信號
TEST測試模式信號
NORM通常動作模式信號
RLS1、 RLS2存儲層可否使用確認指令
信號
RLS存儲層確認模式信號
RID器件ID讀出指令信號
NVCTL非易失存儲器控制芯片
SBUS系統(tǒng)總線
NR730四輸入NOR電路
PAD—V0~PAD_V3焊區(qū)
VGEN芯片內(nèi)部電源發(fā)生電路
VSEL電壓選擇電路
具體實施例方式
以下，根據(jù)附圖詳細地說明本發(fā)明的實施方式。再有，在用于說 明實施方式的全部的圖中，對于同一構件原則上附加同一符號，省略 其重復的說明。此外，構成實施方式的各功能塊的電路元件不作特別
限定，可利用眾所周知的CMOS (互補型MOS晶體管)等的集成電 路技術在單晶硅那樣的半導體襯底上形成。再有，在實施方式中，作為MISFET(金屬絕緣體半導體場效應 晶體管)的一例，使用MOS (金屬氧化物半導體)晶體管。在附圖 中，通過在P溝道型MOS晶體管(PMOS晶體管)中對柵極附加箭 頭的記號，與N溝道型MOS晶體管(NMOS晶體管)加以區(qū)別。在 附圖中未特別明確地記述MOS晶體管的襯底電位的連接，但只要是 MOS晶體管可正常地動作的范圍，其連接方法就不作特別限定。 (實施方式1)
條件和改、寫條件的相P變存儲器。'' '—'、
首先，按照圖1至圖4，說明本發(fā)明的相變存儲器。本發(fā)明的相 變存儲器是隔著絕緣層層疊了由硫族化合物材料構成的記錄層和單 元選擇用的二極管構成的存儲單元的結構。 《層疊相變存儲器的整體結構》
圖l是表示在本發(fā)明的實施方式l的半導體裝置中相變存儲器的 主要部分結構例的電路框圖。在該圖中，作為一例，表示了由2Gbit 的存儲器平面PL0 PL3構成的8Gbit的情況的結構。各存儲器平面 由存儲器陣列MA、讀出放大器及改寫驅(qū)動器(S/A & Write Driver )、 列選擇門(Y-Gating)、列解碼器YDEC、第一行解碼器XDEC1、 第二行解碼器XDEC2和第三行解碼器XDEC3構成。存儲器陣列MA 如前面所述那樣，是將由硫族化合物材料構成的記錄層和單元選擇的 二極管構成的存儲單元配置成三維矩陣狀的結構。讀出放大器及改寫 驅(qū)動器是進行來自存儲器陣列的存儲信息的讀出和對存儲器陣列的 存儲信息的寫入動作的電路塊。列選擇門(Y-Gating)是經(jīng)16896 {= (2"+29) -1}條數(shù)據(jù)線對D[16895: O]連接到讀出放大器及改寫驅(qū)動 器上、同時經(jīng)平面數(shù)據(jù)總線PDBUS連接到輸入輸出線緩沖器組和鎖 存器電路組(I/O Buffers & Latches)上以進行存儲信息的收發(fā)的電 路塊。
以下著眼于存儲器平面PLO說明各解碼器的動作。列解碼器 YDEC是在連接上述的讀出放大器及改寫驅(qū)動器與輸入輸出線緩沖器組和鎖存器電路組的列選擇門中用于選擇激活的門的電路塊。第一
至第三行解碼器XDEC1 XDEC3是進行激活的存儲單元的選擇的電 路塊。第一行解碼器是根據(jù)分配給存儲器平面PL0用的內(nèi)部地址 PA0[23: 12從4095 ( 212-1 )條字線WL[4095: O]選擇一條并將其激 活的電路塊。笫二行解碼器是根據(jù)分配給存儲器平面PLO用的內(nèi)部地 址PA0[26: 24從8條位線選擇線BS[7: 0選擇一條并將其激活的電 路塊。第三行解碼器是根據(jù)分配給存儲器平面PLO用的內(nèi)部地址 PA0[28: 27從4對層選擇線(LS7T、 LS7B) ~ (LSOT、 LSOB)選擇一 對并將其激活的電路塊。
陣列電壓VARY是從相變存儲器PCM的外部供給第 一行解碼器 XDEC1和改寫驅(qū)動器WD的電壓。此處，如后述的圖12中表示的那 樣來控制陣列電壓。即，在進行初始化動作的情況下，在設定為V0~ V3的某一個以使在各自的層中成為最佳的電壓之后，進行讀出或改 寫動作的情況下，在無論哪個層都常時設定為VDD，然后供給第一行 解碼器XDEC1和改寫驅(qū)動器。
在此，陣列電壓VARY具有在初始化動作中對每層供給最佳的
初始〗匕電壓的這一特;f正。
這樣，利用對第 一行解碼器XDEC1供給在每層中進行了控制的 陣列電壓VARY的結構，按照因電特性的差異在每層中具有離散的電 阻值，可在每層以最佳的電壓進行存儲單元的初始化動作。在此，如 后述的實施方式7中所示，也可在內(nèi)部設置電源發(fā)生電路來生成為了 初始化使用的電壓。但是，由于用出廠時的測試等進行一次初始化動 作就足夠了，故可不在內(nèi)部設置電源發(fā)生電路，而是從外部供給。通 過從外部供給電源，可防止因內(nèi)部電源電路導致的芯片面積的增大。
此外，利用對改寫驅(qū)動器WD供給對每層進行了控制的陣列電 壓VARY的結構，可將在初始化動作時流過存儲單元的電流量lint 控制為適當?shù)闹担芤愿叩木冗M行初始化動作。
其次，說明周邊電路塊。用本發(fā)明的相變存儲器處理的存儲信息、 指令信號、地址信號分別從輸入輸出線IO[7: O]經(jīng)全局緩沖器(GlobalBuffer)或輸出驅(qū)動器(Output Driver)來收發(fā)。利用控制信號組 CTL1控制全局緩沖器(Global Buffer)。進而經(jīng)對應的全局總線 GBUS1或全局總線GBUS2在全局緩沖器(Global Buffer)或輸出驅(qū) 動器(Output Driver)與輸入輸出線緩沖器組和鎖存器電路組(I/O Buffers & Latches )之間傳送存儲信息。利用控制信號組CTL2控制 輸入輸出線緩沖器組和鎖存器電路組(I/O Buffers & Latches)。從 全局緩沖器(Global Buffer)經(jīng)芯片內(nèi)部總線IBUS對指令寄存器和 控制邏輯電路(Command Resister & Control Logic )傳送指令信號。 同樣經(jīng)IBUS對地址緩沖器組和鎖存器組傳送地址信號IA[30: 0。具 體地說，將地址信號IA[11: O]傳送給列地址緩沖器組和鎖存器組 (Y-Buffers& Latches )。將地址信號IA[30: 12傳送給行地址緩沖 器纟且和鎖存器組(X-Buffers & Latches )。
指令寄存器和控制邏輯電路(Command Resister & Control Logic )進而按照從行地址緩沖器組和鎖存器組(X-Buffers & Latches ) 輸出的存儲器平面選擇信號PS[3: 0和多個控制信號，將控制信號組 CTL1 ~ CTL4分配給相變存儲器的各塊。多個控制信號具體地說是指 令鎖存起動信號CLE、地址鎖存起動信號ALE、芯片起動信號CEB、 讀出起動信號REB、寫入起動信號WEB、寫入保護信號WPB、準備 就緒/忙信號RBB。指令鎖存起動信號CLE是用于激活暫時地存儲指 令信號的上述的指令寄存器的信號。地址鎖存起動信號ALE是用于 激活暫時地存儲地址信號的上述的地址緩沖器組和鎖存器組的信號。 芯片起動信號CEB是用于選擇相變存儲器芯片的信號。讀出起動信 號REB是用于一邊在芯片內(nèi)部發(fā)生列地址一邊激活上述的輸出驅(qū)動 器來輸出存儲信息的信號。寫入起動信號WEB是用于接收存儲信息、 指令信號、地址信號的信號。寫入保護信號WPB是用于防止電源啟 動時的未考慮的寫入動作的信號。準備就緒/忙信號RBB是通知芯片 內(nèi)部的狀態(tài)是否在讀出動作或?qū)懭雱幼髦械男盘枴?br> 列地址緩沖器組和鎖存器組(Y-Buffers & Latches )是用于按照 控制信號組CTL3和存儲器平面選擇信號PS[3: 0將地址信號IA[11:0傳送給存儲器平面PL0 PL3的電路塊。例如，在激活了存儲器平 面控制信號PSO的情況下，內(nèi)部地址信號PA0[11: 0被激活。通過將 內(nèi)部地址信號有選擇地分配給激活的存儲器平面，可抑制信號線的驅(qū) 動中需要的功耗。
行地址緩沖器組和鎖存器組(X-Buffers & Latches )是用于按照 存儲器平面選擇信號PS[3: OI將地址信號IA[30: 12傳送給存儲器平 面PL0 PL3的電路塊。利用與內(nèi)部地址信號PA0[11: 0同樣地按照 內(nèi)部地址信號PA[30: 29發(fā)生的存儲器平面控制信號PSO ~ PS3來選 擇傳送目的地的存儲器平面。 《存儲器陣列的結構》
圖3是表示圖1中表示的存儲器陣列MA的詳細的結構例的圖 通過如該圖那樣構成存儲器陣列MA，利用層疊了由使用硫族化合物 材料的存儲層和二極管構成的存儲單元的結構，可提高存儲單元的集 成度。以下說明其詳細的情況。
以下將用一次讀出動作或?qū)懭雱幼鬟M行存取的存儲單元的單位 稱為頁。圖3的存儲器陣列MA具有131072 (=217)個頁。各自的頁 由2k字節(jié)的主區(qū)和64字節(jié)的備用區(qū)構成，若將其合計，則是2112k 字節(jié)的規(guī)模。以下詳細地說明這樣的特征的存儲器陣列MA。
存儲器陣列MA由16896 (=214+29 )個子存儲器陣列SMO ~ SM16895和第一多路轉(zhuǎn)換器組MUXB1、第二多路轉(zhuǎn)換器組MUXB2 構成。子存儲器陣列SM0~SM16895分別例如像子存儲器陣列SMO 那樣由在4096= ( 212)條字線WLO ~ WL4095 ( -WL ( 212-1))和8 組局部位線對(LB001~LB004) ~ ( LB071 ~ LB074 )的各交點處配 置的層疊存儲單元組MBOO~MB (212-1) 7構成。層疊存儲單元組 MBOO MB (212-1) 7分別用在對應的位線與字線之間串聯(lián)連接了使 用硫族化合物材料的具有記錄層的功能的相變電阻元件R與存儲單 元選擇用的二極管D的存儲單元MCI ~ MC4構成。
第一多路轉(zhuǎn)換器組MUXB1由與16896 (=214+29 )個子存儲器陣 列SM0 SM16895對應的多路轉(zhuǎn)換器組MB10 MB116895構成。多路轉(zhuǎn)換器組MB10 ~ MB116895分別是例如像多路轉(zhuǎn)換器組MB10內(nèi) 的多路轉(zhuǎn)換器MUX10那樣，按照存儲層選擇信號LS[3: O]從4條局 部位線LB001 ~ LB004選擇一條連接到位BL00上的電路。
第二多路轉(zhuǎn)換器組MUXB2由與16896 (=2"+29)個子存儲器陣 列SM0~SM16895對應的多路轉(zhuǎn)換器MUX20 ~ MUX216895構成。 多路轉(zhuǎn)換器MUX20 ~ MUX216895分別是例如像多路轉(zhuǎn)換器MUX20 那樣，按照位線選擇信號BS[7: 0從8條局部位線BL00 BL07選擇 一條連接到共同數(shù)據(jù)線CDO上的電路。
在圖3中也記載了讀出i丈大器及改寫驅(qū)動器(S/A & Write Driver )。讀出放大器及改寫驅(qū)動器(S/A & Write Driver )由與16896 (=2"+29)個子存儲器陣列SM0 SM16895對應的讀寫電路RW0 RW16895構成。讀寫電路RW0 RW16895分別例如像讀寫電路RW0 那樣，配置在共同數(shù)據(jù)線CDO與數(shù)據(jù)線對DOT/B之間。讀寫電路RWO 由讀出放大器SA和改寫驅(qū)動器WD構成。
在圖3中，在層疊存儲單元組MBOO MB (212-1) 7內(nèi)，關于 第1層的存儲單元MC1至第4層的存儲單元MC4,在各自的每個存 儲單元中設置了位線，字線從存儲單元MC1至MC4匯總地利用同一 布線進行短路。該結構與本實施例相反，即使在各自的每個存儲單元 中設置了字線并匯總地利用同一布線設置位線也能實現(xiàn)同樣的結構。 但是，由于多條字線分別與行解碼器XDEC1內(nèi)的選擇電路連接，故 關于其每一個分別連接面積大的PMOS。因此，通過將多條字線匯總 而可抑制PMOS的數(shù)量的本實施例在能抑制電路面積的增大這一點 上是更有效的。
圖4表示圖3中表示的層疊存儲單元組和第一多路轉(zhuǎn)換器組的剖 面結構。在該圖中，作為一例，表示了連接到局部位線對LB001~ LB004上的層疊存儲單元組MBOO MB ( 212-1 ) 0和多路轉(zhuǎn)換器 MUXIO。本實施方式的層疊存儲單元組的特征在于堆疊了四個圖3 中表示的存儲單元MCI ~ MC4。
在P型硅襯底100上形成的P阱區(qū)101內(nèi)形成層疊存儲單元組MB00 ~ MB( 212-1 )0和多路轉(zhuǎn)換器MUXIO。 103是多路轉(zhuǎn)換器MUX10 具有的NMOS晶體管的成為柵電極的多晶硅層。括號內(nèi)的記號是存 儲層選擇信號LS[3: 01。 104是NMOS晶體管的成為源電極或漏電極 的N+擴散層區(qū)域。105是用于隔斷晶體管間的通電的元件分離用的氧 化物。
201 ~ 204是成為局部位線LB001~LB004的第--第四鴒層。
211 ~ 214是成為字線的第五 第八鴒層。字線如WL0那樣，在層疊 存儲單元組內(nèi)共有，第五~第八鴒層在紙面上未呈現(xiàn)的位置上短路。 用相間絕緣膜600使這些第一 ~第八鵠層互相分離。
301是用于連接第一鴒層與N+擴散層的第一接點。302是用于連 接第二鴒層與第一鴒層的第二接點。303是用于連接第三鴒層與第二 鴿層的第三接點。304是用于連接第四鎢層與第三鎢層的第四接點。
例如〗象層疊存儲單元組MBOO內(nèi)的存儲單元MC1那樣，在成為 局部位線LB001的鴒層(在此是201)與成為字線WLO的鴒層(在 此是211)之間將存儲單元形成為柱狀。400是PN 二極管的P層， 401是PN 二極管的N層，402是硫族化合物材料層。此外，500是 PN 二極管與硫族化合物材料層之間的成為緩沖層的第九鴒層，501 是硫族化合物材料層與局部位線之間的成為緩沖層的第十鵠層。在 此，存儲單元也可以是具有選擇晶體管和硫族化合物材料層并將字線 連接到選擇晶體管的柵上的結構。但是，利用如本實施例那樣具有二 極管和硫族化合物材料層的結構，可進一步提高存儲單元的集成度。 《存儲器映射圖》
其次，說明本實施方式的相變存儲器的存儲器映射圖。圖5是表 示本存儲器映射圖的概略的圖。存儲器平面PLO ~ PL3分別具有以下 特征，如存儲器平面PLO那樣由4個主塊(Main blockO、Main block4、 Mainblock8、 Main blockl2 )構成。這些主塊與層疊了的存儲器陣列 對應，例如，主塊0是第一層的存儲器陣列，主塊4是第二層的存儲 器陣列，主塊8是第三層的存儲器陣列，主塊12是第四層的存儲器 陣列。主塊(Main block0 ~ Main blockl2 )分別例如《象主塊0那樣，由512個塊(block0 ~ block511)構成。再者，塊(block0 ~ block511) 分別像block0那樣，由64個頁(Page0 ~ Page63 )構成。
圖6是表示圖5中記栽的頁結構的圖。頁由2048 (-211)字節(jié)的 主區(qū)和64 (=28)字節(jié)的備用區(qū)構成。主區(qū)進而用由512字節(jié)構成的4 個區(qū)域(A區(qū)~D區(qū)或第一扇區(qū)~第四扇區(qū))構成。此外，備用區(qū)用 由16字節(jié)構成的4個區(qū)域(E區(qū)~H區(qū)或第五扇區(qū)~第八扇區(qū))構 成。在主區(qū)中寫入存儲信息，在備用區(qū)中寫入l位糾錯碼。按照這樣 的頁結構，圖3中表示的存儲器陣列由16896 (=214+29 )個子存儲器 陣列構成。此外，讀出放大器及改寫驅(qū)動器(S/A & Write Driver) 由16896 (=214+29 )對讀出放大器和改寫驅(qū)動器構成。
圖7是表示列地址的分配的圖。用列地址0 2047來指定主區(qū)。 此外，用列地址2048 ~ 2111來指定備用區(qū)。由圖1中表示的地址信 號IA[11: Oj發(fā)生這些列地址。因而，雖然詳細的情況在后面敘述， 但將從存儲器陣列MA —度讀出的16896 (=214+29 )位的存儲信息一 次性地存儲在讀出放大器中，按照數(shù)據(jù)線選擇線DS[2111: O]從列門 (Y-Gating) —個字節(jié)一個字節(jié)地輸出。相反，經(jīng)列門(Y-Gating ) 將存儲信息一個字節(jié)一個字節(jié)地存儲在改寫驅(qū)動器中，在16896 (=2"+29)位備齊時一舉寫入到存儲器陣列MA中。
圖8是表示行地址的分配的圖。由圖1中表示的地址信號IA[30: 12發(fā)生行地址。利用地址信號IA30: 29]發(fā)生存儲器平面選擇信號 PS3: 0。利用地址信號IA[28: 27發(fā)生存儲層選擇信號LS[3: 0。 利用地址信號IA[26: 12發(fā)生用于選擇頁的字線WL0~ WL ( 212-1) 和位線選擇線BS[7: 01。
《讀出放大器和改寫驅(qū)動器的結構》
以下說明讀出放大器及改寫驅(qū)動器(S/A & Write Driver)的具 體的結構例。圖9作為一例表示了讀寫電路RW0。首先，讀出放大 器SA是由預充電電路PCC、交叉耦合型鎖存放大器CCL、傳輸門 RG構成的眾所周知的電路結構。
預充電電路PCC由3個NMOS晶體管構成，通過在待機時將數(shù)
26據(jù)線均衡信號DLEQ驅(qū)動為比電源電壓VDD高的升壓電壓VPP而被 激活，將數(shù)據(jù)線對D0T、 DOB驅(qū)動為基準電壓VDR (在此，例如是 VDD/2)。
交叉耦合型鎖存放大器CCL由2個PMOS晶體管和2個NMOS 晶體管構成。在待機時將共同源線CSP、CSN驅(qū)動為與數(shù)據(jù)線對DOT、 DOB相同的預充電電壓(在此，是基準電壓VDR)。另一方面，在 讀出動作中，如果在數(shù)據(jù)線對DOT中發(fā)生與所選擇的存儲單元存儲的 信息對應的信號，則通過將共同源線CSP驅(qū)動為電源電壓VDD，將 共同源線CSN驅(qū)動為接地電壓VSS而被激活，放大在數(shù)據(jù)線對DOT、 DOB中發(fā)生了的微小信號。
傳輸門RG由在交叉耦合型鎖存放大器與存儲單元陣列之間插 入的2個NMOS晶體管構成。在讀出動作中，通過將傳輸門起動信 號RGE1、 RGE2驅(qū)動為升壓電壓VPP而被激活，連接共同數(shù)據(jù)線 CDO和參考電壓VREF (在此，例如是VDD/2 )與交叉耦合型鎖存放 大器，將從選擇存儲單元讀出的信號傳送給交叉耦合型鎖存放大器。 再有，數(shù)據(jù)線均衡信號DLEQ、共同源線CSP、 CSN、傳輸門起動信 號RGE1、 RGE2是控制信號組CTL4的構成要素。
圖10表示了改寫驅(qū)動器WDO的結構。該改寫驅(qū)動器的特征在 于按照存儲層選擇信號LS1B ~ LS3B控制在復位時流過存儲單元的 電流Irst并在每層中使改寫條件變化。利用該結構，在使存儲單元成 為高電阻狀態(tài)的復位動作中，可按照每層的電特性的差異，在每層中 將電阻值控制為所希望的值，可實現(xiàn)高可靠性的相變存儲器。
該改寫驅(qū)動器的基本結構是由NMOS晶體管MN70、 MN71、 MN72、 MN73構成的三個電流鏡電路，具有以下的二個特征。第一 個特征在于按照動作來激活電流鏡電路。第二個特征在于按照動作模 式來控制所供給的陣列電壓VARY的電壓值。
首先，說明電流鏡電路的結構。第一電流鏡電路由晶體管MN70 和MN73的組合來構成。在晶體管MN70與陣列電壓VARY之間串 聯(lián)地插入PMOS晶體管MP700、 MP701。對晶體管MP700的柵輸入偏置電壓VBIASO。此外，對晶體管MP701的柵輸入用倒相器電路 IV700使初始化起動信號INT—EN反相了的信號。利用這樣的結構， 將經(jīng)共同數(shù)據(jù)線CDO施加的存儲單元電流Icell設定為在初始化動作 中必要的值Iint。
這樣，第一電流鏡電路的特征在于不依賴于存儲層選擇信號 LS1B LS3B地控制存儲單元的初始化電流。這是由于，在初始化中 通過控制陣列電壓VARY而在每層中控制初始化電壓，可用最佳的條 件進行初始化動作。因此，因不設置按照存儲層選擇信號進行每層的 控制的電路，故可減少電路面積。
第二電流鏡電路由晶體管MN71和MN73的組合來構成。在晶 體管MN71與陣列電壓VARY之間串聯(lián)地插入PMOS晶體管MP710、 MP711。對晶體管MP710的柵輸入偏置電壓VBIAS1。此外，對晶體 管MP711的柵輸入被輸入了置位起動信號SET—EN和數(shù)據(jù)線DOT的 二輸入NAND電路ND70的輸出信號。利用這樣的結構，在使存儲單 元成為低電阻狀態(tài)即寫入存儲信息"l"的情況下，將經(jīng)共同數(shù)據(jù)線 CDO施加的存儲單元電流Icell控制為在置位動作中必要的值Iset。
這樣，第二電流鏡電路的特征也在于與第一電流鏡電路同樣地 不依賴于存儲層選擇信號LS1B LS3B地控制存儲單元的置位電流 Iset的。這是由于，利用后述的第三電流鏡電路將復位電阻控制為適 當?shù)闹担虼?，沒有必要在置位動作中按照存儲層選擇信號進行每層 的控制。因此，可簡化電路結構，可減少電路面積。
但是，在上述笫一電流鏡電路和第二電流鏡電路中，也可設置進 行每層的控制的電路。
第三電流鏡電路由晶體管MN72和MN73的組合來構成。在晶 體管MN72與陣列電壓VARY之間串并聯(lián)地插入PMOS晶體管 MP720、 MP722、 MP723、 MP724、 MP721。在此，并聯(lián)的晶體管的 柵寬度設定為按晶體管MP720、 MP722、 MP723、 MP724的順序逐 步變寬。對晶體管MP720的柵輸入接地電壓VSS。此外，分別對晶 體管MP722、 MP723、 MP724的柵輸入存儲層選擇信號LS1T ~ LS3T的反相信號LS1B LS3B。再者，對晶體管MP721的柵輸入被輸入 了復位起動信號RST—EN和數(shù)據(jù)線D0B的二輸入NAND電路ND71 的輸出信號。利用這樣的結構，在使存儲單元成為高電阻狀態(tài)、即寫 入存儲信息"O"的情況下，將經(jīng)共同數(shù)據(jù)線CDO施加的存儲單元電流 Icell控制為如圖11中所示那樣與所選擇的存儲層對應的值Irst。具 體地說，在對第一存儲層(最下層)的存儲單元進行寫入動作的情況 下，通過使晶體管MP720導通，將復位電流Irst設定為IrstO。在對 笫二存儲層的存儲單元進行寫入動作的情況下，通過晶體管MP720、 MP722分別導通，將復位電流Irst設定為(m+l) xlrstO。在對第三 存儲層的存儲單元進行寫入動作的情況下，通過晶體管MP720、 MP723分別導通，將復位電流Irst設定為(k+l) xlrstO。在對第四 存儲層的(最上層)存儲單元進行寫入動作的情況下，通過使晶體管 MP720、 MP724分別導通，將復位電流Irst設定為(j+l) xlrstO。 在此，將系數(shù)m、 k、 j設定為m〈k〈j的關系。于是，通過對越往 上的層的存儲陣列施加越大的電流以進行復位動作，能可靠地將各層 的存儲單元的電阻值控制為所希望的電阻值。再有，將復位電流Irst 設定為比置位電流Iset大的值。此外，初始化起動信號INIT—EN、置 位起動信號SET—EN、復位起動信號RST_EN分別是控制信號組 CTL4的構成要素。
如以上所述，第三電流鏡電路的特征在于使柵寬度不同的晶體 管MP720、 MP722、 MP723、 MP724并聯(lián)，按照存儲層選擇信號選 擇導通的晶體管。利用這樣的結構，可對各自的層供給最佳的復位電 流。
再有，由于晶體管MP720為導通狀態(tài)，故可將其去掉。但是， 因設置晶體管MP720，具有能設計成為進行第一存儲層的復位動作時 的基礎的電流這樣的優(yōu)點。
其次，說明對改寫驅(qū)動器WD和第一行解碼器XDEC供給的陣 列電壓VARY的電壓值。圖12表示了各個動作的陣列電壓VARY的 設定。在初始化動作的情況下，施加與選擇單元所處的存儲層對應的值的陣列電壓VARY。
具體地說，在對第一存儲層(最下層)的存儲單元進行初始化的 情況下，供給的陣列電壓VARY為第一電壓V0。以下同樣地，在對 第二存儲層的存儲單元進行初始化的情況下，供給的陣列電壓VARY 為比第一電壓V0高的第二電壓VI。在對第三存儲層的存儲單元進行 初始化的情況下，供給的陣列電壓VARY為比第二電壓VI高的第三 電壓V2。在對第四存儲層(最高層)的存儲單元進行初始化的情況 下，供給的陣列電壓VARY為比第三電壓V2高的第四電壓V3。以 上的電壓具有以下那樣的關系。
VDD^V3> V2>V1> V0 …(式l)
這樣，通過供給對每層為最佳的電壓來進行初始化動作，可防止 因?qū)Υ鎯拥倪^度的應力的施加引起的電特性的劣化，可實現(xiàn)高可靠 的相變存儲器。
再有，在讀出動作或改寫動作中，將陣列電壓VARY設定為電 源電壓VDD。這是由于，從相變存儲器PCM的外部供給陣列電壓， 在內(nèi)部未設置電壓發(fā)生電路。但是，在讀出動作中，由于存儲單元的 狀態(tài)不會改寫，故不需要陣列電壓VARY的控制。此外，在改寫動作 中，由于可利用圖10中表示的改寫驅(qū)動器進行最佳的條件下的復位 動作和置位動作，故利用圖12中表示的陣列電壓的控制可在所有的 動作中對每層提供最佳的條件。 《初始化動作》
以下說明迄今為止說明的本實施方式的相變存儲器中的動作。圖 13表示了初始化動作的例子。將成為接地電壓VSS的指令鎖存起動 信號CLE驅(qū)動為高電平，將成為高電平的芯片起動信號CEB和地址 鎖存起動信號ALE驅(qū)動為低電平。其后，如果經(jīng)輸入輸出線I/Ox (x-0 7)輸入第一初始化指令信號IN1，則利用寫入起動信號WEB 的上升邊，在相變存儲器芯片中取入第一初始化指令信號IN1。其次， 將成為高電平的指令鎖存起動信號CLE驅(qū)動為低電平，將成為低電 平的地址鎖存起動信號ALE驅(qū)動為高電平，輸入列地址和行地址。
30在此，由于列地址如圖7中所示有0~2111個地址，故需要12位。 另一方面，輸入地址的I/O引腳如圖7中所示只有8條，故將12位 的列地址分成2次(CA1, CA2)按順序輸入。同樣，由于行地址如 圖8中所示需要19位，故分成3次(RA1， RA2， RA3 )按順序輸入。 利用寫入起動信號WEB的上升邊將這些地址取入到相變存儲器芯片 中，在芯片內(nèi)部依次進行地址的解碼。再者，將成為高電平的地址鎖 存起動信號ALE驅(qū)動為低電平，將成為低電平的指令鎖存起動信號 CLE驅(qū)動為高電平，對輸入輸出線I/Ox (x=0~7)輸入第二初始化 指令信號IN2。利用寫入起動信號WEB的上升邊，在相變存儲器芯 片中取入該笫二初始化指令信號IN2，進行初始化動作。再有，在初 始化動作中，將成為高電平的準備就緒/忙信號RBB驅(qū)動為低電平。
圖14是表示在本實施方式的相變存儲器的初始化動作中的芯片 內(nèi)部動作的例子的圖。在該圖中，表示了在圖3中表示的存儲器陣列 MA中包含的子存儲器陣列SMA0 ~ SMA16895中對處于層疊存儲單 元組MB00的最下層的存儲單元MC1進行初始化的情況的動作波形。 為了簡化說明，省略了第 一 多路轉(zhuǎn)換器組MUXB1和第二多路轉(zhuǎn)換器 組MUXB2的動作波形，但通過按照如圖13所示的第二初始化指令 信號IN2激活存儲層選擇信號LS0和位線選擇信號BS0，分別連接局 部位線LS001、 LS101、…、LS1689501與共同數(shù)據(jù)線CD0、 CD1、...、 CD16895。其次，如果將成為接地電壓VSS的初始化起動信號 INIT_EN驅(qū)動為電源電壓VDD，將成為接地電壓VSS的字線WL0 驅(qū)動為第一陣列電壓V0，則對于對應的局部位線LB001、 LB101、...、 LB1689501施加初始化電流Iint，進行初始化動作。再有，根據(jù)上述 的圖12，可容易地理解對字線施加的陣列電壓按照所選擇的存儲單元 所屬的存儲層成為V0~ V3中的某一個電壓值。
《寫入動作》
圖15表示了寫入動作的例子。將成為低電平的指令鎖存起動信 號CLE驅(qū)動為高電平，將成為高電平的芯片起動信號CEB和地址鎖 存起動信號ALE驅(qū)動為低電平。其后，如果經(jīng)輸入輸出線I/Ox( x=0 ~7)輸入第一寫入指令信號PRG1,則利用寫入起動信號WEB的上升 邊，在相變存儲器芯片中取入第一寫入指令信號PRG1。其次，將成 為高電平的指令鎖存起動信號CLE驅(qū)動為低電平，將成為低電平的 地址鎖存起動信號ALE驅(qū)動為高電平，分成2次(CA1， CA2)按順 序輸入列地址，分成3次(RA1, RA2， RA3)按順序輸入行地址。 利用寫入起動信號WEB的上升邊將這些地址取入到相變存儲器芯片 中，在芯片內(nèi)部依次進行地址的解碼。再者，將成為高電平的地址鎖 存起動信號ALE驅(qū)動為低電平，經(jīng)輸入輸出線I/Ox (x=0~7)輸入 存儲信息Din (N) ~Din (M)。接著，將成為低電平的指令鎖存起 動信號CLE驅(qū)動為高電平，對輸入輸出線I/Ox (x=0~7)輸入第二 改寫指令信號PRG2。利用寫入起動信號WEB的上升邊，在相變存 儲器芯片中取入該第二改寫指令信號PRG2,進行改寫動作。再有， 在改寫動作中，將成為高電平的準備就緒/忙信號RBB驅(qū)動為低電平。 在結束改寫動作將成為低電平的準備就緒/忙信號RBB驅(qū)動為高電平 之后，輸入狀態(tài)讀出指令信號RDS。利用寫入起動信號WEB的上升 邊，在芯片內(nèi)部取入狀態(tài)讀出指令信號RDS。再者，與讀出起動信號 RDB同步地從輸入輸出線I/Ox (x=0~7)輸出寫入后的狀態(tài)RIOO。 圖16是表示在本實施方式的相變存儲器的改寫動作中的芯片內(nèi) 部動作的例子的圖。在該圖中，表示了在圖3表示的存儲器陣列MA 中包含的子存儲器陣列SMA0 ~ SMA16895中對處于層疊存儲單元組 MB00的最下層的存儲單元MC1寫入存儲信息的情況的動作波形。 通過按照圖15表示的第二改寫指令信號PRG2將成為升壓電壓VPP 的數(shù)據(jù)線均衡信號DLEQ驅(qū)動為接地電壓VSS，將成為基準電壓VDR 的共同源線CSP、 CSN分別驅(qū)動為電源電壓VDD、接地電壓VSS， 在讀寫電路RW0 RW16895內(nèi)的讀出放大器SA中暫時地存儲經(jīng)數(shù) 據(jù)線D0T D16895T輸入了的存儲信息。此外，為了簡化說明，省略 了第一多路轉(zhuǎn)換器組MUXB1和第二多路轉(zhuǎn)換器組MUXB2的動作波 形，但通過激活存儲層選擇信號LSO和位線選擇信號BSO，分別連接 局部位線LS001、 LS101、 ...LS1689501與共同數(shù)據(jù)線CD0 、CD1、…CD16895。接著，如果將復位起動信號RST—EN、置位起動 信號SE1^EN分別驅(qū)動為電源電壓VDD，將成為接地電壓VSS的字 線WLO驅(qū)動為陣列電壓VARY (在此是電源電壓VDD)，則按照對 應的讀出放大器中存儲了的存儲信息對局部位線LB001 、 LB101、 ...LB1689501施加復位電流Irst或置位電流Iset，進行改寫 動作。再有，將置位起動信號SET一EN的脈沖寬度設定為比復位起動 信號RST-EN充分地大，以使存儲層充分地結晶化，降低其電阻值。 最后，通過將成為電源電壓VDD的共同源線CSP、成為接地電壓VSS 的共同源線CSN分別驅(qū)動為基準電壓VDR，將成為接地電壓VSS的 數(shù)據(jù)線均衡信號DLEQ驅(qū)動為升壓電壓VPP，回復到待機狀態(tài)。 《讀出動作》
圖17表示了讀出動作的例子。將成為低電平的指令鎖存起動信 號CLE驅(qū)動為高電平，將成為高電平的芯片起動信號CEB和地址鎖 存起動信號ALE驅(qū)動為低電平。其后，如果經(jīng)輸入輸出線I/Ox( x=0~ 7)輸入第一讀出指令信號RD1，則利用寫入起動信號WEB的上升 邊，在相變存儲器芯片中取入第一讀出指令信號RD1。其次，將成為 高電平的指令鎖存起動信號CLE驅(qū)動為低電平，將成為低電平的地 址鎖存起動信號ALE驅(qū)動為高電平，分成2次(CA1， CA2)按順序 輸入列地址，分成3次(RA1， RA2， RA3)按順序輸入行地址。利 用寫入起動信號WEB的上升邊將這些地址取入到相變存儲器芯片 中，在芯片內(nèi)部依次進行地址的解碼。再者，將成為高電平的地址鎖 存起動信號ALE驅(qū)動為低電平，將成為低電平的指令鎖存起動信號 CLE驅(qū)動為高電平，對輸入輸出線I/Ox (x=0~7)輸入第二讀出指 令信號RD2。利用寫入起動信號WEB的上升邊，在相變存儲器芯片 中取入該笫二讀出指令信號RD2，進行讀出動作。再有，在讀出動作 中，將成為高電平的準備就緒/忙信號RBB驅(qū)動為低電平，將從存儲 器陣列讀出的存儲信息傳送到芯片內(nèi)部，將成為低電平的準備就緒/ 忙信號RBB驅(qū)動為高電平之后，與讀出起動信號REB的上升邊同步 地按Dout (N) ~Dout (M)的順序輸出。圖18是表示在本實施方式的相變存儲器的讀出動作中的芯片內(nèi) 部動作的例子的圖。在該圖中，表示了在圖3表示的存儲器陣列MA 中包含的子存儲器陣列SMA0 ~ SMA16895中從處于層疊存儲單元組 MB00的最下層的存儲單元MC1讀出存儲信息的情況的動作波形。 為了簡化說明，省略了第一多路轉(zhuǎn)換器組MUXB1和第二多路轉(zhuǎn)換器 組MUXB2的動作波形，但通過按照圖13中表示的第二讀出指令信 號RD2激活存儲層選擇信號LS0和位線選擇信號BS0，分別連接局
部位線LS001、 LS101.....LS1689501與共同數(shù)據(jù)線CD0、 CD1、…、
CD16895。其次，將成為接地電壓VSS的傳輸門起動信號RGE1驅(qū)動
為升壓電壓VPP，分別將局部位線LS001、 LS101..... LS1689501
驅(qū)動為接地電壓VSS。此外，將成為升壓電壓VPP的數(shù)據(jù)線均衡信 號DLEQ驅(qū)動為接地電壓VSS，將成為接地電壓VSS的傳輸門起動 信號RGE2驅(qū)動為升壓電壓VPP，將數(shù)據(jù)線D0B、 D1B、 D16895B 驅(qū)動為參考電壓VREF。接著，通過將成為接地電壓VSS的字線驅(qū)動 為陣列電壓VARY (在此是電源電壓VDD)，將局部位線和數(shù)據(jù)線 驅(qū)動為與存儲信息對應的電壓。例如，在局部位線LBOOl上的存儲單 元存儲了信息"l，，而處于低電阻狀態(tài)的情況下，對局部位線LB001和 數(shù)據(jù)線DOT進行充電。另一方面，在如局部位線LB101上的存儲單 元那樣存儲了信息"O"而處于高電阻狀態(tài)的情況下，將局部位線 LB101和數(shù)據(jù)線D1T大致保持為接地電壓VSS。其后，如讀出了存 儲信息"l，，的局部位線LB001和數(shù)據(jù)線DOT那樣，在這些電壓高于參 考電壓VREF的時刻，分別將成為基準電壓VDR的共同源線CSP、 CSN驅(qū)動為電源電壓VDD、接地電壓VSS,放大讀出了的信號。再 者，將成為電源電壓VDD的字線WLO驅(qū)動為接地電壓VSS，將成為 升壓電壓VPP的傳輸門起動信號RGE1 、RGE2驅(qū)動為接地電壓VSS， 通過隔斷共同數(shù)據(jù)線CDO、 CD1 、... 、 CD16895與數(shù)據(jù)線D0T、 D1T、...、 D16895T，避免因過度的電壓施加引起的數(shù)據(jù)破壞。最后，通過將成 為電源電壓VDD的共同源線CSP、成為接地電壓VSS的共同源線 CSN分別驅(qū)動為基準電壓VDR，將成為升壓電壓VPP的數(shù)據(jù)線均衡
34信號DLEQ驅(qū)動為接地電壓VSS，回復到待才幾狀態(tài)。
根據(jù)以上的結構和動作，可得到以下兩個效果。第一個效果在于， 如圖4中所示，通過作成層疊了由使用疏族化合物材料的存儲層和二 極管的存儲單元的結構，可提高相變存儲器芯片的集成度。第二個效 果在于，按照所選擇的存儲單元所處的層來變更初始化條件和改寫條 件。具體地說，如圖10中所示，按照動作來選擇電流鏡電路，同時 利用圖12中表示的電壓設定和電流鏡電路中的復位電流Irst的控制 機構，可按照動作來變更初始化條件和改寫條件(在此是復位條件)。 利用這樣的機構，可防止在初始化動作中因?qū)Υ鎯拥倪^度的應力的 施加引起的電特性的劣化。此外，在使存儲單元成為高電阻狀態(tài)的復 位動作中，可將電阻值控制為所希望的值。于是，可實現(xiàn)高可靠動作 的相變存儲器。
再有，在本實施方式中，說明了堆疊4層存儲單元的情況，但層 疊的層數(shù)不限于此，可以是2層，也可以是8層。即使在這樣的情況 下，通過按照所選擇的存儲層控制動作條件，也可得到同樣的效果。 (實施方式2)
在本實施方式2中，說明圖10中表示的改寫驅(qū)動器WD的另外 的結構。圖19表示了本實施方式中的改寫驅(qū)動器WD的結構例。該 改寫電路與圖10中表示的改寫電路的不同點在于，將PMOS晶體管 MP722、 MP723、 MP724置換為晶體管MP725、 MP726。這些晶體 管的柵寬度按晶體管MP720、 MP725、 MP726的順序為1: 1: 2的 尺寸。
對晶體管MP725的柵輸入用倒相電路IV720使;故輸入存儲層選 擇信號LS1B、 LS3B的二輸入NAND電路ND720的輸出信號的信號 LS13B反相。對晶體管MP726的柵輸入用倒相電路IV721使被輸入 存儲層選擇信號LS2B、 LS3B的二輸入NAND電路ND721的輸出信 號的信號LS23B反相。利用這樣的結構，使用三個晶體管發(fā)生圖20 中表示的那樣的4階段的復位電流Irst。如果用多個改寫電路共有邏 輯電路部，則可削減改寫驅(qū)動器內(nèi)的晶體管個數(shù)，因此可以抑制改寫驅(qū)動器WD的面積。 (實施方式3)
在本實施方式3中，說明圖1中表示的相變存儲器PCM的另外 的結構例。圖21表示了本實施方式中的相變存儲器PCM的結構例。 本相變存儲器PCM的特征在于，對每個存儲層判斷是合格品還是不 合格品，只使用判斷為合格品的存儲層。為了實現(xiàn)這樣的功能，具有 在圖1中表示的結構中附加地址變換電路AE的這一特征。該地址變 換電路AE將內(nèi)部地址IA[28: 27]變換為內(nèi)部地址CA[28: 27，傳送 給行地址緩沖器組和鎖存器組(X-Buffers & Latches ).
圖22表示了圖21中表示的地址變換電路AE的結構例。該地址 變換電路AE由地址變換邏輯電路AEL和多路轉(zhuǎn)換器MUX構成。地 址變換電路使用熔斷器等設定為任意的邏輯。該邏輯根據(jù)判斷為合格 品的存儲層的組合而不同，實現(xiàn)例如圖23中表示的那樣的功能。以 下說明該功能。
第一個功能在于，判斷為合格品的存儲層為一層，發(fā)生用于選擇 第一層~第四層中的某一層的地址。在該情況下，將應輸入的內(nèi)部地 址IA[28: 27]定義為00。地址變換邏輯電路AEL按照判斷為合格品 的存儲層將該內(nèi)部地址IA[28: 27]變換為00、 01、 10、 11。
第二個功能在于，判斷為合格品的存儲層為兩層，發(fā)生用于從第 一層 第四層選擇某兩層的地址。在該情況下，將應輸入的內(nèi)部地址 IA28: 27]定義為00或01。地址變換邏輯電路AEL按照判斷為合格 品的存儲層將該內(nèi)部地址IA[28: 27變換為6種組合。
第三 個功能在于，判斷為合格品的存儲層為三層，發(fā)生用于從第 一層 第四層選擇某三層的地址。在該情況下，將應輸入的內(nèi)部地址 IA28: 27定義為00、 01、 10。地址變換邏輯電路AEL按照判斷為 合格品的存儲層將該內(nèi)部地址IA[28: 27]變換為4種組合。
第四個功能在于，判斷為合格品的存儲層為四層，發(fā)生用于選擇 第一層~第四層的某一層的地址。在該情況下，將應輸入的內(nèi)部地址 IA[28: 27定義為00、 01、 10、 11的某一個。將該內(nèi)部地址IA[28:27按原樣作為內(nèi)部地址EA[28: 27輸出。
多路轉(zhuǎn)換器MUX按照控制信號組CTL4將內(nèi)部地址IA[28: 27
或內(nèi)部地址EA[28: 27的某一方作為內(nèi)部地址CA[28: 27輸出?？?制信號組CTL4如圖24中所示，具有初始化模式信號INIT、測試模 式信號TEST、通常動作模式信號NORM。初始化模式信號INIT， 如圖9中所示，被第一和第二初始化指令信號IN1、 IN2激活。通常 動作模式信號NORM，如圖15或圖17中所示，被第一和第二改寫指 令信號PRG1、 PRG2或第一和第二讀出指令信號RD1、 RD2激活。 測試模式信號TEST通過分別輸入測試時的第一和第二改寫指令信號 TPRG1、 TPRG2、第一和第二讀出指令信號TRD1、 TRD2代替圖15 或圖17中表示的第一和第二改寫指令信號PRG1、 PRG2、第一和笫 二讀出指令信號RD1、 RD2而被激活。利用以上的動作模式信號，在 初始化模式和測試模式中，選擇內(nèi)部地址IA[28: 27]，將其輸出給內(nèi) 部地址CA[28: 27。此外，在通常動作模式中，選擇由地址變換邏輯 電路AEL進行了變換的內(nèi)部地址EA[28: 27],將其輸出給內(nèi)部地址 CA[28: 27。。
利用以上那樣的地址變換電路AE的結構和動作，可得到以下的 效果。即，如圖23中所示，通過將內(nèi)部地址IA[28: 27變換為內(nèi)部 地址EA[28: 27],在進行初始化動作、寫入動作和讀出動作的試驗時， 通過選擇全部的存儲層以進行所希望的動作，可按存儲層單位進行合 格品或不合格品的識別。此外，通過按照該每個存儲層的特性判斷對 每個芯片進行地址變換邏輯電路AEL的設定，可實現(xiàn)能只選擇特性 良好的存儲層進行存儲器動作的所謂部分品芯片。利用這樣的部分 品，可提高每個晶片的芯片取得數(shù)，可減少位成本。 (實施方式4)
在本實施方式中，說明用于確認在實施方式3中說明了的部分品 芯片中能使用的存儲層的方法。本方法的特征在于，在圖7中表示的 頁結構中，在任意的頁的備用區(qū)域中在芯片出廠前預先寫入適用的頁 包含的存儲層是否可使用的信息。更具體地說，如圖5中所示，在存儲器平面PLO中Main block0、 Main block4、 Main block8、 Main blockl2中的開頭塊block0、 block2048、 block4096、 block6144的第 一和第二頁page0、 Pagel的備用區(qū)中寫入由列地址2049選擇的存儲 單元中存儲層是否可使用的信息。備用區(qū)不一定需要用與主塊為同一 的存儲器來構成，可用其它的非易失性存儲器來構成。
以下，假定在存儲信息為"FFh，，的情況下，適用的存儲層可使用， 在存儲信息為"FFh，，以外的情況下，不能使用。
圖25表示用于確認存儲層的可否使用的讀出動作中的流程圖。 首先，輸入存儲層的可否使用確認指令信號RLS1。其次，輸入與列 地址2049對應的地址信號和選擇圖8中表示的頁那樣的行地址信號。 再者，輸入存儲層的可否使用確認指令信號RLS2,讀出所希望的備 用區(qū)的存儲信息。此處，在適用的存儲層能使用的情況下，將存儲信 息"FFh"通知給連接到在相變存儲器芯片的外部的存儲器控制器或中 央運算裝置CPU等的所謂主機側的裝置。另一方面，在適用的存儲 層不能使用的情況下，將存儲信息"FFh，，以外的信息通知給連接到在 相變存儲器芯片的外部的存儲器控制器或中央運算裝置CPU等的所 謂主機側的裝置。主機側的裝置在不能使用的存儲層管理表(Invalid Layer Table )中記錄這樣通知了的信息。 一邊逐層地推進存儲層地址， 一邊重復這樣的動作，作成不能使用的存儲層管理表。
圖26表示了圖25中表示的流程中的讀出動作部分。動作原理與 圖17中表示的讀出動作相同。將第一和第二指令信號從圖17中表示 的讀出指令信號RD1、 RD2置換為存儲層可否使用確認指令信號 RLS1、 RLS2。此外，其特征在于在只讀出開頭頁或后續(xù)的頁中的 列地址2049的存儲信息。
圖27是表示圖22中表示的多路轉(zhuǎn)換器的另外的功能的圖。本實 施方式的多路轉(zhuǎn)換器的功能通過從第一和第二存儲層可否使用確認 指令信號RLS1、 RLS2發(fā)生的存儲層確認模式信號RLS進行擴展。 即，如果存儲層確認模式信號RLS被激活，則選擇內(nèi)部地址IA[28: 27，輸出給內(nèi)部地址CA[28: 27。再有，在本實施方式中新附加的
38存儲層確認模式信號RLS是控制信號組CTL4的構成要素。
利用以上的結構和動作，可得到以下的效果。即，通過使用第一 和第二存儲層可否使用確認指令信號RLS1 、 RLS2讀出各存儲層的備 用區(qū)的存儲信息，主機側的裝置可掌握哪個存儲層可使用。于是，組 合各種各樣的容量的相變存儲器芯片來構筑系統(tǒng)或增設相變存儲器
芯片變得容易。
再有，確認存儲層的可否使用的方法不限于此，有各種各樣的方 法。例如，也可在相變存儲器芯片內(nèi)設置器件ID表，存儲與存儲器 平面容量有關的信息。圖28表示了器件ID讀出動作的時序圖，圖29 表示了器件ID表。圖28中表示的器件ID讀出動作依據(jù)圖17中表示 的讀出動作，利用器件ID讀出指令信號RID,按順序讀出圖29中表 示的器件ID。芯片用戶(在此，是主機側的裝置)可從存儲器平面容 量掌握相變存儲器的有效芯片容量和應輸入的地址信號。 (實施方式5)
在本實施方式中，說明使用在實施方式3~實施方式4中說明了 的多個相變存儲器芯片形成的相變存儲器模塊。圖30表示了本實施 方式的相變存儲器模塊PM的結構。在該圖中，作為一例，表示了使 用4個相變存儲器芯片PCM0 PCM3和非易失性存儲器控制芯片 NVCTL的結構。
非易失性存儲器控制芯片NVCTL具有在實施方式3 實施方式 4中敘述了的不能使用存儲層管理表(Invalid Layer Table)。此外， 具有用于使各存儲單元中的改寫次數(shù)均衡化的磨損均衡(Wear Levelling)功能及用于將在存儲器空間中散布的空閑區(qū)域匯總在一起 的無用單元收集(Garbage Collection )功能。相變存儲器芯片PCMO ~ PCM3具有圖16和圖17中表示的地址變換電路AE。利用該地址變 換電路AE將所輸入的地址信號變換為用于選擇可使用的存儲層的內(nèi) 部地址信號。用輸入輸出線I/O連接了非易失性存儲器控制芯片 NVCTL與相變存儲器芯片PCM0 PCM3。此外，非易失性存儲器 控制芯片NVCTL經(jīng)系統(tǒng)總線SBUS與主裝置連接。利用這樣的結構，可構筑組合了各種各樣的容量的相變存儲器芯片的大容量的存儲裝 置。
(實施方式6)
在本實施方式中，說明使用已說明的多個相變存儲器芯片形成的 相變存儲器模塊的另外的結構。圖31表示了本實施方式的相變存儲 器模塊PM的結構。在該圖中，作為一例，表示了使用4個相變存儲 器芯片PCM0 PCM3和非易失性存儲器控制芯片NVCTL的結構。 在此，假定4個相變存儲器芯片PCM0 PCM3沒有實施方式3~實 施方式4中說明了的那樣的地址變換電路。
與圖30中表示的相變存儲器模塊的差別在于，非易失性存儲器 控制芯片NVCTL具有帶有圖23中表示的那樣的地址變換功能的地 址發(fā)生電路區(qū)AG。非易失性存儲器控制芯片NVCTL每當電源接通 時進行用于確認圖18和圖19中表示的存儲層的可否使用的讀出動 作，構筑不能使用的存儲層管理表(Invalid Layer Table)。通過在 非易失性存儲器控制芯片NVCTL中集約地址變換功能，可削減相變 存儲器芯片PCM0 PCM3的芯片面積。
(實施方式7)
在本實施方式中，說明實施方式1的半導體裝置的另外的例子。 在本實施方式中，具有下述特征圖1中表示的控制信號組CTL4還 具有四種復位起動信號RST_ENO ~ RST—EN3，按照寫入存儲信息的 存儲層來選擇這些復位起動信號。
圖32表示了圖1中的改寫驅(qū)動器的另外的結構例。該圖的特征 在于，通過使用NAND電路ND730 ~ ND733和倒相電路IV730 ~ 733 進行復位起動信號RST_ENO ~ RST—EN3與存儲層選擇信號LS[3: 0
的AND邏輯運算，選擇與所激活的存儲層選擇信號對應的復位起動 信號。將作為AND邏輯運算的結果的倒相電路IV730 733的輸出信 號分別輸入到四輸入NOR電路NR730中，將用倒相電路IV734使其 輸出信號反相而發(fā)生的復位起動信號輸入到NAND電路ND71中。
圖34是表示圖23中表示的半導體裝置中的相變存儲器的改寫動
40作中的芯片內(nèi)部動作的例子的圖。在該圖中，表示了在圖3中表示的 存儲器陣列MA中包含的子存儲器陣列SMA0 ~ SMA16895中對處于 層疊存儲單元組MB00的最下層的存儲單元MC1寫入存儲信息的情 況的動作波形。將復位起動信號RST_EN[3: 0的脈沖寬度設定為按 復位起動信號RST_EN3至RST—ENO的順序逐步變寬。在圖23中表 示的改寫驅(qū)動器內(nèi)選擇這些脈沖。在此，由于寫入存儲信息的目的地 的存儲層是最下層，故通過激活存儲層選擇信號LSO,如圖33中所 示，選擇脈沖寬度寬的復位起動信號RST_ENO。利用該復位起動信 號RST一ENO按照存儲信息進行復位動作。
利用以上的結構和動作，可得到以下的效果。即，通過對越是位 于電阻相對低的下層的存儲單元越加長復位動作中的電流驅(qū)動時間， 可使記錄層的電阻提高至所希望的值。此外，如圖32中表示的改寫 驅(qū)動器那樣，通過與施加電流的調(diào)整功能組合起來，能更可靠地進行 復位動作。
(實施方式8)
在本實施方式中，說明迄今為止說明的相變存儲器芯片的另外的 結構。圖35表示了基于圖1中表示的相變存儲器芯片的結構。該圖 的特征有以下的三個。
第一個特征在于，使用內(nèi)部電壓發(fā)生電路VGEN在芯片內(nèi)部發(fā) 生多個電壓V[3: 0。內(nèi)部電壓發(fā)生電路VGEN從電源電壓VDD和 接地電壓VSS發(fā)生這些多個電壓。通過對邏輯電路供給電源電壓 VDD，對存儲器陣列供給這些多個電壓，可使邏輯電路的動作和多個 電壓的驅(qū)動變得穩(wěn)定，
第二個特征在于，分別將所發(fā)生的電壓V[3: 0的供電線引出到 焊區(qū)PAD_V0~PAD_V3。利用這樣的結構,在芯片內(nèi)部測定是否發(fā) 生了所希望的電壓變得容易。
第三個特征在于，在存儲器平面PL0 PL3中設置電壓選擇電路 VSEL。該電壓選擇電路VSEL選擇與作為控制信號組CTL4的構成 要素的初始化起動信號INIT_EN和存儲層選擇信號LS3: 0對應的值，作為陣列電壓VARY輸出。將被控制為適當?shù)闹档年嚵须妷?VARY經(jīng)由第一行解碼器XDEC1供給字線WL，此外也供給改寫驅(qū) 動器WD。利用這樣的電壓控制，可按照因電特性的差異而在每層中 具有離散的電阻值，在每層中用最佳的電壓進行存儲器單元的初始化 動作。
具體地說，如圖36中所示那樣設定陣列電壓VARY。在對第一 存儲層(最下層)的存儲單元進行初始化的情況下，通過激活存儲層 選擇信號LS0 (在此，驅(qū)動為電源電壓VDD),將陣列電壓VARY 驅(qū)動為笫一電壓V0。在對第二存儲層的存儲單元進行初始化的情況 下，通過激活存儲層選擇信號LSI (在此，驅(qū)動為電源電壓VDD)， 將陣列電壓VARY驅(qū)動為比第一電壓V0高的第二電壓VI。在對第 三存儲層的存儲單元進行初始化的情況下，通過激活存儲層選擇信號 LS2 (在此，驅(qū)動為電源電壓VDD)，將陣列電壓VARY驅(qū)動為比 第二電壓VI高的第三電壓V2。在對第四存儲層(最高位)的存儲單 元進行初始化的情況下，通過激活存儲層選擇信號LS3 (在此，驅(qū)動 為電源電壓VDD),將陣列電壓VARY驅(qū)動為比第三電壓V2高的 第四電壓V3。以上的電壓滿足上述的(式l)的關系。
這樣，通過供給對每層為最佳的電壓進行初始化動作可防止因?qū)?存儲層的過度的應力的施加引起的電特性的劣化，可實現(xiàn)高可靠性的 相變存儲器。
再有，在初始化起動信號INIT一EN處于非激活狀態(tài)(在此，驅(qū) 動為接地電壓VSS)的情況下，本發(fā)明的相變存儲器進行讀出動作或 寫入動作。在這樣的情況下，不依賴于存儲層選擇信號LS[3: 0的狀 態(tài)，將陣列電壓VARY設定為電源電壓VDD。此外，可從外部供給 陣列電壓VARY。這是由于，在出廠時的測試等中進行一次初始化動 作就足夠了 ，只要用出廠時的測試等供給初始化中必要的電壓也就足 夠了。也可設置陣列電壓VARY專用的引腳，來供給與存儲層對應的 陣列電壓。由于只調(diào)整電源電壓VDD的值就可進行所希望的初始化 動作，故通過調(diào)整對電源電壓VDD引腳施加的電壓，可實現(xiàn)本實施例的動作。在該情況下，由于可抑制引腳數(shù)，故可謀求存儲器芯片的 小面積化。
以上根據(jù)實施方式具體地說明了由本發(fā)明者進行的發(fā)明，但本發(fā) 明不限定于上述實施方式，在不脫離其要旨的范圍內(nèi)當然可作各種變
更。例如，層疊的存儲單元不限于4層，可以小于等于或大于等于4 層(例如，2層或8層)。另一方面，初始化動作中的陣列電壓不限 于越往上層越高那樣的設定，可根據(jù)存儲單元的特性進行其它的設 定。例如，在因越往上層的存儲單元加工尺寸的離散變得越大等的某 種原因具有越往上層的存儲單元電阻值越低的趨勢的情況下，也可進 行越往上層陣列電壓越低那樣的設定。同樣，也可將復位動作中的復 位電流Irst設定為越往上層越小。此外，也可將復位動作中的復位起 動信號RST一EN的寬度設定為越往上層越小。再者，不限于復位動作， 還可以根據(jù)存儲單元的電特性，即使在置位動作中也可進行同樣的改 寫條件的最佳化。再有，本發(fā)明不限于單體存儲器芯片，也可將本發(fā) 明適用于芯片上的存儲器的接口。此外，本發(fā)明的概念不限于相變存 儲器，也可適用于閃速存儲器或動態(tài)隨機存取存儲器、靜態(tài)隨機存取 存儲器、磁阻隨機存取存儲器等各種各樣的半導體存儲器。
本發(fā)明的半導體裝置通過按照進行存取的存儲單元所處的層調(diào) 整初始化動作條件或復位動作條件，可防止對記錄層的過度的應力， 可避免電特性的劣化。如果半導體存儲器的大容量化得到進展，則利 用層疊使存儲器陣列實現(xiàn)三維化。此外，如果存儲單元的層疊數(shù)增加， 則由于存儲單元間的熱經(jīng)歷的差別變大，故存儲器陣列的電特性的差 別增加。但是，按照本發(fā)明，由于可對每層使動作條件最佳化，故適 合于將來的具有層疊存儲器陣列的半導體裝置的高可靠技術。
4權利要求
1. 一種半導體裝置，其特征在于具有第1存儲單元，設置在第1層中，具有利用電流寫入存儲信息的第1存儲元件；第2存儲單元，設置在形成于上述第1層的上方的第2層中，具有利用電流寫入存儲信息的第2存儲元件；第1地址解碼器，用于輸出用來選擇上述第1層的第1層選擇信號或用來選擇上述第2層的第2層選擇信號；以及改寫驅(qū)動器，用于在對上述第1存儲單元寫入第1存儲信息時對上述第1存儲單元供給第1電流、在對上述第2存儲單元寫入上述第1存儲信息時對上述第2存儲單元供給與上述第1電流不同的大小的第2電流，上述改寫驅(qū)動器根據(jù)上述第1層選擇信號和上述第2層選擇信號控制上述第1電流和上述第2電流的大小。
2. 如權利要求1中所述的半導體裝置，其特征在于 上述改寫驅(qū)動器還具有用于對上述第l存儲單元或上述笫2存儲單元寫入第l存儲信息的第1電流鏡電路和用于對上述第1電流鏡電路供給電壓的第1晶體管及第2晶體管，上述第2晶體管的柵寬度比上述第1晶體管的柵寬度寬， 上述第1晶體管在流過上述第1電流的情況和流過上述第2電流的情況這兩種情況下與上述第l層選擇信號和上述第2層選擇信號無關地成為導通狀態(tài)，利用上述第2電流控制上述第2晶體管，以使其在流過上述第1電流的情況下成為截止狀態(tài)、在流過上述第2電流的情況下成為導通狀態(tài)。
3. 如權利要求l中所述的半導體裝置，其特征在于 上述改寫驅(qū)動器還具有用于對上述第l存儲單元或上述第2存儲單元寫入第l存儲信息的第1電流鏡電路和用于對上述第1電流鏡電路供給電壓的第1晶體管及第2晶體管，上述第2晶體管的柵寬度比上述笫1晶體管的柵寬度寬， 利用上述第l層選擇信號控制上述第1晶體管，使其在流過上述第1電流的情況下成為導通狀態(tài)、在流過上述第2電流的情況下成為截止狀態(tài),利用上述第2層選擇信號控制上述第2晶體管，使其在流過上述 第1電流的情況下成為截止狀態(tài)、在流過上述第2電流的情況下成為 導通狀態(tài)。
4. 如權利要求1中所述的半導體裝置，其特征在于 還具有第3存儲單元，形成在上述第2層的上方，具有利用電流寫入存儲信息的第3存儲元件，上述第2電流比上述笫1電流大，在對上述第3存儲單元寫入上述第1存儲信息時在上述第3存儲 單元中流過的第3電流比上述第2電流大。
5. 如權利要求1中所述的半導體裝置，其特征在于 上述改寫驅(qū)動器還具有用于對上述第l存儲單元或上述第2存儲單元寫入與上述第l存儲信息不同的第2存儲信息的第2電流鏡電路 和用于對上述第l存儲單元或上述第2存儲單元進行初始化的第3電 流鏡電路，上述第2電流鏡電路在上述第1存儲單元中流過的電流與在上述 第2存儲單元中流過的電流相等，上述第3電流鏡電路在上述第1存儲單元中流過的電流與在上述 第2存儲單元中流過的電流相等。
6. 如權利要求l中所述的半導體裝置，其特征在于 還具有第1位線，設置在上述第l層中，并連接到上述第l存儲單元； 第2位線，設置在上述第2層中，并連接到上述第2存儲單元；以及第l字線，連接到上述第l存儲單元和上述第2存儲單元， 上述第1存儲單元還具有用于在從上述第1字線經(jīng)由上述第1存儲元件到達上述第l位線的方向上流過電流的第l整流元件，上述第2存儲單元還具有用于在從上述第1字線經(jīng)由上述第2存儲元件到達上述第2位線的方向上流過電流的第2整流元件。
7. 如權利要求l中所述的半導體裝置，其特征在于 還具有地址變換電路，用于將用來選擇上述第1層或上述第2層的一方 的第l地址信號變換為用來選擇上述第l層或上述第2層的另一方的 第2地址信號；以及多路轉(zhuǎn)換器，用于選擇上述第l地址信號和從上述地址變換電路 輸出的上述笫2地址信號中的某一方，上述第1地址解碼器根據(jù)上述多路轉(zhuǎn)換器所選擇的地址信號輸 出上述第l層選擇信號或上述第2層選擇信號。
8. 如權利要求7中所述的半導體裝置，其特征在于上述多路轉(zhuǎn)換器在上述第1層或上述第2層的一方不能使用且上 述第l層或上述第2層的另一方能使用的情況下選擇上述第2地址信 號。
9. 如權利要求7中所述的半導體裝置，其特征在于 還具有非易失性的存儲器，在上述存儲器中寫入有上述第1層和上述第2層是否能使用的信息。
10. —種半導體裝置，其特征在于 具有第l位線，設置在第l層中；第2位線，設置在形成于上述第l層的上方的第2層中； 第1字線和笫2字線，與上述第1位線和上述第2位線交叉； 第l存儲單元，設置在上述第l位線與上述第l字線的交點處， 具有利用電流寫入存儲信息的第l存儲元件和用于在從上述第l字線經(jīng)由上述笫l存儲元件到達上述第l位線的方向上流過電流的第l整流元件；第2存儲單元，設置在上迷第l位線與上述第2字線的交點處， 具有利用電流寫入存儲信息的笫2存儲元件和用于在從上述第2字線 經(jīng)由上述第2存儲元件到達上述第l位線的方向上流過電流的第2整 流元件；第3存儲單元，設置在上迷第2位線與上述第1字線的交點處， 具有利用電流寫入存儲信息的第3存儲元件和用于在從上述第l字線 經(jīng)由上述第3存儲元件到達上述第2位線的方向上流過電流的第3整 流元件；以及第4存儲單元，設置在上述第2位線與上述笫2字線的交點處， 具有利用電流寫入存儲信息的第4存儲元件和用于在從上述第2字線 經(jīng)由上述第4存儲元件到達上述第2位線的方向上流過電流的第4整 流元件，在對上述第l或第2存儲單元進行初始化的情況下，對上述第1 或第2存儲單元供給第1電壓，在對上述第3或第4存儲單元進行初始化的情況下，對上述第3 或第4存儲單元供給與上述第1電壓不同的第2電壓。
11. 如權利要求IO中所述的半導體裝置，其特征在于 從上述半導體裝置的外部供給上述第1電壓和上述第2電壓。
12. 如權利要求IO中所述的半導體裝置,其特征在于 還具有第l地址解碼器，用于輸出用來選擇上述第l層的笫l層選擇信 號或用來選擇上述第2層的第2層選擇信號；以及電源選擇電路，用于根據(jù)上述第l層選擇信號對上述第l存儲單 元或上述第2存儲單元供給上迷第1電壓、根據(jù)上述第2層選擇信號 對上述第3存儲單元或上述第4存儲單元供給上述笫2電壓。
13. 如權利要求IO中所述的半導體裝置，其特征在于 還具有用于對上述第l、第2、第3或第4存儲單元寫入存儲信息的改寫驅(qū)動器，對上述改寫驅(qū)動器供給上述第1電壓或上述第2電壓。
14. 如權利要求10中所述的半導體裝置，其特征在于 為了對上述第l或第2存儲單元寫入存儲信息而對上述第l或笫2存儲單元供給的電壓與為了對上述第3或第4存儲單元寫入存儲信 息而對上述第3或第4存儲單元供給的電壓相等，為了從上述第l或第2存儲單元讀出存儲信息而對上述第l或第 2存儲單元供給的電壓與為了從上述第3或第4存儲單元讀出存儲信 息而對上述第3或第4存儲單元供給的電壓相等。
15. 如權利要求10中所述的半導體裝置，其特征在于 還具有第3位線，設置在形成于上述第2層的上方的第3層中； 第5存儲單元，設置在上述第3位線與上述第1字線的交點處， 具有利用電流寫入存儲信息的第5存儲元件和用于在從上述第l字線 經(jīng)由上述第5存儲元件到達上述第5位線的方向上流過電流的第5整 流元件；以及第6存儲單元，設置在上述第3位線與上述第2字線的交點處， 具有利用電流寫入存儲信息的第6存儲元件和用于在從上述第2字線 經(jīng)由上述第6存儲元件到達上述第6位線的方向上流過電流的第6整 流元件，上述第2電壓比上述第1電壓大，為了對上述第5或第6存儲單元進行初始化而對上述第5或第6 存儲單元供給的笫3電壓比上述第2電壓大。
16. 如權利要求10中所述的半導體裝置，其特征在于 還具有地址變換電路，用于將用來選擇上述第l層或上述第2層的一方 的第l地址信號變換為用來選擇上述第l層或上述第2層的另一方的 第2地址信號；以及多路轉(zhuǎn)換器，用于選擇上述第l地址信號和從上述地址變換電路輸出的上述第2地址信號中的某一方，上述第1地址解碼器根據(jù)上述多路轉(zhuǎn)換器所選擇的地址信號輸 出上述第l層選擇信號或上述第2層選擇信號。
17. 如權利要求16中所述的半導體裝置，其特征在于 上述多路轉(zhuǎn)換器在上述第l層不能使用且上述第2層能使用的情況下選擇上述第2地址信號。
18. 如權利要求16中所述的半導體裝置，其特征在于 還具有非易失性的存儲器，在上述存儲器中寫入有上述第1層和上述第2層是否能使用的信息。
19. 一種半導體裝置，其特征在于，具有笫l存儲單元，設置在第l層中，具有利用電流寫入存儲信息的 第l存儲元件；第2存儲單元，設置在形成于上述第l層的上方的第2層中，具 有利用電流寫入存儲信息的第2存儲元件；地址變換電路，用于將用來選擇上述第1層或上述第2層的某一 方的第l地址信號變換為用來選擇上述第l層或上述第2層的另一方 的第2地址信號；多路轉(zhuǎn)換器，用于選擇上述第l地址信號和從上述地址變換電路 輸出的上述第2地址信號中的某一方；以及第1地址解碼器，用于根據(jù)上述多路轉(zhuǎn)換器所選擇的信號發(fā)生選 擇上述第l層的第l層選擇信號或選擇上述第2層的第2層選擇信號。
20. 如權利要求19中所述的半導體裝置，其特征在于 上述多路轉(zhuǎn)換器在上述第l層或上述第2層的某一方不能使用且上述第l層或上述第2層的另一方能使用的情況下選擇上述第2地址 信號。
21. 如權利要求19中所述的半導體裝置，其特征在于 還具有非易失性的存儲器，在上述存儲器中寫入有上述第1層和上述第2層是否能使用的信息。
22. 如權利要求19中所述的半導體裝置，其特征在于 還具有第l位線，設置在上述第l層中，連接到上述第l存儲單元； 第2位線，設置在上述第2層中，連接到上述第2存儲單元；以及第1字線，連接到上述第l存儲單元和上述第2存儲單元， 上述第1存儲單元還具有用于在從上述第1字線經(jīng)由上述第1存儲元件到達上述第l位線的方向上流過電流的第l整流元件，上述第2存儲單元還具有用于在從上述第1字線經(jīng)由上述第2存儲元件到達上述第2位線的方向上流過電流的第2整流元件。
23. 如權利要求1至22中任一項所述的半導體裝置，其特征在于上述第1存儲元件和上述第2存儲元件是相變元件。
全文摘要
本發(fā)明的課題是實現(xiàn)高可靠動作的相變存儲器。本發(fā)明的半導體裝置具有層疊了由使用硫族化合物材料的存儲層和二極管構成的存儲單元的結構的存儲器陣列，根據(jù)所選擇的存儲單元所處的層變更初始化條件和改寫條件。在根據(jù)動作選擇電流鏡電路的同時，利用電壓選擇電路和電流鏡電路中的復位電流的控制機構，根據(jù)動作變更初始化條件和改寫條件(在此是復位條件)。
文檔編號G11C16/02GK101471133SQ20081018559
公開日2009年7月1日 申請日期2008年12月17日 優(yōu)先權日2007年12月27日
發(fā)明者久米均, 半澤悟 申請人:株式會社日立制作所