專利名稱：半導(dǎo)體器件、半導(dǎo)體器件的制造方法及其測(cè)試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件、制造半導(dǎo)體器件的方法以及半導(dǎo)體器 件的測(cè)試方法，并且特別地涉及一種技術(shù)，其可以有效地應(yīng)用于多 芯片配置、系統(tǒng)級(jí)封裝結(jié)構(gòu)或者通過以多個(gè)層來疊置多個(gè)半導(dǎo)體封 裝所得到的結(jié)構(gòu)，其中在該多芯片配置中諸如微計(jì)算機(jī)的半導(dǎo)體芯 片和諸如動(dòng)態(tài)RAM (隨機(jī)訪問存儲(chǔ)器)的半導(dǎo)體芯片安裝在單一封 裝中。
背景技術(shù)：
在半導(dǎo)體先進(jìn)技術(shù)中已經(jīng)有了這樣的趨勢(shì)將多個(gè)半導(dǎo)體芯片 以封裝配置構(gòu)造為單個(gè)半導(dǎo)體器件，以構(gòu)造諸如微計(jì)算機(jī)芯片或 DRAM芯片的電子系統(tǒng)。當(dāng)選擇彼此緊密相關(guān)的半導(dǎo)體芯片的組合 例如農(nóng)i計(jì)算4幾芯片和動(dòng)態(tài)RAM (DRAM)的組合時(shí)，可以在一個(gè)封 裝中安裝一個(gè)系統(tǒng)并可以實(shí)現(xiàn)所謂的SiP (系統(tǒng)級(jí)封裝)。在日本未 審專利公開No. 2004-235352中公開了多芯片配置的半導(dǎo)體器件的示 例。同時(shí)，日本未審專利公開No. 2006-038678公開了將板上ICE(內(nèi) 電路仿真器)模塊應(yīng)用于老化測(cè)試系統(tǒng)以及用于微計(jì)算機(jī)芯片的老 4匕測(cè)試方法。
作為與上述SiP不同配置的半導(dǎo)體封裝，在日本未審專利公開 No. 2007-123454中公開有層疊封裝(PoP:package on package ) 。 SiP是通過在一個(gè)布線襯底之上安裝多個(gè)芯片而構(gòu)造。與此形成對(duì)比， POP是如下構(gòu)造的疊置封裝的系統(tǒng)制備由安裝有微計(jì)算機(jī)芯片的 布線襯底構(gòu)成的封裝和由安裝有存儲(chǔ)器芯片的布線襯底構(gòu)成的封
裝；以及將這些封裝疊置并將芯片耦合在一起。 [專利文獻(xiàn)1]
日本未審專利公開No. 2004-235352 [專利文獻(xiàn)2]
日本未審專利公開No. 2006-038678 [專利文獻(xiàn)3]
日本未審專利公開No. 2007-12345
發(fā)明內(nèi)容
對(duì)于諸如上述SiP的半導(dǎo)體器件，需要在裝運(yùn)之前進(jìn)行測(cè)試， 以便檢查微計(jì)算機(jī)芯片和DRAM二者是否都正常工作。即使SiP是 由篩選出的非缺陷芯片所組裝，也必須進(jìn)行該測(cè)試。半導(dǎo)體先進(jìn)技 術(shù)已經(jīng)提供了具有大至256M比特的存儲(chǔ)容量的DRAM，即使它們 在單一芯片中。為了有利于對(duì)具有這種大存儲(chǔ)容量的存儲(chǔ)器電路的 測(cè)試，本發(fā)明人考慮如圖23所示測(cè)試存儲(chǔ)器電路。也就是，使SiP 設(shè)置有與其存儲(chǔ)器電路的地址端子AD、控制端子CN以及數(shù)據(jù)端子 DT相耦合的用于測(cè)試的外部端子。使多個(gè)待測(cè)試器件SiPl至SiPn 與測(cè)試板上設(shè)置的地址總線、控制信號(hào)和數(shù)據(jù)總線相耦合。然后直 接從測(cè)試裝置測(cè)試各個(gè)待測(cè)試器件SiPl至SiPn的存儲(chǔ)器電路。
然而這涉及到一個(gè)問題。當(dāng)上述存儲(chǔ)器電路為高速存儲(chǔ)器電路， 諸如雙倍數(shù)據(jù)速率-同步動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器(以下稱為 DDR-SDRAM)時(shí)，必須使用昂貴的高速測(cè)試裝置。為了應(yīng)對(duì)于此， 本發(fā)明人考慮了針對(duì)具有這種高速存儲(chǔ)器電路的SiP的如圖24所示 的測(cè)試系統(tǒng)。測(cè)試板設(shè)置有對(duì)應(yīng)于待測(cè)試器件SiPl至SiPn的由 FPGA (現(xiàn)場(chǎng)可編程門陣列)構(gòu)成的外圍電路，以及其中存儲(chǔ)有測(cè)試 程序的閃速存儲(chǔ)器FLH。外圍電路將測(cè)試程序從測(cè)試板上的閃速存儲(chǔ)器FLH取出，并以實(shí)際操作頻率對(duì)各個(gè)待測(cè)試器件SiPl至SiPn 進(jìn)行測(cè)試。它們將測(cè)試結(jié)果送出到測(cè)試裝置。然而，該構(gòu)造涉及一 個(gè)問題。由于測(cè)試板安裝有上述由FPGA構(gòu)成的外圍電路，所以增 加了測(cè)試板的費(fèi)用并且限制了可以安裝在測(cè)試板之上的待測(cè)試器件 的數(shù)目。這降低了測(cè)試效率。這與PoP結(jié)構(gòu)的半導(dǎo)體器件一樣。
本發(fā)明的一個(gè)目的在于提供針對(duì)用于尺寸減小的SiP或PoP的 半導(dǎo)體器件以及制造該半導(dǎo)體器件的方法。本發(fā)明的另一目的在于 提供適用于SiP或PoP的測(cè)試方法，其中實(shí)現(xiàn)了系統(tǒng)的簡(jiǎn)化和其效 率的提高。本發(fā)明的上述以及其它目的和新穎特征將從本說明書和 附圖的描述中變得顯而易見。
作為本申請(qǐng)中公開的制造半導(dǎo)體器件的方法的實(shí)施例之一如 下。形成具有第一存儲(chǔ)器電路的第一半導(dǎo)體器件。對(duì)第一半導(dǎo)體器 件進(jìn)行電測(cè)試以挑選出非缺陷項(xiàng)。形成第二半導(dǎo)體器件，該第二半 導(dǎo)體器件具有第二存儲(chǔ)器電路和用于根據(jù)程序執(zhí)行信號(hào)處理的信號(hào) 處理電路。對(duì)第二半導(dǎo)體器件的信號(hào)處理電路和第二存儲(chǔ)器電路進(jìn) 行電測(cè)試以挑選出非缺陷項(xiàng)。將篩選出的第 一半導(dǎo)體器件和第二半 導(dǎo)體器件一體化地構(gòu)造并將它們對(duì)應(yīng)的端子耦合在一起。將一體化
構(gòu)造的半導(dǎo)體器件安裝在測(cè)試板之上，并使之經(jīng)受電測(cè)試以確定每 個(gè)半導(dǎo)體器件的故障/非故障。在半導(dǎo)體的故障/非故障的該確定中，
使上述測(cè)試板設(shè)置有振蕩電路，該振蕩電路用于將與半導(dǎo)體器件的 實(shí)際操作等效的時(shí)鐘信號(hào)共同地供給半導(dǎo)體器件。在第 一操作中， 將測(cè)試程序從測(cè)試裝置寫入到每個(gè)第二半導(dǎo)體器件的第二存儲(chǔ)器電 路中。該測(cè)試程序用于對(duì)每個(gè)第 一半導(dǎo)體器件的第 一存儲(chǔ)器電路進(jìn) 行性能測(cè)試。在第二操作中，通過對(duì)應(yīng)的第二半導(dǎo)體器件的信號(hào)處 理電路對(duì)每個(gè)第 一半導(dǎo)體器件的第 一存儲(chǔ)器電路進(jìn)行性能測(cè)試。按 照上述時(shí)鐘信號(hào)，根據(jù)寫入到第二存儲(chǔ)器電路的測(cè)試程序進(jìn)行該性 能測(cè)試。在第三操作中，將第二操作中的故障/非故障確定的結(jié)果輸 出到測(cè)試裝置。
作為本申請(qǐng)中公開的半導(dǎo)體器件的測(cè)試方法的實(shí)施例之一如下。在每個(gè)半導(dǎo)體器件中， 一體化地構(gòu)造第一半導(dǎo)體器件和第二半 導(dǎo)體器件，并且該半導(dǎo)體器件具有用于將對(duì)應(yīng)端子耦合在一起的耦 合裝置。第一半導(dǎo)體器件具有第一存儲(chǔ)器電路。第二半導(dǎo)體器件具 有第二存儲(chǔ)器電路、用于根據(jù)程序執(zhí)行信號(hào)處理操作的信號(hào)處理電 路、可以與對(duì)應(yīng)的第一存儲(chǔ)器電路耦合的接口電路以及用于用戶調(diào) 試的接口電路。測(cè)試板設(shè)置有用于生成與每個(gè)半導(dǎo)體器件的實(shí)際操 作等效的時(shí)鐘信號(hào)的振蕩電路，并且半導(dǎo)體器件安裝在該板之上并 被供給有上述時(shí)鐘信號(hào)。在第一操作中，通過用于用戶調(diào)試的接口 電路，將測(cè)試程序從測(cè)試裝置寫入到每個(gè)第二半導(dǎo)體器件的第二存 儲(chǔ)器電路。該測(cè)試程序用于對(duì)每個(gè)第 一存儲(chǔ)器電路進(jìn)行性能測(cè)試。 在第二操作中，通過信號(hào)處理電路對(duì)每個(gè)第一存儲(chǔ)器電路進(jìn)行性能 測(cè)試。按照上述時(shí)鐘信號(hào)，根據(jù)所寫入的測(cè)試程序進(jìn)行該性能測(cè)試。 在第三操作中，將第二操作中的故障/非故障確定的結(jié)果輸出到測(cè)試 裝置。
本申請(qǐng)中公開的半導(dǎo)體器件的實(shí)施例之一 如下。通過將第 一 半 導(dǎo)體器件和第二半導(dǎo)體器件的對(duì)應(yīng)端子耦合在一起而一體化地構(gòu)造 半導(dǎo)體器件。第一半導(dǎo)體器件具有第一存儲(chǔ)器電路。第二半導(dǎo)體器 件具有第二存儲(chǔ)器電路、用于根據(jù)程序執(zhí)行信號(hào)處理操作的信號(hào)處 理電路、可以與第一存儲(chǔ)器電路相耦合的接口電路以及用于用戶調(diào) 試的接口電路。使用用于用戶調(diào)試的接口電路，可以將用于第一存 儲(chǔ)器電路的存儲(chǔ)器測(cè)試程序存儲(chǔ)在第二存儲(chǔ)器電路中。沒有用于直 接訪問第 一半導(dǎo)體器件的第 一存儲(chǔ)器電路的外部端子。
由于微計(jì)算機(jī)芯片根據(jù)寫入到其內(nèi)置存儲(chǔ)器電路中的程序測(cè)試 存儲(chǔ)器芯片，所以用于測(cè)試的外部端子是不必要的。因而可以實(shí)現(xiàn)
針對(duì)SiP或PoP的半導(dǎo)體器件的尺寸縮小以及測(cè)試系統(tǒng)的簡(jiǎn)化和其 效率的提高。


圖1是本發(fā)明的制造半導(dǎo)體器件的方法的實(shí)施例的示意性工藝過程圖2A是本發(fā)明的SiP的實(shí)施例的說明性示圖2B是本發(fā)明的SiP的該實(shí)施例的說明性示圖3是本發(fā)明的SiP的實(shí)施例的內(nèi)部框圖4是本發(fā)明的SiP的實(shí)施例的內(nèi)部框圖5是說明圖4所示半導(dǎo)體器件的篩選測(cè)試的實(shí)施例的框圖6是本發(fā)明的SiP的另一實(shí)施例的內(nèi)部框圖7是說明圖6所示半導(dǎo)體器件的篩選測(cè)試的實(shí)施例的框圖8是本發(fā)明中使用的JTAG TAP的狀態(tài)轉(zhuǎn)換圖9是本發(fā)明中使用的JTAG TAP的實(shí)施例的波形圖IO是說明HUDI引導(dǎo)程序(boot)的波形圖11是ASERAM寫模式的實(shí)施例的流程圖12是HUDI寫模式的實(shí)施例的流程圖13是HUDI讀模式的實(shí)施例的流程圖14是說明本發(fā)明的制造半導(dǎo)體器件的方法的另 一 實(shí)施例的示 意性工藝過程圖15是應(yīng)用本發(fā)明的PoP結(jié)構(gòu)的半導(dǎo)體器件的實(shí)施例的示意性 截面圖16是應(yīng)用本發(fā)明的PoP結(jié)構(gòu)的半導(dǎo)體器件的另一實(shí)施例的示 意性截面圖17是應(yīng)用本發(fā)明的PoP結(jié)構(gòu)的半導(dǎo)體器件的另一實(shí)施例的示 意性截面圖18是對(duì)應(yīng)于圖16的半導(dǎo)體器件的實(shí)施例的截面圖19是圖18所示半導(dǎo)體器件的實(shí)施例的局部放大的截面圖20是本發(fā)明的PoP的實(shí)施例的內(nèi)部框圖21是本發(fā)明的PoP的另一實(shí)施例的內(nèi)部框圖22是說明圖21所示半導(dǎo)體器件的性能測(cè)試的實(shí)施例的框圖23是在本發(fā)明之前考慮的測(cè)試系統(tǒng)的框圖24是在本發(fā)明之前考慮的用于SiP的測(cè)試系統(tǒng)的框圖；以及圖25是在本發(fā)明之前考慮的用于SoP的測(cè)試系統(tǒng)的框圖。
具體實(shí)施例方式
圖1是說明本發(fā)明的制造半導(dǎo)體器件的方法的實(shí)施例的示意性
工藝過程圖。在工藝(1)中，在半導(dǎo)體晶片之上形成多個(gè)CPU芯 片。當(dāng)如上所述在半導(dǎo)體晶片之上形成了 CPU芯片時(shí)，通過測(cè)試器 進(jìn)行探針測(cè)試(1)。這些CPU芯片具有稍后描述的存儲(chǔ)器電路和 在自診斷等中使用的用于用戶調(diào)試的接口電路。
在工藝(2)中，類似于上面所述，在半導(dǎo)體晶片之上形成多個(gè) 存儲(chǔ)器芯片。這些存儲(chǔ)器芯片具有大存儲(chǔ)容量并且執(zhí)行高速操作， 如DDR-SDRAM。當(dāng)如上所述在半導(dǎo)體晶片之上形成了存儲(chǔ)器芯片 時(shí)，通過測(cè)試器進(jìn)行探針測(cè)試(2)。
在工藝(3)中，使其上形成有上述CPU芯片的半導(dǎo)體晶片經(jīng) 受劃片(1),并挑選出在上述探針測(cè)試(1)中被確定為非缺陷的 CPU芯片。
在工藝(4)中，使其上形成有上述存儲(chǔ)器芯片的半導(dǎo)體晶片經(jīng) 受劃片(2),并挑選出在上述探針測(cè)試(2)中被確定為非缺陷的 存儲(chǔ)器芯片。
在工藝(5)中，將在上述工藝(3)中被確定為非缺陷的CPU 芯片和在上述工藝(4)中被確定為非缺陷的存儲(chǔ)器芯片安裝在一個(gè) 安裝襯底之上。它們通過在安裝襯底中形成的內(nèi)部布線耦合在一起 并進(jìn) 一 步耦合到外部端子。然后使用 一 個(gè)模具利用樹脂密封這些芯 片等，并就外觀而言組裝為單個(gè)半導(dǎo)體器件。
在工藝(6)中，對(duì)這些組裝的SiP進(jìn)行篩選測(cè)試。根據(jù)需要同 時(shí)進(jìn)行老化。在該篩選測(cè)試中使用的測(cè)試板安裝有時(shí)鐘生成電路 C KG,該時(shí)鐘生成電路C KG將與實(shí)際操作等效的高速時(shí)鐘信號(hào)供給 到作為附接于測(cè)試插槽的待測(cè)試器件的SiP配置的半導(dǎo)體器件 (PKG)。測(cè)試器通過上述用于用戶調(diào)試的接口電路來訪問安裝在 測(cè)試板之上的多個(gè)待測(cè)試器件PKG的CPU芯片。然后將用于存儲(chǔ)器芯片的測(cè)試程序?qū)懭氲狡渲袃?nèi)置的存儲(chǔ)器電路。之后，測(cè)試器啟 動(dòng)CPU芯片并根據(jù)存儲(chǔ)在上述內(nèi)置存儲(chǔ)器中的程序來訪問存儲(chǔ)器芯 片。因而獲得故障/非故障確定的結(jié)果并傳送給測(cè)試器。CPU芯片自
身也進(jìn)行如下測(cè)試通過用于用戶調(diào)試的接口電路訪問ICE(內(nèi)電路 仿真器)模塊，以及測(cè)試包括CPU和上述內(nèi)置存儲(chǔ)器電路的外圍電 路。裝運(yùn)其CPU芯片和存儲(chǔ)器芯片被從測(cè)試結(jié)果確定為非缺陷的 SiP。
在該實(shí)施例中的篩選測(cè)試中，如下進(jìn)行存儲(chǔ)器測(cè)試CPU芯片 通過根據(jù)如上述SiP實(shí)際操作的上述時(shí)鐘信號(hào)重復(fù)從存儲(chǔ)器單元讀 出/寫入存儲(chǔ)器單元來測(cè)試存儲(chǔ)器芯片。如上所述，將用于該測(cè)試的 程序同時(shí)從測(cè)試器輸入到安裝在測(cè)試板之上的多個(gè)SiP。另外，在安 裝于測(cè)試板之上的SiP中，根據(jù)相應(yīng)輸入的程序并行地測(cè)試它們的 存儲(chǔ)器芯片。因此，即使當(dāng)存儲(chǔ)器電路都具有如上所述的大存儲(chǔ)容 量時(shí)，也可以在短時(shí)間內(nèi)一起完成測(cè)試。
圖2A和圖2B是本發(fā)明的SiP的實(shí)施例的說明性示圖。圖2A 示意性地示出其截面，圖2B示出其頂面。上述微計(jì)算機(jī)芯片2和 DDR-SDRAM芯片3安裝在安裝襯底1之上。樣H十算機(jī)芯片2和 DDR-SDRAM安裝在安裝襯底1的正面之上，并且它們均通過鍵合 引線(bonding wire ) 4與安裝襯底的頂面上形成的布線圖案相耦合。 微計(jì)算機(jī)芯片2和DDR-SDRAM芯片3包括所謂的棵芯片，并且管 芯鍵合(die-bond)在安裝襯底之上。
微計(jì)算機(jī)芯片2可以設(shè)置有多個(gè)凸起電極，該多個(gè)凸起電極可 以表面安裝于安裝襯底1 。這可以根據(jù)需要通過稱為面陣列焊盤的技 術(shù)來構(gòu)造。也就是，可以通過以下步驟來構(gòu)造在具有元件和通過 例如聚酰亞胺樹脂形成的絕緣膜而完成的布線的半導(dǎo)體芯片的電路 形成表面之上形成能夠?qū)崿F(xiàn)焊盤電極(鍵合焊盤)的重新定位的布 線；以及在該布線上形成焊盤電極(用于凸起連接的連接盤電極)。 通過上述面陣列焊盤技術(shù)以如數(shù)十)im至100pm的相對(duì)小的間距布 置為微計(jì)算機(jī)芯片2的外部端子的焊盤電極的直徑為O.lmm至0.2mm。此外，可以將它們轉(zhuǎn)換成具有如400|im至600nm的相對(duì)大 的間距的凸起電極的布置。
安裝襯底1包括由玻璃環(huán)氧或玻璃形成的絕緣襯底；在絕緣 村底之上形成的多層布線配置的相對(duì)細(xì)密的內(nèi)部布線；以及用于上 述引線鍵合的電極。利用密封體5將安裝有微計(jì)算機(jī)芯片2和 DDR-SDRAM芯片的安裝襯底1的主表面與鍵合引線4密封在一起。 安裝襯底1的背表面設(shè)置有作為外部端子的焊料球6。
圖3是本發(fā)明的SiP的實(shí)施例的內(nèi)部框圖。該圖描述的重點(diǎn)在 于與上述篩選測(cè)試有關(guān)的部分。本實(shí)施例中的半導(dǎo)體器件(SiP) 1 包括微計(jì)算機(jī)芯片2和存儲(chǔ)器芯片3。除CPU(中央處理單元)夕卜， 微計(jì)算機(jī)芯片2包括ICE (內(nèi)電路仿真器自診斷電路)模塊。該 ICE模塊具有遵循JTAG標(biāo)準(zhǔn)的接口電路，但不特別地限制，并且耦 合到外部端子JTAG。除諸如靜態(tài)RAM的內(nèi)置存儲(chǔ)器和外圍電路外， 微計(jì)算機(jī)芯片2設(shè)置有對(duì)應(yīng)于上述存儲(chǔ)器芯片3的存儲(chǔ)器接口電路 MIF。其通過存儲(chǔ)器接口電路MIF直接與存儲(chǔ)器芯片3耦合。
存儲(chǔ)器芯片3包括具有大存儲(chǔ)容量的高速DDR-SDRAM,但不 特別地限制。輸入/輸出端子I/O為設(shè)置用于單獨(dú)測(cè)試存儲(chǔ)器芯片3 的外部端子。如上所述，在本發(fā)明的篩選測(cè)試本身中并不需要該外 部端子I/0。然而，其可以用作例如用于訪問存儲(chǔ)器芯片并在篩選測(cè) 試之前有效地進(jìn)行老化的輸入端子。
圖4是本發(fā)明的SiP的實(shí)施例的內(nèi)部框圖。該圖描述的重點(diǎn)在 于微計(jì)算機(jī)芯片2和存儲(chǔ)器芯片3之間的耦合關(guān)系。存儲(chǔ)器芯片3 為DDR-SDRAM。端子CKE為時(shí)鐘使能輸入。端子CSB為芯片選 擇輸入。端子BA[1:0]為存儲(chǔ)體地址輸入。端子A[11:0]為地址輸入。 端子DQ[31:0]為數(shù)據(jù)輸入/輸出。端子RASB為行地址選通輸入。端 子CASB為列地址選通輸入。端子WEB為寫使能輸入。端子DQS[3:0] 為數(shù)據(jù)選通輸入/輸出。端子DQM[3:0]為DQ寫屏蔽使能輸入。端子 CLK和CLKB為時(shí)鐘輸入。
微計(jì)算機(jī)芯片2具有直接與DDR-SDRAM的上述輸入端子和輸入/輸出端子耦合的下列端子輸出端子DDRCKE、 DDRCS—N、 DDRBA[l:O]、 DDRA[ll:O]、 DDRRAS—N、 DDRCAS—N、 DDRWE一N、 DDRRDM[3:0] 、 DDRCK牙口 DDRCK一N ; 以及車lr入/豐lr出端子 DDRD[31:0]和DDRDQS[3:0]。在該圖中，存儲(chǔ)器芯片3的后綴為B 的諸如CSB的端子名稱表明它們用于低態(tài)有效的條信號(hào)(bar signal )。與之相對(duì)應(yīng)，微計(jì)算機(jī)芯片2的后綴為—N的諸如DDRCS—N 的端子名稱表明它們用于低態(tài)有效的負(fù)信號(hào)(negative signal)。
在本實(shí)施例中，諸如SiP的半導(dǎo)體器件1設(shè)置有用于測(cè)試的端 子，該端子與將微計(jì)算機(jī)芯片2和存儲(chǔ)器芯片3耦合在一起的布線 相耦合。這些用于測(cè)試的端子的使用使得可以直接訪問例如存儲(chǔ)器 芯片。微計(jì)算機(jī)芯片2設(shè)置有與微計(jì)算機(jī)芯片2的用于用戶調(diào)試的 接口電路相耦合的端子JTAG。
圖5是說明圖4所示半導(dǎo)體器件的篩選測(cè)試的實(shí)施例的框圖。 測(cè)試板設(shè)置有時(shí)鐘生成電路CKG,其供給與作為待測(cè)試器件的SiPl 至SiPn的實(shí)際操作對(duì)應(yīng)的時(shí)鐘信號(hào)。在測(cè)試板上，將待測(cè)試器件SiPl 至SiPn進(jìn)行如下耦合它們的上述用于測(cè)試的端子(地址AD、控 制CN端子和數(shù)據(jù)端子DT)不與測(cè)試器耦合，但它們的JTAG端子 共同與測(cè)試器耦合。
當(dāng)進(jìn)行老化時(shí)，可以采取下列措施來識(shí)別任何初始故障，但不 特別地限制供給比實(shí)際操作電壓高的操作電壓，以及在高溫氛圍 下使用用于測(cè)試的端子如地址AD、控制CN端子和數(shù)據(jù)端子DT, 從測(cè)試器以比實(shí)際操作低的頻率進(jìn)行存儲(chǔ)器訪問。上述用于測(cè)試的 端子便于進(jìn)行直流測(cè)試以檢查存儲(chǔ)器芯片M和CPU芯片12之間的 耦合。
圖6是本發(fā)明的SiP的另一實(shí)施例的內(nèi)部框圖。該圖描述的重 點(diǎn)在于微計(jì)算機(jī)芯片2和存儲(chǔ)器芯片3之間的耦合關(guān)系。在該實(shí)施 例中，如圖4所示省略與存儲(chǔ)器芯片3耦合的用于測(cè)試的端子。也 就是，僅存儲(chǔ)器芯片3和微計(jì)算機(jī)芯片2的下列端子相應(yīng)地耦合在 一起存儲(chǔ)器芯片3的端子CKE、端子CSB、端子BA[l:O]、端子A[ll:O]、 DQ[31:0]、端子RASB、端子CASB、端子WEB、端子 DQS[3:0]、 DQM[3:0]以及CLK和CLKB;和微計(jì)算機(jī)芯片2的端子 DDRCKE、 DDRCS—N、 DDRBA[l:O]、 DDRA[ll:O]、 DDRD[31:0]、 DDRRAS—N 、DDRCAS一N 、DDRWE一N 、DDRDQS[3:0]、 DDRRDM[3:0]、 DDRCK和DDRCK—N。
圖7是說明圖6所示半導(dǎo)體器件的篩選測(cè)試的實(shí)施例的框圖。 與上述類似，測(cè)試板設(shè)置有時(shí)鐘生成電路CKG,并且該時(shí)鐘生成電 路供給與作為待測(cè)試器件的SiPl至SiPn的實(shí)際操作對(duì)應(yīng)的時(shí)鐘信 號(hào)。在測(cè)試板上，待測(cè)試器件SiPl至SiPn具有共同與測(cè)試器耦合的 它們的JTAG端子。
在該實(shí)施例中，如上所述，使用上述JTAG進(jìn)行存儲(chǔ)器芯片3 的篩選測(cè)試，并且用于存儲(chǔ)器測(cè)試的端子對(duì)于存儲(chǔ)器芯片3是不必 要的，可以省略。采用包括使用JTAG通過微計(jì)算機(jī)芯片2進(jìn)行的 存儲(chǔ)器芯片3的篩選測(cè)試工藝的制造SiP的方法帶來下列優(yōu)勢(shì)在 通過這種方法制造的SiP中，例如，外部端子的數(shù)目可以減少約60 那么大的數(shù)量。這種外部端子數(shù)的減少使得可以減小半導(dǎo)體器件 (SiP) 1的封裝的尺寸。此外，由于朝存儲(chǔ)器端子延伸的布線不需 要與將微計(jì)算機(jī)芯片2和存儲(chǔ)器芯片3耦合在一起的布線交叉，可 以相應(yīng)地減少布線層數(shù)。因此，可以使用不昂貴的方式，利用較少 數(shù)目的布線層作為SiP的安裝襯底，并且可以顯著地降低微計(jì)算機(jī) 芯片2和存儲(chǔ)器芯片3之間的寄生電容。這種寄生電容的降低使得 不必增加微計(jì)算機(jī)芯片2和存儲(chǔ)器芯片3的充電/放電的輸出電路處 的電流，并因而使得可以提高操作速度和降低功耗。
上述微計(jì)算機(jī)芯片2具有如稱為HUDI (高性能用戶調(diào)試接口 ) 的用于用戶調(diào)試的接口電路，如由本申請(qǐng)人銷售的SH系列的微計(jì)算 機(jī)芯片。HUDI使得可以通過遵循JTAG標(biāo)準(zhǔn)的少數(shù)管腳，從包括內(nèi) 部存儲(chǔ)器的寄存器讀出數(shù)據(jù)以及將數(shù)據(jù)寫入到該寄存器中。使用這 樣的用于用戶調(diào)試的接口電路，在微計(jì)算機(jī)芯片2的內(nèi)部存儲(chǔ)器中 存儲(chǔ)用于存儲(chǔ)器芯片3的存儲(chǔ)器測(cè)試程序。當(dāng)通過微計(jì)算機(jī)芯片2的CPU執(zhí)行該存儲(chǔ)器測(cè)試程序時(shí)，進(jìn)行對(duì)存儲(chǔ)器芯片的篩選測(cè)試。 無需多言，用于用戶調(diào)試的接口電路用于進(jìn)行對(duì)微計(jì)算機(jī)芯片2的 內(nèi)部測(cè)試，并且這是該電路的預(yù)期功能。
用于將存儲(chǔ)器測(cè)試程序?qū)懭氲轿⒂?jì)算機(jī)芯片2的內(nèi)部存儲(chǔ)器中
并執(zhí)行該程序的過程如下(1 )使CPU處于"復(fù)位保持"狀態(tài)；(2 ) 將數(shù)據(jù)寫入ASERAM; (3)執(zhí)行"HUDI引導(dǎo)程序"；(4)將存儲(chǔ) 器測(cè)試程序?qū)懭雰?nèi)部RAM; (5)確認(rèn)存儲(chǔ)器測(cè)試程序已經(jīng)正確寫 入；(6)啟動(dòng)存儲(chǔ)器測(cè)試程序；以及(7)等待存儲(chǔ)器測(cè)試的完成 并確認(rèn)測(cè)試結(jié)果。
為了執(zhí)行存儲(chǔ)器測(cè)試程序，需要預(yù)先將存儲(chǔ)器測(cè)試程序?qū)懭氲?微計(jì)算機(jī)芯片2的內(nèi)部存儲(chǔ)器。考慮到存儲(chǔ)器測(cè)試程序的大小，將 存儲(chǔ)器測(cè)試程序?qū)懭氲嚼缥⒂?jì)算機(jī)芯片2的內(nèi)部RAM (例如，靜 態(tài)隨機(jī)訪問存儲(chǔ)器)。例如，上述SH微計(jì)算機(jī)芯片設(shè)置有"HUDI 寫指令，，或"ASERAM寫指令"，以使用該HUDI將該程序?qū)懭氲絻?nèi)部 RAM。
"ASERAM寫指令"是ASERAM專用的寫指令。"HUDI寫指令" 可以用于將程序?qū)懭雰?nèi)部RAM;然而，只有當(dāng)CPU操作時(shí)才可以 使用該指令。為了使CPU處于操作狀態(tài)，可以復(fù)位并啟動(dòng)CPU。如 果在沒有任何準(zhǔn)備的情況下復(fù)位，則將通過CPU執(zhí)行的程序是不確 定的，并且不知道它將怎樣操作。在寫入存儲(chǔ)器測(cè)試程序或者寫入 的數(shù)據(jù)可能被重寫的同時(shí)，CPU可以停機(jī)。如果將CPU簡(jiǎn)單地復(fù)位 和啟動(dòng)，則當(dāng)根據(jù)"HUDI寫指令"寫入數(shù)據(jù)以及根據(jù)"HUDI讀指令" 檢查寫入的數(shù)據(jù)時(shí)預(yù)期有下列事件發(fā)生可能無法讀出寫入的數(shù)據(jù)。 為此，本實(shí)施例利用"復(fù)位保持"和"HUDI引導(dǎo)程序"。"復(fù)位保持"是 其中CPU已復(fù)位^旦可以將程序?qū)懭氲紸SERAM的狀態(tài)，"HUDI引 導(dǎo)程序"是用于執(zhí)行寫入到ARERAM中的程序的方式。根據(jù) "ASERAM寫指令"將程序?qū)懭氲紸SERAM,并在執(zhí)行該程序的同時(shí) 將存儲(chǔ)器測(cè)試程序?qū)懭氲絻?nèi)部RAM中。也可以通過在"復(fù)位保持" 狀態(tài)下進(jìn)行讀取來檢查寫入的數(shù)據(jù)。圖8是本發(fā)明中使用的JTAG TAP (測(cè)試訪問端口 )的狀態(tài)轉(zhuǎn)換 示圖。在該圖示中，每個(gè)箭頭旁邊的"0"或"1"表示當(dāng)TMS(測(cè)試模 式)端子或信號(hào)處于"0"或"1"時(shí)的狀態(tài)轉(zhuǎn)換。 一般而言，TAP控制 轉(zhuǎn)換示圖的描述是抽象的并且難以理解，但所要做的就是將指令寫 入到指令寄存器(以下簡(jiǎn)稱為IR)以及對(duì)數(shù)據(jù)寄存器(以下簡(jiǎn)稱為 DR)進(jìn)行讀和寫。指令代碼以及寫入和讀出的數(shù)據(jù)具有多個(gè)位，并 且所要做的就是從一個(gè)TDI (測(cè)試數(shù)據(jù)輸入)端子以移位狀態(tài)串行 地輸入數(shù)據(jù)。
狀態(tài)(1 )(測(cè)試邏輯復(fù)位)是HUDI復(fù)位，通過將TMS信號(hào) 驅(qū)動(dòng)到高電平并五次生成TCK(測(cè)試時(shí)鐘)信號(hào)來建立該狀態(tài)(HUDI 復(fù)位)。狀態(tài)(2)(運(yùn)行測(cè)試/空閑)是過點(diǎn)。IC中的測(cè)試邏輯只 有當(dāng)存在特定指令時(shí)才變?yōu)橛行?。?dāng)通過指令使自測(cè)試變?yōu)橛行r(shí)， 例如，當(dāng)建立該狀態(tài)時(shí)執(zhí)行該指令。在其它場(chǎng)合，測(cè)試邏輯保持在 空閑狀態(tài)。狀態(tài)(3)(選擇DR掃描)是DR的讀取和寫入，圖中 其在下側(cè)(TMS=0)執(zhí)行而在右側(cè)(TMS=1)不執(zhí)行。狀態(tài)(8)
(選擇IR掃描)是IR的讀取和寫入，圖中其在下側(cè)(TMSK))執(zhí) 行而在右側(cè)(TMS=1)不執(zhí)行。在這種情況下，狀態(tài)返回到上述的 狀態(tài)(1)。狀態(tài)(4)(捕獲DR)是讀出數(shù)據(jù)的捕獲。狀態(tài)(9)
(捕獲IR)是讀出數(shù)據(jù)的捕獲。狀態(tài)(5)(移位DR)是讀出和寫 入數(shù)據(jù)的設(shè)置。狀態(tài)(IO)(移位IR)是讀出和寫入數(shù)據(jù)的設(shè)置。 狀態(tài)(6)(退出DR)只是過點(diǎn)。狀態(tài)(11 )(退出IR)只是過點(diǎn)。 狀態(tài)(7)(更新DR)是設(shè)置數(shù)據(jù)的寫入。狀態(tài)(12)(更新IR) 是設(shè)置數(shù)據(jù)的寫入。
圖9是本發(fā)明中使用的JTAG TAP (測(cè)試訪問端口 )的實(shí)施例的 波形圖。該圖示出了對(duì)數(shù)據(jù)寄存器進(jìn)行讀取和寫入的示例?？梢岳?用所需長度中斷寄存器的讀出和寫入，在本例中讀出和寫入8位。 首先將TMS信號(hào)驅(qū)動(dòng)到高電平("1")，并保持等效于五個(gè)TCK間 隔的時(shí)間，以復(fù)位TAP(狀態(tài)R)。之后，在TCK的上升沿處將TMS 信號(hào)設(shè)置到"0"-"l"-"0",以使?fàn)顟B(tài)從狀態(tài)(2)(運(yùn)行測(cè)試/空閑)轉(zhuǎn)換到狀態(tài)(3)(選擇DR掃描)到狀態(tài)(4)(捕獲DR)。這些狀 態(tài)簡(jiǎn)稱為I-S-C。在狀態(tài)(4)(捕獲DR)中，捕獲數(shù)據(jù)，并在隨后 的狀態(tài)或狀態(tài)(5)(移位DR)中，將捕獲的數(shù)據(jù)從TDO (測(cè)試數(shù) 據(jù)輸出)端子輸出并進(jìn)一步設(shè)置將寫入的數(shù)據(jù)。狀態(tài)(5)(移位 DR)包括S0至S7的8個(gè)周期，并且數(shù)據(jù)Di0至數(shù)據(jù)Di7從TDI串 行輸入，數(shù)據(jù)DoO至數(shù)據(jù)Do7從TDO輸出。在狀態(tài)(5 )(移位 DR)的第8個(gè)周期(S7)之后，TMS信號(hào)變?yōu)?l"-"l"-"O",以使?fàn)?態(tài)轉(zhuǎn)換到狀態(tài)(6)(退出DR)到狀態(tài)(7)(更新DR)到狀態(tài)(2)
(運(yùn)行測(cè)試/空閑)。這些狀態(tài)簡(jiǎn)稱為E-U-I。當(dāng)完成一次掃描時(shí)狀 態(tài)返回到狀態(tài)(2)(運(yùn)行測(cè)試/空閑)使得操作易于理解。在狀態(tài)(7)
(更新DR)中更新所設(shè)置的數(shù)據(jù)。
上述"復(fù)位保持"是其中CPU處于復(fù)位狀態(tài)但可以使用 "ASERAM寫指令"將數(shù)據(jù)寫入到ASERAM中的狀態(tài)。通過將端子或 信號(hào)/RESET和/TRST驅(qū)動(dòng)到低電平實(shí)現(xiàn)該轉(zhuǎn)換方法。當(dāng)存在用于切 換產(chǎn)品芯片模式和EVA芯片模式的管腳時(shí)，建立EVA芯片模式來 使用HUDI功能。如上所述可以通過將端子/RESET和/TRST在特定 時(shí)段保持在低電平，來建立復(fù)位保持狀態(tài)。該復(fù)位時(shí)段需要特定長 度的時(shí)間。
圖IO是說明HUDI引導(dǎo)程序的波形圖。為執(zhí)行HUDI引導(dǎo)程序 所要做的就是在復(fù)位保持狀態(tài)的IR中設(shè)置"HUDI引導(dǎo)程序指令"。 IR是16位寄存器。由于可以將低級(jí)位設(shè)置為任何值(不關(guān)心)，因 此只設(shè)置8個(gè)高級(jí)位。與圖9中的示例類似，使?fàn)顟B(tài)從R (測(cè)試邏 輯復(fù)位)轉(zhuǎn)換到I (運(yùn)行測(cè)試/空閑)到SD (選擇DR掃描)到SI (選 擇IR掃描)到C (捕獲IR),建立狀態(tài)(10)(移位IR)。然后 將固定值從TDO (測(cè)試數(shù)據(jù)輸出)端子恒定地輸出。通過觀察TDO 端子可以理解IR路徑的實(shí)現(xiàn)。當(dāng)執(zhí)行"HUDI引導(dǎo)程序指令，，時(shí)，建 立"ASE中斷模式"，并在ASERAM的開頭地址處寫入的地址開始執(zhí) 行。此時(shí)，設(shè)置了 ASE中斷標(biāo)志。因此，通過使用"HUDI讀指令，， 來參考該標(biāo)志，可以確認(rèn)ASE中斷才莫式已經(jīng)建立。圖11是ASERAM寫入模式的實(shí)施例的流程圖。首先，在步驟 (1),建立SI (選擇IR掃描)狀態(tài)并寫入命令。在步驟(2),設(shè) 置數(shù)據(jù)寫入的地址。將所設(shè)置的數(shù)據(jù)放在起始地址和結(jié)束地址處。
例如，通過高級(jí)16位指定起始地址，通過低級(jí)16位指定結(jié)束地址。 地址的高級(jí)12位固定在布置ASERAM的區(qū)域中。在步驟(3 )至(6), 在DR中設(shè)置數(shù)據(jù)，然后重復(fù)SD (選擇DR掃描)直到設(shè)定傳輸標(biāo)
志o
圖12是HUDI寫模式的實(shí)施例的流程圖。在HUDI寫操作中有 單一模式和持續(xù)模式，并且每個(gè)模式關(guān)于寫入字節(jié)數(shù)具有1字節(jié)模 式、2字節(jié)模式和4字節(jié)模式。該圖示出了持續(xù)模式的寫入的示例。 在步驟(1 )，建立SI(選擇IR掃描)狀態(tài)并寫入命令。在步驟(2), 設(shè)置數(shù)據(jù)寫入的地址。關(guān)于HUDI寫操作，在步驟(3)至(6), 在第一掃描以及第二和隨后掃描中的每個(gè)其它掃描處確認(rèn)標(biāo)志的設(shè) 置。因而，使得在確認(rèn)標(biāo)志設(shè)置之前的DR掃描次數(shù)在第一掃描與 第二和隨后掃描之間是不同的。
圖13是HUDI讀模式的實(shí)施例的流程圖。與HUDI寫類似，存 在單一模式和持續(xù)模式，每個(gè)模式關(guān)于寫字節(jié)數(shù)具有1字節(jié)模式、2 字節(jié)模式和4字節(jié)模式。該圖示出了僅在持續(xù)模式中讀取的示例， 如圖12中的寫入示例。在步驟(1 )，建立SI (選擇IR掃描)狀態(tài) 并寫入命令。關(guān)于讀取，假設(shè)關(guān)于測(cè)試結(jié)果大約幾個(gè)字節(jié)的長度； 因此確認(rèn)讀取使能標(biāo)志。為此，當(dāng)在步驟(3)至(6)使用"HUDI 讀指令"時(shí)，逐DUT地讀取數(shù)據(jù)。
通過上述ICE模塊對(duì)外部存儲(chǔ)器芯片執(zhí)行的測(cè)試操作如下項(xiàng)(1 ) 至(6)所述(1)如上所述使CPU芯片處于復(fù)位保持狀態(tài)。這使 得可以將數(shù)據(jù)寫入到CPU芯片的ICE模塊中的RAM (ASERAM)。 測(cè)試器控制上述以JTAG標(biāo)準(zhǔn)限定的用于該操作的端子以及CPU芯 片的專用端子。
(2)將程序?qū)懭氲缴鲜鯥CE模塊中的RAM。該程序用于支持 測(cè)試程序的傳送。測(cè)試器使用JTAG管腳進(jìn)行該寫入操作。(3 )執(zhí)行寫入到ICE模塊中的RAM的程序。測(cè)試器使用JTAG 管腳進(jìn)行該寫入操作，以向CPU芯片發(fā)送專用命令。
(4) 訪問內(nèi)部RAM以將存儲(chǔ)器測(cè)試程序?qū)懭肫渲?。測(cè)試器使 用JTAG管腳進(jìn)行該寫入操作。
(5) 將控制從寫入到ICE模塊中的RAM的程序分支到上述存 儲(chǔ)器測(cè)試程序。測(cè)試器使用JTAG管腳進(jìn)行該寫入操作。
(6) 測(cè)試器監(jiān)視測(cè)試的完成，當(dāng)測(cè)試完成時(shí)，其讀取確定結(jié)果。 上述PoP是這樣構(gòu)造的在相應(yīng)安裝襯底之上安裝半導(dǎo)體芯片，
然后將所得到的半導(dǎo)體器件耦合在一起。因此，在將半導(dǎo)體器件耦
合在一起的步驟之前，可以確定在每個(gè)半導(dǎo)體芯片和對(duì)應(yīng)安裝襯底 之間的耦合狀態(tài)，并且這可以有效地應(yīng)對(duì)封裝的組裝成品率的降低。 此外，與SiP相比可以靈活地應(yīng)對(duì)各種系統(tǒng)的小批量生產(chǎn)。然而， PoP的存儲(chǔ)器電路也涉及到與圖5所示SiP類似的下列問題當(dāng)如圖 22所示釆取下列措施時(shí)需要昂貴的高速測(cè)試器每個(gè)器件設(shè)置有與 地址端子AD、控制端子CN和數(shù)據(jù)端子DT耦合的用于測(cè)試的外部 端子；多個(gè)待測(cè)試器件PoPl至PoPn與測(cè)試板之上設(shè)置的數(shù)據(jù)總線、 控制信號(hào)和地址總線耦合；以及從測(cè)試器直接測(cè)試各個(gè)待須'j試器件 PoPl至PoPn的存儲(chǔ)器電路。
圖14是說明本發(fā)明的制造半導(dǎo)體器件的方法的另 一 實(shí)施例的示 意性工藝過程圖。在工藝(1)中，在半導(dǎo)體晶片之上形成多個(gè)CPU 芯片。當(dāng)如上所述在半導(dǎo)體晶片之上形成了 CPU芯片時(shí)，通過測(cè)試 器進(jìn)行探針測(cè)試(1)。這些CPU芯片具有稍后描述的存儲(chǔ)器電路 和在自診斷中使用的用于用戶調(diào)試的接口電路等。
在工藝(2)中，類似于上述那樣，在半導(dǎo)體晶片之上形成多個(gè) 存儲(chǔ)器芯片。這些存儲(chǔ)器芯片具有大存儲(chǔ)容量并執(zhí)行高速操作，如 DDR-SDRAM。當(dāng)如上所述在半導(dǎo)體晶片之上形成了存儲(chǔ)器芯片時(shí)， 通過測(cè)試器進(jìn)行探針測(cè)試(2)。
在工藝(3)中，使其上形成有上述CPU芯片的半導(dǎo)體晶片經(jīng) 受劃片(1 )，并挑選出在上述探針測(cè)試(1 )中確定為非缺陷的CPU一 "
心0
在工藝(4)中，使其上形成有上述存儲(chǔ)器芯片的半導(dǎo)體晶片經(jīng) 受劃片(2),并挑選出在上述探針測(cè)試(2)中確定為非缺陷的存 儲(chǔ)器芯片。
在工藝(5)中，將在工藝(1)中確定為非缺陷的CPU芯片安 裝在安裝襯底之上。該安裝襯底具有大量布線層，CPU芯片表面安 裝在其表面(頂面)之上。在其外部形成與安裝有存儲(chǔ)器芯片的半 導(dǎo)體器件相耦合的電極。
在工藝(6)中，在安裝襯底之上安裝在工藝(2)中確定為非 缺陷的存儲(chǔ)器芯片。存儲(chǔ)器芯片面向上安裝在安裝襯底的表面之上 并通過多條金引線與表面之上的信號(hào)焊盤耦合。與在安裝有上述 CPU芯片的安裝襯底之上形成的電極對(duì)應(yīng)的焊料球形成在安裝村底 的背面之上。
在工藝(7)中，對(duì)在工藝(5)中組裝的安裝有CPU芯片的半 導(dǎo)體器件進(jìn)行篩選測(cè)試(1)。在該篩選測(cè)試(1)中，根據(jù)需要同 時(shí)進(jìn)行老化。
在工藝(8)中，對(duì)在工藝(6)中組裝的安裝有存儲(chǔ)器芯片的 半導(dǎo)體器件進(jìn)行篩選測(cè)試(2)。在該篩選測(cè)試(2)中，根據(jù)需要 同時(shí)進(jìn)行老化。
在工藝(9)中，將在工藝(8)中確定為非缺陷的安裝有存儲(chǔ) 器芯片的半導(dǎo)體器件層疊在工藝(7)中確定為非缺陷的安裝有CPU 芯片的半導(dǎo)體器件之上。因而，將它們組裝為兩層結(jié)構(gòu)的層疊封裝， 其中CPU芯片和存儲(chǔ)器芯片的對(duì)應(yīng)端子通過上述焊料球耦合在一 起。
在工藝(10)中，對(duì)這些組裝的PoP進(jìn)行測(cè)試。在該測(cè)試中4吏 用的測(cè)試板安裝有時(shí)鐘生成電路CKG,其向作為附接于測(cè)試插槽的 待測(cè)試器件的半導(dǎo)體器件(PoP)供給與實(shí)際操作相對(duì)應(yīng)的高速時(shí)鐘 信號(hào)。測(cè)試器通過上述用于用戶調(diào)試的接口電路訪問安裝在測(cè)試板 之上的多個(gè)待測(cè)試器件PoP的CPU芯片。然后其將用于存儲(chǔ)器芯片的測(cè)試程序?qū)懭氲狡渲袃?nèi)置的存儲(chǔ)器電路。之后，測(cè)試器啟動(dòng)CPU 芯片并根據(jù)存儲(chǔ)在上述內(nèi)置存儲(chǔ)器中的程序訪問存儲(chǔ)器芯片。因而
得到故障/非故障確定結(jié)果并傳送到測(cè)試器。CPU芯片本身也測(cè)試如 下通過用于用戶調(diào)試的接口電路訪問ICE (內(nèi)電路仿真器)模塊， 并測(cè)試包括C P U和上述內(nèi)置存儲(chǔ)器電路的外圍電路。
上述所有工藝(1)至(10)可以通過一個(gè)半導(dǎo)體制造商進(jìn)行， 或者可以如下進(jìn)行，但不特別地限制工藝(1) 、 (3) 、 (5)、 (7)通過形成CPU芯片的第一半導(dǎo)體制造商進(jìn)行；工藝(2)、 (4)、 (6) 、 (8)通過形成存儲(chǔ)器芯片的不同于第一半導(dǎo)體制造商的第二半 導(dǎo)體制造商進(jìn)行。用于制造安裝有上述CPU芯片的半導(dǎo)體器件的工 藝(1) 、 (3) 、 (5) 、 (7)以及用于制造安裝有上述存儲(chǔ)器芯片的 半導(dǎo)體器件的工藝(2)、 (4)、 (6)、 (8)可以通過多個(gè)制造商以 分擔(dān)的方式適當(dāng)?shù)剡M(jìn)行。工藝(9)可以通過形成蜂窩電話單元等的 裝配廠執(zhí)行。在這種情況下，由執(zhí)行工藝(9)的裝配廠進(jìn)行工藝(10) 中的測(cè)試。
本實(shí)施例中的工藝(10)的測(cè)試通過如下執(zhí)行存儲(chǔ)器測(cè)試來進(jìn) 行安裝有CPU芯片的半導(dǎo)體器件對(duì)應(yīng)于上述處于與上述PoP實(shí)際 操作精確相同狀態(tài)下的時(shí)鐘信號(hào)，重復(fù)將數(shù)據(jù)寫入安裝有存儲(chǔ)器芯 片的半導(dǎo)體器件的存儲(chǔ)器單元/從該存儲(chǔ)器單元讀取數(shù)據(jù)。如上所述， 同時(shí)從測(cè)試器將用于該測(cè)試的程序輸入到安裝在測(cè)試板之上的多個(gè) PoP。另外，在安裝在測(cè)試板之上的PoP中，根據(jù)相應(yīng)輸入的程序并 行地對(duì)它們的存儲(chǔ)器芯片進(jìn)行測(cè)試。因此，即使當(dāng)如上所述存儲(chǔ)器 電路具有大存儲(chǔ)容量時(shí)，也可以在短時(shí)間內(nèi)一起完成測(cè)試。
安裝有CPU芯片的半導(dǎo)體器件與安裝有存儲(chǔ)器芯片的半導(dǎo)體器 件本身經(jīng)受包括老化的篩選測(cè)試(1)和(2)。對(duì)單個(gè)狀態(tài)下的器 件進(jìn)行這些測(cè)試，而不對(duì)組裝為上述PoP的器件進(jìn)行這些測(cè)試。在 PoP結(jié)構(gòu)的半導(dǎo)體器件中，以其間具有小間隙的層層疊兩個(gè)半導(dǎo)體 器件。因此，預(yù)想到它們將受到來自彼此的熱的顯著影響。因此， 以下是確保PoP結(jié)構(gòu)的半導(dǎo)體器件的CPU和存儲(chǔ)器二者性能所不可缺少的根據(jù)與實(shí)際操作對(duì)應(yīng)的時(shí)鐘對(duì)組裝為POP結(jié)構(gòu)的半導(dǎo)體器 件的器件進(jìn)行存儲(chǔ)器測(cè)試。
圖15是應(yīng)用本發(fā)明的PoP結(jié)構(gòu)的半導(dǎo)體器件的實(shí)施例的示意性 截面圖。安裝有CPU芯片12的第一安裝襯底13與安裝有存儲(chǔ)器芯 片14的第二安裝襯底15電耦合在一起。該耦合通過將形成在第二 安裝襯底15背面上的多個(gè)焊料球22與第一安裝襯底13的對(duì)應(yīng)電極 耦合來執(zhí)行。第一安裝襯底13具有安裝在其表面中央的CPU芯片 12。因此，這些焊料球22沿著第二安裝襯底15的背面的外圍部分 布置。在第一安裝襯底13的表面的外圍部分(CPU芯片12外部) 處，形成焊料球22將耦合到其上的電極焊盤。存儲(chǔ)器芯片14是 DDR-SDRAM,但不特別地限制，并且存儲(chǔ)器芯片14通過金引線(鍵 合引線)26與第二安裝襯底15的鍵合焊盤耦合。這些鍵合焊盤與第 二安裝襯底15的背面上的電極焊盤通過襯底表面上的信號(hào)布線以及 用于耦合它們的過孔而電耦合在一起。利用模制樹脂30氣密性地密 封存儲(chǔ)器芯片14、金引線26以及電極焊盤。
CPU芯片12通過形成在其主表面(下表面)之上的多個(gè)焊料球 21倒裝地耦合(面向下接合)到安裝襯底13表面之上的電極焊盤。 利用底填充樹脂氣密性地密封CPU芯片12的主表面。在第一安裝 襯底13的背面上，形成用于外部輸入/輸出信號(hào)的布置成柵格圖案的 多個(gè)電極焊盤，并且焊料球23與這些電極焊盤耦合。第一安裝襯底 13的表面之上的用于信號(hào)的焊盤與背面上的用于外部輸入/輸出信 號(hào)的焊盤通過襯底表面上的信號(hào)布線、內(nèi)部層中的信號(hào)布線以及用 于耦合它們的過孔而電耦合在一起。
圖16是應(yīng)用本發(fā)明的PoP結(jié)構(gòu)的半導(dǎo)體器件的另一實(shí)施例的示 意性截面圖。在該實(shí)施例中，上部半導(dǎo)體器件安裝有兩個(gè)存儲(chǔ)器芯 片14。也就是，本實(shí)施例旨在通過安裝具有相同存儲(chǔ)容量的兩個(gè) DDR-SDRAM來實(shí)現(xiàn)是圖15器件存儲(chǔ)容量兩倍的存儲(chǔ)容量。以虛擬 芯片25作為其間的間隔物，將兩個(gè)存儲(chǔ)器芯片14層疊在一起。該 虛擬芯片25確保了用于下部存儲(chǔ)器芯片14的金引線26的空間。該配置的其它方面與圖15中的器件相同。
圖17是應(yīng)用本發(fā)明的PoP結(jié)構(gòu)的半導(dǎo)體器件的另一實(shí)施例的示
意性截面圖。在該實(shí)施例中，上部半導(dǎo)體器件安裝有層疊配置的三
種不同的存儲(chǔ)器芯片14。這三種不同的存儲(chǔ)器芯片包括例如 DDR-SDRAM、 SDRAM以及共同可擦除非易失性存儲(chǔ)器(閃速存儲(chǔ) 器)。在這種情況下，使尺寸較大的存儲(chǔ)器芯片位于下側(cè)，以確保 用于金引線和在存儲(chǔ)器芯片中設(shè)置的鍵合焊盤的空間。當(dāng)存儲(chǔ)器芯 片的尺寸基本相同時(shí)，可以如圖16所示那樣以虛擬芯片置于其間， 以疊置結(jié)構(gòu)組裝這三種不同的存儲(chǔ)器芯片。在這種情況下，下部CPU 芯片12設(shè)置有可以直接與三種不同的存儲(chǔ)器芯片耦合的接口電路。 該配置的其它方面與圖15和圖16中的器件相同。
圖18是對(duì)應(yīng)于圖16的半導(dǎo)體器件的實(shí)施例的截面圖。該實(shí)施 例中的PoP結(jié)構(gòu)的半導(dǎo)體器件是如下構(gòu)造的兩層結(jié)構(gòu)的層疊封裝 安裝有存儲(chǔ)器芯片14的安裝襯底(第二布線襯底)15層疊在安裝有 CPU芯片12的安裝襯底(第一布線襯底)13的頂上。CPU芯片12 具有如稱為HUDI(高性能用戶調(diào)試接口 )的用于用戶調(diào)試的接口電 路，如本申請(qǐng)人銷售的SH系列的微計(jì)算機(jī)芯片。
HUDI使得可以通過遵循JTAG標(biāo)準(zhǔn)的少數(shù)管腳，從包括內(nèi)部存 儲(chǔ)器的寄存器讀出數(shù)據(jù)和將數(shù)據(jù)寫入該寄存器。使用該用于用戶調(diào) 試的接口電路，在CPU芯片12的內(nèi)部存儲(chǔ)器中存儲(chǔ)用于存儲(chǔ)器芯 片14的存儲(chǔ)器測(cè)試程序。當(dāng)通過CPU芯片12的CPU執(zhí)行該存儲(chǔ)器 測(cè)試程序時(shí)，進(jìn)行對(duì)存儲(chǔ)器芯片14的測(cè)試。無需多言，用于用戶調(diào) 試的接口電路用于進(jìn)行對(duì)CPU芯片12的內(nèi)部測(cè)試，并且這是該電 路的預(yù)期功能。除了諸如靜態(tài)RAM的內(nèi)置存儲(chǔ)器以及外圍電路外， CPU芯片12設(shè)置有與存儲(chǔ)器芯片14對(duì)應(yīng)的存儲(chǔ)器接口電路 (DDR-SDRAM、 SDRAM、共同可擦除非易失性存儲(chǔ)器)。其通過 存儲(chǔ)器接口電路直接與對(duì)應(yīng)的存儲(chǔ)器芯片14耦合。
該實(shí)施例中的半導(dǎo)體器件通過在安裝襯底15的表面(頂面)之 上層疊其間具有虛擬芯片25的兩個(gè)大約512M比特的DDR-SDRAM芯片14而設(shè)置有大約1G比特的存儲(chǔ)容量。安裝在安裝襯底15之上 的存儲(chǔ)器芯片14的存儲(chǔ)容量或數(shù)目可以適當(dāng)?shù)馗淖?。也就是，通過 采取下列措施，可以在基本不改變作為其上安裝有CPU芯片l2的 基底的安裝襯底13的規(guī)格的情況下制造PoP結(jié)構(gòu)的各種半導(dǎo)體器 件改變安裝在存儲(chǔ)器安裝襯底15之上的存儲(chǔ)器芯片14的存儲(chǔ)容 量或數(shù)目。
安裝襯底13是具有通過例如內(nèi)建工藝制造的六層布線(表面布 線、背部布線和四層內(nèi)部布線)的多層布線襯底。用于使布線層彼 此電絕緣的絕緣層由通過利用樹脂注入玻璃纖維或碳纖維得到的半 固化片(pr印reg)形成。六層布線例如包括基于銅(Cu )的導(dǎo)電膜。 在圖18中，省略這些布線，并且僅描述了形成在安裝襯底13表面 (頂面)之上的電極焊盤16p、 17p、 18p以及形成在安裝襯底13背 面之上的用于外部輸入/輸出的電極焊盤19p。
CPU芯片12通過形成在其主表面(下表面)之上的多個(gè)焊料球 21，倒裝地(面向下接合)與基礎(chǔ)襯底13的表面之上的電極焊盤16p、 17p耦合。利用底填充樹脂24氣密性地密封CPU芯片12的主表面。 CPU芯片12具有非常大量的輸入/輸出端子，但圖中未示出。因此， 沿著CPU芯片12的主表面的四個(gè)邊以兩行來布置鍵合焊盤(以及 與其表面耦合的焊料球21 )，并且以交錯(cuò)布局來布置內(nèi)行的鍵合焊 盤與外行的鍵合焊盤。
在安裝襯底13的背面上，形成用于外部輸入/輸出的多個(gè)電極焊 盤19p。焊料球23與它們的表面電耦合。PoP結(jié)構(gòu)的半導(dǎo)體器件通 過這些焊料球23安裝在信息通信終端設(shè)備的母板之上。安裝襯底13 的表面之上的布線與背面之上的用于外部輸入/輸出的電極焊盤19p 通過內(nèi)部布線和用于耦合它們的過孔電耦合在一起。
安裝有兩個(gè)存儲(chǔ)器芯片14的存儲(chǔ)器安裝襯底15包括使用玻璃 環(huán)氧樹脂等作為絕緣層的樹脂襯底。這兩個(gè)存儲(chǔ)器芯片14中的一個(gè) 面向上安裝在存儲(chǔ)襯底15的表面之上，另一個(gè)以其間具有虛擬芯片 25的方式層疊在該存儲(chǔ)器芯片14之上。這兩個(gè)存儲(chǔ)器芯片14中的
30每一個(gè)都通過金引線26與存儲(chǔ)器安裝襯底15表面之上的電極焊盤
27電耦合。利用模制樹脂30氣密性地密封兩個(gè)存儲(chǔ)器芯片14、虛 擬芯片25、金引線26和電極焊盤27。在存儲(chǔ)器安裝襯底15的背面 上，形成電極焊盤28并且將這些電極焊盤28通過過孔(未示出) 電耦合到上述電極焊盤27。焊料球22電耦合到電極焊盤28的表面。 每組電極焊盤27、 28例如沿著存儲(chǔ)器安裝襯底15的外圍部分的相 對(duì)側(cè)以兩4于布置。
與存儲(chǔ)器安裝村底15的電極焊盤28耦合的焊料球22也與安裝 襯底13表面的外圍部分中形成的電極焊盤18p電耦合。因而，安裝 有CPU芯片12的安裝襯底13和安裝有存儲(chǔ)器芯片14的存儲(chǔ)器安 裝襯底15電耦合在一起。焊料球22的直徑大于通過在CPU芯片12 的主表面之上形成的焊料球21的直徑加上CPU芯片12的厚度得到 的厚度。這防止了安裝在安裝襯底13之上的CPU芯片12的頂面與 存儲(chǔ)器安裝襯底15的下表面彼此接觸。如上所述，在安裝襯底13 的背面上，形成用于外部輸入/輸出的電極焊盤19p。焊料球23與用 于外部輸入/輸出的電極焊盤19p耦合。
圖19是圖18所示半導(dǎo)體器件的實(shí)施例的局部放大的截面圖。 在圖19所示的示例中，CPU芯片12和存儲(chǔ)器芯片14的對(duì)應(yīng)信號(hào)端 子通過與外行的電極焊盤17p —體化形成的表面布線31、過孔32 以及第二層布線33而電耦合在一起。由于布線設(shè)計(jì)規(guī)則，所以在某 些點(diǎn)處將CPU芯片12和存儲(chǔ)器芯片14通過外行的電極焊盤17p電 耦合在一起是不可能的。在這種情況下，CPU芯片12和存儲(chǔ)器芯片 14通過內(nèi)行的電極焊盤16p電耦合在一起。例如，CPU芯片12和 存儲(chǔ)器芯片14可以通過內(nèi)行的電極焊盤16p以及比過孔32和外行 的電極焊盤17p更向內(nèi)延伸的第二層布線而電耦合在一起。
安裝襯底13沒有設(shè)置有用以啟動(dòng)對(duì)存儲(chǔ)器芯片14的直接訪問 的用于測(cè)試的電極焊盤，但不特別地限制。這使得用于測(cè)試的電極 焊盤和用于在CPU芯片12和存儲(chǔ)器芯片14之間耦合電極焊盤的布 線變得沒有必要。這帶來了以下優(yōu)勢(shì)安裝襯底13的尺寸可以減小與形成用于測(cè)試的電極焊盤和用于耦合它的布線所需的區(qū)域等效的
量；可以降低CPU芯片12和存儲(chǔ)器芯片14之間信號(hào)傳送中的寄生 電容，并降低由信號(hào)的反射或耦合等引起的噪聲；并因而可以實(shí)現(xiàn) 適于高速存儲(chǔ)器如DDR-SDRAM的信號(hào)傳送。此外，由于減少了安 裝襯底13中形成的布線層的數(shù)量，所以可以抑制由于布線層和絕緣 層(半固化片)之間熱膨脹系數(shù)不同所引起的安裝襯底13中的翹曲。 圖20是本發(fā)明的PoP的實(shí)施例的內(nèi)部框圖。該實(shí)施例中的PoP 對(duì)應(yīng)于圖16中的半導(dǎo)體器件。該圖描述的重點(diǎn)在于CPU芯片12和 存儲(chǔ)器芯片14之間的耦合關(guān)系。存儲(chǔ)器芯片14是DDR-SDRAM。 端子CKE是時(shí)鐘使能輸入。端子CSB是芯片選擇輸入。端子BA[1:0] 是存儲(chǔ)體地址輸入。端子A[U:0]是地址輸入。端子DQ[31:0]是數(shù)據(jù) 輸入/輸出。端子RASB是行地址選通輸入。端子CASB是列地址選 通輸入。端子WEB是寫使能輸入。端子DQS[3:0]是數(shù)據(jù)選通輸入/ 輸出。DQM[3:0]是DQ寫屏蔽使能輸入。端子CLK和CLKB是時(shí)鐘 輸入。
該圖中的半導(dǎo)體器件通過提供大約512M比特的兩個(gè) DDR-SDRAM而作為整體提供有大約1G比特的存儲(chǔ)容量，但不特別 地限制。這兩個(gè)DDR-SDRAM具有與對(duì)應(yīng)CPU芯片12的64位數(shù)據(jù) 輸入/輸出端子相應(yīng)耦合的它們的端子DQ[31:0],并因而可以將數(shù)據(jù) 以64位塊寫入其中/從中讀出?；蛘?，端子DQ[31:0]并行地耦合到 CPU芯片12的32位數(shù)據(jù)輸入/輸出端子。在這種情況下，這兩個(gè) DDR-SDRAM的芯片選擇端子CSB被供給有來自CPU芯片12的選 擇信號(hào)以選擇任意DDR-SDRAM?；蛘撸梢詫U(kuò)展的地址信號(hào)供 給到地址端子以選擇兩個(gè)DDR-SDRAM中的任意一個(gè)。
CPU芯片12具有與DDR-SDRAM的輸入端子和輸入/輸出端子 相應(yīng)地直接耦合的下列端子輸出端子DDRCKE、 DDRCS一N、 DDRBA[l:O]、 DDRA[ll:O]、 DDRRAS—N、 DDRCAS—N、 DDRWE一N、 DDRRDM[3:0] 、 DDRCK和DDRCK一N ;以及車敘入/車敘出端子 DDRD[31:0]和DDRDQS[3:0]。在該圖中，存儲(chǔ)器芯片14的后綴為Bsignal)。與此對(duì)應(yīng)，CPU芯片12的后綴為一N的諸如DDRCS—N的 端子名稱表明它們用于低態(tài)有效的負(fù)信號(hào)(negative signal)。
在本實(shí)施例中，諸如PoP的半導(dǎo)體器件在連接CPU芯片12和 存儲(chǔ)器芯片14的信號(hào)路徑中設(shè)置有用于測(cè)試的端子。使用這些用于 測(cè)試的端子使得可以直接訪問例如存儲(chǔ)器芯片14。 CPU芯片12設(shè) 置有與CPU芯片12的用于用戶調(diào)試的接口電路耦合的端子JTAG。 上述用于測(cè)試的端子便于進(jìn)行直流測(cè)試，以檢查存儲(chǔ)器芯片14和 CPU芯片12之間通過焊料球22的耦合。然而，通過使用端子JTAG, 根據(jù)對(duì)應(yīng)于實(shí)際操作的時(shí)鐘，對(duì)如上所述的組裝為PoP結(jié)構(gòu)的半導(dǎo) 體器件的器件進(jìn)行存儲(chǔ)器測(cè)試，帶來了以下優(yōu)勢(shì)可以確保PoP結(jié) 構(gòu)的半導(dǎo)體器件的CPU和存儲(chǔ)器二者的性能，并避免了對(duì)昂貴測(cè)試 器的需要。
圖21是本發(fā)明的PoP的另一實(shí)施例的內(nèi)部框圖。該實(shí)施例中的 PoP對(duì)應(yīng)于圖16中的半導(dǎo)體器件。該圖描述的重點(diǎn)在于CPU芯片 12和存儲(chǔ)器芯片14之間的耦合關(guān)系。在該實(shí)施例中，如圖20所示 的實(shí)施例中那樣省略與存儲(chǔ)器芯片14耦合的用于測(cè)試的端子。也就 是，僅將存儲(chǔ)器芯片14和CPU芯片12的下列端子相應(yīng)地耦合在一 起存儲(chǔ)器芯片14的端子CKE、端子CSB、端子BA[l:O]、端子 A[ll:O]、 DQ[31:0]、端子RASB、端子CASB、端子WEB、端子 DQS[3:0]、 DQM[3:0]以及CLK和CLKB;和CPU芯片12的端子 DDRCKE、 DDRCS一N、 DDRBA[l:O]、 DDRA[ll:O]、 DDRD[31:0]、 DDRRAS一N 、 DDRCAS—N 、 DDRWE N 、 DDRDQS[3:0]、 DDRRDM[3:0]、 DDRCK以及DDRCK—N。該配置的其它方面與圖 20中的器件相同。
圖22是說明圖21所示半導(dǎo)體器件的性能測(cè)試的實(shí)施例的框圖。 與上述類似，測(cè)試板設(shè)置有時(shí)鐘生成電路CKG,其供給與作為待測(cè) 試器件的PoPl至PoPn的實(shí)際操作對(duì)應(yīng)的時(shí)鐘信號(hào)。在測(cè)試板上， 待測(cè)試器件PoPl至PoPn具有共同與測(cè)試器耦合的它們的JTAG端子。
在該實(shí)施例中，如上所述，使用上述JTAG進(jìn)行存儲(chǔ)器芯片14 的性能測(cè)試，并且用于存儲(chǔ)器測(cè)試的端子對(duì)于存儲(chǔ)器芯片14是不必 要的，可以省略。采用包括圖14所示使用JTAG通過CPU芯片12 進(jìn)行的存儲(chǔ)器芯片14的性能測(cè)試工藝的制造PoP的方法帶來了下列 優(yōu)勢(shì)在通過該方法制造的PoP中，例如外部端子數(shù)可以減少約60 那么大的數(shù)量。這種外部端子數(shù)的減少使得可以減小半導(dǎo)體器件 (PoP)的封裝的尺寸。將給出更具體的描述。上述配置使得圖16 所示安裝襯底13的背面上設(shè)置的用于測(cè)試的焊料球或用于測(cè)試的電 極以及用于耦合到它們的布線變得不必要。作為結(jié)果，可以減小安 裝襯底13的尺寸。
此外，由于朝用于存儲(chǔ)器測(cè)試的端子延伸的布線不需要如圖20 的框圖中那樣與將CPU芯片12和存儲(chǔ)器芯片14耦合在一起的布線 相交叉，可以相應(yīng)地減少布線層數(shù)。因此，可以使用不昂貴的方式， 利用少數(shù)布線層作為PoP的安裝襯底13。此外，可以抑制由于布線 層和絕緣層(半固化片)之間熱膨脹系數(shù)的不同引起的安裝襯底13 的翹曲。這種翹曲的抑制使得可以減小施加到焊料球22上的機(jī)械應(yīng) 力，該焊料球22將安裝襯底13和安裝襯底15耦合在一起并且將它 們可靠地耦合在一起。也可以顯著地降低CPU芯片12和存儲(chǔ)器芯 片14之間的寄生電容。這種寄生電容的降低使得不必增加CPU芯 片12和存儲(chǔ)器芯片14的充電/放電的輸出電路處的電流，因而使得 可以提高操作速度和降低功耗。
上述CPU芯片12具有如稱為HUDI(高性能用戶調(diào)試接口 )的 用于用戶調(diào)試的接口電路，如由本申請(qǐng)人銷售的SH系列的微計(jì)算機(jī) 芯片。HUDI使得可以通過遵循JTAG標(biāo)準(zhǔn)的少數(shù)管腳，從包括內(nèi)部 存儲(chǔ)器的寄存器讀出數(shù)據(jù)以及將數(shù)據(jù)寫入到該寄存器中。使用該用 于用戶調(diào)試的接口電路，在CPU芯片12的內(nèi)部存儲(chǔ)器中存儲(chǔ)用于 存儲(chǔ)器芯片14的存儲(chǔ)器測(cè)試程序。當(dāng)CPU芯片12的CPU執(zhí)行該存 儲(chǔ)器測(cè)試程序時(shí)，進(jìn)行對(duì)存儲(chǔ)器芯片的性能測(cè)試。無需多言，用于用戶調(diào)試的接口電路用于進(jìn)行微計(jì)算機(jī)芯片2的內(nèi)部測(cè)試，并且這 是該電路的預(yù)期功能。
與在SiP中類似，用于將存儲(chǔ)器測(cè)試程序?qū)懭氲紺PU芯片2
的內(nèi)部存儲(chǔ)器并執(zhí)行該程序的過程如下(1 )使CPU處于"復(fù)位保 持"狀態(tài)；(2 )將數(shù)據(jù)寫入ASERAM; ( 3 )才丸行"HUDI引導(dǎo)程序"； (4)將存儲(chǔ)器測(cè)試程序?qū)懭氲絻?nèi)部RAM; (5)確認(rèn)存儲(chǔ)器測(cè)試程 序已經(jīng)正確寫入；(6)啟動(dòng)存儲(chǔ)器測(cè)試程序；以及(7)等待存儲(chǔ) 器測(cè)試的完成并確認(rèn)測(cè)試結(jié)果。
為了執(zhí)行存儲(chǔ)器測(cè)試程序，需要預(yù)先將存儲(chǔ)器測(cè)試程序?qū)懭氲?CPU芯片12的內(nèi)部存儲(chǔ)器?？紤]到存儲(chǔ)器測(cè)試程序的大小，將存儲(chǔ) 器測(cè)試程序?qū)懭氲紺PU芯片12的內(nèi)部RAM (例如，靜態(tài)隨機(jī)訪問 存儲(chǔ)器)。例如，與上述類似，上述SH微計(jì)算機(jī)芯片設(shè)置有"HUDI 寫指令，，或"ASERAM寫指令"以使用HUDI將該程序?qū)懭氲絻?nèi)部 RAM。
至此，已經(jīng)基于本發(fā)明的實(shí)施例對(duì)本發(fā)明人做出的本發(fā)明進(jìn)行 了具體描述。然而，無需多言，本發(fā)明并不限于這些實(shí)施例，而是 可以在不脫離其主題的情況下進(jìn)行各種修改。例如，可以使用各種 實(shí)施例作為在微計(jì)算機(jī)芯片中設(shè)置的ICE模塊的配置。用于啟動(dòng)ICE 模塊的接口電路不一定為JTAG，可以使用用于此目的的任何一種。 存儲(chǔ)器芯片不一定是DDR-SDRAM，而是可以為SDRAM或SRAM, 或可以安裝任何其它類型的存儲(chǔ)器芯片，諸如閃速存儲(chǔ)器(共同可 擦除非易失性存儲(chǔ)器)。在圖2所示的示例中，構(gòu)造SiP使得每個(gè) 芯片安裝在安裝襯底的表面之上。取而代之，其可以通過以疊置結(jié) 構(gòu)組裝多個(gè)芯片來構(gòu)造。
本發(fā)明可以廣泛地應(yīng)用于包括微計(jì)算機(jī)芯片(CPU芯片)和存 儲(chǔ)器芯片的SiP或PoP或者多芯片配置的半導(dǎo)體器件，以及其制造 方法和測(cè)-試方法。
3權(quán)利要求
1. 一種制造半導(dǎo)體器件的方法，包括第1工藝，用于形成具有第一存儲(chǔ)器電路的第一半導(dǎo)體器件；第2工藝，用于對(duì)所述第一半導(dǎo)體器件進(jìn)行電測(cè)試，以便挑選出非缺陷項(xiàng)；第3工藝，用于形成具有信號(hào)處理電路和第二存儲(chǔ)器電路的第二半導(dǎo)體器件，所述信號(hào)處理電路根據(jù)程序執(zhí)行信號(hào)處理；第4工藝，用于對(duì)所述第二半導(dǎo)體器件的信號(hào)處理電路和第二存儲(chǔ)器電路進(jìn)行電測(cè)試，以便挑選出非缺陷項(xiàng)；第5工藝，用于一體化地配置在所述第2工藝中挑選出的所述第一半導(dǎo)體器件和在所述第4工藝中挑選出的所述第二半導(dǎo)體器件，并將它們各自的對(duì)應(yīng)端子耦合在一起；以及第6工藝，用于將在所述第5工藝中一體化配置的半導(dǎo)體器件安裝在測(cè)試板之上，并進(jìn)行電測(cè)試以便確定該半導(dǎo)體器件的故障/非故障，其中所述測(cè)試板設(shè)置有振蕩電路，所述振蕩電路向所述半導(dǎo)體器件共同地供給與所述半導(dǎo)體器件的實(shí)際操作等效的時(shí)鐘信號(hào)，以及其中所述第6工藝包括第一操作，用于將用于對(duì)所述第一半導(dǎo)體器件的第一存儲(chǔ)器電路進(jìn)行性能測(cè)試的測(cè)試程序從測(cè)試器寫入到所述第二半導(dǎo)體器件的第二存儲(chǔ)器電路；第二操作，用于對(duì)應(yīng)于所述時(shí)鐘信號(hào)，根據(jù)寫入到所述第二存儲(chǔ)器電路的測(cè)試程序，通過所述第二半導(dǎo)體器件的信號(hào)處理電路對(duì)所述第一半導(dǎo)體器件的第一存儲(chǔ)器電路進(jìn)行性能測(cè)試；以及第三操作，用于將所述第二操作中的故障/非故障確定的結(jié)果輸出到所述測(cè)試器。
2. 根據(jù)權(quán)利要求1所述的制造半導(dǎo)體器件的方法， 其中所述第1工藝包括第1-1工藝，在第一晶片之上形成多個(gè)第一存儲(chǔ)器電路，其中所述第2工藝包括第2-1工藝，對(duì)所述第一晶片之上形成的每一個(gè)存儲(chǔ)器電路進(jìn)行 電測(cè)試以-使確定故障/非故障；和第2-2工藝，將所述第一晶片之上形成的第一存儲(chǔ)器電路分成各 個(gè)第一半導(dǎo)體芯片，并挑選出作為所述第2-1工藝的確定結(jié)果確定為 非缺陷的第一半導(dǎo)體芯片，其中所述第3工藝包括第3-1工藝，在第二晶片之上形成多個(gè)半 導(dǎo)體電路，該半導(dǎo)體電路包括第二存儲(chǔ)器電路和根據(jù)程序執(zhí)行信號(hào) 處理的信號(hào)處理電路，其中所述第4工藝包括第4-1工藝，對(duì)所述第二晶片之上形成的每一個(gè)半導(dǎo)體電路進(jìn)行 電測(cè)試，以便確定故障/非故障；和第4-2工藝，將所述第二晶片之上形成的半導(dǎo)體電路分成各個(gè)第 二半導(dǎo)體芯片，并挑選出作為所述第4-1工藝的確定結(jié)果確定為非缺 陷的第二半導(dǎo)體芯片，以及其中所述第5工藝包括第5-1工藝，在公共襯底之上安裝所述第 2-2工藝中挑選為非缺陷的第 一半導(dǎo)體芯片和所述第4-2工藝中挑選 為非缺陷的第二半導(dǎo)體芯片，以便在一個(gè)封裝中一體化地配置半導(dǎo) 體器件。
3. 根據(jù)權(quán)利要求2所述的制造半導(dǎo)體器件的方法， 其中所述第二半導(dǎo)體芯片包括自診斷電路，以及 其中所述第6工藝中的第一操作包括第一步驟，使所述第二半導(dǎo)體芯片處于復(fù)位保持狀態(tài)，并將能夠 啟動(dòng)測(cè)試程序的輸入的程序從所述測(cè)試器寫入到所述自診斷電路中 設(shè)置的存儲(chǔ)器電路；以友第二步驟，根據(jù)所述程序?qū)⑺鰷y(cè)試程序?qū)懭氲剿龅诙鎯?chǔ)器 電路。
4. 根據(jù)權(quán)利要求2所述的制造半導(dǎo)體器件的方法，其中所述第6工藝中使用的測(cè)試板具有多個(gè)插槽，在所述多個(gè)插 槽中可以安裝多個(gè)半導(dǎo)體器件，以及槽的所述半導(dǎo)體器件。
5. 根據(jù)權(quán)利要求3所述的制造半導(dǎo)體器件的方法， 其中所述第二半導(dǎo)體芯片包括遵循JTAG標(biāo)準(zhǔn)的用戶調(diào)試接口電3各，以及其中在所述第6工藝中，使用所述用戶調(diào)試接口電路實(shí)現(xiàn)與所述 測(cè)試器的耦合，并執(zhí)行所述第 一操作中的測(cè)試程序的輸入以及所述 第三操作中的確定結(jié)果的輸出。
6. 根據(jù)權(quán)利要求5所述的制造半導(dǎo)體器件的方法， 其中在所述第5-1工藝中，所述公共襯底具有內(nèi)部布線，該內(nèi)部布線與所述第一半導(dǎo)體芯片和第二半導(dǎo)體芯片的對(duì)應(yīng)端子耦合在一 起，以及其中所述內(nèi)部布線不與所述一體化配置的半導(dǎo)體器件的外部端 子耦合。
7. 根據(jù)權(quán)利要求6所述的制造半導(dǎo)體器件的方法， 其中所述第一半導(dǎo)體芯片是動(dòng)態(tài)RAM;以及其中所述第二半導(dǎo)體芯片是微計(jì)算機(jī)，該微計(jì)算機(jī)具有可以與所 述動(dòng)態(tài)RAM直接耦合的接口電路。
8. 根據(jù)權(quán)利要求1所述的制造半導(dǎo)體器件的方法， 其中所述第1工藝包括第l-l工藝，在第一晶片之上形成多個(gè)第一存儲(chǔ)器電路； 第1-2工藝，對(duì)所述第一晶片之上形成的每一個(gè)存儲(chǔ)器電路進(jìn)行 電測(cè)試，以確定故障/非故障；第1-3工藝，將所述第一晶片之上形成的第一存儲(chǔ)器電路分成各個(gè)第一半導(dǎo)體芯片，并挑選出作為所述第1-2工藝的確定結(jié)果確定為 非缺陷的第一半導(dǎo)體芯片；以及第l-4工藝，基于所述第1-3工藝中確定為非缺陷的第一半導(dǎo)體芯片，組裝具有作為外部端子的焊料球的第一半導(dǎo)體器件，其中所述第2工藝包括第2-1工藝，對(duì)所述第l-4工藝中組裝的第一半導(dǎo)體器件的第一存儲(chǔ)器電路進(jìn)行電測(cè)試以挑選出非缺陷項(xiàng)，其中所述第3工藝包括第3-1工藝，在第二晶片之上形成多個(gè)半導(dǎo)體電路，該半導(dǎo)體電 路包括第二存儲(chǔ)器電路和根據(jù)程序執(zhí)行信號(hào)處理的信號(hào)處理電路；第3-2工藝，對(duì)所述第二晶片之上形成的每一個(gè)半導(dǎo)體電路進(jìn)行 電測(cè)試，以確定故障/非故障；第3-3工藝，將所述第二晶片之上形成的半導(dǎo)體電路分成各個(gè)第 二半導(dǎo)體芯片，并挑選出作為所述第3-2工藝中的確定結(jié)果確定為非 缺陷的第二半導(dǎo)體芯片；以及第3-4工藝，在安裝襯底之上安裝所述第3-3工藝中確定為非缺 陷的第二半導(dǎo)體芯片以組裝所述第二半導(dǎo)體器件，所述安裝襯底具 有對(duì)應(yīng)于所述第 一半導(dǎo)體器件的焊料球的耦合電極，其中所述第4工藝包括第4-1工藝，對(duì)所述第3-4工藝中組裝的 第二半導(dǎo)體器件的第二存儲(chǔ)器電路進(jìn)行電測(cè)試，以挑選出非缺陷項(xiàng)， 以及其中所述第5工藝包括第5-1工藝，將所述第2-1工藝中挑選為 非缺陷的第一半導(dǎo)體器件的焊料球與所述第4-1工藝中挑選為非缺 陷的第二半導(dǎo)體器件的對(duì)應(yīng)耦合電極耦合，以 一 體化地組裝為 一 個(gè)半導(dǎo)體器件。
9.根據(jù)權(quán)利要求8所述的制造半導(dǎo)體器件的方法， 其中所述第二半導(dǎo)體器件包括自診斷電路，以及 其中所述第6工藝中的第一操作包括第一步驟，使所述第二半導(dǎo)體芯片處于復(fù)位保持狀態(tài)，并將能夠 啟動(dòng)測(cè)試程序的輸入的程序從所述測(cè)試器寫入到所述自診斷電路中 設(shè)置的存儲(chǔ)器電路；和第二步驟，根據(jù)所述程序?qū)⑺鰷y(cè)試程序?qū)懭氲剿龅诙鎯?chǔ)器電路中。
10. 根據(jù)權(quán)利要求9所述的制造半導(dǎo)體器件的方法，其中在所述第6工藝中使用的測(cè)試板具有多個(gè)插槽，在所述多個(gè)插槽中可以安裝多個(gè)半導(dǎo)體器件，以及 槽的所述半導(dǎo)體器件。
11. 根據(jù)權(quán)利要求IO所述的制造半導(dǎo)體器件的方法， 其中所述第二半導(dǎo)體器件包括遵循JTAG標(biāo)準(zhǔn)的用戶調(diào)試接口電路，以及其中在所述第6工藝中，使用所述用戶調(diào)試接口電路實(shí)現(xiàn)與所述 測(cè)試器的耦合，并執(zhí)行所述第 一 操作中的測(cè)試程序的輸入和所述第 三操作中的確定結(jié)果的輸出。
12. —種半導(dǎo)體器件的測(cè)試方法，該半導(dǎo)體器件是通過一體化地 配置第一半導(dǎo)體器件和第二半導(dǎo)體器件并且用耦合裝置將對(duì)應(yīng)端子 耦合在一起而得到的，其中所述第 一半導(dǎo)體器件包括第 一存儲(chǔ)器電路，其中所述第二半導(dǎo)體器件包括第二存儲(chǔ)器電路、根據(jù)程序執(zhí)行信 號(hào)處理操作的信號(hào)處理電路、可以與所述第一存儲(chǔ)器電路耦合的接 口電路和用于用戶調(diào)試的接口電^各，以及其中在具有振蕩電路的測(cè)試板之上安裝所述半導(dǎo)體器件，所述振 蕩電路生成與所述半導(dǎo)體器件的實(shí)際操作等效的時(shí)鐘信號(hào)，并且將 所述時(shí)鐘信號(hào)供給所述半導(dǎo)體器件，所述測(cè)試方法包括第一操作，通過所述用于用戶調(diào)試的接口電路，將用于對(duì)所述第 一存儲(chǔ)器電路進(jìn)行性能測(cè)試的測(cè)試程序從測(cè)試器寫入到所述第二半 導(dǎo)體器件的第二存儲(chǔ)器電路；第二操作，對(duì)應(yīng)于所述信號(hào)處理電路中的時(shí)鐘信號(hào)，根據(jù)所寫入 的測(cè)試程序?qū)λ龅?一存儲(chǔ)器電路進(jìn)行性能測(cè)試；以及第三操作，將所述第二操作中的故障/非故障確定的結(jié)果輸出到 所述測(cè)試器。
13. 根據(jù)權(quán)利要求12所述的半導(dǎo)體器件的測(cè)試方法，其中所述第一半導(dǎo)體器件為第一半導(dǎo)體芯片， 其中所述第二半導(dǎo)體器件為第二半導(dǎo)體芯片，以及的內(nèi)部布線耦合在二起，將所述第一半導(dǎo);芯片和所述第二半導(dǎo)體 芯片一體化地封裝，并由此配置所述半導(dǎo)體器件。
14. 根據(jù)權(quán)利要求13所述的半導(dǎo)體器件的測(cè)試方法， 其中所述第二半導(dǎo)體芯片包括自診斷電路，以及其中所述第一操作包括第一步驟，使所述第二半導(dǎo)體芯片處于復(fù)位保持狀態(tài)，并將能夠 啟動(dòng)測(cè)試程序的輸入的程序從所述測(cè)試器寫入到所述自診斷電路中設(shè)置的存儲(chǔ)器電路；以及第二步驟，根據(jù)所述程序?qū)⑺鰷y(cè)試程序?qū)懭氲剿龅诙鎯?chǔ)器電路。
15. 根據(jù)權(quán)利要求14所述的半導(dǎo)體器件的測(cè)試方法， 其中所述測(cè)試板具有其中可安裝多個(gè)所述半導(dǎo)體器件的多個(gè)插槽，并且將一個(gè)振蕩電路中生成的時(shí)鐘共同地供給到各自附接于所 述插槽的半導(dǎo)體器件；其中在所述第 一操作中，并行地將測(cè)試程序?qū)懭氲剿霭雽?dǎo)體器 件；以及其中在所述第三操作中，將故障/非故障確定的結(jié)果在測(cè)試器和 一個(gè)半導(dǎo)體器件之間順序地輸出。
16. 根據(jù)權(quán)利要求15所述的半導(dǎo)體器件的測(cè)試方法， 其中所述用于用戶調(diào)試的接口電路為遵循JTAG標(biāo)準(zhǔn)的接口電路，以及其中在所述第 一操作中輸入測(cè)試程序時(shí)以及在所述第三操作中 輸出故障/非故障確定的結(jié)果時(shí)使用的時(shí)鐘不同于所述第二操作中的 時(shí)鐘信號(hào)并且頻率降低。
17. 根據(jù)權(quán)利要求16所述的半導(dǎo)體器件的測(cè)試方法， 其中將所述第一半導(dǎo)體芯片和第二半導(dǎo)體芯片的對(duì)應(yīng)端子耦合在 一起的公共襯底的內(nèi)部布線不與通過封裝而 一體化配置的半導(dǎo)體 器件的外部端子耦合。
18. 根據(jù)權(quán)利要求17所述的半導(dǎo)體器件的測(cè)試方法， 其中所述第一半導(dǎo)體芯片為動(dòng)態(tài)RAM;以及 其中所述第二半導(dǎo)體芯片為微計(jì)算機(jī)，該微計(jì)算機(jī)具有可以與所述動(dòng)態(tài)RAM直4妾耦合的4妻口電^各。
19. 根據(jù)權(quán)利要求12所述的半導(dǎo)體器件的測(cè)試方法， 其中所述第一半導(dǎo)體器件包括具有第一存儲(chǔ)器電路的第一半導(dǎo)體芯片和第 一安裝襯底，在所述第 一安裝襯底之上安裝所述第 一半 導(dǎo)體芯片并且所述第一安裝村底的外部端子包括焊料球，其中所述第二半導(dǎo)體器件包括第二半導(dǎo)體芯片，其具有第二存 儲(chǔ)電路、信號(hào)處理電路、接口電路和用于用戶調(diào)試的接口電路；耦 合電極，其上表面安裝所述第一半導(dǎo)體芯片并且其對(duì)應(yīng)于所述第一 半導(dǎo)體器件的焊料球；和第二安裝襯底，其具有內(nèi)部布線作為用于 將所述接口電路的對(duì)應(yīng)電極通過所述耦合電極耦合在一起的耦合裝 置，以及其中通過將所述第一半導(dǎo)體器件的焊料球與所述第二半導(dǎo)體器 件的對(duì)應(yīng)耦合電極耦合來一體化地組裝一個(gè)半導(dǎo)體器件。
20. 根據(jù)權(quán)利要求19所述的半導(dǎo)體器件的測(cè)試方法， 其中所述第二半導(dǎo)體芯片包括自診斷電路，以及 其中所述第一操作包括第一步驟，使所述第二半導(dǎo)體芯片處于復(fù)位保持狀態(tài)，并將能夠 啟動(dòng)測(cè)試程序的輸入的程序從所述測(cè)試器寫入到所述自診斷電路中 設(shè)置的存儲(chǔ)器電路；以及第二步驟，根據(jù)所述程序?qū)⑺鰷y(cè)試程序?qū)懭氲剿龅诙鎯?chǔ)器電路。
21. 根據(jù)權(quán)利要求20所述的半導(dǎo)體器件的測(cè)試方法，其中所述測(cè)試板具有其中可以安裝多個(gè)所述半導(dǎo)體器件的多個(gè) 插槽，并且將在一個(gè)振蕩電路中生成的時(shí)鐘共同地供給到各自附接于所述插槽的所述半導(dǎo)體器件，其中在所述第 一操作中，并行地將測(cè)試程序?qū)懭氲剿霭雽?dǎo)體器 件，以及其中在所述第三操作中，將故障/非故障確定的結(jié)果在測(cè)試器和 一個(gè)半導(dǎo)體器件之間順序地輸出。
22. 根據(jù)權(quán)利要求21所述的半導(dǎo)體器件的測(cè)試方法， 其中所述用于用戶調(diào)試的接口電路為遵循JTAG標(biāo)準(zhǔn)的接口電路，以及其中當(dāng)在所述第 一操作中輸入測(cè)試程序時(shí)和當(dāng)在所述第三操作 中輸出故障/非故障確定的結(jié)果時(shí)使用的時(shí)鐘不同于所述第二操作中 的時(shí)鐘信號(hào)并且頻率降低。
23. 根據(jù)權(quán)利要求22所述的半導(dǎo)體器件的測(cè)試方法， 其中將所述第一半導(dǎo)體芯片和第二半導(dǎo)體芯片的對(duì)應(yīng)端子耦合在一起的所述第二安裝襯底的內(nèi)部布線不與一體化配置的半導(dǎo)體器 件的外部端子耦合。
24. —種半導(dǎo)體器件，通過將第一半導(dǎo)體器件和第二半導(dǎo)體器件 的對(duì)應(yīng)端子耦合在一起而一體化地配置，其中所述第一半導(dǎo)體器件包括第一存儲(chǔ)器電路，其中所述第二半導(dǎo)體器件包括第二存儲(chǔ)器電路、根據(jù)程序執(zhí)行信 號(hào)處理操作的信號(hào)處理電路、可以與所述第一存儲(chǔ)器電路耦合的接 口電路和用于用戶調(diào)試的接口電^各，其中使用所述用于用戶調(diào)試的接口電路，可以將用于所述第 一 存 儲(chǔ)器電路的存儲(chǔ)器測(cè)試程序存儲(chǔ)在所述第二存儲(chǔ)器電路中，以及其中不設(shè)置直接訪問所述第 一半導(dǎo)體器件的第 一存儲(chǔ)器電路的 外部端子。
25. 根據(jù)權(quán)利要求24所述的半導(dǎo)體器件， 其中所述第一半導(dǎo)體器件為第一半導(dǎo)體芯片， 其中所述第二半導(dǎo)體器件為第二半導(dǎo)體芯片，以及其中所述第 一半導(dǎo)體芯片和第二半導(dǎo)體芯片安裝在公共襯底之上并一體化地封裝，所述公共襯底具有將對(duì)應(yīng)端子耦合在一起的內(nèi) 部布線。
26. 根據(jù)權(quán)利要求25所述的半導(dǎo)體器件，其中所述用于用戶調(diào)試的接口電路為遵循JTAG標(biāo)準(zhǔn)的接口電路。
27. 根據(jù)權(quán)利要求24所述的半導(dǎo)體器件，其中所述第 一半導(dǎo)體器件包括具有所述第 一存儲(chǔ)器電路的第一 半導(dǎo)體芯片和第一安裝襯底，在所述第一安裝襯底之上安裝所述第 一半導(dǎo)體芯片并且所述第一安裝襯底的外部端子包括焊料球，其中所述第二半導(dǎo)體器件包括第二半導(dǎo)體芯片，其具有所述第 二存儲(chǔ)電路、信號(hào)處理電路、接口電路和用于用戶調(diào)試的接口電路； 耦合電極，其上表面安裝所述第一半導(dǎo)體芯片并且其對(duì)應(yīng)于所述第 一半導(dǎo)體芯片的焊料球；和第二安裝襯底，其具有內(nèi)部布線作為用 于將接口電路的對(duì)應(yīng)電極通過所述耦合電極耦合在一起的耦合裝 置，以及其中通過將所述第一半導(dǎo)體器件的焊料球與所述第二半導(dǎo)體器 件的對(duì)應(yīng)耦合電極相耦合來一體化地組裝一個(gè)半導(dǎo)體器件。
28. 根據(jù)權(quán)利要求27所述的半導(dǎo)體器件，其中所述用于用戶調(diào)試的接口電路為遵循JTAG標(biāo)準(zhǔn)的接口電路。
全文摘要
提供了一種用于縮小尺寸的SiP或PoP的半導(dǎo)體器件及其制造方法，以及適于SiP和PoP的測(cè)試方法，其中實(shí)現(xiàn)了系統(tǒng)的簡(jiǎn)化及其效率的提高。挑選出確定為非缺陷的包括第一存儲(chǔ)器電路的第一半導(dǎo)體器件和確定為非缺陷的包括第二存儲(chǔ)器電路和根據(jù)程序執(zhí)行信號(hào)處理的信號(hào)處理電路的第二半導(dǎo)體器件。將所挑選出的器件組裝為一體化半導(dǎo)體器件。在測(cè)試板上，供給與半導(dǎo)體器件的實(shí)際操作等效的時(shí)鐘信號(hào)。將用于對(duì)第一存儲(chǔ)器電路進(jìn)行性能測(cè)試的測(cè)試程序從測(cè)試器寫入到第二半導(dǎo)體器件的第二存儲(chǔ)器電路。在信號(hào)處理電路中，對(duì)應(yīng)于時(shí)鐘信號(hào)，根據(jù)寫入的測(cè)試程序?qū)Φ谝淮鎯?chǔ)器電路進(jìn)行性能測(cè)試。將該性能測(cè)試的故障/非故障確定的結(jié)果輸出給測(cè)試器。
文檔編號(hào)G11C29/00GK101504923SQ200810109378
公開日2009年8月12日 申請(qǐng)日期2008年6月2日 優(yōu)先權(quán)日2007年6月6日
發(fā)明者中島善朗, 清藤彰, 濱田寬哉, 田中太助 申請(qǐng)人:株式會(huì)社瑞薩科技