專利名稱：數(shù)據(jù)讀取電路以及方法
技術領域：
本發(fā)明涉及一種數(shù)據(jù)讀取電路，特別是涉及一種與非閃存(NAND flash) 的數(shù)據(jù)讀取電路。
背景技術：
NAND閃存是由日本東芝(Toshiba)公司在1989年所發(fā)表。NAND閃存為 非揮發(fā)性存儲器，因此不需電力來維持數(shù)據(jù)的存儲。此外，NAND閃存具有較 快的編程(program)與清除(erase)時間。在NAND閃存內，每個存儲單元 (cell)所占的芯片面積較小，因此具有較高的存儲密度。
一般而言，NAND閃存可分為單電平存儲單元(Single Level Cell, SLC ) 以及多電平存儲單元(咖lti level cell, MLC ),其中，多電平存儲單元至 少可存儲兩位的數(shù)據(jù)(例如:"00" 、"01" 、"10"或是"11")。
對NAND閃存而言，所存儲的數(shù)據(jù)可分為主要數(shù)據(jù)以及標記數(shù)據(jù)，其中標 記數(shù)據(jù)為主要數(shù)據(jù)的附屬數(shù)據(jù)。舉例來說，附屬數(shù)據(jù)可以是錯誤校正碼(Error Corre cUon Code)或是存儲器損壞標記等，其中，附屬數(shù)據(jù)是由制造商根 據(jù)實際應用而設計。然而，當從NAND閃存讀取存儲器數(shù)據(jù)時，主要數(shù)據(jù)以及 附屬數(shù)據(jù)皆是經(jīng)由同一路徑所讀出。因此，當處理器需要讀取附屬數(shù)據(jù)時， 必須等到主要數(shù)據(jù)被讀取完成或是破壞緩沖器內的主要數(shù)據(jù)才能將附屬數(shù)據(jù) 讀出。

發(fā)明內容
本發(fā)明提供一種數(shù)據(jù)讀取電路，用以從一存儲器裝置讀取一存儲器數(shù)據(jù)， 包括 一第一寄存單元，用以接收以及存儲來自上述存儲器裝置的上述存儲 器數(shù)據(jù)，其中，上述存儲器數(shù)據(jù)包括一主要數(shù)據(jù)以及對應于上述主要數(shù)據(jù)的 一附屬數(shù)據(jù)； 一第二寄存單元，用以接收以及存儲來自上述第一寄存單元的 上述主要數(shù)據(jù)；以及一輸出單元，耦接于上述第一寄存單元以及上述第二寄 存單元，用以直接由上述第一寄存單元接收存儲在上述第一寄存單元的上述附屬數(shù)據(jù)，以及接收存儲在上述第二寄存單元的上述主要數(shù)據(jù)，并輸出上述 附屬數(shù)據(jù)以及上述主要數(shù)據(jù)。
再者，本發(fā)明提供一種數(shù)據(jù)讀取方法，包括從一存儲器裝置讀取一存 儲器數(shù)據(jù)，其中，上述存儲器數(shù)據(jù)包括一主要數(shù)據(jù)以及對應于上述主要數(shù)據(jù) 的一附屬數(shù)據(jù)；存儲上述存儲器數(shù)據(jù)至一第一寄存單元；從上述第一寄存單 元傳送上述主要數(shù)據(jù)至一第二寄存單元，并存儲上述主要數(shù)據(jù)至上述第二寄 存單元；從上述第一寄存單元直接輸出上述附屬數(shù)據(jù)至一輸出單元；從上述 第二寄存單元輸出上述主要數(shù)據(jù)至上述輸出單元；以及根據(jù)上述附屬數(shù)據(jù)取
得上述主要數(shù)據(jù)的信息。


圖1是顯示根據(jù)本發(fā)明一實施例所述的存儲器裝置的數(shù)據(jù)讀取電路；以
及
圖2是顯示根據(jù)本發(fā)明一實施例所述的數(shù)據(jù)讀取方法。 附圖符號說明
110-存儲器裝置
120-數(shù)據(jù)讀取電路
130~頁面緩沖器
132、 134、 142、 144~反向器
136、 138、 162~晶體管
140-數(shù)據(jù)快取電路
150~輸出單元
160~開關單元
EN、 SW 信號
L, 信號線
S202-S212 ~步驟。
具體實施例方式
為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點能更明顯易懂，下文特舉 出較佳實施例，并配合附圖，作詳細說明如下。 實施例圖1是顯示根據(jù)本發(fā)明一實施例所述的存儲器裝置no的數(shù)據(jù)讀取電路
120。在圖1中，存儲器裝置110是由多個多電平存儲單元所組成的存儲器數(shù) 組。在此實施例中，存儲器裝置110為NAND閃存。數(shù)據(jù)讀取電路120包括頁 面緩沖器130 (page buffer)、數(shù)據(jù)快取(cache)電路140、輸出單元150 以及開關單元160，其中，頁面緩沖器130以及數(shù)據(jù)快取電路MO可視為存 儲存儲器數(shù)據(jù)的寄存單元。頁面緩沖器130包括反向器132與134以及晶體 管136與138，而數(shù)據(jù)快取電路140包括反向器142以及反向器144。開關單 元160包括晶體管162，耦接于信號線L,以及數(shù)據(jù)快取電路140之間，其中， 晶體管162可根據(jù)信號SW而決定是否導通。輸出單元150耦接于頁面緩沖器 130以及數(shù)據(jù)快取電路140,用以傳送所讀取的存儲器數(shù)據(jù)至處理器。
如圖1所顯示，在頁面緩沖器130中，反向器132的輸出端耦接于反向 器134的輸入端，而反向器134的輸出端耦接于反向器的132輸入端。因此， 反向器132以及反向器134形成一個具有鎖存(latch)功能的電路。同樣地， 在數(shù)據(jù)快取電路140中，反向器142以及反向器144亦形成一個具有鎖存功 能的電路。
在圖1中，當處理器從存儲器裝置IIO讀取存儲器數(shù)據(jù)時，存儲器數(shù)據(jù) 會先經(jīng)由信號線L,被傳送至頁面緩沖器130。接著，信號SW會控制開關單元 160導通，使得存儲器數(shù)據(jù)會從頁面緩沖器130經(jīng)由信號線L,被傳送至數(shù)據(jù) 快取電路140。然后，信號SW會控制開關單元160不導通。因此，下一個被 讀取的數(shù)據(jù)可再經(jīng)由信號線L,被傳送至頁面緩沖器130而不會破壞數(shù)據(jù)快取 電路140內的數(shù)據(jù)。
如先前所描述，存儲器裝置110內的存儲器數(shù)據(jù)包括主要數(shù)據(jù)以及附屬 數(shù)據(jù)，其中，附屬數(shù)據(jù)對應于主要數(shù)據(jù)，即附屬數(shù)據(jù)包含所對應的主要數(shù)據(jù) 的信息。在本發(fā)明實施例中，當處理器通過數(shù)據(jù)讀取電路120從存儲器裝置 110讀取主要數(shù)據(jù)時，所讀取的主要數(shù)據(jù)會依序從信號線L,被傳送至頁面緩 沖器UO。接著，所讀取的主要數(shù)據(jù)會再從頁面緩沖器130經(jīng)由開關單元160 被傳送至數(shù)據(jù)快取電路140。之后，所讀取的主要數(shù)據(jù)會經(jīng)由輸出單元150 傳送至處理器。
在本發(fā)明實施例中，當處理器通過數(shù)據(jù)讀取電路120從存儲器裝置110 讀取附屬數(shù)據(jù)時，所讀取的附屬數(shù)據(jù)會從信號線L被傳送至頁面緩沖器130。 接著，所讀取的附屬數(shù)據(jù)會直接經(jīng)由輸出單元150傳送至處理器而不需經(jīng)過
6數(shù)據(jù)快取電路140。因此，在本發(fā)明實施例中，不會發(fā)生存儲在數(shù)據(jù)快取電 路140的主要數(shù)據(jù)在尚未完成傳送至處理器的動作之前就被附屬數(shù)據(jù)破壞的 情況。舉例來說，當附屬數(shù)據(jù)傳送至頁面緩沖器130時，信號EN會控制晶體 管138導通，而附屬數(shù)據(jù)會經(jīng)由晶體管136而傳送至輸出單元150以輸出至 處理器，其中附屬數(shù)據(jù)不會經(jīng)過數(shù)據(jù)快取電路140。因此，當處理器接收附 屬數(shù)據(jù)時，已存儲在數(shù)據(jù)快取電路14G內的主要數(shù)據(jù)不會被附屬數(shù)據(jù)所破壞。
在本發(fā)明實施例中，由頁面緩沖器130所輸出的附屬數(shù)據(jù)為標記(flag) 位，用以指示主要數(shù)據(jù)的位長度，例如指示主要數(shù)據(jù)為一位數(shù)據(jù)還是兩位數(shù) 據(jù)。舉例來說，兩位數(shù)據(jù)"00"與"01"可視為一位數(shù)據(jù)"0"與'T，。因 此，根據(jù)本發(fā)明實施例，處理器在讀取主要數(shù)據(jù)之前可先讀取到對應于主要 數(shù)據(jù)的標記位，并可根據(jù)標記位得到有關對應的主要數(shù)據(jù)的位長度信息，因 此，能夠縮短處理器從存儲器裝置IIO讀取存儲器數(shù)據(jù)所需的時間。
圖2是顯示根據(jù)本發(fā)明一實施例所述的數(shù)據(jù)讀取方法。首先，在步驟S202 中，從存儲器裝置(例如NAND閃存)讀取存儲器數(shù)據(jù)，其中存儲器數(shù)據(jù)包括 主要數(shù)據(jù)以及附屬數(shù)據(jù)。接著，將讀取的存儲器數(shù)據(jù)存儲在第一寄存單元內 (步驟S204 ),即圖1的頁面緩沖器130。之后，在步驟S206中，將存儲在 第一寄存單元的主要數(shù)據(jù)傳送并存儲至第二寄存單元，即圖1的數(shù)據(jù)快取電 路"0。接著，輸出單元將直接從第一寄存單元接收附屬數(shù)據(jù)(步驟S208 )， 并從第二寄存單元接收主要數(shù)據(jù)(步驟S210)。由于附屬數(shù)據(jù)以及主要數(shù)據(jù) 是由不同的寄存單元所輸出，因此讀取附屬數(shù)據(jù)時并不會影響主要數(shù)據(jù)的內 容。在本發(fā)明中，附屬數(shù)據(jù)對應于主要數(shù)據(jù)，即附屬數(shù)據(jù)包含對應于主要數(shù) 據(jù)的信息。在一實施例中，附屬數(shù)據(jù)是指示主要數(shù)據(jù)的位長度的標記位。因 此，在步驟sn卩中，處理器可先經(jīng)由第一寄存單元接收附屬數(shù)據(jù)，并得到主 要數(shù)據(jù)的位長度的信息。接著，處理器可根據(jù)所接收的附屬數(shù)據(jù)而加快從存 儲器裝置讀取主要數(shù)據(jù)的速度。
本發(fā)明雖以較佳實施例揭露如上，然其并非用以限定本發(fā)明的范圍，任 何熟習此項技藝者，在不脫離本發(fā)明的精神和范圍內，當可做些許的更動與 潤飾，因此本發(fā)明的保護范圍當視本發(fā)明的申請專利范圍所界定者為準。
權利要求
1. 一種數(shù)據(jù)讀取電路，用以從一存儲器裝置讀取一存儲器數(shù)據(jù)，包括一第一寄存單元，用以接收以及存儲來自上述存儲器裝置的上述存儲器數(shù)據(jù)，其中，上述存儲器數(shù)據(jù)包括一主要數(shù)據(jù)以及對應于上述主要數(shù)據(jù)的一附屬數(shù)據(jù)；一第二寄存單元，用以接收以及存儲來自上述第一寄存單元的上述主要數(shù)據(jù)；以及一輸出單元，耦接于上述第一寄存單元以及上述第二寄存單元，用以直接由上述第一寄存單元接收存儲在上述第一寄存單元的上述附屬數(shù)據(jù)，以及接收存儲在上述第二寄存單元的上述主要數(shù)據(jù)，并輸出上述附屬數(shù)據(jù)以及上述主要數(shù)據(jù)。
2. 如權利要求1權利要求數(shù)據(jù)讀取電路，其中，上述第一寄存單元是具 有鎖存功能的 一 頁面緩沖器。
3. 如權利要求1權利要求數(shù)據(jù)讀取電路，其中，上述第二寄存單元是具 有鎖存功能的一數(shù)據(jù)快取電路。
4. 如權利要求1權利要求數(shù)據(jù)讀取電路，其中，上述存儲器裝置是一與 非閃存。
5. 如權利要求4權利要求數(shù)據(jù)讀取電路，其中，上述存儲器裝置具有多 電平存儲單元。
6. 如權利要求5權利要求數(shù)據(jù)讀取電路，其中，上述附屬數(shù)據(jù)為一標記 位，用以指示上述主要數(shù)據(jù)的位長度。
7.如權利要求1權利要求數(shù)據(jù)讀取電路，還包括一開關單元，用以控制 上述第二寄存單元是否接收上述主要數(shù)據(jù)
8.—種數(shù)據(jù)讀取方法，包括從一存儲器裝置讀取一存儲器數(shù)據(jù)，其中，上述存儲器數(shù)據(jù)包括一主要 數(shù)據(jù)以及對應于上述主要數(shù)據(jù)的 一 附屬數(shù)據(jù)； 存儲上述存儲器數(shù)據(jù)至一第一寄存單元；從上述第一寄存單元傳送上述主要數(shù)據(jù)至一第二寄存單元，并存儲上述 主要數(shù)據(jù)至上述第二寄存單元；從上述第 一寄存單元直接輸出上述附屬數(shù)據(jù)至一輸出單元；從上述第二寄存單元輸出上述主要數(shù)據(jù)至上述輸出單元；以及 根據(jù)上述附屬數(shù)據(jù)取得上述主要數(shù)據(jù)的信息。
9. 如權利要求8權利要求數(shù)據(jù)讀取方法，其中，上述存儲器裝置是一與 非閃存。
10. 如權利要求9權利要求數(shù)據(jù)讀取方法，其中，上述存儲器裝置具有多 電平存儲單元。
11. 如權利要求10權利要求數(shù)據(jù)讀取方法，其中，上述主要數(shù)據(jù)的信息 為上述主要數(shù)據(jù)的位長度。
12. 如權利要求9權利要求數(shù)據(jù)讀取方法，其中，上述第一寄存單元是具 有鎖存功能的 一 頁面緩沖器。
13.如權利要求9權利要求數(shù)據(jù)讀取方法，其中，上述第二寄存單元是具 有鎖存功能的 一數(shù)據(jù)快取電路
全文摘要
一種數(shù)據(jù)讀取電路，用以從存儲器裝置讀取存儲器數(shù)據(jù)。一第一寄存單元接收以及存儲來自存儲器裝置的存儲器數(shù)據(jù)，其中，存儲器數(shù)據(jù)包括主要數(shù)據(jù)以及對應于主要數(shù)據(jù)的附屬數(shù)據(jù)。一第二寄存單元接收以及存儲來自第一寄存單元的主要數(shù)據(jù)。一輸出單元耦接于第一寄存單元以及第二寄存單元，其中，輸出單元從第一寄存單元直接接收存儲在第一寄存單元的附屬數(shù)據(jù)，以及接收存儲在第二寄存單元的主要數(shù)據(jù)，并輸出附屬數(shù)據(jù)以及主要數(shù)據(jù)。
文檔編號G11C16/06GK101499319SQ20081000550
公開日2009年8月5日 申請日期2008年2月3日 優(yōu)先權日2008年2月3日
發(fā)明者曾德彰, 杜君毅 申請人:力晶半導體股份有限公司