專利名稱：半導(dǎo)體存儲(chǔ)裝置及其寫(xiě)入控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置，特別是涉及相變存儲(chǔ)器的寫(xiě)入所適 用的優(yōu)選方法和裝置。
背景技術(shù)：
相變存儲(chǔ)器(PRAM)是以在相變材料(Ge2Sb2Te5等)中通入電流而 產(chǎn)生的焦耳熱來(lái)控制結(jié)晶狀態(tài)來(lái)存儲(chǔ)數(shù)據(jù)的元件。若使元件升高到熔點(diǎn)以上的溫度而以比較快的速度對(duì)其進(jìn)行冷 卻，則成為高電阻的非結(jié)晶(RESET狀態(tài))狀態(tài)。還有，在結(jié)晶化溫度以上、熔點(diǎn)溫度以下的溫度以比較長(zhǎng)的時(shí)間 保持、以比較慢的速度冷卻的話，就成為低電阻的結(jié)晶化狀態(tài)(SET狀 態(tài))。由寫(xiě)入脈沖來(lái)控制該高電阻和低電阻這兩個(gè)結(jié)晶狀態(tài)，從而存儲(chǔ) 數(shù)據(jù)。該寫(xiě)入所需要的時(shí)間，特別是結(jié)晶化所需要的時(shí)間依賴于所使用的材料的結(jié)晶化時(shí)間，所以為了寫(xiě)入而需要某種程度的時(shí)間。該寫(xiě)入 時(shí)間一般在多用作相變材料的Ge2Sb2Te5等材料的場(chǎng)合需要數(shù)十ns 數(shù)百ns。另外，關(guān)于相變存儲(chǔ)器(PRAM)，可以參照例如專利文獻(xiàn)l的記載。 專利文獻(xiàn)l:特開(kāi)2005—100617號(hào)公報(bào)

發(fā)明內(nèi)容
發(fā)明要解決的課題把相變?cè)糜诎雽?dǎo)體存儲(chǔ)器的單元來(lái)實(shí)現(xiàn)DRAM(Dynamic RAM)那樣的高速、隨機(jī)的寫(xiě)入的話，向單元的寫(xiě)入在l時(shí)鐘周期中不 會(huì)結(jié)束，所以需要復(fù)雜的控制電路、為了保持?jǐn)?shù)據(jù)的鎖存電路等電路， 規(guī)模會(huì)增大，這是令人擔(dān)憂的。還有，為了避免該電路規(guī)模的增大，也可以考慮按能確保與寫(xiě)入 時(shí)間同等的時(shí)間的方式而增加寫(xiě)時(shí)的預(yù)取數(shù)的方法，不過(guò)，在寫(xiě)入時(shí) 間長(zhǎng)的材料的場(chǎng)合，預(yù)取數(shù)變大，會(huì)阻礙隨機(jī)訪問(wèn)，這是產(chǎn)生的問(wèn)題。圖l是對(duì)于使用相變存儲(chǔ)器而構(gòu)成了SDRAM(Synchronous DRAM) 接口的存儲(chǔ)器的場(chǎng)合的寫(xiě)入動(dòng)作進(jìn)行說(shuō)明。沒(méi)有特別限制，假定在圖l 所示的動(dòng)作例中，向相變存儲(chǔ)單元的寫(xiě)入所需要的時(shí)間為80ns。另外， 在圖1中，ACT是ACT(Activate)指令，WRT是Write指令，NOP是No — Operation指令，PRE是PRECHARGE指令。tCK是時(shí)鐘信號(hào)CLK的l周期， tRCD是從ACT指令到Write/Read指令的延遲時(shí)間，tWR是Write恢復(fù)時(shí) 間，tRP是從PRE指令到ACT指令的時(shí)間。向相變存儲(chǔ)單元的寫(xiě)入時(shí)間比SDRAM的循環(huán)(在圖1所示的例子 中，時(shí)鐘周期tCK40ns)長(zhǎng)，因而不能以l循環(huán)結(jié)束向存儲(chǔ)單元的寫(xiě)入。 作為時(shí)間，寫(xiě)入所需要的是相當(dāng)于l時(shí)鐘周期tCK的8倍的8循環(huán)。因此， 固定8比特的連續(xù)數(shù)據(jù)而執(zhí)行寫(xiě)入(8比特單位下的寫(xiě)入；8比特固定)， 就不會(huì)產(chǎn)生寫(xiě)入的沖突，就可以進(jìn)行寫(xiě)入(Write)動(dòng)作。在該場(chǎng)合，Write動(dòng)作必須以8比特以(D0 D7)的連續(xù)數(shù)據(jù)單位 (Page Write(8bit))進(jìn)行。因此，在連續(xù)8比特的寫(xiě)入的途中，中斷動(dòng)作(例如，其他Write動(dòng) 作的中斷)產(chǎn)生的話，寫(xiě)入的沖突就會(huì)產(chǎn)生，寫(xiě)入就不能執(zhí)行。圖2表示 該場(chǎng)合的動(dòng)作例。本來(lái)需要進(jìn)行8比特單位下的寫(xiě)入，而圖2表示按每4 比特(4循環(huán))在Write中進(jìn)行了中斷動(dòng)作的場(chǎng)合的例子。如上所述，向存儲(chǔ)單元的寫(xiě)入時(shí)間需要80ns，所以會(huì)產(chǎn)生寫(xiě)入的 沖突。在圖2所示的例子中，在按每4循環(huán)而定時(shí)不同的8比特單位下的 寫(xiě)入(Page Write(8bit))期間產(chǎn)生了寫(xiě)入的沖突。在現(xiàn)有DRAM那樣共用寫(xiě)人電路、I/0線(讀出數(shù)據(jù)和寫(xiě)人數(shù)據(jù)的傳 送線)的構(gòu)成的場(chǎng)合，會(huì)產(chǎn)生數(shù)據(jù)的沖突，寫(xiě)入變得不能執(zhí)行，這是產(chǎn) 生的問(wèn)題。相變存儲(chǔ)器使用的相變材料是例如以Ge2Sb2Te5為代表的材料， 而寫(xiě)入的時(shí)間需要數(shù)10ns 數(shù)100ns程度的時(shí)間。這依賴于使相變材料 從非結(jié)晶狀態(tài)(RESET)變?yōu)榻Y(jié)晶狀態(tài)(SET)時(shí)的結(jié)晶化所花費(fèi)的時(shí)間。另一方面，在以DRAM為代表的RAM用途中使用該材料的場(chǎng)合， DRAM等的寫(xiě)入的循環(huán)比相變存儲(chǔ)器的寫(xiě)入時(shí)間短，所以不能按每個(gè) 寫(xiě)入循環(huán)來(lái)完成相變存儲(chǔ)器的寫(xiě)入。因此，除了延長(zhǎng)寫(xiě)入循環(huán)以外沒(méi) 有辦法。于是，為了解決該問(wèn)題，采用以多個(gè)數(shù)據(jù)為單位而一攬子寫(xiě)入的 構(gòu)成，在構(gòu)成為先預(yù)取與相變存儲(chǔ)器的寫(xiě)入時(shí)間對(duì)應(yīng)的循環(huán)數(shù)的數(shù)據(jù)， 在多個(gè)相變存儲(chǔ)器中同時(shí)寫(xiě)入多個(gè)數(shù)據(jù)的場(chǎng)合，相變存儲(chǔ)器的寫(xiě)入時(shí) 間比RAM的寫(xiě)入時(shí)間長(zhǎng)，所以如上所述，就需要加大預(yù)取數(shù)。例如， 預(yù)取數(shù)增大的話，就成為預(yù)取數(shù)單位下的同時(shí)訪問(wèn)，會(huì)阻礙能隨機(jī)訪 問(wèn)存儲(chǔ)單元這樣的RAM的特性。因此，本發(fā)明的目的在于提供能隱蔽相變存儲(chǔ)器的比較長(zhǎng)的寫(xiě)入 時(shí)間，實(shí)現(xiàn)隨機(jī)寫(xiě)入的寫(xiě)入控制方法和裝置。解決課題的方案
本申請(qǐng)所披露的發(fā)明，為了解決上述課題，大致構(gòu)成如下。本發(fā)明是配合相變存儲(chǔ)單元等的寫(xiě)入時(shí)間，預(yù)取預(yù)定個(gè)數(shù)的數(shù)據(jù)， 產(chǎn)生寫(xiě)入定時(shí)，把數(shù)循環(huán)的量的數(shù)據(jù)歸結(jié)起來(lái)同時(shí)寫(xiě)入。在本發(fā)明中，從接受寫(xiě)入請(qǐng)求起，以預(yù)定的循環(huán)，把多個(gè)循環(huán)的 量歸結(jié)起來(lái)執(zhí)行寫(xiě)入，執(zhí)行寫(xiě)入的比特的組合在頁(yè)內(nèi)是任意的，使得 看上去隨機(jī)寫(xiě)入成為可能。在本發(fā)明中，比較前面的寫(xiě)入數(shù)據(jù)和此次的寫(xiě)入數(shù)據(jù)，在一致的 場(chǎng)合，不進(jìn)行寫(xiě)入，只在不一致的場(chǎng)合進(jìn)行寫(xiě)入。本發(fā)明所涉及的裝置，具備 存儲(chǔ)器陣列，具備多個(gè)單元；讀數(shù)據(jù)鎖存器，保持來(lái)自上述單元的讀出數(shù)據(jù)，并且保持輸入了 的寫(xiě)入數(shù)據(jù)；寫(xiě)數(shù)據(jù)鎖存器，保持向單元的寫(xiě)入數(shù)據(jù)；以及傳送開(kāi)關(guān)，控制被上述讀數(shù)據(jù)鎖存器保持的數(shù)據(jù)向上述寫(xiě)數(shù)據(jù)鎖 存器的傳送的有無(wú)，被上述讀數(shù)據(jù)鎖存器保持的數(shù)據(jù)經(jīng)上述傳送開(kāi)關(guān)被上述寫(xiě)數(shù)據(jù)鎖 存器存放，具備比較電路，判斷被上述讀數(shù)據(jù)鎖存器保持的數(shù)據(jù)和被上述寫(xiě)數(shù)據(jù)鎖存器保持的數(shù)據(jù)是否一致；以及鎖存電路，保持上述比較電路的輸出，在有寫(xiě)入請(qǐng)求存在，上述比較電路的比較結(jié)果表示不一致的場(chǎng)合，執(zhí)行上述寫(xiě)數(shù)據(jù)鎖存器的數(shù)據(jù)的寫(xiě)入，在一致的場(chǎng)合，不執(zhí)行寫(xiě)入， 只對(duì)必要的比特執(zhí)行寫(xiě)入。在本發(fā)明中，ACT指令發(fā)出后，在上述讀數(shù)據(jù)鎖存器中存放頁(yè)尺 寸的量的存儲(chǔ)單元的讀出數(shù)據(jù)，被上述讀數(shù)據(jù)鎖存器取入了的數(shù)據(jù)在 進(jìn)行讀、寫(xiě)動(dòng)作之前，也被傳送到上述寫(xiě)數(shù)據(jù)鎖存器，同一數(shù)據(jù)被上 述讀數(shù)據(jù)鎖存器和寫(xiě)數(shù)據(jù)鎖存器存放。在本發(fā)明中，鎖存器確定后，把上述寫(xiě)數(shù)據(jù)鎖存器的數(shù)據(jù)傳送到 上述讀數(shù)據(jù)鎖存器，使被上述讀數(shù)據(jù)鎖存器和上述寫(xiě)數(shù)據(jù)鎖存器保持 的數(shù)據(jù)一致。在本發(fā)明中，寫(xiě)入過(guò)程中的數(shù)據(jù)預(yù)先被上述寫(xiě)數(shù)據(jù)鎖存器存放，來(lái)自外部的寫(xiě)入數(shù)據(jù)被上述讀數(shù)據(jù)鎖存器保持，即使對(duì)寫(xiě)入途中的比 特有寫(xiě)入請(qǐng)求進(jìn)來(lái)，寫(xiě)入也不中斷，而是完成向存儲(chǔ)單元的寫(xiě)入，向 上述存儲(chǔ)單元的寫(xiě)入完成后，在下面循環(huán)的寫(xiě)入定時(shí)，進(jìn)行對(duì)該寫(xiě)入 途中的比特的向?qū)懭霐?shù)據(jù)的存儲(chǔ)單元的寫(xiě)入。在本發(fā)明中，上述寫(xiě)標(biāo)志鎖存器接受從ACT指令被激活起，在預(yù)定的給定循環(huán)后被激活的鎖存定時(shí)信號(hào)而鎖存上述比較電路的輸出。在本發(fā)明中，配合寫(xiě)入脈沖(WSET， WRST)的輸入定時(shí)，按照被 上述寫(xiě)數(shù)據(jù)鎖存器存放的數(shù)據(jù)，執(zhí)行置位或復(fù)位寫(xiě)入。在本發(fā)明中，可以是以下構(gòu)成具備存儲(chǔ)塊被激活的話就讓沖息 脈沖產(chǎn)生的電路和給定段數(shù)的移位寄存器，具備以下生成寫(xiě)入脈沖的 電路，即上述沖息脈沖經(jīng)上述轉(zhuǎn)換開(kāi)關(guān)作為給定的邏輯值數(shù)據(jù)被傳送 到上述移位寄存器的初段，每當(dāng)向上述存儲(chǔ)塊輸入寫(xiě)入請(qǐng)求時(shí)，上述 移位寄存器對(duì)上述給定的邏輯值數(shù)據(jù)進(jìn)行移位，在上述給定的邏輯值 數(shù)據(jù)移位到上述移位寄存器的最終段的時(shí)刻，生成寫(xiě)入脈沖的電路， 具備以下寫(xiě)入脈沖控制電路，即由上述移位寄存器移位了的最終段的 上述給定的邏輯值數(shù)據(jù)經(jīng)上述轉(zhuǎn)換開(kāi)關(guān)被反饋到上述移位寄存器的初 段，每當(dāng)向上述存儲(chǔ)塊輸入寫(xiě)入請(qǐng)求就對(duì)上述給定的邏輯值數(shù)據(jù)進(jìn)行 移位，在給定循環(huán)后，再次生成寫(xiě)入脈沖的寫(xiě)入脈沖控制電路。
本發(fā)明的方法是存儲(chǔ)器陣列的寫(xiě)入方法，包括把寫(xiě)入數(shù)據(jù)向保持從被讀數(shù)據(jù)鎖存器存放向存儲(chǔ)單元中寫(xiě)入過(guò)程 中的數(shù)據(jù)的寫(xiě)數(shù)據(jù)鎖存器傳送的工序；以及接受寫(xiě)入請(qǐng)求之后，以預(yù)定的循環(huán)，把多個(gè)循環(huán)的量歸結(jié)起來(lái)執(zhí) 行寫(xiě)入的工序，不進(jìn)行與已經(jīng)寫(xiě)入了的數(shù)據(jù)同樣的數(shù)據(jù)的寫(xiě)入，執(zhí)行寫(xiě)入的比特 的組合在頁(yè)內(nèi)是任意的，使得看上去隨機(jī)寫(xiě)入成為可能。在本發(fā)明中，比較前面的寫(xiě)入數(shù)據(jù)和此次的寫(xiě)入數(shù)據(jù)，在一致的 場(chǎng)合，不進(jìn)行寫(xiě)入，只在不一致的場(chǎng)合進(jìn)行寫(xiě)入。發(fā)明效果根據(jù)本發(fā)明，能隱蔽相變存儲(chǔ)器等的比較長(zhǎng)的寫(xiě)入時(shí)間，實(shí)現(xiàn)隨 機(jī)寫(xiě)入。


圖1是說(shuō)明相變存儲(chǔ)器的8比特單位下的寫(xiě)入(8比特固定)的定時(shí)圖。圖2是說(shuō)明相變存儲(chǔ)器的8比特單位下的寫(xiě)入(中斷發(fā)生)的定時(shí)圖。圖3是說(shuō)明本發(fā)明的一實(shí)施例的動(dòng)作例的定時(shí)圖。圖4是表示本發(fā)明的一實(shí)施例的構(gòu)成的圖。圖5是表示本發(fā)明的一實(shí)施例的數(shù)據(jù)鎖存電路部的構(gòu)成的一個(gè)例 子的圖。圖6是表示本發(fā)明的一實(shí)施例的數(shù)據(jù)鎖存電路部的詳細(xì)構(gòu)成的一 個(gè)例子的圖。圖7是說(shuō)明本發(fā)明的一實(shí)施例的動(dòng)作的別的例子的定時(shí)圖。 圖8是說(shuō)明本發(fā)明的一實(shí)施例的動(dòng)作的別的例子的定時(shí)圖。 圖9是表示本發(fā)明的一實(shí)施例的Write脈沖控制電路的構(gòu)成的圖。 圖10是表示本發(fā)明的一實(shí)施例的Write脈沖控制電路的動(dòng)作例的定時(shí)圖。圖ll是表示本發(fā)明的一實(shí)施例的系統(tǒng)構(gòu)成的圖。符號(hào)說(shuō)明10存儲(chǔ)器陣列11行解碼器12列解碼器13寫(xiě)數(shù)據(jù)鎖存器14讀出放大器&數(shù)據(jù)鎖存電路15數(shù)據(jù)端子16輸入緩沖器17輸出緩沖器18行地址緩沖器19列地址緩沖器20地址端子21模式解碼器22數(shù)據(jù)傳送控制電路23Write脈沖控制電路24狀態(tài)機(jī)100數(shù)據(jù)鎖存電路101Read數(shù)據(jù)鎖存器102Write數(shù)據(jù)鎖存器103Write標(biāo)志鎖存器104讀出放大器105轉(zhuǎn)換開(kāi)關(guān)106比較電路107寫(xiě)放大器108Write數(shù)據(jù)緩沖器lllA、 111B 列開(kāi)關(guān)112、113 NAND電路
114NAND電路115、116 PMOS晶體管117NMOS晶體管118、119 NMOS晶體管120GST201、204 AND電路202延遲電路203反相器205移位寄存器206判斷電路207Writ e脈沖產(chǎn)生電路208轉(zhuǎn)換開(kāi)關(guān)具體實(shí)施方式
為更加詳細(xì)述說(shuō)上述本發(fā)明，以下參照附圖進(jìn)行說(shuō)明。圖3是表示 在SDRAM中適用了相變存儲(chǔ)器的場(chǎng)合的本發(fā)明的寫(xiě)入序列的一個(gè)例 子的定時(shí)圖。沒(méi)有特別限制，假定相變存儲(chǔ)器的寫(xiě)入時(shí)間需要80ns的時(shí) 間。前提是進(jìn)行時(shí)鐘周期tCK^10ns、 8比特單位下(8比特預(yù)取)的寫(xiě)入， 所以作為寫(xiě)入的時(shí)間，需要確保80ns的時(shí)間。圖4表示用于實(shí)現(xiàn)采用該方式的隨機(jī)寫(xiě)入的電路框圖。圖5是表示 與圖4的寫(xiě)數(shù)據(jù)鎖存器13和讀出放大器&數(shù)據(jù)鎖存電路14的部分對(duì)應(yīng)的 電路構(gòu)成的一個(gè)例子的圖。圖6是表示圖5的詳細(xì)電路構(gòu)成的圖。參照?qǐng)D4，在本實(shí)施方式中，存儲(chǔ)塊(BANK)的構(gòu)成，與現(xiàn)有典型 的SDRAM同樣，以4BANK構(gòu)成為前提。各存儲(chǔ)塊都具備存儲(chǔ)器陣列10、 對(duì)行地址進(jìn)行解碼而選擇字線的行解碼器(RowDecorder)ll、對(duì)列地址 進(jìn)行解碼而把選擇了的列開(kāi)關(guān)接通的列解碼器(Column Decorder)12、寫(xiě) 數(shù)據(jù)鎖存器(Write Data Latch)13及讀出放大器&數(shù)據(jù)鎖存電路(Sense Amp&Data latch)14，各存儲(chǔ)塊共同具備16比特的數(shù)據(jù)端子(DQO DQ15)15、輸入緩沖器(InputBuffer)16和輸出緩沖器(OutputBuffer)17、 連接到地址端子20的行地址緩沖器(Row Address Buffer)18和列地址緩 沖器(Column Address Buffer) 19、輸入時(shí)鐘/CLK、時(shí)鐘使能/CKE、片選 /CS、行地址選通/RAS、列地址選通/CAS、寫(xiě)使能/WE、數(shù)據(jù)屏蔽DQM 的模式解碼器(Mode Decorder)21、數(shù)據(jù)傳送控制電路22、 Write脈沖控 制電路23及控制各訪問(wèn)循環(huán)中的狀態(tài)的狀態(tài)機(jī)(State Machine)24。在本實(shí)施方式中，寫(xiě)入幵始定時(shí)(例如以寫(xiě)入脈沖來(lái)規(guī)定)是在半導(dǎo) 體存儲(chǔ)裝置內(nèi)部預(yù)先配合寫(xiě)入速度來(lái)決定預(yù)取單位而設(shè)定的。在這里， 假定是按每8循環(huán)進(jìn)行了設(shè)定，對(duì)此進(jìn)行說(shuō)明。Write動(dòng)作是輸入激活 BANK的ACT信號(hào)，把最初的Write指令作為起點(diǎn)，按每8循環(huán)，由內(nèi)部 電路產(chǎn)生寫(xiě)入開(kāi)始定時(shí)而進(jìn)行寫(xiě)入。根據(jù)該方式，來(lái)自外部的輸入不必是8比特或4比特的連續(xù)數(shù)據(jù)， 能實(shí)現(xiàn)隨機(jī)寫(xiě)入。為了實(shí)現(xiàn)該寫(xiě)入，與各比特線對(duì)應(yīng)，需要3個(gè)鎖存電路。圖5的數(shù) 據(jù)鎖存電路部100是表示寫(xiě)數(shù)據(jù)鎖存器(Write Data Latch)和讀出放大器 &數(shù)據(jù)鎖存器(361136 Amp & Data Latch)的塊的詳細(xì)構(gòu)成的圖。參照?qǐng)D5，在本實(shí)施方式中，數(shù)據(jù)鎖存電路部100保持來(lái)自存儲(chǔ)單 元的讀出數(shù)據(jù)，具備對(duì)從圖4的數(shù)據(jù)端子15、輸入緩沖器16(參照?qǐng)D4) 經(jīng)互補(bǔ)的I/0線、列開(kāi)關(guān)111A、 111B而輸入的寫(xiě)入數(shù)據(jù)進(jìn)行鎖存的讀 (Read)數(shù)據(jù)鎖存器101;在到寫(xiě)入開(kāi)始為止的8循環(huán)中，保持存儲(chǔ)單元中 寫(xiě)入的數(shù)據(jù)的寫(xiě)(Write)數(shù)據(jù)鎖存器102;比較Read數(shù)據(jù)鎖存器101和 Write數(shù)據(jù)鎖存器102的輸出的比較電路106;用鎖存定時(shí)信號(hào)WFL鎖存 比較電路106的輸出，選擇進(jìn)行寫(xiě)入的Write緩沖電路的Write標(biāo)志鎖存 器103;輸入Write標(biāo)志鎖存器103的輸出、WRST、 Write數(shù)據(jù)鎖存器102 的輸出的3輸入NAND電路112;輸入Write標(biāo)志鎖存器103的輸出、寫(xiě)入 脈沖的WSET、 Write數(shù)據(jù)鎖存器102的輸出的反相的3輸入NAND電路 113;以及源極共連于電源，柵極分別連接于NAND電路112、 113的輸 出，漏極共連于比特線的P溝道MOS晶體管(PMOS晶體管)115、 116。 沒(méi)有特別限制，比較電路106由異非或電路(EXNOR電路)構(gòu)成，在所比 較的信號(hào)一致時(shí)輸出High，不一致時(shí)輸出Low。 1/0線對(duì)于多個(gè)列共同 設(shè)置，稱為共同I/0線，經(jīng)列(CoIumn)選擇線所選擇的列開(kāi)關(guān)lllA、 111B 而與比特線連接。Read數(shù)據(jù)鎖存器101在ACT指令輸入后，保持從存儲(chǔ)單元讀出，由 讀出放大器104進(jìn)行了讀出放大的讀出數(shù)據(jù)。具體而言，存儲(chǔ)單元由讀 出放大器104判斷是髙電阻的非結(jié)晶狀態(tài)還是低電阻的結(jié)晶化狀態(tài)，保 持放大了的數(shù)據(jù)。還有，在從數(shù)據(jù)端子經(jīng)輸入緩沖器、1/0線、開(kāi)關(guān)111A、 111B輸入 了寫(xiě)入(Write)數(shù)據(jù)的場(chǎng)合也是，該寫(xiě)入數(shù)據(jù)被Read數(shù)據(jù)鎖存器101保 持。該數(shù)據(jù)傳送是通過(guò)I/0線，按各寫(xiě)入(Write)循環(huán)一一執(zhí)行而完成。 即，Read數(shù)據(jù)鎖存器101常保持比特線上的處于激活狀態(tài)的應(yīng)該保持于 比特的數(shù)據(jù)。在從外部來(lái)了對(duì)該地址的讀出(Read)請(qǐng)求的場(chǎng)合(由圖4的模式解 碼器21解碼為Read請(qǐng)求)，從共同I/O線讀出被Read數(shù)據(jù)鎖存器101保持 的數(shù)據(jù)，將其經(jīng)輸出緩沖器(圖4的17)向數(shù)據(jù)端子(圖4的15)輸出。Write數(shù)據(jù)鎖存器102是保持向存儲(chǔ)單元中寫(xiě)入過(guò)程中的數(shù)據(jù)的鎖 存器。ACT指令的輸入把BANK激活，起初，Write數(shù)據(jù)鎖存器102以讀出 放大器104放大存儲(chǔ)單元的數(shù)據(jù)，傳送、保持被Read數(shù)據(jù)鎖存器101保 持的數(shù)據(jù)。參照?qǐng)D6，來(lái)自讀出放大器104的互補(bǔ)的信號(hào)端子與Read數(shù)據(jù)鎖存
器101(輸入和輸出互相連接而成的反相器INV1、 INV2所構(gòu)成的觸發(fā)器) 連接。在反相器INVl的輸入和反相器INV2的輸出與互補(bǔ)的I/0線之間連 接著靠列(Column)選擇信號(hào)進(jìn)行接通，關(guān)斷控制的列開(kāi)關(guān)111A、 111B。 構(gòu)成Read數(shù)據(jù)鎖存器101的第l反相器INVl的輸出經(jīng)傳送開(kāi)關(guān)105(由靠 控制信號(hào)Tinit進(jìn)行接通 關(guān)斷控制的CMOS傳輸門構(gòu)成)而被Write數(shù)據(jù) 鎖存器102(輸入和輸出互相連接而成的反相器INV3、 INV4所構(gòu)成的觸 發(fā)器)輸入。接受對(duì)Read數(shù)據(jù)鎖存器101的反相器INVl和Write數(shù)據(jù)鎖存器102標(biāo)志鎖存器103由WFL為High時(shí)接通的CMOS傳輸門和輸入輸出互相連 接而成的反相器INV5、 INV6構(gòu)成。Write數(shù)據(jù)緩沖器108具備輸入Write數(shù)據(jù)鎖存器102的反相器 INV4的輸出、Write標(biāo)志鎖存器103的反相器INV5的輸出、寫(xiě)入脈沖(復(fù) 位)WRST，輸出與PMOS晶體管116的柵極連接的NAND電路112;輸入 Write數(shù)據(jù)鎖存器102的反相器INV3的輸出、Write標(biāo)志鎖存器103的反相 器INV5的輸出、寫(xiě)入脈沖(置位)WSET，輸出連接在源極與電源相連接 的PMOS晶體管115的柵極上的NAND電路113;在PMOS晶體管115、 116 的共同漏極(比特線)和GND間連接的NMOS晶體管117;以及接受 NAND電路112、 113的輸出，輸出與NMOS晶體管117的柵極連接的 NAND電路114。 NAND電路112、 113的輸出中的與Low電平對(duì)應(yīng)的l個(gè) 或2個(gè)PMOS晶體管接通，把比特線作為電源電子而從電源向與選擇了 的字線連接的單元的GST供給電流。其次，對(duì)于本實(shí)施方式中的Write數(shù)據(jù)鎖存器102的初始化動(dòng)作進(jìn) 行說(shuō)明。寫(xiě)入開(kāi)始時(shí)，輸入激活了的BANK激活指令(ACT)之后，從最初的 Write指令(WRT)的輸入起，經(jīng)過(guò)8循環(huán)，緊接寫(xiě)入脈沖(WSET及WRST)
產(chǎn)生之前，從Read數(shù)據(jù)鎖存器101傳送、保持寫(xiě)入對(duì)象的數(shù)據(jù)。在傳送 控制信號(hào)Tinit的脈沖為High時(shí)，把Read數(shù)據(jù)鎖存器101的保持?jǐn)?shù)據(jù)向 Write數(shù)據(jù)鎖存器102傳送。寫(xiě)入請(qǐng)求沒(méi)有來(lái)的比特是在Read數(shù)據(jù)鎖存器101和Write數(shù)據(jù)鎖存 器102中保持相同的數(shù)據(jù)，因而即使進(jìn)行傳送動(dòng)作，Write數(shù)據(jù)鎖存器102 內(nèi)的數(shù)據(jù)也不變化。是否向該比特(與Write數(shù)據(jù)緩沖器108連接的比特線)輸出數(shù)據(jù)(或 者進(jìn)行寫(xiě)入)，要根據(jù)由比較電路對(duì)Write數(shù)據(jù)鎖存器102的數(shù)據(jù)和Read 數(shù)據(jù)鎖存器101的數(shù)據(jù)進(jìn)行比較所得的結(jié)果來(lái)判斷。在這2個(gè)數(shù)據(jù)不一致的場(chǎng)合，在Write標(biāo)志鎖存器103中存放不一致 這一點(diǎn)。比較電路(EXNOR)電路106比較Read數(shù)據(jù)鎖存器101的輸出(反相 器INVl的輸出)和現(xiàn)在的Write數(shù)據(jù)鎖存器102的輸出(反相器INV3的輸 出)，比較結(jié)果以WFL作為鎖存定時(shí)信號(hào)被Write標(biāo)志鎖存器103存儲(chǔ)。向Write標(biāo)志鎖存器103的數(shù)據(jù)存放的定時(shí)在將要從Read數(shù)據(jù)鎖存 器101向Write數(shù)據(jù)鎖存器102的傳送之前進(jìn)行。即，Write標(biāo)志鎖存器103 的鎖存定時(shí)信號(hào)WFL在傳送控制信號(hào)Tinit的沖息脈沖將要生成之前被 置于High電平。此時(shí)，在有寫(xiě)入請(qǐng)求存在(WRT為High電平)，而且，相變存儲(chǔ)單 元中寫(xiě)入的數(shù)據(jù)(被Write數(shù)據(jù)鎖存器102現(xiàn)在保持的數(shù)據(jù))和Read數(shù)據(jù) 鎖存器101的數(shù)據(jù)不同的場(chǎng)合(S卩，比較電路(EXNOR)電路106的輸出為 Low電平，Write標(biāo)志鎖存器103的輸出為High電平)，執(zhí)行寫(xiě)入。S卩，在 構(gòu)成比較電路106的EXNOR電路的輸出為L(zhǎng)ow電平時(shí)(Write數(shù)據(jù)鎖存器 102和Read數(shù)據(jù)鎖存器101的輸出不一致)，Write標(biāo)志鎖存器103的輸出(反相器INV5的輸出)為High電平。此時(shí)，NAND電路112、 113的輸出的 —方為L(zhǎng)ow電平，接受它的NAND電路114的輸出成為High電平，NMOS 晶體管117接通。在Write數(shù)據(jù)鎖存器102的反相器INV3的輸出為High(寫(xiě)入數(shù)據(jù)為 High)，Write標(biāo)志鎖存器103的輸出(INV5的輸出)為Highp個(gè)鎖存器101、 102的輸出不一致)的場(chǎng)合，寫(xiě)入脈沖(置位脈沖)WSET為High時(shí)，NAND 電路113的輸出成為L(zhǎng)ow，按照寫(xiě)入脈沖WSET， PMOS晶體管115接通。在Write數(shù)據(jù)鎖存器102的反相器INV4的輸出為High(寫(xiě)入數(shù)據(jù)為 Low)， Write標(biāo)志鎖存器103的輸出(INV5的輸出)為High的場(chǎng)合(2個(gè)鎖存 器IOI、 102的輸出不一致)，寫(xiě)入脈沖(復(fù)位脈沖)WSRT為High時(shí)，NAND 電路112的輸出成為L(zhǎng)ow，按照寫(xiě)入脈沖WSRT， PMOS晶體管116接通。在與相變存儲(chǔ)單元中寫(xiě)入的數(shù)據(jù)相同的數(shù)據(jù)的寫(xiě)入請(qǐng)求來(lái)了的場(chǎng) 合，來(lái)自共同I/0線的寫(xiě)入數(shù)據(jù)，艮卩，Read數(shù)據(jù)鎖存器101的反相器INVl 的輸出和Write數(shù)據(jù)鎖存器102的反相器INV3的輸出成為一致的狀態(tài)， 所以比較電路(EXNOR) 106的輸出被置于High電平，Write標(biāo)志鎖存器 103的輸出是Low電平，NAND電路112、113的輸出成為High電平，PMOS 晶體管115、 116—同關(guān)斷，不進(jìn)行向存儲(chǔ)單元的寫(xiě)入。這樣，由各個(gè)Write數(shù)據(jù)鎖存電路13進(jìn)行判斷，只對(duì)必要的比特執(zhí) 行寫(xiě)入。此后，配合寫(xiě)入脈沖(WSET， WRST)的輸入定時(shí)，依照Write數(shù)據(jù) 鎖存器102中存放的數(shù)據(jù)，執(zhí)行置位或復(fù)位狀態(tài)的寫(xiě)入。向相變存儲(chǔ)單元的寫(xiě)入一旦開(kāi)始就不能在途中中斷。這是因?yàn)樵?寫(xiě)入途中中斷的話，存儲(chǔ)單元中寫(xiě)入的數(shù)據(jù)就成為破壞的狀態(tài)。圖7表 示用于實(shí)現(xiàn)上述一連串寫(xiě)入的電路例。 相變存儲(chǔ)單元成為連接l個(gè)GST(Ga—Sb—Te;相變?cè)?和NMOS 晶體管而成的形式。在圖6中，在比特線和GND間連接了由GST120和 NMOS晶體管119 、 GST 120和NMOS晶體管118構(gòu)成的2個(gè)存儲(chǔ)單元， NM0S晶體管118、 119的柵極分別與字線WordO、 Wordl連接，連接到 選擇了的字線的NMOS晶體管接通。讀出放大器104判斷存儲(chǔ)單元是處于高電阻狀態(tài)(RESET)還是處于 低電阻狀態(tài)(SET)。讀出放大器104用從外部輸入的參照電位VREF來(lái)判 斷數(shù)據(jù)，將其存放于Read數(shù)據(jù)鎖存器lOl。跟外部I/O的數(shù)據(jù)傳送是通過(guò)在共同I/O線和Read數(shù)據(jù)鎖存器101之 間連接的列開(kāi)關(guān)111A、 111B而進(jìn)行的。列開(kāi)關(guān)111A、 111B由柵極與列 (Column)選擇線連接的MOS晶體管構(gòu)成。另外，與通常的DRAM同樣， 與列解碼器(圖4之12)所選擇的列對(duì)應(yīng)的列(Column)選擇線被激活，列 開(kāi)關(guān)111A、 111B接通。在Read數(shù)據(jù)鎖存器101和Write數(shù)據(jù)鎖存器102之間，設(shè)有由在傳送 信號(hào)Tinit為High電平時(shí)接通的CMOS傳輸門構(gòu)成的開(kāi)關(guān)105，在Bank激 活后的Write數(shù)據(jù)的初始化動(dòng)作時(shí)，按寫(xiě)入請(qǐng)求的每8循環(huán)，通過(guò)該開(kāi)關(guān) 105，把Read數(shù)據(jù)鎖存器101的數(shù)據(jù)向Write數(shù)據(jù)鎖存器102傳送。是否執(zhí)行寫(xiě)入，要由比較電路(EXNOR電路)106比較Write數(shù)據(jù)鎖 存器102和Read數(shù)據(jù)鎖存器101的數(shù)據(jù)，判斷其是否不一致，從而決定。 Write標(biāo)志鎖存器103以WFL信號(hào)來(lái)鎖存比較電路(EXNOR電路)106的輸 出。在Write標(biāo)志鎖存器103的輸出成為High的場(chǎng)合，Write數(shù)據(jù)攀沖器 108動(dòng)作，執(zhí)行寫(xiě)入。這樣對(duì)存儲(chǔ)單元執(zhí)行寫(xiě)入。
就圖3所示的寫(xiě)入的序列例對(duì)本實(shí)施例的動(dòng)作進(jìn)行說(shuō)明。以下，對(duì)于把向相變存儲(chǔ)器的寫(xiě)入循環(huán)設(shè)為80ns的情況，參照?qǐng)D3的定時(shí)圖和圖4 至圖6進(jìn)行說(shuō)明。假定外部的時(shí)鐘信號(hào)CLK的頻率適用于 1 OOMHz(tCK=l Ons)的SDRAM 。寫(xiě)入循環(huán)為80ns，所以按每8比特歸結(jié)而進(jìn)行寫(xiě)入的話，就成為8 X10ns=80ns，不會(huì)產(chǎn)生沖突，能進(jìn)行寫(xiě)入。寫(xiě)入脈沖(WSET， WRST)從最初的寫(xiě)入請(qǐng)求起，按每8循環(huán)在芯片 內(nèi)部產(chǎn)生，執(zhí)行向單元的寫(xiě)入。在該例中，為取得內(nèi)部的Read數(shù)據(jù)鎖存器lOl、 Write數(shù)據(jù)鎖存器 102間的數(shù)據(jù)的傳送時(shí)間的余量，假定SET寫(xiě)入時(shí)間(以WSET的脈沖寬 度來(lái)規(guī)定)比80ns短l循環(huán)的量，為70ns。ACT指令發(fā)出后，與通常的DRAM同樣，激活字線，以讀出放大 器104放大頁(yè)尺寸的量的存儲(chǔ)單元的數(shù)據(jù)，在Read數(shù)據(jù)鎖存器101中存 放讀出數(shù)據(jù)。Read數(shù)據(jù)鎖存器101是以輸入和輸出彼此連接而成的反相 器構(gòu)成的例子，不過(guò)，也可以采用DRAM的典型讀出放大器那樣的交 叉耦合型鎖存放大器等。被Read數(shù)據(jù)鎖存器101取入了的數(shù)據(jù)，在最初的列(Cohmm)選擇線 被激活之前，即讀、寫(xiě)訪問(wèn)動(dòng)作進(jìn)行之前，也被傳送到Write數(shù)據(jù)鎖存 器102(傳送開(kāi)關(guān)105被置于接通)，在Read數(shù)據(jù)鎖存器lOl、 Write數(shù)據(jù)鎖 存器102中存放了同一數(shù)據(jù)的時(shí)刻，放大動(dòng)作完成。此后，接受列(Column)地址及Write指令(WRT)，通過(guò)I/0線、列開(kāi) 關(guān)111A、 111B，向與輸入了的地址對(duì)應(yīng)的Read數(shù)據(jù)鎖存器101傳送寫(xiě)入數(shù)據(jù)。
在此時(shí)刻，Read數(shù)據(jù)鎖存器101的數(shù)據(jù)不傳送到Write數(shù)據(jù)鎖存器 102， Write數(shù)據(jù)鎖存器102在8循環(huán)期間保持最初所傳送的數(shù)據(jù)。在第8循環(huán)的Column選擇線下降后，使WFL信號(hào)升高，比較Read 數(shù)據(jù)鎖存器101內(nèi)的數(shù)據(jù)和Write數(shù)據(jù)鎖存器102內(nèi)的數(shù)據(jù)，確定寫(xiě)入標(biāo)在該時(shí)刻，只在Read數(shù)據(jù)鎖存器101和Write數(shù)據(jù)鎖存器102內(nèi)的數(shù) 據(jù)不同的場(chǎng)合，把Write標(biāo)志鎖存器103的輸出設(shè)定成High而進(jìn)行寫(xiě)入。在該鎖存確定后，向Write數(shù)據(jù)鎖存器102傳送Read數(shù)據(jù)鎖存器101 的數(shù)據(jù)，使兩方鎖存器IOI、 102內(nèi)的數(shù)據(jù)一致，并且向Write數(shù)據(jù)鎖存 器102傳送在存儲(chǔ)單元中寫(xiě)入的數(shù)據(jù)。如果從Read數(shù)據(jù)鎖存器101向Write數(shù)據(jù)鎖存器102的數(shù)據(jù)的傳送 完成，就同時(shí)產(chǎn)生寫(xiě)入脈沖WRST和WSET。這2個(gè)寫(xiě)脈沖WRST和 WSET，根據(jù)使相變存儲(chǔ)器成為非結(jié)晶狀態(tài)還是成為結(jié)晶化狀態(tài)，寫(xiě)入 的脈沖寬度、單元中流過(guò)的電流量是不同的，所以生成2種脈沖。 一般 而言，為了使其成為非結(jié)晶狀態(tài)(復(fù)位狀態(tài))，需要短時(shí)間(在這里為20ns) 流過(guò)高電流，為了使其結(jié)晶化，需要長(zhǎng)時(shí)間(在這里為70ns)流過(guò)較低電 流。在該場(chǎng)合，寫(xiě)入脈沖WRST、 WSET的脈沖寬度分別設(shè)為20ns、 70ns。寫(xiě)入脈沖WRST和WSET與前頁(yè)共同產(chǎn)生，而是否進(jìn)行寫(xiě)入則是在 輸入了寫(xiě)入脈沖的時(shí)刻，只有Write標(biāo)志鎖存器103的輸出(反相器INV5 的輸出)為High(比較電路106的比較結(jié)果鎖存著不一致)的地方的Write 數(shù)據(jù)緩沖器108動(dòng)作而進(jìn)行寫(xiě)入。在寫(xiě)入過(guò)程中(寫(xiě)脈沖產(chǎn)生的期間)，在以Write數(shù)據(jù)鎖存器102保持 寫(xiě)入信息，從外部來(lái)了Read/Write的請(qǐng)求的場(chǎng)合也是，在Read數(shù)據(jù)鎖存 器101內(nèi)進(jìn)行存取，在8循環(huán)期間中，Write數(shù)據(jù)鎖存器102中原樣保持著 數(shù)據(jù)。在8循環(huán)期間中，Write數(shù)據(jù)鎖存器102的數(shù)據(jù)不更新。如果寫(xiě)入脈沖WRST、 WSET成為L(zhǎng)ow電平，則由Read數(shù)據(jù)鎖存器 101把下面的寫(xiě)入信息傳遞到Write數(shù)據(jù)鎖存器102。寫(xiě)入結(jié)束后，把Read數(shù)據(jù)鎖存器101內(nèi)的數(shù)據(jù)向Write數(shù)據(jù)鎖存器 102內(nèi)傳送，如果在此期間，未輸入Write數(shù)據(jù)，貝ljRead/Write數(shù)據(jù)鎖存 器IOI、 102內(nèi)的數(shù)據(jù)一致，所以寫(xiě)入結(jié)束。此后，在前頭的寫(xiě)入時(shí)間中，執(zhí)行在Read數(shù)據(jù)鎖存器101中寫(xiě)入了 的數(shù)據(jù)的寫(xiě)入。圖3所示的動(dòng)作例表示以8循環(huán)單位來(lái)輸入數(shù)據(jù)的例子，不過(guò)，允 許隨機(jī)的Write寫(xiě)入，因而如圖7所示，可以在12循環(huán)的Write(數(shù)據(jù)D0 Db)持續(xù)之后，輸入預(yù)充電(PRE)指令。在本實(shí)施例中，在輸入了PRE 指令的時(shí)刻，寫(xiě)入未結(jié)束的場(chǎng)合，也是繼續(xù)執(zhí)行寫(xiě)入。剩余數(shù)據(jù)再?gòu)? 循環(huán)后開(kāi)始執(zhí)行寫(xiě)入，此后，使字線下降。因此，在最長(zhǎng)的場(chǎng)合，tRP(從PRE到ACT的時(shí)間)，與通常的30ns 相比，從最后的數(shù)據(jù)(Db)的輸入起，到其次ACT能輸入，需要 1 Ons X 8循環(huán)X 2 — tWR(20 ns) =140ns的時(shí)間。圖7表示在寫(xiě)入的途中輸入PRE指令，tRP成為100ns(最大 140ns)的動(dòng)作例。例如在寫(xiě)入循環(huán)為40ns的場(chǎng)合，tRP為1 Ons X 4循環(huán)X 2 — tWR(20ns)=60ns,成為通常的tRP的值(-30ns)的約2倍的時(shí)間程度。假定20ns的寫(xiě)入循環(huán)可以實(shí)現(xiàn)的話，則tRP為
1 Ons X 2循環(huán)X 2 — tWR(20ns)=20ns 就可以把寫(xiě)入的時(shí)間隱蔽在通常的tRP的值(30ns)內(nèi)。圖8是表示寫(xiě)入周為40ns的動(dòng)作例的定時(shí)圖。圖8表示了對(duì)于寫(xiě)入 中的比特又來(lái)了寫(xiě)入的請(qǐng)求(對(duì)同一地址的寫(xiě)入請(qǐng)求)的例子。在該場(chǎng) 合，寫(xiě)入中的數(shù)據(jù)被Write數(shù)據(jù)鎖存器102存放，在Read數(shù)據(jù)鎖存器lOl中保持寫(xiě)入數(shù)據(jù)。在本實(shí)施例中，如上所述，即使對(duì)于寫(xiě)入中的比特來(lái)了寫(xiě)入請(qǐng)求， 寫(xiě)入也不中斷，而是直到最后完成向存儲(chǔ)單元的寫(xiě)入。向存儲(chǔ)單元的寫(xiě)入完成后，按芯片內(nèi)產(chǎn)生的下面的循環(huán)的寫(xiě)入定 時(shí)，把該數(shù)據(jù)(寫(xiě)入途中的比特的寫(xiě)入數(shù)據(jù))寫(xiě)入到存儲(chǔ)單元中。圖9是表示本實(shí)施例中的Write脈沖控制電路23的構(gòu)成例的圖。圖 10是示意地表示圖9的電路的動(dòng)作波形的圖。Write脈沖控制電路23具備移位寄存器205和判斷電路206。輸入信 號(hào)(Row Bank add)的延遲電路202、輸入延遲電路202的輸出的反相器 203、輸入信號(hào)(Row Bank add)和反相器203的輸出的AND電路204在信 號(hào)(Row Bank add)成為High時(shí)，生成離其邊沿為由延遲電路202的延遲 時(shí)間規(guī)定的脈沖寬度的沖息脈沖。輸入WRT和信號(hào)(Column Bank add) 的AND電路201的輸出被移位寄存器205的各段作為移位時(shí)鐘而輸入。 AND電路204的輸出和移位寄存器205的最終段的輸出(R8)經(jīng)轉(zhuǎn)換開(kāi)關(guān) 208而被移位寄存器205的初段輸入。BANK被激活的話，就根據(jù)該信號(hào)而產(chǎn)生沖息脈沖(AND電路204 的輸出)，向移位寄存器205的R0傳送High數(shù)據(jù)。 —此后，每當(dāng)該BANK中來(lái)了Write請(qǐng)求(WRT為High)，就對(duì)該置位
了的High數(shù)據(jù)進(jìn)行移位。在移位寄存器205的最終段的R8中，在High數(shù)據(jù)移位了的時(shí)刻，會(huì) 有8循環(huán)的量的寫(xiě)入請(qǐng)求進(jìn)來(lái)，判斷電路206的輸出成為High，從Write 脈沖產(chǎn)生電路207輸出WRST、 WSET，在存儲(chǔ)單元中執(zhí)行寫(xiě)入。由移位寄存器205進(jìn)行了移位的R8的數(shù)據(jù)經(jīng)轉(zhuǎn)換開(kāi)關(guān)208而被反饋 到初段，并傳送到RO，按每個(gè)寫(xiě)入請(qǐng)求(每當(dāng)WRT的High脈沖來(lái)到)， 對(duì)該數(shù)據(jù)進(jìn)行移位，并且在8循環(huán)后，從Write脈沖產(chǎn)生電路207產(chǎn)生寫(xiě) 入脈沖WRST、 WSET。如圖10中作為定時(shí)圖表示的，接受BANK激活信號(hào)(Row Bank add),置位High數(shù)據(jù)于RO，根據(jù)Write請(qǐng)求對(duì)其進(jìn)行移位，以只于R8中 置位High時(shí)為起點(diǎn)，產(chǎn)生寫(xiě)入脈沖WSET、 WRST。采用該寫(xiě)入方式， 就能隱蔽向相變存儲(chǔ)器的單元的寫(xiě)入時(shí)間，實(shí)現(xiàn)隨機(jī)高速寫(xiě)入。根據(jù)本實(shí)施例，即使連續(xù)的寫(xiě)入比特不是8比特固定的，也能實(shí)現(xiàn) 寫(xiě)入。雖然有需要比較長(zhǎng)的tRP期間的缺點(diǎn)，但這是因?yàn)榧俣ǖ膶?xiě)入速 度為80ns，如果該向存儲(chǔ)單元的寫(xiě)入所需要的時(shí)間縮短為40ns或20ns， 則該副作用的量也會(huì)相對(duì)變小。如果適用這樣的高速寫(xiě)入的材料，即使是DRAM，也能作成實(shí)現(xiàn) 隨機(jī)存取性的非易失存儲(chǔ)器。另外，在圖4所示的電路構(gòu)成的場(chǎng)合，是以BANK單位來(lái)執(zhí)行寫(xiě)入 的。不過(guò)，本發(fā)明并不限于BANK單位的寫(xiě)入，按芯片單位一攬子或者 把BANK分割為幾個(gè)Block進(jìn)行寫(xiě)入，也是可以的。圖11是表示具備本發(fā)明的相變存儲(chǔ)器SDRAM的系統(tǒng)構(gòu)成的圖。參 照?qǐng)Dll，系統(tǒng)l具備上述實(shí)施例的SDRAM器件2;取出、解碼、執(zhí)行
命令的CPU3;具備CPU3用的接口(總線接口)和SDRAM器件2用的接口 的SDRAM控制器4;以及向CPU3、 SDRAM控制器4、 SDRAM器件2供 給外部時(shí)鐘的時(shí)鐘產(chǎn)生器5。在圖11中，沒(méi)有特別限制，CPU3與I/0裝 置(或貯存器)6連接，1/0裝置可以是顯示裝置、輸入裝置等，貯存器可 以是EEPROM、 HDD、 CD/DVD等。CPU3、 SDRAM控制器4可以具備 產(chǎn)生與外部時(shí)鐘同步的內(nèi)部時(shí)鐘的PLL等內(nèi)部時(shí)鐘產(chǎn)生器。在系統(tǒng)1中， SDRAM器件2可以是芯片，也可以按DIMM的方式配置。在執(zhí)行向 SDRAM器件2的存儲(chǔ)器訪問(wèn)時(shí)(Read/Write)， CPU3向SDRAM控制器4發(fā) 出命令，SDRAM控制器4把來(lái)自CPU3的命令翻譯成SDRAM器件2對(duì)應(yīng) 的指令序列，向SDRAM器件2供給該指令序列。在從CPU3發(fā)出了指令 的場(chǎng)合，SDRAM控制器4產(chǎn)生例如圖3所示的指令序列(ACT、 WRT、 PRE)。另外，SDRAM控制器4管理SDRAM2的存儲(chǔ)塊，管理定時(shí)參數(shù) (tRCD、 tRP等)。系統(tǒng)l適于構(gòu)成數(shù)據(jù)處理裝置、攜帶通信終端等信息 處理系統(tǒng)。在上述實(shí)施例中，以相變存儲(chǔ)器為例進(jìn)行了說(shuō)明，不過(guò)，本發(fā)明 除了相變存儲(chǔ)器以外，對(duì)于使用寫(xiě)入時(shí)間與DRAM和SRAM相比，需要 長(zhǎng)的時(shí)間的存儲(chǔ)器元件，例如RRAM(Resistance RAM)、 MRAM(Magnetoresistive RAM) 、 FeRAM(Ferrodectric RAM;強(qiáng)介電質(zhì) RAM)等來(lái)實(shí)現(xiàn)高速、隨機(jī)寫(xiě)入，也是有效的。以上就上述實(shí)施例說(shuō)明了本發(fā)明，不過(guò)，本發(fā)明不限于上述實(shí)施 例的構(gòu)成，當(dāng)然還包括在本發(fā)明的范圍內(nèi)本領(lǐng)域技術(shù)人員能做的各種 變形、修正。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具備存儲(chǔ)器陣列，具備多個(gè)存儲(chǔ)器單元；以及進(jìn)行以下控制的控制電路從接受寫(xiě)入請(qǐng)求起，預(yù)先積蓄與1頁(yè)尺寸相當(dāng)?shù)念A(yù)定的循環(huán)的量的寫(xiě)入數(shù)據(jù)，以上述預(yù)定的循環(huán)，把上述積蓄了的多個(gè)循環(huán)的量的數(shù)據(jù)歸結(jié)起來(lái)執(zhí)行向單元的寫(xiě)入，使執(zhí)行寫(xiě)入的比特的組合成為任意的，使得看上去可隨機(jī)寫(xiě)入。
2. 如權(quán)利要求l記載的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述控制 電路具備按以下方式進(jìn)行控制的電路在歸結(jié)執(zhí)行向單元的寫(xiě)入時(shí)， 比較前面向單元寫(xiě)入了的數(shù)據(jù)和上述積蓄的此次向上述單元的寫(xiě)入數(shù) 據(jù)，在比較的結(jié)果一致的場(chǎng)合，不進(jìn)行寫(xiě)入，在不一致的場(chǎng)合進(jìn)行寫(xiě) 入。
3. 如權(quán)利要求l記載的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述控制 電路以激活(ACT)指令輸入后的最初的寫(xiě)入指令為起點(diǎn)，按每個(gè)預(yù)定的 循環(huán)，生成寫(xiě)入脈沖，把多個(gè)向單元的寫(xiě)入歸結(jié)起來(lái)同時(shí)進(jìn)行。
4. 如權(quán)利要求l記載的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述控制電路具備讀數(shù)據(jù)鎖存器，保持來(lái)自上述單元的讀出數(shù)據(jù)，并且保持輸入了 的寫(xiě)入數(shù)據(jù)；寫(xiě)數(shù)據(jù)鎖存器，保持向單元的寫(xiě)入數(shù)據(jù)；以及傳送開(kāi)關(guān)，控制被上述讀數(shù)據(jù)鎖存器保持的數(shù)據(jù)向上述寫(xiě)數(shù)據(jù)鎖 存器的傳送的有無(wú)，被上述讀數(shù)據(jù)鎖存器保持的數(shù)據(jù)經(jīng)上述傳送開(kāi)關(guān)被上述寫(xiě)數(shù)據(jù)鎖 存器存放，具備比較電路，判斷被上述讀數(shù)據(jù)鎖存器保持的數(shù)據(jù)和被上述寫(xiě)數(shù)據(jù) 鎖存器保持的數(shù)據(jù)是否一致，在有寫(xiě)入請(qǐng)求存在，上述比較電路的比較結(jié)果表示不一致的場(chǎng)合， 執(zhí)行上述寫(xiě)數(shù)據(jù)鎖存器的數(shù)據(jù)向單元的寫(xiě)入，在上述比較電路的比較 結(jié)果表示一致的場(chǎng)合，不執(zhí)行寫(xiě)入，只對(duì)頁(yè)內(nèi)的必要的比特執(zhí)行寫(xiě)入。
5. —種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具備-存儲(chǔ)器陣列，具備多個(gè)單元；讀數(shù)據(jù)鎖存器，保持來(lái)自上述單元的讀出數(shù)據(jù)，并且保持輸入了 的寫(xiě)入數(shù)據(jù)；寫(xiě)數(shù)據(jù)鎖存器，保持向單元的寫(xiě)入數(shù)據(jù)；以及傳送開(kāi)關(guān)，控制被上述讀數(shù)據(jù)鎖存器保持的數(shù)據(jù)向上述寫(xiě)數(shù)據(jù)鎖 存器的傳送的有無(wú)，被上述讀數(shù)據(jù)鎖存器保持的數(shù)據(jù)經(jīng)上述傳送開(kāi)關(guān)被上述寫(xiě)數(shù)據(jù)鎖 存器存放，具備-比較電路，判斷被上述讀數(shù)據(jù)鎖存器保持的數(shù)據(jù)和被上述寫(xiě)數(shù)據(jù) 鎖存器保持的數(shù)據(jù)是否一致；以及鎖存電路，保持上述比較電路的輸出，在有寫(xiě)入請(qǐng)求存在，上述比較電路的比較結(jié)果表示不一致的場(chǎng)合， 執(zhí)行上述寫(xiě)數(shù)據(jù)鎖存器的數(shù)據(jù)的寫(xiě)入，在上述比較電路的比較結(jié)果表 示一致的場(chǎng)合，不執(zhí)行寫(xiě)入，只對(duì)必要的比特執(zhí)行寫(xiě)入。
6. 如權(quán)利要求5記載的半導(dǎo)體存儲(chǔ)裝置，其特征在于，激活(ACT) 指令輸入后，在上述讀數(shù)據(jù)鎖存器中存放頁(yè)尺寸的量的存儲(chǔ)單元的讀 出數(shù)據(jù)，被上述讀數(shù)據(jù)鎖存器取入了的數(shù)據(jù)在進(jìn)行讀、寫(xiě)動(dòng)作之前被 傳送到上述寫(xiě)數(shù)據(jù)鎖存器，在上述讀數(shù)據(jù)鎖存器和寫(xiě)數(shù)據(jù)鎖存器中存 放同一數(shù)據(jù)。
7. 如權(quán)利要求5記載的半導(dǎo)體存儲(chǔ)裝置，其特征在于，寫(xiě)入過(guò)程中的數(shù)據(jù)預(yù)先被上述寫(xiě)數(shù)據(jù)鎖存器存放， 在上述讀數(shù)據(jù)鎖存器中保持與寫(xiě)入請(qǐng)求對(duì)應(yīng)而輸入了的寫(xiě)入數(shù)據(jù)，即使對(duì)與一寫(xiě)入請(qǐng)求對(duì)應(yīng)的寫(xiě)入途中的單元有寫(xiě)入請(qǐng)求進(jìn)來(lái)，向 上述與一寫(xiě)入請(qǐng)求對(duì)應(yīng)的單元的寫(xiě)入也不中斷，而是完成向上述單元的寫(xiě)入，向上述與一寫(xiě)入請(qǐng)求對(duì)應(yīng)的上述單元的寫(xiě)入完成后，在下面 循環(huán)的寫(xiě)入定時(shí)，進(jìn)行上述別的寫(xiě)入請(qǐng)求的寫(xiě)入數(shù)據(jù)向上述單元的寫(xiě)入。
8. 如權(quán)利要求5記載的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述寫(xiě)標(biāo) 志鎖存器接受從激活(ACT)指令被激活起，在預(yù)定的給定循環(huán)后被激活 的鎖存定時(shí)信號(hào)，鎖存上述比較電路的輸出。
9. 如權(quán)利要求5記載的半導(dǎo)體存儲(chǔ)裝置，其特征在于，配合寫(xiě)入 脈沖的輸入定時(shí)，按照被上述寫(xiě)數(shù)據(jù)鎖存器存放的數(shù)據(jù)，執(zhí)行向上述 單元的置位或復(fù)位寫(xiě)入。
10. 如權(quán)利要求5記載的半導(dǎo)體存儲(chǔ)裝置，其特征在于，具備輸入 上述寫(xiě)標(biāo)志寄存器的輸出和寫(xiě)入脈沖，向比特線輸出上述寫(xiě)數(shù)據(jù)鎖存 器的寫(xiě)入數(shù)據(jù)的寫(xiě)數(shù)據(jù)緩沖器電路。
11. 如權(quán)利要求5記載的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 具備存儲(chǔ)塊被激活的話就讓沖息脈沖產(chǎn)生的電路；以及 給定段數(shù)的移位寄存器， 具備以下生成寫(xiě)入脈沖的電路，艮P，上述沖息脈沖經(jīng)上述轉(zhuǎn)換開(kāi)關(guān)作為給定的邏輯值數(shù)據(jù)被傳送到上 述移位寄存器的初段，每當(dāng)向上述存儲(chǔ)塊輸入寫(xiě)入請(qǐng)求時(shí)，上述移位寄存器對(duì)上述給定 的邏輯值數(shù)據(jù)進(jìn)行移位，在上述給定的邏輯值數(shù)據(jù)移位到上述移位寄存器的最終段的時(shí) 刻，生成寫(xiě)入脈沖的電路，具備以下寫(xiě)入脈沖控制電路，即，由上述移位寄存器移位了的最終段的上述給定的邏輯值數(shù)據(jù)經(jīng)上述轉(zhuǎn)換開(kāi)關(guān)被反饋到上述移位寄存 器的初段，每當(dāng)向上述存儲(chǔ)塊輸入寫(xiě)入請(qǐng)求就對(duì)上述給定的邏輯值數(shù) 據(jù)進(jìn)行移位，在給定循環(huán)后，再次生成寫(xiě)入脈沖的寫(xiě)入脈沖控制電路。
12. 如權(quán)利要求l記載的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述單元 由相變存儲(chǔ)單元構(gòu)成。
13. 如權(quán)利要求5記載的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述單元 由相變存儲(chǔ)單元構(gòu)成。
14. 如權(quán)利要求l記載的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述單元 構(gòu)成RRAM(Resistance RAM) 、 MRAM(Magnetoresistive RAM)、 FeRAM(Ferroelectric RAM)中的任意一種RAM(隨機(jī)存取存儲(chǔ)器)。
15. —種信息處理系統(tǒng)，具備權(quán)利要求l記載的半導(dǎo)體存儲(chǔ)裝。
16. —種信息處理系統(tǒng)，具備權(quán)利要求5記載的半導(dǎo)體存儲(chǔ)裝。
17. —種半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入控制方法，其特征在于， 進(jìn)行以下控制從接受寫(xiě)入請(qǐng)求起，預(yù)先積蓄與l頁(yè)尺寸相當(dāng)?shù)念A(yù)定的循環(huán)的量的 寫(xiě)入數(shù)據(jù)，以上述預(yù)定的循環(huán)，把積蓄了的多個(gè)循環(huán)的量的寫(xiě)入數(shù)據(jù)歸結(jié)起來(lái)執(zhí)行向單元的寫(xiě)入，使執(zhí)行寫(xiě)入的比特的組合在頁(yè)內(nèi)成為任意的， 使得看上去可隨機(jī)寫(xiě)入。
18. 如權(quán)利要求17記載的半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入控制方法，其特 征在于，包括把寫(xiě)入數(shù)據(jù)向保持從被讀數(shù)據(jù)鎖存器存放向存儲(chǔ)單元中寫(xiě)入過(guò)程 中的數(shù)據(jù)的寫(xiě)數(shù)據(jù)鎖存器傳送的工序；以及從接受寫(xiě)入請(qǐng)求起，以預(yù)定的循環(huán)，把多個(gè)循環(huán)的量歸結(jié)起來(lái)執(zhí) 行寫(xiě)入的工序。
19. 如權(quán)利要求17記載的半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入控制方法，其特 征在于，比較前面的寫(xiě)入數(shù)據(jù)和此次的寫(xiě)入數(shù)據(jù)，在一致的場(chǎng)合不進(jìn) 行寫(xiě)入，在不一致的場(chǎng)合進(jìn)行寫(xiě)入。
全文摘要
能隱蔽相變存儲(chǔ)器等的比較長(zhǎng)的寫(xiě)入時(shí)間，實(shí)現(xiàn)隨機(jī)寫(xiě)入的半導(dǎo)體存儲(chǔ)裝置及其寫(xiě)入方法。其具備讀數(shù)據(jù)鎖存器(101)，保持來(lái)自相變存儲(chǔ)單元的讀出數(shù)據(jù)并鎖存從外部輸入的寫(xiě)入數(shù)據(jù)；寫(xiě)數(shù)據(jù)鎖存器(102)，在到寫(xiě)入開(kāi)始為止的給定循環(huán)期間保持向存儲(chǔ)單元的寫(xiě)入數(shù)據(jù)；以及傳送開(kāi)關(guān)(105)，控制讀數(shù)據(jù)鎖存器的輸出向?qū)憯?shù)據(jù)鎖存器的傳送的有無(wú)，讀數(shù)據(jù)鎖存器保持從外部輸入了的寫(xiě)入數(shù)據(jù)，經(jīng)傳送開(kāi)關(guān)而被寫(xiě)數(shù)據(jù)鎖存器存放，具備比較電路(106)，判斷被寫(xiě)數(shù)據(jù)鎖存器保持的數(shù)據(jù)和讀數(shù)據(jù)鎖存器的數(shù)據(jù)是否一致；以及寫(xiě)標(biāo)志鎖存器(103)，鎖存比較電路的輸出，只在有寫(xiě)入請(qǐng)求存在，比較電路的比較結(jié)果表示不一致的場(chǎng)合，執(zhí)行寫(xiě)入，只對(duì)必要的比特執(zhí)行寫(xiě)入。
文檔編號(hào)G11C16/02GK101211657SQ20071015989
公開(kāi)日2008年7月2日 申請(qǐng)日期2007年12月25日 優(yōu)先權(quán)日2006年12月25日
發(fā)明者中井潔 申請(qǐng)人:爾必達(dá)存儲(chǔ)器株式會(huì)社