專利名稱：具有熱絕緣層的薄膜相變化單元及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使用相變化存儲(chǔ)材料的高密度存儲(chǔ)元件，包 括以硫?qū)倩餅榛A(chǔ)的材料與其它材料，并涉及用以制造這 種元件的方法。
背景技術(shù)：
以相變化為基礎(chǔ)的存儲(chǔ)材料被廣泛地運(yùn)用于讀寫光盤 中。這些材料包括有至少兩種固態(tài)相，包括如大部分為非晶 態(tài)的固態(tài)相，以及大體上為晶態(tài)的固態(tài)相。激光脈沖用于讀 寫光盤，以在兩種相中切換，并讀取此種材料在相變化之后 的光學(xué)性質(zhì)。如硫?qū)倩锛邦愃撇牧系倪@種相變化存儲(chǔ)材料，可通過 施加其幅度適用于集成電路中的電流，而致使晶相變化。一 般而言非晶態(tài)的特征為電阻高于晶態(tài)，此電阻值可輕易測量 得到而用以作為指示。這種特性則引發(fā)使用可編程電阻材料 以形成非易失性存儲(chǔ)器電路等興趣，此電路可用于隨機(jī)存取 讀寫。從非晶態(tài)轉(zhuǎn)變至晶態(tài)一般為低電流步驟。從晶態(tài)轉(zhuǎn)變至非晶態(tài)(以下指稱為重置(reset))—般為高電流步驟，其包 括短暫的高電流密度脈沖以融化或破壞結(jié)晶結(jié)構(gòu)，其后此相 變化材料會(huì)快速冷卻，抑制相變化的過程，使得至少部份相 變化結(jié)構(gòu)得以維持在非晶態(tài)。理想狀態(tài)下，致使相變化材料 從晶態(tài)轉(zhuǎn)變至非晶態(tài)的重置電流幅度應(yīng)越低越好。欲降低重 置所需的重置電流幅度，可通過減小在存儲(chǔ)器中的相變化材 料元件的尺寸以及減少電極與此相變化材料的接觸面積而 實(shí)現(xiàn)，因此可針對此相變化材料元件施加較小的絕對電流值
而實(shí)現(xiàn)較高的電流密度。此領(lǐng)域發(fā)展的一種方法致力于在集成電路結(jié)構(gòu)上形成 微小孔洞，并使用微量可編程的電阻材料填充這些微小孔洞。致力于這種微小孔洞的專利包括在1997年11月11 日公布的美國專利第5， 687， 112號(hào)"Multibit Single Cell Memory Element Having Tapered Contact"， 發(fā)明人為 0vshinky;在1998年8月4日公布的美國專利第5， 789， 277 號(hào)"Method of Making Chalogenide [sic] Memory Device"， 發(fā)明人為Zahorik等；在2000年11月21日公布的美國專 禾U第6,150,253號(hào)"Controllable Ovonic Phase-Change Semiconductor Memory Device and Methods of Fabricating the Same"，發(fā)明人為Doan等。在以非常小的尺度制造這些裝置以及欲滿足生產(chǎn)大尺寸存儲(chǔ)裝置時(shí)所需求的嚴(yán)格工藝參數(shù)時(shí)，則會(huì)遇到問題。其 中一個(gè)與較小尺寸的相變化單元相關(guān)的問題是由環(huán)繞于有源區(qū)域的材料的導(dǎo)熱系數(shù)所造成。為了導(dǎo)致相變化發(fā)生，在 有源區(qū)域內(nèi)的相變化材料的溫度必須達(dá)到相變化的臨界值。 然而，由通過相變化材料的電流所產(chǎn)生的熱會(huì)被環(huán)繞結(jié)構(gòu)很 快傳導(dǎo)走。熱由此有源區(qū)域內(nèi)的相變化材料傳導(dǎo)走會(huì)降低電 流的加熱效應(yīng)，也同時(shí)會(huì)干擾此相變化材料的運(yùn)作。因此，希望能提供一種存儲(chǔ)單元(memory cell)結(jié)構(gòu)其包括有小尺寸以及低重置電流，以及用以制造這種結(jié)構(gòu)的方 法，其可滿足生產(chǎn)大尺寸存儲(chǔ)裝置時(shí)的嚴(yán)格工藝參數(shù)規(guī)格。 優(yōu)選地，提供一種制造程序與結(jié)構(gòu)，其相容于用以在同一集 成電路上制造周邊電路。發(fā)明內(nèi)容本發(fā)明描述一種相變化隨機(jī)存取存儲(chǔ)(PCRAM)元件，其 適用于大尺寸集成電路中。在此所描述的技術(shù)，包括存儲(chǔ)元 件，其包括具有頂側(cè)的第一電極、具有頂側(cè)的第二電極以及 位于第一電極與第二電極之間的絕緣構(gòu)件。絕緣構(gòu)件在第一 與第二電極之間、接近第一電極的頂側(cè)與第二電極的頂側(cè) 處，具有一個(gè)厚度。薄膜導(dǎo)橋橫跨了絕緣構(gòu)件，并在第一與 第二電極之間、橫跨絕緣構(gòu)件處定義了電極間路徑。此薄膜 導(dǎo)橋包括相變化材料的有源層，以及提供此有源層與其下結(jié) 構(gòu)之間的熱隔離覆蓋材料層。此提供熱隔離的覆蓋材料可以 包括與有源層的相變化材料相同的物質(zhì)。此提供熱隔離的覆 蓋材料可以包括復(fù)合結(jié)構(gòu)，其具有第一隔離層，以及第二隔 離層，其中隔離層隔離有源層與熱絕緣層料，及/或做為擴(kuò) 散阻擋層防止物質(zhì)在有源層與熱絕緣層料之間遷移。橫跨絕 緣構(gòu)件的電極間路徑，具有路徑長度，其由絕緣構(gòu)件的寬度 所定義。為了說明方便，此導(dǎo)橋可視為如保險(xiǎn)絲的結(jié)構(gòu)。然 而對于相變化存儲(chǔ)器而言，其并不類似保險(xiǎn)絲，而是包括了 具有至少兩種固態(tài)相的硫?qū)倩锊牧匣蝾愃撇牧希藘煞N固 態(tài)相可通過在其間施加電流或在第一與第二電極之間施加 電壓而可逆地誘發(fā)。電絕緣材料層，位于該熱絕緣材料覆蓋 層之上，其中該熱絕緣材料覆蓋層導(dǎo)熱性低于該電絕緣材料 層。受到相變化的存儲(chǔ)材料的體積可以非常微小，并由絕緣構(gòu)件的厚度(x軸的路徑長度)、用以形成導(dǎo)橋的薄膜厚度(y軸)以及導(dǎo)橋中垂直于路徑長度的寬度(z軸)所定義。在實(shí)施例中，絕緣構(gòu)件的寬度、以及用以形成導(dǎo)橋的薄膜存儲(chǔ)材料的厚度，由薄膜厚度所定義，但并不受限于用以形成此 存儲(chǔ)單元的兩種圖案工藝。導(dǎo)橋的寬度小于最小特征尺寸F，此特征尺寸F為在圖案化本發(fā)明實(shí)施例的材料層時(shí)所使用的 光刻工藝所特有。在一個(gè)實(shí)施例中，導(dǎo)橋的寬度利用光刻膠 修剪技術(shù)所定義，其中掩模圖案用以定義光刻膠結(jié)構(gòu)在此晶 片上，其具有最小特征尺寸F，且此光刻膠結(jié)構(gòu)利用各向同 性蝕刻進(jìn)行修剪以實(shí)現(xiàn)小于F的特征尺寸。經(jīng)修剪的光刻膠 結(jié)構(gòu)接著被用來轉(zhuǎn)移此較窄圖案至存儲(chǔ)材料上的絕緣材料
層。同時(shí)，也可使用其它技術(shù)以在集成電路中的一層中形成 材料窄線。因此，具有簡單構(gòu)造的相變化存儲(chǔ)單元，可實(shí)現(xiàn) 非常微小的重置電流與低耗能的目的，并且易于制造。在本發(fā)明所述技術(shù)的實(shí)施例中，提供存儲(chǔ)單元陣列。在 此陣列中，多個(gè)電極構(gòu)件以及位于電極構(gòu)件之間的絕緣構(gòu) 件，在集成電路上形成電極層。此電極層具有上表面，其在 本發(fā)明某些實(shí)施例中為實(shí)質(zhì)上平坦的表面。在成對電極構(gòu)件 之間、橫跨絕緣構(gòu)件的相對應(yīng)多個(gè)薄膜導(dǎo)橋，其具有熱絕緣 覆蓋層。從電極層中的第一電極穿越電極層上表面的薄膜導(dǎo) 橋，而到達(dá)電極層中的第二電極的電流路徑，形成在此陣列 中的每一存儲(chǔ)單元中。在本發(fā)明中，集成電路中的電極層之下的電路，利用公 知用以形成邏輯電路與存儲(chǔ)陣列電路的技術(shù)而形成，例如互補(bǔ)金氧半導(dǎo)體(CMOS)技術(shù)。此外，在此處所描述的陣列實(shí)施例中，在此電極層之上 的電路以及具有熱絕緣覆蓋層的導(dǎo)橋陣列包括多個(gè)位線。在 此處所描述的位線在電極層之上的實(shí)施例中，位于電極層中 的電極構(gòu)件作為存儲(chǔ)單元的第一電極被分享，可造成單一電 極構(gòu)件提供作為陣列一行中的兩個(gè)存儲(chǔ)單元的第一電極。此 外，在此處所描述的實(shí)施例中，多條位線中的位線可以被安 排成沿著陣列中的對應(yīng)行，且對應(yīng)行中的兩相鄰存儲(chǔ)單元分 享一接觸結(jié)構(gòu)以與第一電極接觸。本發(fā)明還描述一種制造存儲(chǔ)元件的方法。此方法包括在 已完成前段工藝生成電路的基板上形成電極層。此電極層具 有上表面，該電極層包括第一電極和第二電極，以及絕緣構(gòu) 件在該第一電極和該第二電極之間為了每一即將形成的相 變化存儲(chǔ)單元。此第一電極、第二電極和絕緣構(gòu)件延伸在此 電極層的上表面，且此絕緣構(gòu)件具有介于此第一電極和第二 電極上表面之間的一個(gè)寬度，并與之前所描述的相變化存儲(chǔ) 單元結(jié)構(gòu)連接。此方法還包括形成導(dǎo)橋的存儲(chǔ)材料，在橫跨該絕緣構(gòu)件的該電極層的該上表面為了每一即將形成的相 變化存儲(chǔ)單元，此導(dǎo)橋具有熱絕緣覆蓋層。此導(dǎo)橋還包括存儲(chǔ)材料薄膜，其具有一第一端與一第二端，且與第一與第二 電極在第一端接觸。此導(dǎo)橋在橫跨該絕緣構(gòu)件的該第一電極 與該第二電極之間定義電極間路徑，該電極間路徑具有由該 絕緣構(gòu)件寬度所定義的路徑長度。在此方法的實(shí)施例中，在 此電極層上的存取結(jié)構(gòu)利用在此導(dǎo)橋之上形成圖案化的導(dǎo) 電層來實(shí)現(xiàn)，并在此第一電極與此圖案化的導(dǎo)電層之間形成 接觸。本發(fā)明的其它目的以及優(yōu)點(diǎn)等將可透過下列對權(quán)利要 求書及附圖的說明獲得充分了解。


圖1示出一相變化存儲(chǔ)元素薄膜導(dǎo)橋的實(shí)施例； 圖2示出一組具有在一電極層下的存取電路以及在此電 極層上的位線結(jié)構(gòu)的相變化存儲(chǔ)元素的立體示意圖； 圖3示出圖2中結(jié)構(gòu)的平面示意圖； 圖4示出包括相變化存儲(chǔ)元素的存儲(chǔ)陣列； 圖5是包括有薄膜保險(xiǎn)絲相變化存儲(chǔ)陣列與其它電路的集成電路元件方塊圖；圖6是用以形成存儲(chǔ)元件電極層的雙鑲嵌工藝的第一步驟剖面圖；圖7是用以形成存儲(chǔ)元件電極層的雙鑲嵌工藝的第二步 驟剖面圖；圖8是用以形成存儲(chǔ)元件電極層的雙鑲嵌工藝的第三步 驟剖面圖；圖9是用以形成存儲(chǔ)元件電極層的雙鑲嵌工藝的第四步 驟剖面圖；圖10是用以形成存儲(chǔ)元件電極層的雙鑲嵌工藝的第五 步驟剖面圖11是用以形成存儲(chǔ)元件電極層的雙鑲嵌工藝的第六 步驟剖面圖；圖12是用以形成存儲(chǔ)元件電極層的雙鑲嵌工藝的第七 步驟剖面圖；圖13是用以形成存儲(chǔ)元件電極層的雙鑲嵌工藝的第八 步驟剖面圖；圖14是用以形成存儲(chǔ)元件電極層的雙鑲嵌工藝的第九 步驟剖面圖；圖15是用以形成存儲(chǔ)元件電極層的雙鑲嵌工藝的第十 步驟剖面圖；圖16是用以形成存儲(chǔ)元件電極層的雙鑲嵌工藝的第十 一步驟剖面圖。
具體實(shí)施方式
本發(fā)明的薄膜保險(xiǎn)絲相變化存儲(chǔ)單元、這種存儲(chǔ)單元所形成的陣列以及用以制造此存儲(chǔ)單元的方法，參考圖1-16 而做詳細(xì)地?cái)⑹?。圖1示出存儲(chǔ)單元10的基本結(jié)構(gòu)，包括位于電極層之 上的存儲(chǔ)材料導(dǎo)橋ll，其包括第一電極12、第二電極13以 及位于第一電極12與第二電極13之間的絕緣構(gòu)件14。如圖 所示，第一與第二電極12, 13具有上表面12a與13a。相同 地，也具有上表面14a。在此實(shí)施例中，在電極層中的這些 結(jié)構(gòu)的上表面12a,13a，14a，定義了電極層實(shí)質(zhì)上平坦的上 表面。在其它的實(shí)施例中，上表面12a, 13a, 14a并不在同一 平面上，例如可以絕緣構(gòu)件14延伸以在電極之間形成絕緣 的壁。存儲(chǔ)材料導(dǎo)橋11包括位于電極層的平坦上表面之上 的存儲(chǔ)材料的有源層15，使得在第一電極與導(dǎo)橋11之間， 以及位于第二電極13與導(dǎo)橋11之間的接觸，是由導(dǎo)橋11 的有源層15底側(cè)所實(shí)現(xiàn)。此導(dǎo)橋ll包括熱絕緣的覆蓋層， 其包括有阻擋層16和17的熱絕緣材料覆蓋在存儲(chǔ)材料的有 源層15之上，以將有源層15所產(chǎn)生的熱限制在此存儲(chǔ)單元 的有源區(qū)域內(nèi)。此阻擋層16包括如氧化硅或氮化硅等材料， 其可提供介于有源層15與層17之間的電絕緣。而此阻擋層 16亦可作為介于熱絕緣材料層17與存儲(chǔ)單元有源層15之間 的擴(kuò)散阻擋層之用。在所顯示的實(shí)施例中，此覆蓋層僅覆蓋 有源層15的上方。在其它的實(shí)施例中，此覆蓋層亦可包覆 有源層15的側(cè)面。此外，阻擋層16和熱絕緣材料層17也 可以包括各自的多層復(fù)合物結(jié)構(gòu)。存取電路的實(shí)施方式可以多種組態(tài)接觸至第一電極12 與第二電極13，以控制存儲(chǔ)單元的操作，使得其可被編程而 將導(dǎo)橋11的有源層15設(shè)定在兩種固態(tài)相之一，此兩種固態(tài) 相可利用存儲(chǔ)材料而可逆地實(shí)施。舉例而言，使用含硫?qū)倩?物的相變化存儲(chǔ)材料，此存儲(chǔ)單元可被設(shè)定至相對高的電阻 態(tài)，其中此導(dǎo)橋在電流路徑中的至少一部份為非晶態(tài)，而在 電流路徑中的導(dǎo)橋的大部分處于相當(dāng)?shù)碗娮璧木B(tài)中。此有源層15中的有源區(qū)域?yàn)橄嘧兓鎯?chǔ)單元中、材料被誘發(fā)以在至少兩種固態(tài)相中切換的區(qū)域。在所顯示的實(shí)施 例中，此位于有源層15中的有源區(qū)域大致在絕緣構(gòu)件14之上?？梢岳斫獾氖?，此有源區(qū)域可以制造得非常微小，減少用以誘發(fā)相變化所需要的電流幅度。此有源區(qū)域的長度L (x軸)由絕緣構(gòu)件14 (圖中稱為 溝道電電介質(zhì))介于第一電極12與第二電極13之間的厚度 所定義。此長度L可通過控制存儲(chǔ)單元實(shí)施例中的絕緣壁14 的寬度而控制。(在代表實(shí)施例中，我們并未使用薄膜定義 絕緣壁14的長度…)相似地，在存儲(chǔ)單元實(shí)施例中的導(dǎo)橋厚度T (y軸)可 以非常微小。導(dǎo)橋厚度T可通過使用薄膜沉積技術(shù)而形成在 第一電極12、絕緣壁14以及第二電極13的上表面上。因此， 存儲(chǔ)單元實(shí)施例中，導(dǎo)橋厚度T為50 mn以下。其它存儲(chǔ)單 元的實(shí)施例中，導(dǎo)橋厚度為20rnn以下。在其它實(shí)施例中導(dǎo)
橋厚度T為10nm以下。可以了解的是，導(dǎo)橋厚度T甚至可 以利用如原子層沉積技術(shù)等而小于10nm，視特定應(yīng)用的需求 而定，只要此厚度可令導(dǎo)橋執(zhí)行其存儲(chǔ)元素的目的即可，亦 即具有至少兩種固態(tài)相、且可逆地由電流或施加至第一與第 二電極之間的電壓所誘發(fā)。導(dǎo)橋?qū)挾萕(z軸)亦非常微小。在優(yōu)選實(shí)施例中，此導(dǎo) 橋?qū)挾萕少于100 nm。在某些實(shí)施例中，導(dǎo)橋?qū)挾葹?0 nm 以下。存儲(chǔ)單元的實(shí)施例包括以相變化為基礎(chǔ)的存儲(chǔ)材料所 構(gòu)成的導(dǎo)橋11，相變化材料可包括硫?qū)倩餅榛A(chǔ)的材料以 及其它材料。硫?qū)倩锇ㄏ铝兴脑氐娜我徽哐?0)、 硫(S)、硒(Se)、以及碲(Te)，形成元素周期表上第VI 族的部分。硫?qū)倩锇▽⒘驅(qū)僭嘏c更為正電性的元素或 自由基結(jié)合而得。硫?qū)倩衔锖辖鸢▽⒘驅(qū)倩衔锱c其它 物質(zhì)如過渡金屬等結(jié)合。硫?qū)倩衔锖辖鹜ǔ０ㄒ粋€(gè)以上 選自元素周期表第六欄的元素，例如鍺(Ge)以及錫(Sn)。 通常，硫?qū)倩衔锖辖鸢ㄏ铝性刂幸粋€(gè)以上的復(fù)合物 銻(Sb)、鎵(Ga)、銦(In)以及銀(Ag)。許多以相變化為基礎(chǔ)的存儲(chǔ)材料已經(jīng)被描述在技術(shù)文件中，包括下列合 金鎵/銻、銦/銻、銦/硒、銻/碲、鍺/碲、鍺/銻/碲、銦/ 銻/碲、鎵/硒/碲、錫/銻/碲、銦/銻/鍺、銀/銦/銻/碲、鍺 /錫/銻/碲、鍺/銻/硒/碲、以及碲/鍺/銻/硫。在鍺/銻/碲 合金家族中，可以嘗試大范圍的合金成分。此成分可以下列特征式表示TeaGebSb 100- (B + b) o一位研究員描述了最有用的合金為，在沉積材料中所包 括的平均碲濃度遠(yuǎn)低于70%，典型地低于60%，并在一般形 式合金中的碲含量范圍從最低23%至最高58%，且優(yōu)選介于 48%至58%的碲含量。鍺的濃度高在約5%，且其在材料中的 平均范圍從最低8%至最高30%, —般低于50%。優(yōu)選地，鍺 的濃度范圍介于8%至40%。在此成分中所剩下的主要成分則
為銻。上述百分比為原子百分比，所有組成元素總和為100%。 (0vshinky "12專利，欄10 11)由另一研究者所評(píng)估 的特殊合金包括Ge2Sb2Te5、 GeSb2Te4以及GeSb4Te7。 (Noboru Yamada， "Potential of Ge-Sb-Te Phase-change Optical Disks for High-Data-Rate Recording" , 6"尸/f 3銜，pp. 28-37 (1997))更一般地，過渡金屬如鉻(Cr)、鐵(Fe)、鎳 (Ni)、鈮(Nb)、鈀(Pd)、鉑(Pt)以及上述的混合物或合金， 可與鍺/銻/碲結(jié)合以形成相變化合金，其包括有可編程的電 阻性質(zhì)?？墒褂玫拇鎯?chǔ)材料的特殊范例，如Ovshinsky '112 專利中欄11-13所述，其范例在此列入?yún)⒖?。相變化合金能在此單元有源溝道區(qū)域內(nèi)依其位置順序 在材料為一般非晶狀態(tài)的第一結(jié)構(gòu)狀態(tài)與為一般結(jié)晶固體 狀態(tài)的第二結(jié)構(gòu)狀態(tài)之間切換。這些合金至少為雙穩(wěn)定態(tài)。 此術(shù)語"非晶"用以指相對較無次序的結(jié)構(gòu)，其較之單晶更 無次序性，而帶有可檢測的特征如較之晶態(tài)更高的電阻值。 此術(shù)語"晶態(tài)"用以指相對較有次序的結(jié)構(gòu)，其較之非晶態(tài) 更有次序，因此包括有可檢測的特征，例如比非晶態(tài)更低的 電阻值。典型地，相變化材料可電切換至完全晶態(tài)與完全非 晶態(tài)之間所有可檢測的不同狀態(tài)。其它受到非晶態(tài)與晶態(tài)的 改變而影響的材料特征包括，原子次序、自由電子密度以及 活化能。此材料可切換成為不同的固態(tài)或可切換成為由兩種 以上固態(tài)所形成的混合物，提供從非晶態(tài)至晶態(tài)之間的灰度 部分。此材料中的電性質(zhì)亦可能隨之改變。相變化合金可通過施加電脈沖而從一種相態(tài)切換至另 一相態(tài)。先前觀察指出，較短、較大幅度的脈沖傾向在將相 變化材料的相態(tài)改變成大體為非晶態(tài)。較長、較低幅度的脈 沖傾向在將相變化材料的相態(tài)改變成大體為晶態(tài)。在較短、 較大幅度脈沖中的能量夠大，因此足以破壞結(jié)晶結(jié)構(gòu)的鍵 合，同時(shí)夠短因此可以防止原子再次排列成晶態(tài)。在沒有不 適當(dāng)實(shí)驗(yàn)的情形下，可決定特別適用于特定相變化合金的適當(dāng)脈沖量變曲線。在本文的后續(xù)部分，此相變化材料以GST 代稱，同時(shí)我們也需要了解，還可使用其它類型的相變化材 料。在本文中所描述的一種適用在PCRAM中的材料，為 Ge2Sb2Te5。可用在本發(fā)明其它實(shí)施例中的其它可編程的存儲(chǔ)材料 包括，摻雜&的GST、 Ge,Sby或其它以不同晶態(tài)轉(zhuǎn)換來決定 電阻的物質(zhì)；Pi\CayMn03、 PrSrMnO、 ZrOx、 TiO,、 NiOx、 WO,、 經(jīng)摻雜的SrTiO,或其它利用電脈沖以改變電阻狀態(tài)的材料； 或其它使用電脈沖以改變電阻狀態(tài)的物質(zhì)；TCNQ(7，7，8，8-tetracyanoquinodimethane)、 PCBM (methanofullerene 6， 6 - phenyl C61- butyric acid methyl ester)、 TCNQ-PCBM、 Cu-TCNQ、 Ag-TCNQ、 C6 -TCNQ、以其它物質(zhì)摻雜的TCNQ、或 任何其它聚合物材料其包括有以電脈沖而控制的雙穩(wěn)定或 多穩(wěn)定電阻態(tài)。熱絕緣材料層17的材料可以使用與存儲(chǔ)材料相同的物 質(zhì)，如在此單元的一個(gè)實(shí)施例中的GST。在其它的實(shí)施例中， 此熱絕緣材料17包括聚乙烯胺或是其它具有較此導(dǎo)橋上的 電介質(zhì)層為低的導(dǎo)熱數(shù)的物質(zhì)。熱絕緣材料層的代表性材 料，包括下列元素組合而層的材料硅、碳、氧、氟與氫。 適合用做為熱絕緣蓋層的熱絕緣材料，包括二氧化硅、氫氧 碳化硅、聚亞酰胺、聚酰胺以及氟碳聚合物。其它適合用做 為熱絕緣覆蓋層的材料，包括氟化二氧化硅、倍半氧硅垸 (si lsesquioxane)、 聚環(huán)烯醚(polyarylene ether)、 聚對 二甲苯(parylene)、氟聚合物、氟化非晶碳、類金剛石碳、 多孔性氧化硅、中孔(mesoporous)氧化硅、多孔性倍半氧硅 垸、多孔性聚亞酰胺及多孔性環(huán)烯醚。單層或多層結(jié)構(gòu)可以 提供熱絕緣及電絕緣效果。圖2描繪了 PCRAM單元的結(jié)構(gòu)。這些單元形成在半導(dǎo)體 基板21之上。例如淺溝溝槽絕緣電電介質(zhì)(STI)(未示出) 等的絕緣結(jié)構(gòu)，隔離了成對的存儲(chǔ)單元存取晶體管列。此存 取晶體管在P型基板21中，以n型終端26作用為共同源極 區(qū)域以及n型終端25、 27作用為漏極終端。多晶硅字線23、 24作為存取晶體管的柵極。電介質(zhì)填充層(未示出)形成在 多晶硅字線之上。此層為圖案化的導(dǎo)電結(jié)構(gòu)，包括共同源極 線28以及栓塞結(jié)構(gòu)29,30被形成。這些導(dǎo)電材料可以是鉤 或是其它材料及組合適合作為栓塞以及導(dǎo)線結(jié)構(gòu)之用。共同 源極線28接觸至源極區(qū)域26，并沿著陣列中的一列而作用 為共同源極線。此栓塞結(jié)構(gòu)29，30分別接觸至漏極終端 25, 26。填充層(未示出)、共同源極線28以及栓塞結(jié)構(gòu)29， 30 均具有大致平坦的上表面，或者適合用做為形成電極層31 的基板。此電極層31包括了電極構(gòu)件32,33,34、其由如絕緣柵 35a，35b等絕緣構(gòu)件而與彼此分隔，以及基底構(gòu)件39，其中 絕緣柵由如下所述的側(cè)壁工藝所形成。在本實(shí)施例的結(jié)構(gòu) 中，基底構(gòu)件可厚于絕緣柵35a、 35b，并將電極構(gòu)件33與 共同源極線28隔離。舉例而言，基底構(gòu)件的厚度可以介于 80到140nm之間，而絕緣柵則遠(yuǎn)窄于此，因?yàn)楸仨殰p少在源 極線28與電極構(gòu)件33之間的電容耦合。在本實(shí)施例中，絕 緣柵35a,35b在電極構(gòu)件32， 34的側(cè)壁上包括了薄膜電介質(zhì) 材料，其在電極層31表面的厚度由側(cè)壁上的薄膜厚度所決 定。復(fù)合材料的存儲(chǔ)導(dǎo)橋36a (例如GST)位于覆蓋層之上， 其包括阻擋層36a和熱絕緣材料層36c，其位于電極層31之 上的一側(cè)、橫跨絕緣側(cè)壁35a而形成第一存儲(chǔ)單元，同時(shí)薄 膜存儲(chǔ)材料導(dǎo)橋37 (例如GST)位于覆蓋層之上，其包括阻 擋層37a和熱絕緣材料層37c，位于電極層31之上的另一側(cè)、 橫跨絕緣柵35b而形成第二存儲(chǔ)單元。電介質(zhì)填充層(未示出)位于薄膜導(dǎo)橋之上。電介質(zhì)填 充層包括二氧化硅、聚亞酰胺、氮化硅或其它電介質(zhì)填充材 料。此熱絕緣材料層覆蓋層37c具有較此填充電介質(zhì)層為低 的導(dǎo)熱系數(shù)。鎢栓塞38接觸至電極構(gòu)件33。包括有金屬或 其它導(dǎo)電材料(包括在陣列結(jié)構(gòu)中的位線)的圖案化導(dǎo)電層 40，位于電介質(zhì)填充層之上，并接觸至栓塞38以建立對于 對應(yīng)至薄膜導(dǎo)橋左方的有源層36a與薄膜導(dǎo)橋右方的有源層 37a的存儲(chǔ)單元的存取。圖3顯示在圖2中的半導(dǎo)體基板21上的結(jié)構(gòu)，以布局 的方式呈現(xiàn)。因此，字線23、 24的排列實(shí)質(zhì)上平行于共同 源極線28，沿著存儲(chǔ)單元陣列中的共同源極線而排列。栓塞 29、 30分別接觸至半導(dǎo)體基板內(nèi)的存取晶體管的端子以及電 極構(gòu)件32、 34的底側(cè)。薄膜存儲(chǔ)材料導(dǎo)橋36、 37位于電極 構(gòu)件32、 33、 34之上，且絕緣柵35a、 35b分隔這些電極構(gòu) 件。栓塞38接觸至位于導(dǎo)橋35與37之間的電極構(gòu)件33以 及在圖案化導(dǎo)電層40之下的金屬位線41(在圖3中為透明) 的底側(cè)。金屬位線42 (非透明)也示出在圖3中，以強(qiáng)調(diào)此 結(jié)構(gòu)的陣列布局。在操作中，對應(yīng)至導(dǎo)橋36的存儲(chǔ)單元的存取，通過施 加控制信號(hào)至字線23而實(shí)現(xiàn)，字線23將共同源極線28經(jīng) 由終端25、栓塞29以及電極構(gòu)件32而耦合至薄膜導(dǎo)橋36。 電極構(gòu)件33經(jīng)由接觸栓塞38而耦合至在圖案化導(dǎo)電層中的 一個(gè)位線。相似地，對應(yīng)至導(dǎo)橋37的存儲(chǔ)單元的存取，通 過施加控制信號(hào)至字線24而實(shí)現(xiàn)?？梢粤私獾氖?，在圖2與圖3的結(jié)構(gòu)中可以使用多種不 同材料。舉例而言，可使用銅金屬化。其它類型的金屬化如 鋁、氮化鈦以及含鎢材料等，亦可被使用。同時(shí)，亦可使用 如經(jīng)摻雜的多晶硅等非金屬導(dǎo)電材料。在所述實(shí)施例中所使 用的電極材料，優(yōu)選為氮化鈦或氮化鉭?；蛘撸穗姌O可為 氮化鋁鈦或氮化鋁鉭或可包括一個(gè)以上選自下列組群中的 元素鈦(Ti)、鎢(W)、鉬(Mo)、鋁(A1)、鉅(Ta)、銅(Cu)、 銷(Pt)、銥(Ir)、鑭(La)、鎳(Ni)、以及釕(Ru)以及由上述 元素所構(gòu)成的合金。電極間絕緣柵35a、 35b可為二氧化硅、
氮氧化硅、氮化硅、氧化鋁、或其它低介電常數(shù)的電電介質(zhì)。 或者，電極間絕緣層可包括一個(gè)以上選自下列組群的元素 硅、鈦、鋁、鉭、氮、氧以及碳。
圖4是示出存儲(chǔ)陣列的示意圖，其可參考圖2與圖3所 做的描述而實(shí)施。因此，圖4中的標(biāo)號(hào)對應(yīng)于圖2與圖3中 的標(biāo)號(hào)?？梢粤私獾氖牵瑘D4中所示的陣列結(jié)構(gòu)可利用其它 單元結(jié)構(gòu)而實(shí)施。在圖4的說明中，共同源極線28、字線 23與字線24大致上平行于Y軸。位線41與42大致上平行 在X軸。因此，在方塊45中的Y解碼器以及字線驅(qū)動(dòng)器， 耦合至字線23、 24。在方塊46中的X解碼器以及一組感測 放大器，則耦合至位線41、 42。共同源極線28耦合至存取 晶體管50、 51、 52、 53的源極端。存取晶體管50的柵極耦 合至字線23。存取晶體管51的柵極耦合至字線24。存取晶 體管52的柵極耦合至字線23。存取晶體管53的柵極耦合至 字線24。存取晶體管50的漏極耦合至電極構(gòu)件32以連接導(dǎo) 橋36，導(dǎo)橋36則接著耦合至電極構(gòu)件34。相似地，存取晶 體管51的漏極耦合至電極構(gòu)件33以連接導(dǎo)橋37，導(dǎo)橋37 則接著耦合至電極構(gòu)件34。電極構(gòu)件34耦合至位線41。為 了圖解方便，電極構(gòu)件34與位線41位于不同位置。可以理 解的是，在其它實(shí)施例中，不同存儲(chǔ)單元導(dǎo)橋可使用不同的 電極構(gòu)件。存取晶體管52與53亦在位線42上耦合至相對 應(yīng)的存儲(chǔ)單元。圖中可見，共同源極線28由兩列存儲(chǔ)單元 所共用，其中的列沿著Y軸而排列。相似地，電極構(gòu)件34 被陣列中一行的兩存儲(chǔ)單元所共用，而在陣列中的行則是沿 著X軸排列。
圖5為根據(jù)本發(fā)明的一個(gè)實(shí)施例的集成電路的簡化方塊 圖。集成電路75包括存儲(chǔ)陣列60，其利用薄膜保險(xiǎn)絲相變 化存儲(chǔ)單元而建立在半導(dǎo)體基板上。列解碼器61耦合至復(fù) 數(shù)個(gè)字線62，并沿著存儲(chǔ)陣列60中的各列而排列。行解碼 器63耦合至復(fù)數(shù)個(gè)位線64，這些位線沿著存儲(chǔ)陣列60中的
各行而排列，并用以從陣列60中的多柵極存儲(chǔ)單元讀取并 編程數(shù)據(jù)。位址在總線上供應(yīng)至行解碼器63以及列解碼器 61。方塊66中的感測放大器以及數(shù)據(jù)輸入結(jié)構(gòu)經(jīng)由總線67 而耦合至行解碼器63。位址從總線65提供至行解碼器63以 及列解碼器61。在方塊66之中的感測放大器以及數(shù)據(jù)讀入 (data-in)線路，經(jīng)由數(shù)據(jù)總線67而耦合至行解碼器63。數(shù) 據(jù)從集成電路基板75上的輸入/輸出端口或從集成電路75 的其它內(nèi)部或外部數(shù)據(jù)來源，經(jīng)由數(shù)據(jù)輸入線路71而提供 至方塊66的數(shù)據(jù)輸入結(jié)構(gòu)。在所述實(shí)施例中，此集成電路 包括其它電路74，如泛用目的處理器或特定目的應(yīng)用電路或 以薄膜保險(xiǎn)相變化存儲(chǔ)單元陣列所支持而可提供片上系統(tǒng) (system on a chip)功能的整合模塊。數(shù)據(jù)從方塊66中的 感測放大器經(jīng)由數(shù)據(jù)輸出線路72，而傳送至集成電路75的 輸入/輸出端口，或傳送至集成電路75內(nèi)部或外部的其它數(shù) 據(jù)目的。在本實(shí)施例中使用狀態(tài)機(jī)器69的控制器，控制偏壓安 排供應(yīng)電壓68的應(yīng)用，例如讀取、編程、擦除、擦除確認(rèn) 與編程確認(rèn)電壓等。此控制器可使用公知的特定目的邏輯電 路。在替代實(shí)施例中，此控制器包括泛用目的處理器，其可 應(yīng)用于同一集成電路中，此集成電路執(zhí)行電腦程序而控制此 元件的操作。在另一實(shí)施例中，此控制器使用了特定目的邏 輯電路以及泛用目的處理器的組合。圖6-16顯示一種結(jié)構(gòu)以及雙鑲嵌電極結(jié)構(gòu)的工藝。在 雙鑲嵌結(jié)構(gòu)中，電介質(zhì)層在兩階層(即雙層)圖案中形成，其 中第一階層圖案定義導(dǎo)線的溝槽，而第二階層圖案定義連接 底層結(jié)構(gòu)的通孔。單一金屬沉積步驟可以被用來同時(shí)形成導(dǎo) 線，以及填入連接底層結(jié)構(gòu)的通孔以形成導(dǎo)電連線。此通孔 和溝槽可以使用兩階段光刻步驟定義。溝槽通常是蝕刻至第 一深度，而通孔是蝕刻至第二深度以形成連接底層結(jié)構(gòu)的通 孔開口。當(dāng)通孔和溝槽被蝕刻之后， 一沉積步驟可以被用來
同時(shí)在通孔和溝槽填入金屬或其它導(dǎo)電物質(zhì)。在填充之后， 溝槽之外所沉積的多余物質(zhì)則利用化學(xué)機(jī)械研磨工藝除去， 平面、填有導(dǎo)電物質(zhì)的雙鑲嵌結(jié)構(gòu)這樣完成。圖6示出雙鑲嵌結(jié)構(gòu)的工藝圖，電絕緣材料層651，通 常是電介質(zhì)層，形成在前段工藝結(jié)構(gòu)之上，作為之后的雙鑲 嵌結(jié)構(gòu)會(huì)形成于其中之用。利用前段工藝形成標(biāo)準(zhǔn)CMOS元 件在示出的實(shí)施例中，其對應(yīng)至圖2所示陣列中的字線、源 極線以及存取晶體管。在圖6中，源極線106覆蓋半導(dǎo)體基 板中的經(jīng)摻雜區(qū)域103，其中經(jīng)摻雜區(qū)域103對應(yīng)至圖中左 側(cè)的第一存取晶體管以及圖中右側(cè)的第二存取晶體管的源 極端。在此實(shí)施例中，源極線106延伸至結(jié)構(gòu)99的上表面。 在其它實(shí)施例中，此源極線并不完全延伸至表面。經(jīng)摻雜區(qū) 域104對應(yīng)至此第一存取晶體管的漏極。包括多晶硅107的 字線，作為此第一存取晶體管的柵極。電介質(zhì)層(未示于圖 中)109位于此多晶硅107之上。栓塞110接觸至此經(jīng)摻雜區(qū) 域104，并提供導(dǎo)電路徑至此結(jié)構(gòu)99的表面，而以下述方式 連接至存儲(chǔ)單元電極。摻雜區(qū)域105作為第二存取晶體管的 漏極端。包括有多晶硅線111的字線作為此第二存取晶體管 的柵極。栓塞112接觸至經(jīng)摻雜區(qū)域105并提供導(dǎo)電路徑至 結(jié)構(gòu)99的上表面，而以下述的方式連接至存儲(chǔ)單元電極。 電絕緣材料層651形成在前段工藝結(jié)構(gòu)之上，如圖中所示。此雙鑲嵌工藝包括第一圖案化光刻膠層652其覆蓋在層 651之上，如圖7中所示。此第一圖案化光刻膠層652定義 出層651中會(huì)被蝕刻成為溝槽的區(qū)域653、 654和655，其對應(yīng)于此雙鑲嵌電極結(jié)構(gòu)中的電極構(gòu)件。使用圖案化光刻膠層652作為掩模，層651被蝕刻至并 沒有完全穿透層651的第一深度，以形成較淺的溝槽區(qū)域 656、 657和658，如圖8中所示。之后，如圖9中所示，第 二圖案化光刻膠層659被形成在層651之上。此第二圖案化 光刻膠層659定義出與栓塞110、 112接觸的區(qū)域660、 661
的電極構(gòu)件。使用圖案化光刻膠層659作為掩模，層651被 蝕刻至完全穿透至與栓塞110、 112接觸的第二深度，以在 溝槽區(qū)域656、 657和658中形成更深的溝槽區(qū)域662、 663， 如圖10中所示。所完成的雙溝槽層651然后填入金屬，如銅或是銅合金， 具有本領(lǐng)域技術(shù)人員所熟知的合適的附著及阻擋層以形成 層664，如圖11中所示。如圖12中所示，化學(xué)機(jī)械研磨或 是其它類似的技術(shù)被用來除去一部分的金屬層664直到電介 質(zhì)層651為止，形成具有雙鑲嵌電極665、 666和667結(jié)構(gòu) 的電極層。此電極665和6667結(jié)構(gòu)與栓塞110、 112接觸， 而電極結(jié)構(gòu)666則與源極線106隔離。在下一個(gè)步驟，如圖13中所示，層存儲(chǔ)材料668a、阻 擋層668b和熱絕緣層668c形成在鑲嵌電介質(zhì)層651之上， 這里稱為此元件的電極層。圖案化的光刻膠層，包括掩模670 和671如圖14中所示，然后形成在層668c之上。此掩模670 和671定義出此存儲(chǔ)單元中存儲(chǔ)材料橋的位置。之后，進(jìn)行 蝕刻步驟以除去層669和668未被掩模670和671覆蓋的部 份，保留先前所描述的包括存儲(chǔ)材料有源層、阻擋層以及熱 絕緣層的復(fù)層結(jié)構(gòu)所構(gòu)成的存儲(chǔ)橋672和673。此橋672的 有源層自電極結(jié)構(gòu)665通過絕緣構(gòu)件674向電極結(jié)構(gòu)666延 伸。此絕緣構(gòu)件674的寬度定義此跨越存儲(chǔ)材料橋672的電 極間路徑的長度。此橋673的有源層自電極結(jié)構(gòu)667通過絕 緣構(gòu)件675向電極結(jié)構(gòu)666延伸。此絕緣構(gòu)件675的寬度定 義此跨越存儲(chǔ)材料橋673的電極間路徑的長度。如在圖16中所示，在定義出存儲(chǔ)橋672和673之后， 電介質(zhì)填充層(未示于圖中)被形成且加以平坦化。然后，通 孔被蝕刻在填入電極構(gòu)件666的電介質(zhì)填充層中。這些通孔 被填入如鉤的栓塞，以形成導(dǎo)電栓塞676。金屬層然后被圖 案化以定義位線677，其與栓塞接觸，且安排如在圖16中所 示沿著存儲(chǔ)單元對的各行所排列。此電介質(zhì)填充的材料或許 不具有良好熱絕緣的阻擋層。因此，使用在存儲(chǔ)橋672和673 的熱絕緣材料具有較其下的電介質(zhì)填充材料更低的導(dǎo)熱性。圖2顯示此雙鑲嵌電極結(jié)構(gòu)工藝所產(chǎn)生的最終結(jié)構(gòu)，將 圖16電極層651中移去的電介質(zhì)材料。其它與實(shí)施相變化隨機(jī)存取存儲(chǔ)元件的制造及材料有 關(guān)的內(nèi)容，公開在本申請人的另一美國專利申請?zhí)柕?11/155,067號(hào)"THIN FILM FUSE PHASE CHANGE RAM AND MANUFACTURING METHOD"中，其申請日為2005年6月17日 (律師檔案編號(hào)MXIC1621-1)，該申請列為本申請的參考，而 且此技術(shù)可以輕易地延伸至此處所描述的復(fù)合橋結(jié)構(gòu)以在 此橋中形成十分狹窄的有源層。申請人所知的相變化存儲(chǔ)單元種類中，大部分通過形成 微小孔洞并填入相變化存儲(chǔ)單元、接著形成接觸至此相變化 材料的頂與底電極而形成。此微小孔洞結(jié)構(gòu)用以減少編程電 流。本發(fā)明減少了編程電流而不需形成微小孔洞，因此可達(dá) 到較好的工藝控制。此外，在單元上并無頂電極，避免相變 化材料受到用以形成頂電極的工藝的潛在損害。在此所描述的單元，包括兩個(gè)底電極以及其間的電電介 質(zhì)，以及位于電極之上、橫跨電電介質(zhì)的相變化材料導(dǎo)橋。 此底電極與電電介質(zhì)形成在前段工藝CMOS邏輯結(jié)構(gòu)或其它 功能電路結(jié)構(gòu)之上的電極層中，提供可以輕易支持內(nèi)建存儲(chǔ) 器與功能電路在單晶片上的結(jié)構(gòu)，此晶片可舉例如片上系統(tǒng) (system on chip, SOC)元件。本發(fā)明所述實(shí)施例的優(yōu)點(diǎn)，包括相變化現(xiàn)象發(fā)生在電介 質(zhì)填充層上的導(dǎo)橋中央，而非發(fā)生在導(dǎo)橋與電極之間的接 面，因此提供了優(yōu)選的可靠度。同時(shí)，用在重置與編程操作 中的電流局限在微小體積中，允許了高電流密度及其所產(chǎn)生 的局部加熱效果，而僅需較小的重置電流以及較低的重置電 能消耗。雖然本發(fā)明己參照優(yōu)選實(shí)施例來加以描述，將為我們所
了解的是，本發(fā)明創(chuàng)作并未受限于其詳細(xì)描述內(nèi)容。替換方 式及修改樣式已在先前描述中所建議，并且其它替換方式及 修改樣式將為本領(lǐng)域技術(shù)人員所想到。特別是，根據(jù)本發(fā)明 的結(jié)構(gòu)與方法，所有具有實(shí)質(zhì)上相同于本發(fā)明的構(gòu)件結(jié)合而 實(shí)現(xiàn)與本發(fā)明實(shí)質(zhì)上相同結(jié)果的都不脫離本發(fā)明的精神范 圍。因此，所有這種替換方式及修改樣式將落在本發(fā)明在所 附權(quán)利要求書及其等同物所界定的范圍中。任何在前文中提 及的專利申請以及印刷文本，均列為本申請的參考。
權(quán)利要求
1、一種存儲(chǔ)元件，包括具有上表面的第一電極；具有上表面的第二電極；絕緣構(gòu)件，其位于所述第一電極與所述第二電極之間，所述絕緣構(gòu)件具有一定厚度位于所述第一電極與所述第二電極之間，靠近所述第一電極的所述上表面與所述第二電極的所述上表面；導(dǎo)橋，其橫跨所述絕緣構(gòu)件，所述導(dǎo)橋具有第一側(cè)以及第二側(cè)，并以所述第一側(cè)接觸所述第一與第二電極的所述上表面，且在橫跨所述絕緣構(gòu)件的所述第一電極與所述第二電極之間定義電極間路徑，所述電極間路徑具有由所述絕緣構(gòu)件寬度所定義的路徑長度，其中所述導(dǎo)橋在所述第一側(cè)包括存儲(chǔ)材料的有源層，其具有至少兩個(gè)固態(tài)相，以及覆蓋在所述存儲(chǔ)材料之上的熱絕緣材料覆蓋層；以及電絕緣材料層，位于所述熱絕緣材料覆蓋層之上，其中所述熱絕緣材料覆蓋層導(dǎo)熱性低于所述電絕緣材料層。
2、 如權(quán)利要求1所述的元件，其中所述電絕緣材料層 包括二氧化硅。
3、 如權(quán)利要求1所述的元件，其中所述絕緣構(gòu)件的厚 度為約50納米或以下，且所述存儲(chǔ)材料的所述有源層包括 薄膜，其厚度為約50納米或以下。
4、 如權(quán)利要求1所述的元件，其中所述絕緣構(gòu)件的厚 度為約20納米或以下，且所述存儲(chǔ)材料的所述有源層包括 薄膜，其厚度為約20納米或以下。
5、 如權(quán)利要求1所述的元件，其中所述存儲(chǔ)材料的所 述有源層包括薄膜，其厚度為約IO納米或以下。
6、 如權(quán)利要求1所述的元件，其中所述覆蓋層包括電 絕緣材料阻擋層，其位于所述存儲(chǔ)材料的所述有源層與所述 熱絕緣材料覆蓋層之間。
7、 如權(quán)利要求1所述的元件，其中所述覆蓋層包括擴(kuò) 散阻擋層，其位于所述存儲(chǔ)材料的所述有源層與所述熱絕緣 材料覆蓋層之間。
8、 如權(quán)利要求1所述的元件，其中所述熱絕緣材料包 括硫?qū)倩铩?br> 9、 如權(quán)利要求1所述的元件，其中所述熱絕緣材料包 括聚亞酰胺。
10、 如權(quán)利要求l所述的元件，其中所述至少兩種固態(tài) 相包括通常為非晶相以及通常為晶相。
11、 如權(quán)利要求l所述的元件，其中所述絕緣構(gòu)件的所 述厚度小于用于形成所述元件的光刻工藝的最小光刻特征 尺寸。
12、 如權(quán)利要求l所述的元件，其中所述存儲(chǔ)材料的所 述有源層具有一定厚度位于所述第一側(cè)與所述第二側(cè)之間， 小于用于形成所述元件的光刻工藝的最小光刻特征尺寸。
13、 如權(quán)利要求l所述的元件，其中所述存儲(chǔ)材料包括 由鍺、銻與碲所形成的組合物。
14、 如權(quán)利要求l所述的元件，其中所述存儲(chǔ)材料包括 二種或以上選自下列組群的材料所組成的組合物鍺(Ge)、 銻(Sb)、碲(Te)、銦(In)、鈦(Ti)、鎵(Ga)、鉍(Bi)、錫(Sn)、 銅(Cu)、鈀(Pd)、鉛(Pb)、銀(Ag)、硫(S)以及金(Au)。
15、 一種存儲(chǔ)元件，包括 基板；在所述基板之上的電極層，所述電極層包括電極對陣 列，其具有有著上表面的第一電極、有著上表面的第二電極與在所述第一電極和所述第二電極之間的絕緣構(gòu)件；導(dǎo)橋陣列，其橫跨其個(gè)別電極對的所述絕緣構(gòu)件，所述 導(dǎo)橋具有各自的第一側(cè)以及第二側(cè)，并以所述第一側(cè)接觸至 其各自的電極對所述第一與第二電極的所述上表面，其中所 述導(dǎo)橋各自在所述第一側(cè)包括存儲(chǔ)材料的有源層，其具有至 少二固態(tài)相，以及熱絕緣材料覆蓋在所述存儲(chǔ)材料之上的覆 蓋層；電絕緣材料層，位于所述導(dǎo)橋陣列之上，其中所述熱絕緣材料具有低于所述電絕緣材料層的導(dǎo)熱性；以及在所述電絕緣材料層之上的位線，透過所述電絕緣材料 層中的通孔與所述導(dǎo)橋陣列中的所述橋接觸。
16、 如權(quán)利要求15所述的元件，其中所述絕緣構(gòu)件的 厚度為約50納米或以下，且所述存儲(chǔ)材料的所述有源層包 括薄膜，其厚度為約50納米或以下。
17、 如權(quán)利要求15所述的元件，其中所述絕緣構(gòu)件的 厚度為約20納米或以下，且所述存儲(chǔ)材料的所述有源層包 括薄膜，其厚度為約20納米或以下。
18、 如權(quán)利要求15所述的元件，其中所述存儲(chǔ)材料的 所述有源層包括薄膜，其厚度為約IO納米或以下。
19、 如權(quán)利要求15所述的元件，其中所述覆蓋層包括 電絕緣材料阻擋層，其位于所述存儲(chǔ)材料的所述有源層與所 述熱絕緣材料覆蓋層之間。
20、 如權(quán)利要求15所述的元件，其中所述覆蓋層包括 擴(kuò)散阻擋層，其位于所述存儲(chǔ)材料的所述有源層與所述熱絕 緣材料覆蓋層之間。
21、 如權(quán)利要求15所述的元件，其中所述熱絕緣材料 包括硫?qū)倩铩?br> 22、 如權(quán)利要求15所述的元件，其中所述熱絕緣材料 包括聚亞酰胺。
23、 如權(quán)利要求15所述的元件，其中所述至少兩種固 態(tài)相包括通常為非晶相以及通常為晶相。
24、 如權(quán)利要求15所述的元件，其中所述絕緣構(gòu)件的 所述厚度小于用于形成所述元件的光刻工藝的最小光刻特 征尺寸。
25、 如權(quán)利要求15所述的元件，其中所述存儲(chǔ)材料的 所述有源層具有一定厚度，其位于所述第一側(cè)與所述第二側(cè) 之間，小于用于形成所述元件的光刻工藝的最小光刻特征尺 寸。
26、 如權(quán)利要求15所述的元件，其中所述存儲(chǔ)材料包 括由鍺、銻、與碲所形成的組合物。
27、 如權(quán)利要求15所述的元件，其中所述存儲(chǔ)材料包 括二種或以上選自下列組群的材料所組成的組合物鍺 (Ge)、銻(Sb)、碲(Te)、銦(In)、鈦(Ti)、鎵(Ga)、鉍(Bi)、 錫(Sn)、銅(Cu)、鈀(Pd)、鉛(Pb)、銀(Ag)、硫(S)以及金 (Au)。
28、 一種制造存儲(chǔ)元件的方法，包括 形成電極層，所述電極層包括有著一上表面的第一電極、有著上表面的第二電極與在所述第一電極和所述第二電 極之間的所述電極層的上表面的絕緣構(gòu)件，所述絕緣構(gòu)件延 伸至以形成絕緣壁于所述電極層的所述上表面，且所述絕緣 構(gòu)件具有介于所述第一電極與所述第二電極在所述上表面 之間的寬度；在橫跨所述絕緣構(gòu)件的所述電極層的所述上表面，形成 導(dǎo)橋的存儲(chǔ)材料，所述導(dǎo)橋具有存儲(chǔ)材料的與所述第一與第 二電極接觸的有源層，以及在所述有源層之上的熱絕緣覆蓋 層，且所述導(dǎo)橋在橫跨所述絕緣構(gòu)件的所述第一電極與所述 第二電極之間定義電極間路徑，所述電極間路徑具有由所述 絕緣構(gòu)件寬度所定義的路徑長度，其中所述存儲(chǔ)材料具有至 少兩種固態(tài)相；以及 在所述導(dǎo)橋之上形成電介質(zhì)材料層，其中所述熱絕緣覆 蓋層包括熱絕緣材料，其具有低于所述電介質(zhì)材料的導(dǎo)熱 性。
29、 如權(quán)利要求28所述的方法，其中所述絕緣構(gòu)件的 厚度為約50納米或以下，且所述存儲(chǔ)材料的所述有源層包 括薄膜，其厚度為約50納米或以下。
30、 如權(quán)利要求28所述的方法，其中所述絕緣構(gòu)件的 厚度為約20納米或以下，且所述存儲(chǔ)材料的所述有源層包 括薄膜，其厚度為約20納米或以下。
31、 如權(quán)利要求28所述的方法，其中所述形成導(dǎo)橋包 括形成補(bǔ)丁，其厚度為約IO納米或以下。
32、 如權(quán)利要求28所述的方法，其中所述形成電極層 包括定義多對的第一和第二電極，且隔離構(gòu)件分隔所述多對 中的一對與所述多對中的另一對。
33、 如權(quán)利要求28所述的方法，其中所述形成導(dǎo)橋包括在所述電極層的所述上表面之上形成存儲(chǔ)材料層； 在所述存儲(chǔ)材料層之上形成熱絕緣材料層； 圖案化所述存儲(chǔ)材料層與所述熱絕緣材料層以定義所 述導(dǎo)橋。
34、 如權(quán)利要求28所述的方法，其中所述形成所述第 一和第二電極包括雙鑲嵌工藝。
全文摘要
本發(fā)明公開一種存儲(chǔ)元件，包括頂側(cè)的第一電極、具有頂側(cè)的第二電極以及位于第一電極與第二電極之間的絕緣構(gòu)件。此絕緣構(gòu)件在第一與第二電極之間、接近第一電極的頂側(cè)與第二電極的頂側(cè)處，具有一定厚度。薄膜導(dǎo)橋橫跨了絕緣構(gòu)件，并在第一與第二電極之間、橫跨絕緣構(gòu)件處定義了電極間路徑。一個(gè)由此存儲(chǔ)單元所構(gòu)成的陣列也被提供。此薄膜導(dǎo)橋包括相變化材料的有源層在第一端其具有至少兩固態(tài)相，以及熱隔離覆蓋層材料層在此存儲(chǔ)材料之上，其中所述熱絕緣材料覆蓋層具有低于其上的電絕緣材料層的導(dǎo)熱性。
文檔編號(hào)G11C11/56GK101132050SQ20071013648
公開日2008年2月27日 申請日期2007年7月13日 優(yōu)先權(quán)日2006年8月22日
發(fā)明者陳士弘 申請人:旺宏電子股份有限公司