專利名稱：一種存儲(chǔ)器檢錯(cuò)糾錯(cuò)編碼電路及利用其讀寫(xiě)數(shù)據(jù)的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及的是一種存儲(chǔ)器件中ECC的實(shí)現(xiàn)方法，特別涉及的是從存儲(chǔ)器中讀數(shù)據(jù)檢錯(cuò)和糾錯(cuò)的方法，以及利用上述方法實(shí)現(xiàn)的寫(xiě)入存儲(chǔ)器數(shù)據(jù)的處理方法，最后是實(shí)現(xiàn)上述兩種方法所對(duì)應(yīng)的電路結(jié)構(gòu)。
背景技術(shù)：
隨著集成電路的發(fā)展，存儲(chǔ)單元將占據(jù)絕大部分的芯片面積。存儲(chǔ)性能對(duì)芯片的性能影響很大，因此需要保證存儲(chǔ)數(shù)據(jù)百分之百的正確率。但是任何存儲(chǔ)器都面臨可靠性及成品率的挑戰(zhàn)，比如信噪比隨著集成密度的增加而減??；宇宙射線對(duì)存儲(chǔ)單元造成的軟錯(cuò)誤；工藝的偏差和材料的缺陷導(dǎo)致存儲(chǔ)器成品率降低等等。因此需要一種有效的方法解決這些問(wèn)題。
ECC(Error Checking and Correcting)是錯(cuò)誤檢查和糾正的含義。當(dāng)存儲(chǔ)單元發(fā)生一個(gè)數(shù)據(jù)錯(cuò)誤，ECC電路就會(huì)發(fā)現(xiàn)并定位這個(gè)錯(cuò)誤，然后進(jìn)行相應(yīng)的糾錯(cuò)。其不僅簡(jiǎn)單的用來(lái)糾正由射線引起的軟失效和制造過(guò)程中產(chǎn)生的硬錯(cuò)誤，也用來(lái)糾正其它形式的錯(cuò)誤。比如環(huán)境惡化(電壓波動(dòng)，溫度升高)引起數(shù)據(jù)錯(cuò)誤；工藝擾動(dòng)引起參數(shù)變化，導(dǎo)致讀寫(xiě)失?。黄渌恍╇S機(jī)錯(cuò)誤等。
現(xiàn)有的ECC方法大多數(shù)不對(duì)G矩陣做優(yōu)化，不對(duì)冗余數(shù)據(jù)作簡(jiǎn)化處理，當(dāng)工藝尺寸越來(lái)越小時(shí)，這種不經(jīng)過(guò)上層預(yù)處理的ECC電路產(chǎn)生的“副作用”就突顯出來(lái)——電路復(fù)雜龐大，連線占用面積太大；冗余比特占用過(guò)多的存儲(chǔ)器容量，從而導(dǎo)致電路延時(shí)大，影響速度。
芯片的集成度越來(lái)越高，存儲(chǔ)器模塊的面積越來(lái)越大，ECC面臨著如何提高編碼率使得校驗(yàn)位少占用存儲(chǔ)器容量、器件尺寸達(dá)到深亞微米時(shí)如何簡(jiǎn)化外圍邏輯電路、加快電路速度等挑戰(zhàn)。
為解決上述存在的缺陷，本發(fā)明的創(chuàng)作人員經(jīng)過(guò)長(zhǎng)期的研究和試驗(yàn)終于獲得的本發(fā)明所公開(kāi)的技術(shù)方案。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種存儲(chǔ)器檢錯(cuò)糾錯(cuò)編碼電路及利用其讀寫(xiě)數(shù)據(jù)的方法，從而實(shí)現(xiàn)簡(jiǎn)化底層電路的布局布線，加快電路的運(yùn)行速度、編碼電路簡(jiǎn)化程度明顯、編碼率大大提高。
為實(shí)現(xiàn)上述目的，本發(fā)明采用的技術(shù)方案在于，首先提供一種從存儲(chǔ)器讀數(shù)據(jù)的錯(cuò)誤檢查和糾錯(cuò)方法，其包括的步驟為步驟a1解碼過(guò)程，其中所述的解碼過(guò)程包括的步驟為步驟a11從存儲(chǔ)單元中取出數(shù)據(jù)位和校驗(yàn)位，根據(jù)H矩陣算出伴隨式，所述的H矩陣為G矩陣和單位矩陣組成，所述數(shù)據(jù)位的位數(shù)與G矩陣的列數(shù)相對(duì)應(yīng)，校驗(yàn)位的位數(shù)與單位陣的列數(shù)相對(duì)應(yīng)，其中G矩陣分為上下兩部分，其中一個(gè)部分隔四位重復(fù)一列的相關(guān)性特征，相鄰位相關(guān)性特征不一樣；另一個(gè)部分每四個(gè)相鄰位為一組，具有相同的相關(guān)性特征，但每組之間相關(guān)性特征不同，伴隨式為每一數(shù)據(jù)位和校驗(yàn)位在H矩陣中具有相關(guān)性的數(shù)據(jù)進(jìn)行異或的值；步驟a12取出的數(shù)據(jù)位和校驗(yàn)位根據(jù)G矩陣相關(guān)性特征，通過(guò)地址信息的控制，從每四列中取出需要糾錯(cuò)的1位數(shù)據(jù)，將該數(shù)據(jù)和校驗(yàn)位以及所述伴隨式一起進(jìn)入到糾錯(cuò)過(guò)程；步驟a2糾錯(cuò)過(guò)程，其包括的步驟為步驟a21根據(jù)伴隨式找出從存儲(chǔ)器中讀出的數(shù)據(jù)位中抽取的數(shù)據(jù)和校驗(yàn)位中的出錯(cuò)位，并糾正該出錯(cuò)位的邏輯值，獲得正確的校驗(yàn)位和數(shù)據(jù)位；步驟a22輸出正確數(shù)據(jù)位及校驗(yàn)位；其次提供一種向存儲(chǔ)器寫(xiě)入數(shù)據(jù)的方法，其利用了上述從存儲(chǔ)器讀數(shù)據(jù)的錯(cuò)誤檢查和糾錯(cuò)方法實(shí)現(xiàn)的，其包括的步驟為步驟b1解碼過(guò)程，其中所述的解碼過(guò)程包括的步驟為步驟b11從存儲(chǔ)單元中取出數(shù)據(jù)位和校驗(yàn)位，根據(jù)H矩陣算出伴隨式，所述的H矩陣為G矩陣和單位矩陣組成，所述數(shù)據(jù)位的位數(shù)與G矩陣的列數(shù)相對(duì)應(yīng)，校驗(yàn)位的位數(shù)與單位陣的位數(shù)相對(duì)應(yīng)，其中G矩陣分為上下兩部分，其中一個(gè)部分隔四位重復(fù)一列的相關(guān)性特征，相鄰位相關(guān)性特征不一樣；另一個(gè)部分每四個(gè)相鄰位為一組，具有相同的相關(guān)性特征，但每組之間相關(guān)性特征不同；步驟b12取出的數(shù)據(jù)位和校驗(yàn)位送給接口電路，通過(guò)地址信息的控制，從每四位數(shù)據(jù)中取出相應(yīng)的1位數(shù)據(jù)，將該數(shù)據(jù)和校驗(yàn)位一起進(jìn)入到糾錯(cuò)過(guò)程；
步驟b2糾錯(cuò)過(guò)程，其包括的步驟為步驟b21根據(jù)伴隨式找出從存儲(chǔ)器中讀出的數(shù)據(jù)位中抽取的數(shù)據(jù)和校驗(yàn)位中的出錯(cuò)位，并糾正該出錯(cuò)位的值，獲得校正后的校驗(yàn)位和數(shù)據(jù)位；步驟b22輸出校正后的校驗(yàn)位和數(shù)據(jù)位；步驟b3編碼過(guò)程，其中所述的解碼過(guò)程包括的步驟為步驟b31用輸入的數(shù)據(jù)和上述步驟b22輸出校正后的數(shù)據(jù)位進(jìn)行異或，得到新的數(shù)據(jù)的邏輯值；再根據(jù)G矩陣中相關(guān)性特征，通過(guò)地址信息的控制把具有相關(guān)性的數(shù)據(jù)的邏輯值與原校驗(yàn)位異或，產(chǎn)生新校驗(yàn)位，輸出送給存儲(chǔ)器；步驟b32根據(jù)地址信息，將原從存儲(chǔ)器中讀取的數(shù)據(jù)位相應(yīng)位替換成輸入的數(shù)據(jù)位，產(chǎn)生新的數(shù)據(jù)存入存儲(chǔ)器中；最后提供了一種存儲(chǔ)器錯(cuò)誤檢查和糾錯(cuò)編碼電路，其包括一解碼器，其與存儲(chǔ)器相連接將數(shù)據(jù)矩陣和校驗(yàn)位的單位矩陣中具有相關(guān)性的數(shù)據(jù)和校驗(yàn)位挑選出來(lái)，再將它們進(jìn)行異或，得到伴隨式；一糾錯(cuò)電路，根據(jù)伴隨式對(duì)從存儲(chǔ)器中取出數(shù)據(jù)的錯(cuò)誤位定位，并翻轉(zhuǎn)其邏輯值，獲得糾錯(cuò)后正確的數(shù)據(jù)；一編碼器，其與所述的存儲(chǔ)器相連以及糾錯(cuò)電路相連接，把輸入的數(shù)據(jù)和從存儲(chǔ)器中取出并經(jīng)過(guò)糾錯(cuò)的數(shù)據(jù)進(jìn)行異或，得到新的數(shù)據(jù)的邏輯值；再根據(jù)所述G矩陣中相關(guān)性特征，通過(guò)地址信息的控制把具有相關(guān)性的數(shù)據(jù)的邏輯值與原校驗(yàn)位異或，產(chǎn)生新校驗(yàn)位，輸出送給存儲(chǔ)器；一接口電路，其與所述的存儲(chǔ)器相連以及糾錯(cuò)電路相連接，具有復(fù)數(shù)個(gè)多路選擇器，獲得在存儲(chǔ)器中存儲(chǔ)的數(shù)據(jù)位，并按確定位數(shù)根據(jù)地址信息提取確定位數(shù)數(shù)據(jù)給糾錯(cuò)電路，同時(shí)獲得在存儲(chǔ)器件中取出的校驗(yàn)位并傳給糾錯(cuò)電路；還包括復(fù)數(shù)個(gè)傳輸門(mén)以及根據(jù)地址信息選擇原確定位數(shù)中的一位被輸入數(shù)據(jù)替換，并存入存儲(chǔ)器；較佳的，所述的解碼器包括由異或門(mén)組成的異或邏輯樹(shù)以及異或?qū)Ρ入娐罚?jīng)過(guò)異或邏輯樹(shù)生成的結(jié)果和相關(guān)聯(lián)的校驗(yàn)位分別輸入至異或?qū)Ρ入娐愤M(jìn)行異或，從異或?qū)Ρ入娐份敵鏊霭殡S式。
較佳的，所述的糾錯(cuò)電路其包括一多路選擇器、復(fù)數(shù)個(gè)拼接電路，以及與所述的拼接電路等量的糾錯(cuò)模塊，所述的多路選擇器的輸出端分別與復(fù)數(shù)個(gè)拼接電路相連，所述的每一個(gè)拼接電路分別與一糾錯(cuò)模塊相連；
較佳的，所述的編碼器其包括復(fù)數(shù)個(gè)異或邏輯電路以及復(fù)數(shù)個(gè)選擇控制電路，其中一異或邏輯電路的輸出端分別與每一個(gè)選擇控制電路相連，所述的選擇控制電路分別與一1位異或邏輯電路相連；較佳的，所述的接口電路中抽取糾錯(cuò)數(shù)據(jù)位的抽取電路包括復(fù)數(shù)個(gè)多路選擇器，每一個(gè)多路選擇器的輸入端分別獲取取出的數(shù)據(jù)位以及地址位信號(hào)，輸出的是抽取的數(shù)據(jù)；較佳的，所述的接口電路中替換輸入數(shù)據(jù)位的放回電路包括復(fù)數(shù)個(gè)傳輸電路，每一個(gè)傳輸電路分別獲取取出的數(shù)據(jù)位、輸入的數(shù)據(jù)位以及地址位信號(hào)，輸出為經(jīng)替換的新數(shù)據(jù)；較佳的，所述的選擇控制電路為兩類，至少兩組第一種所述的選擇控制電路是由一異或邏輯電路與一多路選擇器連接而成，所述的多路選擇器與一地址信號(hào)選擇電路相連；另一種所述的選擇控制電路是由一異或邏輯電路和一與門(mén)邏輯電路連接而成。


圖1為本發(fā)明從存儲(chǔ)器讀數(shù)據(jù)的錯(cuò)誤檢查和糾錯(cuò)方法的步驟流程圖；圖2為本發(fā)明以4輸入數(shù)據(jù)為例的H矩陣的結(jié)構(gòu)示意圖；圖3為本發(fā)明向存儲(chǔ)器寫(xiě)入數(shù)據(jù)的方法的步驟流程圖；圖4為本發(fā)明存儲(chǔ)器錯(cuò)誤檢查糾錯(cuò)編碼電路的結(jié)構(gòu)示意圖；圖5為本發(fā)明存儲(chǔ)器錯(cuò)誤檢查糾錯(cuò)編碼電路中解碼電路結(jié)構(gòu)示意圖；圖6為本發(fā)明存儲(chǔ)器錯(cuò)誤檢查糾錯(cuò)編碼電路中糾錯(cuò)電路結(jié)構(gòu)示意圖；圖7為本發(fā)明存儲(chǔ)器錯(cuò)誤檢查糾錯(cuò)編碼電路中編碼器結(jié)構(gòu)示意圖；圖8A、圖8B為本發(fā)明第一種選擇控制電路的結(jié)構(gòu)示意圖；圖9A至9C為本發(fā)明第二種選擇控制電路的結(jié)構(gòu)示意圖；圖10為本發(fā)明接口電路中提取糾錯(cuò)數(shù)據(jù)位的功能結(jié)構(gòu)示意圖；圖11為本發(fā)明接口電路中替換輸入數(shù)據(jù)位的功能結(jié)構(gòu)示意圖。
具體實(shí)施例方式
以下結(jié)合附圖，對(duì)本發(fā)明上述的和另外的技術(shù)特征和優(yōu)點(diǎn)作更詳細(xì)的說(shuō)明。
本發(fā)明的具體實(shí)施方式
具體公開(kāi)的方法以及電路結(jié)構(gòu)，所對(duì)應(yīng)的校驗(yàn)的存儲(chǔ)數(shù)據(jù)位數(shù)為4位；請(qǐng)參閱圖1所示，其為本發(fā)明從存儲(chǔ)器讀數(shù)據(jù)的錯(cuò)誤檢查和糾錯(cuò)方法的步驟流程圖其包括的步驟為步驟a1解碼過(guò)程，其中所述的解碼過(guò)程包括的步驟為步驟a11從存儲(chǔ)單元中取出數(shù)據(jù)位和校驗(yàn)位，根據(jù)H矩陣算出伴隨式；步驟a12取出的數(shù)據(jù)位和校驗(yàn)位根據(jù)G矩陣相關(guān)性特征，通過(guò)地址信息的控制，從每四列中取出需要糾錯(cuò)的1位數(shù)據(jù)，將該數(shù)據(jù)和校驗(yàn)位以及所述伴隨式一起送入到糾錯(cuò)過(guò)程；步驟a2糾錯(cuò)過(guò)程，其包括的步驟為步驟a21根據(jù)伴隨式找出從存儲(chǔ)器中讀出的數(shù)據(jù)位中抽取的數(shù)據(jù)和校驗(yàn)位中的出錯(cuò)位，并糾正該出錯(cuò)位的邏輯值，獲得正確的校驗(yàn)位和數(shù)據(jù)位；步驟a22輸出正確數(shù)據(jù)位及校驗(yàn)位；其中，所述的H矩陣為G矩陣和單位矩陣組成，請(qǐng)參閱圖2所示，其為本發(fā)明以4輸入數(shù)據(jù)為例的H矩陣的結(jié)構(gòu)示意圖，所述H矩陣的特點(diǎn)在于d15～d0為16位數(shù)據(jù)位，c4～c0為5位校驗(yàn)位。G矩陣分為上下兩部分，上半部分特點(diǎn)隔四位重復(fù)一列的相關(guān)性特征，相鄰位相關(guān)性特征不一樣；下半部分特點(diǎn)每四個(gè)相鄰位為一組，具有相同的相關(guān)性特征，但每組之間相關(guān)性特征不同；伴隨式為每一數(shù)據(jù)位和校驗(yàn)位在H矩陣中具有相關(guān)性的數(shù)據(jù)進(jìn)行異或的值，即公式為Syndrome＝d1^d2^......^d15^c0^c1^......^c4；這樣上述步驟從存儲(chǔ)單元中取出數(shù)據(jù)位和校驗(yàn)位共(16+5)位，而糾錯(cuò)過(guò)程得到的正確的校驗(yàn)位和數(shù)據(jù)位分別是5和4位；G矩陣中表示相關(guān)性的“1”的規(guī)律決定了底層電路的面積、延時(shí)、布局布線等，尤其當(dāng)存儲(chǔ)器輸入輸出數(shù)據(jù)位較多的時(shí)候，上層思想的設(shè)計(jì)比底層硬件的設(shè)計(jì)對(duì)電路產(chǎn)生的優(yōu)化程度要大的多。
請(qǐng)參閱圖3所示，其本發(fā)明向存儲(chǔ)器寫(xiě)入數(shù)據(jù)的方法的步驟流程圖；事實(shí)上其除了包括了上述讀取數(shù)據(jù)的檢查糾錯(cuò)的過(guò)程，還加入編碼過(guò)程，其包括的完整步驟為步驟b1解碼過(guò)程，其中所述的解碼過(guò)程包括的步驟為步驟b11從存儲(chǔ)單元中取出數(shù)據(jù)位和校驗(yàn)位，根據(jù)H矩陣算出伴隨式，所述的H矩陣為G矩陣和單位矩陣組成，所述數(shù)據(jù)位的位數(shù)與G矩陣的列數(shù)相對(duì)應(yīng)，校驗(yàn)位的位數(shù)與單位陣的位數(shù)相對(duì)應(yīng)，其中G矩陣分為上下兩部分，其中一個(gè)部分隔四位重復(fù)一列的相關(guān)性特征，相鄰位相關(guān)性特征不一樣；另一個(gè)部分每四個(gè)相鄰位為一組，具有相同的相關(guān)性特征，但每組之間相關(guān)性特征不同；
步驟b12取出的數(shù)據(jù)位和校驗(yàn)位送給接口電路，通過(guò)地址信息的控制，從每四位數(shù)據(jù)中取出相應(yīng)的1位數(shù)據(jù)，將該數(shù)據(jù)和校驗(yàn)位一起送入到糾錯(cuò)過(guò)程；步驟b2糾錯(cuò)過(guò)程，其包括的步驟為步驟b21根據(jù)伴隨式找出從存儲(chǔ)器中讀出的數(shù)據(jù)位中抽取的數(shù)據(jù)和校驗(yàn)位中的出錯(cuò)位，并糾正該出錯(cuò)位的值，獲得校正后的校驗(yàn)位和數(shù)據(jù)位；步驟b22輸出校正后的校驗(yàn)位和數(shù)據(jù)位；步驟b3編碼過(guò)程，其中包括的步驟為步驟b31用輸入的數(shù)據(jù)和上述步驟b22輸出校正后的數(shù)據(jù)位進(jìn)行異或，得到新的數(shù)據(jù)的邏輯值；再根據(jù)G矩陣中相關(guān)性特征，通過(guò)地址信息的控制把具有相關(guān)性的數(shù)據(jù)的邏輯值與原校驗(yàn)位異或，產(chǎn)生新校驗(yàn)位，輸出送給存儲(chǔ)器；步驟b32根據(jù)地址信息，將原從存儲(chǔ)器中讀取的數(shù)據(jù)相應(yīng)位替換成輸入的數(shù)據(jù)，產(chǎn)生新的數(shù)據(jù)存入存儲(chǔ)器中；為實(shí)現(xiàn)上述兩種方法，本發(fā)明創(chuàng)作者提供了一種存儲(chǔ)器錯(cuò)誤檢查和糾錯(cuò)編碼電路，請(qǐng)參閱圖4所示，其包括一解碼器1、一糾錯(cuò)電路2、一編碼器3、一接口電路4以及相應(yīng)的數(shù)據(jù)傳輸線路；其中，所述的解碼器1與存儲(chǔ)器相連接，將數(shù)據(jù)矩陣和校驗(yàn)位的單位矩陣中具有相關(guān)性的數(shù)據(jù)和校驗(yàn)位挑選出來(lái)，再將它們進(jìn)行異或，得到伴隨式；所述的糾錯(cuò)電路2根據(jù)伴隨式對(duì)從存儲(chǔ)器中取出數(shù)據(jù)的錯(cuò)誤位定位，并翻轉(zhuǎn)其邏輯值，獲得糾錯(cuò)后正確的數(shù)據(jù)；所述的編碼器3與所述的存儲(chǔ)器相連以及糾錯(cuò)電路2相連接，把輸入的數(shù)據(jù)和從存儲(chǔ)器中取出并經(jīng)過(guò)糾錯(cuò)的數(shù)據(jù)進(jìn)行異或，得到新的數(shù)據(jù)的邏輯值；再根據(jù)所述G矩陣中相關(guān)性特征，通過(guò)地址信息的控制把具有相關(guān)性的數(shù)據(jù)的邏輯值與原校驗(yàn)位異或，產(chǎn)生新校驗(yàn)位，輸出送給存儲(chǔ)器；所述的接口電路4與所述的存儲(chǔ)器相連以及糾錯(cuò)電路2相連接，具有四個(gè)多路選擇器，獲得在存儲(chǔ)器中存儲(chǔ)的數(shù)據(jù)位，并按確定位數(shù)根據(jù)地址信息提取確定位數(shù)的數(shù)據(jù)給糾錯(cuò)電路2，同時(shí)獲得在存儲(chǔ)器件中取出的校驗(yàn)位并傳給糾錯(cuò)電路2；還包括四個(gè)傳輸門(mén)以及根據(jù)地址信息選擇原確定位數(shù)中的一位被輸入數(shù)據(jù)替換，并存入存儲(chǔ)器；請(qǐng)參閱圖5所示，其為本發(fā)明解碼電路結(jié)構(gòu)示意圖，其是由異或門(mén)組成的異或邏輯樹(shù)12以及異或?qū)Ρ入娐?1，經(jīng)過(guò)異或邏輯樹(shù)12生成的結(jié)果和相關(guān)聯(lián)的校驗(yàn)位分別輸入至異或?qū)Ρ入娐?1進(jìn)行異或，從異或?qū)Ρ入娐?1輸出所述伴隨式；實(shí)現(xiàn)的過(guò)程為數(shù)據(jù)矩陣和校驗(yàn)位的單位矩陣把具有相關(guān)性的數(shù)據(jù)和校驗(yàn)位挑選出來(lái)，再將它們進(jìn)行異或，得到伴隨式。
請(qǐng)參閱圖6所示，其為本發(fā)明糾錯(cuò)電路結(jié)構(gòu)示意圖，其包括一多路選擇器21、四個(gè)拼接電路221、222、223、224，以及與所述的拼接電路等量的糾錯(cuò)模塊231、232、233、234，所述的多路選擇器21的輸出端分別與四個(gè)拼接電路221、222、223、224相連，所述的每一個(gè)拼接電路分別與一糾錯(cuò)模塊相連；其是根據(jù)G矩陣的設(shè)計(jì)規(guī)律，這樣糾錯(cuò)電路2可以得到簡(jiǎn)化分為伴隨式上半部分電路和下半部分電路，從而對(duì)4位從存儲(chǔ)器中取出的數(shù)據(jù)進(jìn)行糾錯(cuò)，糾錯(cuò)模塊231、232、233、234根據(jù)伴隨式定位的錯(cuò)誤數(shù)據(jù)位翻轉(zhuǎn)其邏輯值。
請(qǐng)參閱圖7所示，其為編碼電路的結(jié)構(gòu)示意圖，其包括六個(gè)異或邏輯電路31以及五個(gè)選擇控制電路32，其中一異或邏輯電路310的輸出端分別與每一個(gè)選擇控制電路32相連，所述的選擇控制電路321、322、323、324、325分別與一1位異或邏輯電路311、312、313、314、315相連；通過(guò)對(duì)編碼電路3的合理設(shè)計(jì)，抽取數(shù)據(jù)提高可靠性的方法不會(huì)影響到整體電路的速度，其適合多比特?cái)?shù)據(jù)的存取，而且數(shù)據(jù)位數(shù)越多越體現(xiàn)優(yōu)勢(shì)——編碼電路簡(jiǎn)化程度越明顯、編碼率大大提高。其工作過(guò)程如下首先，把輸入的4位數(shù)據(jù)和糾正好的4位數(shù)據(jù)每位進(jìn)行異或得到新的4位數(shù)據(jù)的邏輯值，發(fā)生變化的數(shù)據(jù)位肯定為邏輯值1；其次，這些結(jié)果哪些用來(lái)和校正后的校驗(yàn)位進(jìn)行異或以得到新的校驗(yàn)位，取決于G矩陣中對(duì)應(yīng)的相關(guān)性特征，并通過(guò)地址控制來(lái)實(shí)現(xiàn)。具備相關(guān)性的新數(shù)據(jù)和原校驗(yàn)位異或得到適應(yīng)輸入4位數(shù)據(jù)的新5位校驗(yàn)位，原理是發(fā)生變化的數(shù)據(jù)位經(jīng)過(guò)第一步驟變成了邏輯值1，如果在該行內(nèi)它相關(guān)，則進(jìn)入和原校驗(yàn)位的異或，從而決定新的校驗(yàn)位的邏輯值。結(jié)合圖2，選擇控制電路根據(jù)G矩陣第一行中對(duì)應(yīng)已經(jīng)抽取的數(shù)據(jù)，通過(guò)地址信息的控制把具有相關(guān)性的數(shù)據(jù)取出來(lái)；例如Addr[1:0]＝11，則地址選擇控制電路0把四組中對(duì)應(yīng)G矩陣中有“1”的第一位取出，輸送給異或門(mén)和校正后的C0進(jìn)行異或，得到新的C0。
參閱圖8A至圖9C，其分別為編碼器中五個(gè)選擇控制電路中的兩種不同結(jié)構(gòu)電路示意圖，它們都是根據(jù)圖2的G矩陣的相關(guān)性來(lái)設(shè)計(jì)，完成對(duì)應(yīng)C0至C5的相關(guān)性數(shù)據(jù)的異或。其中圖8A和圖8B分別為第一種所述的選擇控制電路，其是由一異或邏輯電路與一多路選擇器連接而成，所述的多路選擇器與一地址信號(hào)選擇電路相連；圖8A對(duì)應(yīng)的第一種類型的選擇控制電路321，其經(jīng)過(guò)異或邏輯電路3211完成對(duì)應(yīng)C0的相關(guān)性數(shù)據(jù)的異或；Addr[1]表示數(shù)據(jù)的位置如果是第一位或者第二位，數(shù)據(jù)之間相關(guān)；則數(shù)據(jù)的異或結(jié)果通過(guò)多路選擇器3212送出；圖8B對(duì)應(yīng)另一個(gè)第一種類型的選擇控制電路322，其通過(guò)異或邏輯電路3221完成對(duì)應(yīng)C1的相關(guān)性數(shù)據(jù)的異或；Addr
表示數(shù)據(jù)的位置如果是第一位或者第三位，數(shù)據(jù)之間相關(guān)；則數(shù)據(jù)的異或結(jié)果通過(guò)多路選擇器3222送出。
請(qǐng)參閱圖9A至圖9C所示，其為第二種所述的選擇控制電路的結(jié)構(gòu)示意圖，其是由一異或邏輯電路和一與門(mén)邏輯電路連接而成；圖9A對(duì)應(yīng)的選擇控制電路323完成對(duì)應(yīng)C2的相關(guān)性數(shù)據(jù)的異或，根據(jù)圖2所示的C2的對(duì)應(yīng)的數(shù)據(jù)相關(guān)性是固定的，不需要地址選擇，用與門(mén)邏輯電路3231將不相關(guān)的數(shù)據(jù)屏蔽掉，其余相關(guān)數(shù)據(jù)通過(guò)異或邏輯電路3232進(jìn)行異或，結(jié)果直接送出；圖9B對(duì)應(yīng)的選擇控制電路324完成對(duì)應(yīng)C3的相關(guān)性數(shù)據(jù)的異或，根據(jù)圖2所示的C3的對(duì)應(yīng)的數(shù)據(jù)相關(guān)性是固定的，不需要地址選擇，用與門(mén)邏輯電路3241將不相關(guān)的數(shù)據(jù)屏蔽掉，其余相關(guān)數(shù)據(jù)通過(guò)異或邏輯電路3242進(jìn)行異或，結(jié)果直接送出；圖9C對(duì)應(yīng)的選擇控制電路325完成對(duì)應(yīng)C4的相關(guān)性數(shù)據(jù)的異或，根據(jù)圖2所示的C4的對(duì)應(yīng)的數(shù)據(jù)相關(guān)性是固定的，不需要地址選擇，用與門(mén)邏輯電路3251將不相關(guān)的數(shù)據(jù)屏蔽掉，同樣其余相關(guān)數(shù)據(jù)通過(guò)異或邏輯電路3252進(jìn)行異或，結(jié)果直接送出。
本發(fā)明采用抽取數(shù)據(jù)位的設(shè)計(jì)主要為了在提高糾錯(cuò)幾率的同時(shí)提高編碼率并且提高編碼電路速度，由于ECC只能糾出1位錯(cuò)誤，為了防止器件受損程度大導(dǎo)致相鄰的幾位都發(fā)生錯(cuò)誤的情況，本發(fā)明采用這種“抽取”存儲(chǔ)器中原有的數(shù)據(jù)進(jìn)行糾錯(cuò)，則上述情況下兩個(gè)抽取的數(shù)據(jù)同時(shí)發(fā)生錯(cuò)誤的幾率非常小，所以糾正1位錯(cuò)誤就能極大地提高存儲(chǔ)數(shù)據(jù)的可靠性。請(qǐng)參閱圖10所示，其為本發(fā)明接口電路中提取糾錯(cuò)數(shù)據(jù)位的功能結(jié)構(gòu)示意圖，其包括四個(gè)4選1多路選擇器41，每一個(gè)多路選擇器411、412、413、414的輸入端分別獲取取出的數(shù)據(jù)位以及地址位信號(hào)，輸出的是抽取的數(shù)據(jù)；針對(duì)于本實(shí)施例其完成從每四個(gè)數(shù)據(jù)中根據(jù)地址信息選擇相應(yīng)的1位數(shù)據(jù)，作為被替換數(shù)據(jù)/輸出的校正數(shù)據(jù)，這4位抽取的數(shù)據(jù)以及5位校驗(yàn)位將送至糾錯(cuò)電路2進(jìn)行校正。
請(qǐng)參閱圖11所示，其為本發(fā)明接口電路中替換輸入數(shù)據(jù)位的功能結(jié)構(gòu)示意圖，其包括四個(gè)傳輸電路42，每一個(gè)傳輸電路421、422、423、424分別獲取取出的數(shù)據(jù)位、輸入的數(shù)據(jù)位以及地址位信號(hào)，輸出為經(jīng)替換的新數(shù)據(jù)；針對(duì)于本實(shí)施例其根據(jù)地址信息選擇原四位數(shù)據(jù)中的1位替換成輸入數(shù)據(jù)位；其余位仍保持原數(shù)據(jù)，這就完成了數(shù)據(jù)“插入”，輸出數(shù)據(jù)作為新的16位數(shù)據(jù)寫(xiě)入存儲(chǔ)器中。
綜上所述，本發(fā)明的三大特點(diǎn)
1對(duì)多數(shù)據(jù)編碼，能夠提高碼率，降低ECC技術(shù)對(duì)芯片面積增大的比率，減少成本；2增大碼率帶來(lái)的問(wèn)題就是造成了編碼和糾錯(cuò)電路的龐大，為了解決此問(wèn)題，本發(fā)明另一創(chuàng)新所在就是簡(jiǎn)化了編碼電路，即不進(jìn)行全部數(shù)據(jù)的編碼，只利用插入數(shù)據(jù)和校驗(yàn)位完成；3簡(jiǎn)化了糾錯(cuò)電路，每次對(duì)存儲(chǔ)單元的讀寫(xiě)操作過(guò)程，只需對(duì)多數(shù)據(jù)中所選中的那個(gè)數(shù)據(jù)進(jìn)行糾錯(cuò)即可，因?yàn)榫幋a電路用到校驗(yàn)位，我們還需將多數(shù)據(jù)對(duì)應(yīng)的校驗(yàn)位進(jìn)行糾錯(cuò)，以保證編碼電路中用到的校驗(yàn)位是正確的數(shù)據(jù)。
以上所述僅為本發(fā)明的較佳實(shí)施例，對(duì)本發(fā)明而言僅僅是說(shuō)明性的，而非限制性的。本專業(yè)技術(shù)人員理解，在本發(fā)明權(quán)利要求所限定的精神和范圍內(nèi)可對(duì)其進(jìn)行許多改變，修改，甚至等效，但都將落入本發(fā)明的保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種從存儲(chǔ)器讀數(shù)據(jù)的錯(cuò)誤檢查和糾錯(cuò)方法，其特征在于，其包括的步驟為步驟a1解碼過(guò)程，其中所述的解碼過(guò)程包括的步驟為步驟a11從存儲(chǔ)單元中取出數(shù)據(jù)位和校驗(yàn)位，根據(jù)H矩陣算出伴隨式，所述的H矩陣為G矩陣和單位矩陣組成，所述數(shù)據(jù)位的位數(shù)與G矩陣的列數(shù)相對(duì)應(yīng)，校驗(yàn)位的位數(shù)與單位陣的列數(shù)相對(duì)應(yīng)，其中G矩陣分為上下兩部分，其中一個(gè)部分隔四位重復(fù)一列的相關(guān)性特征，相鄰位相關(guān)性特征不一樣；另一個(gè)部分每四個(gè)相鄰位為一組，具有相同的相關(guān)性特征，但每組之間相關(guān)性特征不同，伴隨式為每一數(shù)據(jù)位和校驗(yàn)位在H矩陣中具有相關(guān)性的數(shù)據(jù)進(jìn)行異或的值；步驟a12取出的數(shù)據(jù)位和校驗(yàn)位根據(jù)G矩陣相關(guān)性特征，通過(guò)地址信息的控制，從每四列中取出需要糾錯(cuò)的1位數(shù)據(jù)，將該數(shù)據(jù)和校驗(yàn)位以及所述伴隨式一起進(jìn)入到糾錯(cuò)過(guò)程；步驟a2糾錯(cuò)過(guò)程，其包括的步驟為步驟a21根據(jù)伴隨式找出從存儲(chǔ)器中讀出的從數(shù)據(jù)位中抽取的數(shù)據(jù)和校驗(yàn)位中的出錯(cuò)位，并糾錯(cuò)該出錯(cuò)位的邏輯值，獲得正確的校驗(yàn)位和數(shù)據(jù)位；步驟a22輸出正確數(shù)據(jù)位及校驗(yàn)位。
2.一種向存儲(chǔ)器寫(xiě)入數(shù)據(jù)的方法，其利用了上述從存儲(chǔ)器讀數(shù)據(jù)的錯(cuò)誤檢查和糾錯(cuò)方法實(shí)現(xiàn)的，其特征在于，其包括的步驟為步驟b1解碼過(guò)程，其中所述的解碼過(guò)程包括的步驟為步驟b11從存儲(chǔ)單元中取出數(shù)據(jù)位和校驗(yàn)位，根據(jù)H矩陣算出伴隨式，所述的H矩陣為G矩陣和單位矩陣組成，所述數(shù)據(jù)位的位數(shù)與G矩陣的列數(shù)相對(duì)應(yīng)，校驗(yàn)位的位數(shù)與單位陣的位數(shù)相對(duì)應(yīng)，其中G矩陣分為上下兩部分，其中一個(gè)部分隔四位重復(fù)一列的相關(guān)性特征，相鄰位相關(guān)性特征不一樣；另一個(gè)部分每四個(gè)相鄰位為一組，具有相同的相關(guān)性特征，但每組之間相關(guān)性特征不同；步驟b12取出的數(shù)據(jù)位和校驗(yàn)位送給接口電路，通過(guò)地址信息的控制，從每四位數(shù)據(jù)中取出相應(yīng)的1位數(shù)據(jù)，將該數(shù)據(jù)和校驗(yàn)位一起進(jìn)入到糾錯(cuò)過(guò)程；步驟b2糾錯(cuò)過(guò)程，其包括的步驟為步驟b21根據(jù)伴隨式找出從存儲(chǔ)器中讀出的數(shù)據(jù)位中抽取的數(shù)據(jù)和校驗(yàn)位中的出錯(cuò)位，并糾錯(cuò)該出錯(cuò)位的值，獲得校正后的校驗(yàn)位和數(shù)據(jù)位；步驟b22輸出校正后的校驗(yàn)位和數(shù)據(jù)位；步驟b3編碼過(guò)程，其中所述的解碼過(guò)程包括的步驟為步驟b31用輸入的數(shù)據(jù)和上述步驟b22輸出校正后的數(shù)據(jù)位進(jìn)行異或，得到新的數(shù)據(jù)的邏輯值；再根據(jù)G矩陣中相關(guān)性特征，通過(guò)地址信息的控制把具有相關(guān)性的數(shù)據(jù)的邏輯值與原校驗(yàn)位異或，產(chǎn)生新校驗(yàn)位，輸出送給存儲(chǔ)器；步驟b32根據(jù)地址信息，將原從存儲(chǔ)器中讀取的數(shù)據(jù)位相應(yīng)位替換成輸入的數(shù)據(jù)位，產(chǎn)生新的數(shù)據(jù)存入存儲(chǔ)器中。
3.一種存儲(chǔ)器錯(cuò)誤檢查和糾錯(cuò)編碼電路，其特征在于，其包括一解碼器，其與存儲(chǔ)器相連接將數(shù)據(jù)矩陣和校驗(yàn)位的單位矩陣中具有相關(guān)性的數(shù)據(jù)和校驗(yàn)位挑選出來(lái)，再將它們進(jìn)行異或，得到伴隨式；一糾錯(cuò)電路，根據(jù)伴隨式對(duì)從存儲(chǔ)器中取出數(shù)據(jù)的錯(cuò)誤位定位，并翻轉(zhuǎn)其邏輯值，獲得糾錯(cuò)后正確的數(shù)據(jù)；一編碼器，其與所述的存儲(chǔ)器相連以及糾錯(cuò)電路相連接，把輸入的數(shù)據(jù)和從存儲(chǔ)器中取出并經(jīng)過(guò)糾錯(cuò)的數(shù)據(jù)進(jìn)行異或，得到新的數(shù)據(jù)的邏輯值；再根據(jù)所述G矩陣中相關(guān)性特征，通過(guò)地址信息的控制把具有相關(guān)性的數(shù)據(jù)的邏輯值與原校驗(yàn)位異或，產(chǎn)生新校驗(yàn)位，輸出送給存儲(chǔ)器；一接口電路，其與所述的存儲(chǔ)器相連以及糾錯(cuò)電路相連接，具有復(fù)數(shù)個(gè)多路選擇器，獲得在存儲(chǔ)器中存儲(chǔ)的數(shù)據(jù)位，并按確定位數(shù)根據(jù)地址信息提取確定位數(shù)數(shù)據(jù)給糾錯(cuò)電路，同時(shí)獲得在存儲(chǔ)器件中取出的校驗(yàn)位并傳給糾錯(cuò)電路；還包括復(fù)數(shù)個(gè)傳輸門(mén)以及根據(jù)地址信息選擇原確定位數(shù)中的一位被輸入數(shù)據(jù)替換，并存入存儲(chǔ)器。
4.根據(jù)權(quán)利要求3所述的存儲(chǔ)器錯(cuò)誤檢查和糾錯(cuò)編碼電路，其特征在于，所述的解碼器包括由異或門(mén)組成的異或邏輯樹(shù)以及異或?qū)Ρ入娐?，?jīng)過(guò)異或邏輯樹(shù)生成的結(jié)果和相關(guān)聯(lián)的校驗(yàn)位分別輸入至異或?qū)Ρ入娐愤M(jìn)行異或，從異或?qū)Ρ入娐份敵鏊霭殡S式。
5.根據(jù)權(quán)利要求3所述的存儲(chǔ)器錯(cuò)誤檢查和糾錯(cuò)編碼電路，其特征在于，所述的糾錯(cuò)電路其包括一多路選擇器、復(fù)數(shù)個(gè)拼接電路，以及與所述的拼接電路等量的糾錯(cuò)模塊，所述的多路選擇器的輸出端分別與復(fù)數(shù)個(gè)拼接電路相連，所述的每一個(gè)拼接電路分別與一糾錯(cuò)模塊相連。
6.根據(jù)權(quán)利要求3所述的存儲(chǔ)器錯(cuò)誤檢查和糾錯(cuò)編碼電路，其特征在于，所述的編碼器其包括復(fù)數(shù)個(gè)異或邏輯電路以及復(fù)數(shù)個(gè)選擇控制電路，其中一異或邏輯電路的輸出端分別與每一個(gè)選擇控制電路相連，所述的選擇控制電路分別與一1位異或邏輯電路相連。
7.根據(jù)權(quán)利要求3所述的存儲(chǔ)器錯(cuò)誤檢查和糾錯(cuò)編碼電路，其特征在于，所述的接口電路中抽取糾錯(cuò)數(shù)據(jù)位的抽取電路包括復(fù)數(shù)個(gè)多路選擇器，每一個(gè)多路選擇器的輸入端分別獲取取出的數(shù)據(jù)位以及地址位信號(hào)，輸出的是抽取的數(shù)據(jù)。
8.根據(jù)權(quán)利要求3所述的存儲(chǔ)器錯(cuò)誤檢查和糾錯(cuò)編碼電路，其特征在于，所述的接口電路中替換輸入數(shù)據(jù)位的放回電路包括復(fù)數(shù)個(gè)傳輸電路，每一個(gè)傳輸電路分別獲取取出的數(shù)據(jù)位、輸入的數(shù)據(jù)位以及地址位信號(hào)，輸出為經(jīng)替換的新數(shù)據(jù)。
9.根據(jù)權(quán)利要求6所述的存儲(chǔ)器錯(cuò)誤檢查和糾錯(cuò)編碼電路，其特征在于，所述的選擇控制電路為兩類，至少兩組第一種所述的選擇控制電路是由一異或邏輯電路與一多路選擇器連接而成，所述的多路選擇器與一地址信號(hào)選擇電路相連；另一種所述的選擇控制電路是由一異或邏輯電路和一與門(mén)邏輯電路連接而成。
全文摘要
本發(fā)明為一種存儲(chǔ)器檢錯(cuò)和糾錯(cuò)編碼電路及利用其讀寫(xiě)數(shù)據(jù)的方法，其以G矩陣為邏輯核心，提出的從存儲(chǔ)器讀取數(shù)據(jù)的檢錯(cuò)和糾錯(cuò)方法，其包含解碼過(guò)程和糾錯(cuò)過(guò)程；同時(shí)提出利用上述檢錯(cuò)和糾錯(cuò)方法實(shí)現(xiàn)的寫(xiě)入數(shù)據(jù)的方法，其除了包括解碼過(guò)程和糾錯(cuò)過(guò)程外，還包括一編碼過(guò)程；最后提出一存儲(chǔ)器檢錯(cuò)糾錯(cuò)和編碼電路，用以實(shí)現(xiàn)上述兩種方法，其包括一解碼器、一糾錯(cuò)電路、一編碼器、一接口電路以及相應(yīng)的數(shù)據(jù)傳輸線路；從而實(shí)現(xiàn)簡(jiǎn)化底層電路的布局布線，加快電路的運(yùn)行速度、簡(jiǎn)化編碼電路、提高編碼率的目的。
文檔編號(hào)G11C29/40GK101067972SQ20071009860
公開(kāi)日2007年11月7日 申請(qǐng)日期2007年4月23日 優(yōu)先權(quán)日2007年4月23日
發(fā)明者朱一明, 蘇如偉 申請(qǐng)人:北京芯技佳易微電子科技有限公司