專利名稱：同時編程與編程驗證的非易失性存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及非易失性設備，包括閃速存儲器及頁面模式閃速存儲器，其包括編程及編程驗證操作。
背景技術(shù)：
非易失性存儲器設備一般包括有存儲器單元的存儲器陣列，即使從設備移除電源，存儲器單元仍可保持其數(shù)據(jù)。有許多種類的非易失性存儲器設備，其中一種包括所謂的″只讀存儲器″，如掩模只讀存儲器，通過將雜質(zhì)植入金屬氧化物半導體晶體管的溝道區(qū)域而儲存數(shù)據(jù)。儲存在掩模只讀存儲器設備及其他非易失性只讀存儲器設備的數(shù)據(jù)無法當場改變。另一種非易失性存儲器設備包括電擦除及編程存儲器單元，如閃速存儲器。儲存在閃速存儲器單元及其他非易失性電擦除及編程存儲器單元的數(shù)據(jù)，可以使用電子編程及擦除過程當場改變。代表的閃速存儲器技術(shù)包括浮動柵極存儲器單元及電荷陷獲存儲器單元，如硅氧氮氧硅(SONOS)、氮化物只讀存儲器(NROM)、PHINES等。
有許多偏壓(bias)過程可供編程及擦除閃速存儲器中的存儲器單元。用于浮動柵極存儲器單元及電荷陷獲存儲器單元的偏壓過程，造成電子和/或空穴進入或移出浮動柵極或電荷陷獲結(jié)構(gòu)。在浮動柵極或電荷陷獲結(jié)構(gòu)中保留的電荷濃度會影響存儲器單元的臨界電壓。因此，通過控制在浮動柵極或電荷陷獲結(jié)構(gòu)中的電荷數(shù)量，則可設定存儲器單元的臨界電壓和儲存數(shù)據(jù)。
由于結(jié)合閃速存儲器大、高密度陣列及快速存取的需求，因而開發(fā)了頁面讀取及突發(fā)讀取閃速存儲器。在普通的閃速存儲器中，讀取操作是逐字進行的，使得在特定時間內(nèi)，如地址轉(zhuǎn)換后的時間(TTA，如100納秒(ns)到70納秒)或芯片啟動信號后的時間(TCE)，僅尋址一16位字，且感測其內(nèi)容并輸出其數(shù)據(jù)。在頁面模式設備，陣列的輸入及輸出結(jié)構(gòu)可能包括快速存取緩沖器，供儲存如包括芯片上1024位或2048位的頁面。編程及讀取過程使用頁面緩沖器，以改善生產(chǎn)量，且在一些例子，在編程至頁面緩沖器且從頁面緩沖過程讀取期間，設定編程及讀取過程，以提供在一時間尋址多于一個字，如四個字(64字)或更多，可以突發(fā)模式或其他模式在非常短暫的循環(huán)時間內(nèi)讀取儲存在頁面模式的數(shù)據(jù)。
根據(jù)典型的過程，為了編程陣列中的頁面，將具有欲編程的數(shù)據(jù)的頁面緩沖器載入，這些成塊的數(shù)據(jù)被轉(zhuǎn)移至與一組感測放大器連接的位鎖存器，此組感測放大器包括如32或64個感測放大器，通過解碼電路而與陣列的行連接，且編程并行頁面的成塊數(shù)據(jù)，伴隨以對應的位鎖存器中的數(shù)據(jù)控制每一位線的編程偏壓。頁面模式編程的驗證程序可以包括將對應已成功編程的單元的頁面緩沖器中的位自動清除。之后，讀取儲存在頁面緩沖器的數(shù)據(jù)以驗證所有的位已被清除，這表示成功的頁面編程操作。
如前所述，編程閃速存儲器設備的操作一般涉及產(chǎn)生電荷注入或釋放至電荷儲存結(jié)構(gòu)的過程，而此過程影響單元的臨界。對于現(xiàn)代化高密度操作，此電荷注入或釋放必須嚴謹?shù)乜刂?。對于每一單元多位的實施例而言，即使是電荷注入或釋放操作的較大控制的也需要控制。
因為伴隨存儲器單元特征變化、施加電壓變化及其他跨越陣列的參數(shù)變化，存儲器設備中存儲器臨界需要精密控制，使得用于非易失性存儲器中編程及擦除操作的偏壓程序，可以在分布單元產(chǎn)生儲存在單元中的電荷不均勻。因此，施加在許多設備的此偏壓過程包括位于每一脈沖之間，或每一組脈沖之間的驗證操作的編程序列。一般驗證過程包括驅(qū)動字線以編程驗證級，以提供編程或擦除裕量，其中編程驗證級與標準讀取級有些微改變。之后，從存儲器單元感測數(shù)據(jù)，以決定每一單元是否已經(jīng)成功編程或擦除。如果驗證程序失敗，驗證操作之后的再次試驗編程脈沖反復實施，直到達成成功驗證或是再次試驗的數(shù)目達到了最大值。
為了精密控制臨界而設計存儲器設備，使得可能需要數(shù)次反復的編程及驗證程序，如此會引起使特定的設備上的單元收斂到一個目標臨界值的臨界電壓的變化。因此，編程操作所需的時間包括有編程脈沖及編程驗證間隔的多個循環(huán)。參見Hsu et al.的美國專利號6,714,457、Huang et al.的美國專利號5,835,414、Lin et al.的美國專利號5,748,545、Chen et al.的美國專利號5,751,637、Chen et al.的美國專利號5,787,039、Hollmer et al.的美國專利號5,638,326及Lin的美國專利號6,141,253。
期待提供一種非易失性存儲器的結(jié)構(gòu)及用于存儲器的編程及編程驗證程序，可降低編程操作所需的時間，同時支持存儲器單元臨界電壓的精確控制。

發(fā)明內(nèi)容
本發(fā)明提供一種編程非易失性存儲器設備的方法，此非易失性存儲器設備具有位于存儲器單元內(nèi)由各自的存儲器地址識別的輸入數(shù)據(jù)。此方法包括載入欲儲存于一組存儲器單元內(nèi)的一組數(shù)據(jù)，該組存儲器單元包括具有相同的較高階地址位的存儲器單元，如單一頁面中的存儲器單元。執(zhí)行編程序列，此編程序列包括第一次及第二次施加循環(huán)。在第一次循環(huán)，編程偏壓施加于此組存儲器單元的第一部分，同時施加編程驗證偏壓及感測儲存于此組存儲器單元的第二部分。這樣，此組存儲器單元的第一部分被編程，而此組存儲器單元的第二部分被驗證。此操作之后進行第二次偏壓施加循環(huán)，其中編程偏壓至此組存儲器單元的第二部分，同時施加編程驗證偏壓及感測儲存于此組存儲器單元的第一部分。這兩個偏壓施加循環(huán)會對此組存儲器單元的第一部分及第二部分皆施加。在實施例中，此編程序列包括響應于第一次及第二次偏壓施加期間的感測操作更新欲編程的此組數(shù)據(jù)。若該更新數(shù)據(jù)未指示編程序列成功，則使用這組更新的數(shù)據(jù)再次嘗試此編程序列。這個偏壓循環(huán)會重復實施直到這組存儲器單元的兩個部分都成功編程。這樣，供驗證這組存儲器單元所需的時間藏在編程所使用的時間之內(nèi)，因此，節(jié)省整個編程操作的實質(zhì)時間。此技術(shù)適于需要多個編程脈沖的設備中，以達到對于欲編程的單元的門限電壓的嚴謹控制。
此非易失性存儲器設備包括支持編程且驗證的結(jié)構(gòu)，舉例來說，此組存儲器單元包括在存儲器陣列單元的列單元。此組存儲器單元的第一部分與沿著此列的第一字線連接，此組存儲器單元的此第二部分與此沿著此列的第二字線連接。因此，此陣列沿著此列分裂，且沿著此列的這兩字線中的每個具有獨立的字線驅(qū)動器，此獨立的字線驅(qū)動器響應于同一較高階地址的位而啟動。
在一個實施例中，沿著此列的該存儲器單元可通過頁面地址存取，其中地址包括大量的單元，如1024或2048單元。受第一次及第二次偏壓施加循環(huán)影響的該組存儲器單元可能在此例中每頁面包括64存儲器單元或128存儲器單元。此組存儲器單元的第一部分可能包括與字線之一連接的16、32或64存儲器單元塊，而此組存儲器單元的第二部分可能包括與沿著此列的第二字線連接的16、32或64存儲器單元塊。在另一實施例中，受編程序列影響的此組存儲器單元，包括在第一扇區(qū)的第一列存儲器單元，及在第二扇區(qū)的第二列存儲器單元，此第一扇區(qū)與沿著此第一列的第一字線連接，此第二扇區(qū)與沿著此第二列的第二字線連接。第一字線及第二字線由獨立的字線驅(qū)動器所驅(qū)動，此獨立的字線驅(qū)動器響應于同一較高階地址位啟動，使得頁面包括沿著第一扇區(qū)中的一列的存儲器單元及沿著第二扇區(qū)中的另一列的存儲器單元。
該方法的實施例包括把頁面的數(shù)據(jù)存儲在此存儲器設備上的緩沖器，此數(shù)據(jù)將儲存在識別為此較高階地址位的相對存儲器單元頁面。來自緩沖器的數(shù)據(jù)塊載入與解碼電路連接的位鎖存器。此編程序列包括執(zhí)行第一次及第二次偏壓施加循環(huán)于此分裂頁面的第一部分的第一塊及在此分裂頁面的第二部分的第二塊，重復執(zhí)行直至這對數(shù)據(jù)塊被成功編程，且之后從緩沖器的下對數(shù)據(jù)載入數(shù)據(jù)至位鎖存器，且編程直到頁面的數(shù)據(jù)編程。
描述了一種集成電路，可支持上述的編程且驗證方法。集成電路包括存儲器單元陣列，此存儲器單元陣列包括多個位線及多個字線。解碼電路與此多個位線及此多個字線連接，尋址存取陣列中的存儲器單元，且選擇性施加編程偏壓及編程驗證偏壓于具有共同較高階地址的位的第一及第二字線，如頁面的地址。感測電路與此陣列連接，配置為感測并行的多個存儲器單元的數(shù)據(jù)，如上述的存儲器單元塊。緩沖器電路與此陣列連接。此外，狀態(tài)機或其他電路與陣列、解碼電路及緩沖器連接，以控制編程操作的執(zhí)行。此編程操作包括上述的方法。
在本發(fā)明的實施例中，緩沖電路包括分頁緩沖器，其儲存欲儲存在存儲器單元的對應頁面的頁面的數(shù)據(jù)。在其他實施例，此緩沖電路包括多個與解碼電路連接且與感測放大器連接的多個鎖存器。多個鎖存器儲存來自頁面而欲儲存的數(shù)據(jù)塊，其表示在特定偏壓施加循環(huán)期間，在陣列的對應位上的存儲器單元是否需要編程。在另一實施例中，緩沖電路同時包括上述的分頁緩沖器及多個鎖存器。
在此所述的技術(shù)包括集成電路結(jié)構(gòu)，其具有分裂頁面結(jié)構(gòu)，其中編程偏壓可以對分裂頁面的第一部分實施，同時對分裂頁面的第二部分實施編程驗證偏壓。支持高速頁面模式操作，達到在編程期間達到改善起始電壓控制，且降低編程所需的時間，而這是因為編程驗證所需的時間隱藏在施加編程脈沖所需的時間。
本發(fā)明的其他方面及優(yōu)點可通過下列的附圖及詳細說明及權(quán)利要求而了解。


圖1為集成電路的方框圖，此集成電路包括具有編程且驗證結(jié)構(gòu)的非易失性存儲器。
圖2為支持在集成電路中編程且驗證的結(jié)構(gòu)簡圖。
圖3為支持在集成電路中編程且驗證的另一結(jié)構(gòu)簡圖。
圖4說明與行解碼器及位線連接的電路，其支持集成電路中編程且驗證操作。
圖5說明與列解碼器及位線連接的電路，其支持集成電路中編程且驗證操作。
圖6A至圖6C包括簡圖，作為說明集成電路中編程且驗證操作的參考。
圖7為適于集成電路存儲器的編程且驗證操作的流程圖。
圖號說明9集成電路存儲器設備10閃速存儲器陣列11列解碼器 12行解碼器13感測放大器 15分頁緩沖器20地址電路 19總線21狀態(tài)機 22電路50左庫 51右?guī)?2、53X解碼器 64Y解碼器58、59、60、61字線驅(qū)動器 54、55、56、57字線66左組 67右組68總線 80頂扇區(qū)81底扇區(qū) 82、83字線84、85字線驅(qū)動器 86、87位線100、101電流路徑 102、103電流路徑104、105字線驅(qū)動器 106底方塊晶體管107、109頂方塊晶體管 110、111晶體管112、113選擇器 114、115負載116、117位鎖存器 118電壓調(diào)節(jié)器150調(diào)節(jié)器電路 151、152線153第二選擇器 154第一選擇器156、157、158、159、160、161晶體管200陣列201第一組202第二組 203數(shù)據(jù)總線204分頁緩沖器具體實施方式
本發(fā)明的實施例的詳細描述可參考圖1至圖7。
圖1為單一芯片、集成電路存儲器設備9的簡單方塊圖，設備9支持頁面模式操作及編程且驗證操作。此存儲器設備9包括閃速存儲器陣列10，閃速存儲器陣列10包括一個陣列的存儲器單元，其一般排列為多個扇區(qū)，且可使用多個位線、多個字線及多個扇區(qū)選擇線來讀取。列解碼器11用于存取選擇的字線及扇區(qū)。多個字線包括數(shù)對字線，這些字線被存取以響應相同的較高階地址位，其于下文解釋。Y選擇行解碼器12用于存取選擇的位線。多個感測放大器13或其他感測電路，與來自行解碼器12輸出的數(shù)據(jù)線連接，且配置為感測并行的兩塊數(shù)據(jù)，其中每一塊數(shù)據(jù)包括如32位。
在示例性的例子中，一頁面的數(shù)據(jù)包括1024位。在該例中，兩塊數(shù)據(jù)總數(shù)為64位，其可通過與行解碼器12連接的64個感測放大器而并行讀取。這64位對應4個字，其每個包括為8位寬的兩個位組。其他實施例中，每個頁面包括較多的位，如每個頁面2048位或更多較大或較小塊。用于連接位鎖存器的感測放大器13用于編程期間使用，其與行解碼器12連接。感測放大器13及位鎖存器與分頁緩沖器15連接，使得數(shù)據(jù)可從感測放大器13移至分頁緩沖器15，且從分頁緩沖器15至位鎖存器，以支持讀取、擦除及編程操作。地址電路20包括在存儲器設備中，如圖1所示。地址電路20提供地址給列解碼器11、行解碼器12及分頁緩沖器15。輸入/輸出總線19與分頁緩沖器15連接。
供頁面模式讀取、擦除及編程操作(包括編程且驗證操作)的狀態(tài)機21包括在集成電路中。支持狀態(tài)機、讀取、擦除及編程供應電壓的操作由電路上的電路22產(chǎn)生及控制。狀態(tài)機21包括執(zhí)行指令、編程邏輯結(jié)構(gòu)、專用邏輯或其各種結(jié)合的處理器。
配置陣列10，使得用于儲存頁面的數(shù)據(jù)的這些組單元包括與第一位線連接的第一部分及與第二字線連接的第二部分，其中此頁面的數(shù)據(jù)由相同的較高階地址位所識別。配置狀態(tài)機21及解碼器11及12，使得編程偏壓可以施加于一些位線及字線，這些位線與字線與儲存此頁面的第一部分的數(shù)據(jù)塊的單元連接，而編程偏壓施加于一些位線及字線，這些位線與字線與儲存此頁面的第二部分的其他數(shù)據(jù)塊的單元連接。在乒乓型操作中，編程且驗證操作包括一序列，該序列編程此頁面的第一部分的單元，且驗證此頁面的第二部分的單元，之后編程此頁面的第二部分的單元，且驗證此頁面的第一部分的單元。因此，編程此頁面的第一部分的單元所需的時間實質(zhì)上與驗證此頁面的第二部分的單元所需的時間重疊。其中，此頁面的每一部分需要數(shù)個編程及編程驗證步驟，以達到精確控制單元臨界電壓。通過實施在此所述的技術(shù)，很少或沒有額外分配至驗證步驟的時間，使得編程操作可以達成。
圖2為具有分裂頁面的陣列結(jié)構(gòu)的簡圖。如圖所示，此陣列分為左庫(BANK)50及右?guī)?1。X解碼器52及X解碼器53分別與左庫50及右?guī)?1連接。左庫50的字線54及右?guī)?1的字線55安排為沿著陣列中的行存儲器單元。字線驅(qū)動器58及59分別驅(qū)動字線54及字線55，以響應基于頁面地址的X解碼器52及53，其中此頁面地址包括存儲器單元的較高階地址位的地址。在編程操作期間，字線58及59所施加的偏壓可以如下所述分別控制。字線驅(qū)動器60及61分別驅(qū)動字線56及字線57，以相似的手段響應X解碼器52及53。Y解碼器64與陣列中的位線連接，且可操作以響應尋址選擇N個感測放大器SA
的左組66的位線的第一塊，及N個感測放大器SA[N:(2N-1)]的右組67的位線的第二塊。在編程操作期間，左組66及右組67可以被選擇性地操作以用于實施編程偏壓或用于感測數(shù)據(jù)，如下所述。感測放大器的這些組66、67通過總線68與分頁緩沖器連接，其中使用靜態(tài)隨機存取存儲器(SRAM)或其他讀取/寫入儲存技術(shù)而執(zhí)行此分頁緩沖器。分頁緩沖器包括儲存多個N位數(shù)據(jù)塊(M×N位)的左庫，及儲存多個N位數(shù)據(jù)塊(M×N位)的右?guī)?。在不同的實施例中，此分頁緩沖器可以邏輯方式或物理方式分割為左及右?guī)?。概念上來說，編程操作包括圖2中以箭號(A)-(D)示出的數(shù)據(jù)流。數(shù)據(jù)流(A)代表從分頁緩沖器載入數(shù)據(jù)塊至與感測放大器的左組66連接的位鎖存器，且實施編程偏壓以編程左庫50。數(shù)據(jù)流(B)代表實施驗證偏壓，從單元感測數(shù)據(jù)，且更新分頁緩沖器中的數(shù)據(jù)，以響應右?guī)?1的不同操作，且可以在數(shù)據(jù)流(A)代表的操作完成同時完成。數(shù)據(jù)流(C)代表從分頁緩沖器載入數(shù)據(jù)塊至與感測放大器的右組67連接的位鎖存器，且實施編程偏壓以編程右?guī)?0。數(shù)據(jù)流(D)代表實施驗證偏壓，從單元感測數(shù)據(jù)，且更新分頁緩沖器中的數(shù)據(jù)，以響應左庫50的不同操作，且可以在數(shù)據(jù)流(C)代表的操作完成同時完成。因此，儲存在與字線54及55連接的單元中的頁面的數(shù)據(jù)的第一部分被編程，而儲存在與字線54及55連接的單元中的頁面的數(shù)據(jù)的第二部分，使用不同的數(shù)據(jù)路徑及偏壓而被驗證。
圖3為具有分裂頁面的另一陣列結(jié)構(gòu)的簡圖。如圖所示，此陣列分為頂扇區(qū)80及底扇區(qū)81，其包括安排沿著頂扇區(qū)80的列單元的字線82及安排沿著底扇區(qū)81的列單元的字線83。X解碼器(未顯示)選擇字線驅(qū)動器84及85，其分別驅(qū)動字線82及83，以響應同一頁面地址。
頂扇區(qū)80包括左庫，其中全局位線，如位線86使用頂選擇結(jié)構(gòu)SELT(N)及底選擇結(jié)構(gòu)SELB(N)，與對應于行而與單元連接的局域位線連接且斷開。頂選擇結(jié)構(gòu)SELT(N)及底選擇結(jié)構(gòu)SELB(N)被扇區(qū)選擇線SECN控制，且之后通過扇區(qū)解碼器產(chǎn)生。此外，頂扇區(qū)80包括右?guī)?，其中全局位線，如位線87使用頂選擇結(jié)構(gòu)SELT(N-1)及底選擇結(jié)構(gòu)SELB(N-1)，與對應于行與單元連接的局域位線連接且斷開，頂選擇結(jié)構(gòu)SELT(N-1)及底選擇結(jié)構(gòu)SELB(N-1)被扇區(qū)選擇線SECN-1控制。
底扇區(qū)81包括左庫，其中全局位線，如位線86使用頂選擇結(jié)構(gòu)SELT(N-1)及底選擇結(jié)構(gòu)SELB(N-1)，與對應于行與單元連接的局域位線連接且斷開。頂選擇結(jié)構(gòu)SELT(N-1)及底選擇結(jié)構(gòu)SELB(N-1)被扇區(qū)選擇線SECN-1控制，且之后通過扇區(qū)解碼器產(chǎn)生。再者，底扇區(qū)81包括右?guī)?，其中全局位線，如位線87使用頂選擇結(jié)構(gòu)SELT(N)及底選擇結(jié)構(gòu)SELB(N)，與對應于行與單元連接的局域位線連接且斷開，頂選擇結(jié)構(gòu)SELT(N)及底選擇結(jié)構(gòu)SELB(N)被扇區(qū)選擇線SECN控制。
也顯示在圖3的是行解碼器、感測放大器及分頁緩沖器結(jié)構(gòu)，其描述參考前述圖2的描述，并以類似的設備符號表示。
因此，顯示在圖3的陣列的安排使得儲存在存儲器單元，如單元A的頁面的數(shù)據(jù)的第一部分在頂扇區(qū)80的左庫，而儲存在存儲器單元，如單元B的頁面的數(shù)據(jù)的第二部分在底扇區(qū)81的右?guī)?。在此手段的編程操作期間，施加于字線82及傳送至單元A的偏壓可以與施加于字線83及傳送至單元B的偏壓不同。
圖4說明如參考圖2所述的具有分裂頁面的存儲器設備的一個實施例的編程且驗證操作的電流路徑?；旧?，頁面的第一部分的單元A的編程操作沿著電流路徑100及101執(zhí)行，而頁面的第二部分的單元B的驗證操作沿著電流路徑102及103執(zhí)行。如所述，單元A位于與字線WL0A連接的一行存儲器單元，而單元B位于與字線WL0B連接的一行存儲器單元。在說明的實施例中，字線WL0A由字線驅(qū)動器104控制，字線WL0B由字線驅(qū)動器105控制。在編程且驗證操作期間，字線驅(qū)動器104及105可以被選擇性操作，以使用如下列圖5所述的結(jié)構(gòu)來實施不同的偏壓。
在陣列的左庫中的單元A及其他單元通過局域位線而與包括頂方塊晶體管107的頂選擇結(jié)構(gòu)連接，其中頂方塊晶體管107由信號BLB(N)控制，包括底方塊晶體管106的底選擇結(jié)構(gòu)由信號BLT(N)控制。從頂方塊晶體管107，電流通過作為行解碼器電路一部分的-Y傳遞晶體管110而行進到全局位線，到信號SELECTBL1所控制的選擇器112。在編程操作期間，選擇器112被控制以把電流引導到稱為″需要編程？(NEED PGM？)″鎖存器的位鎖存器116。位鎖存器116通過設備的控制狀態(tài)機控制下的電壓調(diào)節(jié)器118提供電源。電壓調(diào)節(jié)器118通過芯片內(nèi)(ON-CHIP)電荷泵及芯片外(OFF-CHIP)電源驅(qū)動而提供于各種述及的實施例中。
在代表的實施例中，存儲器單元包括溝道熱電子注入而編程的氮化電荷陷獲單元或浮動柵極單元，溝道熱電子注入通過在位線施加高的正電壓，在字線施加正電壓，且源極接地。在驗證操作期間，或在讀取操作期間，選擇器112被控制以引導電流通過負載114。在感測操作前間，對于位線施加的電壓也是正電壓，其通過負載114而傳送。感測放大器SA0與負載114連接，且產(chǎn)生經(jīng)感測的輸出數(shù)據(jù)DO0。
單元B及其他在陣列右?guī)斓膯卧?，通過局域位線而與頂選擇結(jié)構(gòu)連接，頂選擇結(jié)構(gòu)包括由信號BLB(N)控制的頂方塊晶體管109，且底選擇結(jié)構(gòu)包括由信號BLT(N)控制的底方塊晶體管108。從頂方塊晶體管109，電流通過部分行解碼器-Y傳遞晶體管111而行至全局位線，到信號SELECTBL2所控制的選擇器113。在讀取或驗證操作期間，選擇器113被控制以引導電流通過負載115。感測放大器SA63與負載115連接，且產(chǎn)生經(jīng)感測的輸出數(shù)據(jù)D063。在驗證操作前間，經(jīng)感測的輸出數(shù)據(jù)與位鎖存器117中的數(shù)據(jù)或?qū)诖鎯ζ鲉卧姆猪摼彌_器中的數(shù)據(jù)比較，以決定是否在下一個編程步驟需要將編程脈沖施加于存儲器單元。選擇器112在編程期間被控制以引導電流至稱為″需要編程？″鎖存器的位鎖存器117。位鎖存器117通過電壓調(diào)節(jié)器118提供電源，其中，電壓調(diào)節(jié)器118在設備的控制狀態(tài)機的控制下傳送編程偏壓。
圖5說明在編程且驗證操作期間，用于施加于字線WL0A、WL0B的各種偏壓的結(jié)構(gòu)及字線驅(qū)動器。這些結(jié)構(gòu)包括調(diào)節(jié)器電路150，其可傳送編程電平電壓到線151及傳送編程驗證電平電壓到線152。如前所述，在施加溝道熱電子注入的例子中，編程偏壓及編程驗證偏壓階為正電壓，其可同時施加在陣列上。調(diào)節(jié)器電路150通過芯片內(nèi)電荷泵及芯片外電源驅(qū)動而可提供于各種述及的實施例中。將線151及152上的電壓施加于信號SELECWL1所控制的第一選擇器154及信號SELECWL2所控制的第二選擇器153。
在施加編程偏壓于字線WL0A的操作期間，運作選擇器154以施加編程電平電壓于全局字線GWL1，如在實施例中約為10伏特。全局字線GWL1施加于陣列的左庫的字線驅(qū)動器，其包括與字線WL0A連接的驅(qū)動器，驅(qū)動器包括晶體管156、158及160。晶體管156為P溝道晶體管，形成于與其漏極連接的井中。晶體管158及160為N溝道晶體管，其皆具有與偏壓線WLDRVSS連接的井，偏壓線WLDRVSS一般為接地或其他參考電平，如編程抑制電平，施加于字線驅(qū)動器。當選擇字線WL0A，解碼器陣列將施加接地信號至晶體管156及160的柵極，及供應電位于晶體管158的柵極。來自全局字線GWL1的編程電壓流經(jīng)晶體管156及158至字線WL0A。
在施加編程驗證偏壓于字線WL0B的操作期間，操作選擇器153以施加編程驗證電平電壓于全局字線GWL2，如在一實施例中約為5伏特。全局字線GWL2施加于陣列之右?guī)斓淖志€驅(qū)動器，其包括與字線WL0B連接的驅(qū)動器，驅(qū)動器包括晶體管157、159及161。晶體管159為一P溝道晶體管，形成于與其漏極連接的井中。晶體管157及161為N溝道晶體管，其皆具有與偏壓線WLDRVSS連接的井，偏壓線WLDRVSS一般為接地或其他參考電平，如編程抑制電平，施加于字線驅(qū)動器。當選擇字線WL0B，解碼器陣列將施加接地信號至晶體管159及161的柵極，及電源電勢于晶體管157的柵極。來自全局字線GWL2的編程電壓流經(jīng)晶體管157及159至字線。
因此，顯示在圖4及圖5中的結(jié)構(gòu)為集成電路上電路的代表，其支持施加編程偏壓于儲存陣列左庫的頁面的數(shù)據(jù)的存儲器單元，施加編程驗證偏壓至儲存陣列右?guī)斓捻撁嬷袛?shù)據(jù)的存儲器單元，反之亦然。
圖6A至圖6C為解釋編程且驗證序列的簡圖。如圖6A所示，集成電路的組件包括陣列200、感測放大器SA
的第一組201及感測放大器SA[32:63]的第二組202。數(shù)據(jù)總線203在感測放大器第一及第二組201、202之間連接，且分頁緩沖器如同SRAM般實施。在說明的例子中，數(shù)據(jù)塊包括32位，且可使用分裂頁面設備，如參考圖4及圖5所述的結(jié)構(gòu)，而感測及編程并行的數(shù)據(jù)塊。
在圖6A中說明三個編程且驗證操作。在第一步驟(步驟1)中，一個頁面的數(shù)據(jù)載入分頁緩沖器204。此頁面由多個64位寬組數(shù)據(jù)組成，包括由位0-31的左塊及包括位31-34的右塊。在第二步驟(步驟2)中，64位的數(shù)據(jù)載入總線203，包括左數(shù)據(jù)塊及三十二個第一(1′S)在右數(shù)據(jù)塊的位置。在第三步驟(步驟3)，數(shù)據(jù)從數(shù)據(jù)總線傳送至與感測放大器連接的位鎖存器。與感測放大器SA
連接的位鎖存器載入左塊數(shù)據(jù)，而與感測放大器SA[32:63]連接的位鎖存器載入所有的第一，其中第一儲存在對應于″不用編程狀態(tài)″的位鎖存器中。在從SRAM將數(shù)據(jù)傳送至位鎖存器，則程序?qū)⑦M入施加偏壓于陣列。
圖6B說明簡單流程中的步驟4A、4B、4C及4D，其為并行執(zhí)行，以至少在時間上有部分重疊。具體來說，來自與感測放大器SA
連接的位鎖存器的數(shù)據(jù)，被編程至陣列200的左庫中對應的單元(步驟4A)，而在陣列右?guī)斓臄?shù)據(jù)被感測(步驟4B)，且之后載入總線203(步驟4C)。同時第一數(shù)據(jù)塊復制回至總線(步驟4D)。步驟4A-4D使得總線上的數(shù)據(jù)包括待編程未修改的第一數(shù)據(jù)塊，且第二數(shù)據(jù)塊等于編程之前，感測陣列中對應單元的數(shù)據(jù)。
圖6C說明此過程的最后一個步驟，其中分頁緩沖器更新，以響應編程且驗證的序列。具體來說，來自總線的數(shù)據(jù)與儲存在分頁緩沖器中的數(shù)據(jù)相比較。若在分頁緩沖器中的對應位與總線上的數(shù)據(jù)相符，則分頁緩沖器中的位的數(shù)值更新為″1″，表示″不要編程″狀態(tài)，這是因為已證實在此循環(huán)，存儲器單元已儲存正確的數(shù)據(jù)。因為在公知技術(shù)的閃速存儲器技術(shù)中，在編程之前施加擦除循環(huán)，則在第一次循環(huán)期間，右?guī)熘袘摬粫腥魏螁卧诰幊虪顟B(tài)，因此，來字具有數(shù)據(jù)儲存于分頁緩沖器的陣列所感測的數(shù)據(jù)的任何錯誤可以對應到供編程的位位置。
圖6A至圖6C說明編程左庫中的數(shù)據(jù)塊，同時驗證右?guī)斓臄?shù)據(jù)塊。此操作重復執(zhí)行，將步驟2顛倒，使得所有表示為″不會編程″狀態(tài)的第一載入與感測放大器SA
連接的位鎖存器，且在驗證位0-31時，在陣列的另一側(cè)執(zhí)行步驟4A-4D，以編程位32-63。在此第二循環(huán)，在左庫(位0-31)于編程狀態(tài)的那些單元會是在先前編程且驗證循環(huán)中編程的單元。因此，來自具有數(shù)據(jù)儲存于分頁緩沖器的陣列所感測的數(shù)據(jù)的任何錯誤不會對應到供編程的位位置，不會成功通過編程驗證。這個序列將會對陣列左及右側(cè)重復執(zhí)行，直到兩數(shù)據(jù)塊中的所有位皆成功編程。之后，兩數(shù)據(jù)塊反復程序化直到所有頁面都完成。
圖7為說明基于分裂頁面的編程且驗證設備中的頁面編程操作。一個頁面的數(shù)據(jù)之后載入分頁緩沖器，其中頁面包括偶數(shù)N塊，且算法標號n設定為0(方塊301)。之后，步驟302及303并行執(zhí)行，編程左半頁面的(N)塊，驗證右半頁面的(N+1)塊，實施參考圖6A至圖6C所述的程序。接著，分頁緩沖器SRAM基于驗證操作的結(jié)果更新(方塊304)。接著，步驟305及306并行執(zhí)行，驗證左半頁面的(N)塊，編程右半頁面的(N+1)塊。接著，分頁緩沖器SRAM基于驗證操作的結(jié)果更新(方塊307)。此時，(N)及(N+1)塊皆以執(zhí)行一次編程脈沖。檢查更新的分頁緩沖器，以決定是否所有的塊皆已通過驗證操作(方塊308)。如果未通過，算法分枝至方塊309，決定是否已達再次試驗的極限。如果未達再次試驗的極限，則算法回至步驟302及303，以再次對(N)及(N+1)塊試驗編程且驗證序列。如果在方塊309，已達再次試驗的極限，則此程序失敗(方塊310)。
如果在方塊308，(N)及(N+1)塊皆已通過驗證，則測試此數(shù)值，以通過決定N+1是否等于N，決定是否頁面中所有塊已被編程。如果所有塊并未被編程，則此數(shù)值N在方塊312增加2，之后，程序回至步驟302及303，以對下一對的塊執(zhí)行編程且驗證序列。如果在方塊311，決定所有在頁面中的塊皆已成功編程及驗證，則頁面編程程序結(jié)束(方塊313)。
此技術(shù)的實施例可以實施在存儲器單元，此存儲器單元每個單元儲存數(shù)個位，需要在單一單元中待編程的數(shù)個臨界階，或每個單元一位，視特定應用所需。
上述的技術(shù)適于用在閃速存儲器的廣泛應用中，包括非或門(NOR)閃速陣列、與非門(NAND)閃速陣列、虛擬接地陣列或其他陣列。上述的技術(shù)也適于使用浮動柵極存儲器單元的陣列，使用氮化電荷陷獲存儲器單元的陣列及使用其他存儲器單元的陣列。
權(quán)利要求
1.一種編程存儲器設備的方法，該存儲器設備具有由各自的存儲器單元地址識別的存儲器單元中的輸入數(shù)據(jù)，該方法包括載入欲儲存于一組存儲器單元內(nèi)的一組數(shù)據(jù)，該組存儲器單元包括特征在于在這些各自的存儲器單元地址中具有相同的較高等級地址位的存儲器單元；執(zhí)行編程序列，該編程序列包括第一次施加編程偏壓至該組存儲器單元的第一部分，同時施加編程驗證偏壓至及感測儲存于該組存儲器單元的第二部分中的數(shù)據(jù)；第二次施加編程偏壓至該組存儲器單元的該第二部分，同時施加編程驗證偏壓至及感測儲存于該組存儲器單元的該第一部分中的數(shù)據(jù)。
2.如權(quán)利要求1所述的方法，其中該組存儲器單元包括存儲器陣列單元中的一列單元，其中該組存儲器單元的該第一部分與沿著該列的第一字線連接，且該組存儲器單元的該第二部分與沿著該列的第二字線連接。
3.如權(quán)利要求1所述的方法，其中該組存儲器單元包括在第一扇區(qū)的第一列存儲器單元，及在第二扇區(qū)的第二列存儲器單元，該第一扇區(qū)與沿著該第一列的第一字線連接，該第二扇區(qū)與沿著該第二列的第二字線連接。
4.如權(quán)利要求1所述的方法，包括儲存一頁面的數(shù)據(jù)于該存儲器設備上的緩沖器，該數(shù)據(jù)將儲存在由該些較高階地址位所辨識的相應的存儲器單元頁面；以及其中該組數(shù)據(jù)包括來自該頁面的數(shù)據(jù)。
5.如權(quán)利要求1所述的方法，包括儲存頁面的數(shù)據(jù)于該存儲器設備上的緩沖器，該數(shù)據(jù)將儲存在由該些較高階地址位所辨識的相應的存儲器單元頁面；以及其中該頁面的數(shù)據(jù)包括多個可以并行感測的數(shù)據(jù)塊，且該第一部分包括來自該多個數(shù)據(jù)塊的第一塊，且該第二部分包括來自該多個數(shù)據(jù)塊的一第二塊。
6.如權(quán)利要求1所述的方法，包括儲存頁面的數(shù)據(jù)于該存儲器設備上的緩沖器，該數(shù)據(jù)將儲存在由該些較高階地址位所辨識的相應的存儲器單元頁面；以及其中該頁面的數(shù)據(jù)包括多個可以并行感測的數(shù)據(jù)塊，且該第一部分包括來自該多個數(shù)據(jù)塊的第一塊，且該第二部分包括來自該多個數(shù)據(jù)塊的第二塊，且更包括重復執(zhí)行該編程序列，以編程該頁面的該多個數(shù)據(jù)塊。
7.如權(quán)利要求6所述的方法，其中該頁面包括至少1000位，且該數(shù)據(jù)塊包括至少16位。
8.如權(quán)利要求1所述的方法，其中該編程序列包括更新該組數(shù)據(jù)，以回應在該第一次施加及在該第二次施加中的該感測，且若該組更新的數(shù)據(jù)未表示該編程序列已成功，則再次試驗該編程序列，以響應該組更新的數(shù)據(jù)。
9.一種集成電路，包括存儲器單元陣列，包括多個位線及多個字線；解碼電路，與該多個位線及該多個字線連接，以尋址存取該存儲器單元陣列中的存儲器單元；感測電路，與該存儲器單元陣列連接，該感測電路配置為感測并行的多個存儲器單元的數(shù)據(jù)；緩沖器電路，與該存儲器單元陣列連接；以及電路，與該存儲器單元陣列、該解碼電路及該緩沖器電路連接，以控制編程操作的執(zhí)行，該編程操作包括載入序列，在該緩沖器電路中載入一組數(shù)據(jù)，該組數(shù)據(jù)將被儲存在該存儲器單元陣列中的一組存儲器單元，該組存儲器單元通過具有相同的較高階地址位而可讀取的存儲器單元所組成；以及編程序列，該編程序列包括第一次施加編程偏壓至該組存儲器單元的第一部分，同時施加編程驗證偏壓至及感測儲存于該組存儲器單元的第二部分中的數(shù)據(jù)；以及第二次施加編程偏壓至該組存儲器單元的該第二部分，同時施加編程驗證偏壓至及感測儲存于該組存儲器單元的該第一部分中的數(shù)據(jù)。
10.如權(quán)利要求9所述的集成電路，其中該組存儲器單元包括在存儲器陣列的一列單元，其中該組存儲器單元的該第一部分與沿著該列的第一字線連接，且該組存儲器單元的該第二部分與該沿著該列的第二字線連接，且其中該解碼電路啟動供該第一字線及該第二字線的字線驅(qū)動器，以響應該相同的較高階地址位，且在該編程序列期間，選擇性施加該編程偏壓及該編程驗證偏壓至該第一及第二字線。
11.如權(quán)利要求9所述的集成電路，其中該組存儲器單元包括在第一扇區(qū)的第一列存儲器單元，及在第二扇區(qū)的第二列存儲器單元，該第一扇區(qū)與沿著該第一列的第一字線連接，該第二扇區(qū)與沿該第二列的第二字線連接，且該解碼電路啟動供該第一及該第二扇區(qū)及供該第一字線及該第二字線的字線驅(qū)動器，以響應該相同的較高等級地址位，且在該編程序列期間，選擇性施加該編程偏壓及該編程驗證偏壓至該第一及第二字線。
12.如權(quán)利要求9所述的集成電路，其中該緩沖器電路包括分頁緩沖器，以儲存一頁面的數(shù)據(jù)，該數(shù)據(jù)將儲存在由該些較高階地址位所辨識的相應的存儲器單元頁面。
13.如權(quán)利要求9所述的集成電路，其中該緩沖器電路包括分頁緩沖器，以儲存一頁面的數(shù)據(jù)，該數(shù)據(jù)將儲存在由該些較高階地址位所辨識的相應的存儲器單元頁面，以及多個鎖存器與該解碼電路連接，該些鎖存器儲存可以并行編程的數(shù)據(jù)塊，其中，該頁面之數(shù)據(jù)包括多個可以并行感測的數(shù)據(jù)塊，且該第一部分包括來自該多個塊的第一塊，且該第二部分包括來自該多個塊的第二塊。
14.如權(quán)利要求13所述的集成電路，其中該編程操作包括重復執(zhí)行該編程序列，以編程該頁面的該多個塊。
15.如權(quán)利要求14所述的集成電路，其中該頁面包括至少1000位且該塊包括至少16位。
16.如權(quán)利要求9所述的集成電路，其中該緩沖器電路包括多個鎖存器，該些鎖存器與該解碼電路連接，該些鎖存器儲存可以并行編程的數(shù)據(jù)塊，該編程序列包括更新該些鎖存器中的數(shù)據(jù)，以響應該第一施加及該第二施加的該感測，且若該更新數(shù)據(jù)未表示該編程序列已成功，則再次試驗該編程序列，以響應該組更新的數(shù)據(jù)。
17.一種集成電路，包括存儲器單元陣列，包括多個位線及多個字線；解碼電路，與該多個位線及該多個字線連接，以尋址存取該存儲器單元陣列中的存儲器單元；感測電路，與該存儲器單元陣列連接，該感測電路配置為感測并行的多個存儲器單元的數(shù)據(jù)；緩沖器電路，與該存儲器單元陣列連接；以及電路，與該存儲器單元陣列、該解碼電路及該緩沖器電路連接，以控制編程操作的執(zhí)行，該編程操作包括對多組數(shù)據(jù)反復執(zhí)行載入序列及編程序列，以編程該頁面的該數(shù)據(jù)，其中該載入序列載入一組數(shù)據(jù)至該緩沖器電路，該組數(shù)據(jù)將被儲存在該存儲器單元陣列中的一組存儲器單元，該組存儲器單元通過具有相同的較高階地址位而可讀取的存儲器單元所組成；以及該編程序列包括第一次施加編程偏壓至該組存儲器單元的第一部分，同時施加編程驗證偏壓至及感測儲存于該組存儲器單元的第二部分中的數(shù)據(jù)；第二次施加編程偏壓至該組存儲器單元的該第二部分，同時施加編程驗證偏壓至及感測儲存于該組存儲器單元的該第一部分中的數(shù)據(jù)；以及更新該緩沖器電路中的數(shù)據(jù)，以響應該第一施加及該第二施加的該感測，且若該更新數(shù)據(jù)未表示該編程序列已成功，則再次試驗該編程序列，以響應該組更新的數(shù)據(jù)。
18.如權(quán)利要求17所述的集成電路，其中該組存儲器單元包括在存儲器陣列的一列單元，其中該組存儲器單元的該第一部分與沿著該列的第一字線連接，且該組存儲器單元的該第二部分與沿著該列的第二字線連接，且其中該解碼電路啟動供該第一字線及該第二字線的字線驅(qū)動器，以響應該相同的較高階地址位，且在該編程序列期間，選擇性施加該編程偏壓及該編程驗證偏壓至該第一及第二字線。
19.如權(quán)利要求17所述的集成電路，其中該組存儲器單元包括在第一扇區(qū)的第一列存儲器單元，及在第二扇區(qū)的第二列存儲器單元，該第一扇區(qū)與沿該第一列的第一字線連接，該第二扇區(qū)與沿該第二列的第二字線連接，且該解碼電路啟動供該第一及該第二扇區(qū)及供該第一字線及該第二字線的字線驅(qū)動器，以響應該相同的較高等級地址位，且在該編程序列期間，選擇性施加該編程偏壓及該編程驗證偏壓至該第一及第二字線。
20.如權(quán)利要求17所述的集成電路，其中該頁面包括至少1000位且該塊包括至少16位。
全文摘要
本發(fā)明描述一種頁面模式編程序列，包括第一及第二偏壓施加循環(huán)。在第一循環(huán)，編程偏壓施加于此組存儲器單元的第一部分，同時施加編程驗證偏壓及感測儲存于此組存儲器單元的第二部分。這樣，此組存儲器單元的第一部分被編程，而此組存儲器單元的第二部分被驗證，此操作之后運行第二偏壓施加循環(huán)，其中編程偏壓至此組存儲器單元的第二部分，同時施加編程驗證偏壓及感測儲存于此組存儲器單元的第一部分。
文檔編號G11C11/56GK1941204SQ20061012666
公開日2007年4月4日 申請日期2006年8月31日 優(yōu)先權(quán)日2005年9月26日
發(fā)明者何文喬, 史毅駿, 張欽鴻, 洪俊雄 申請人:旺宏電子股份有限公司