專(zhuān)利名稱(chēng)：半導(dǎo)體存儲(chǔ)裝置的管道鎖存裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置。更具體地說(shuō)，本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置的管道鎖存裝置，該元件用于減少不必要的電流耗用及其尺寸。
背景技術(shù)：
通常，雙數(shù)據(jù)速率II同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(在下文中，將其稱(chēng)作DDR II SDRAM)能夠接收連續(xù)外部輸入命令但不能立即處理所述輸入命令。舉例而言，在讀取操作狀況下，讀取行地址選通信號(hào)(在下文中，將其稱(chēng)作讀取CAS信號(hào))被激活以執(zhí)行讀取操作，以使得通過(guò)延遲讀取CAS信號(hào)的激活時(shí)序來(lái)保證用于處理連續(xù)輸入命令的內(nèi)部時(shí)間成為可能。
將讀取命令的輸入時(shí)刻與讀取CAS信號(hào)的激活時(shí)刻間的延遲稱(chēng)作附加等待時(shí)間AL。將讀取CAS信號(hào)的激活時(shí)刻與有效數(shù)據(jù)的輸出時(shí)刻間的延遲稱(chēng)作CAS等待時(shí)間CL。將讀取命令的激活時(shí)刻與有效數(shù)據(jù)的輸出時(shí)刻間的延遲稱(chēng)作讀取等待時(shí)間。
如上所述，DDR II SDRAM響應(yīng)于讀取命令將儲(chǔ)存在單元陣列區(qū)塊中的數(shù)據(jù)鎖存在管道鎖存中，且然后在CAS等待時(shí)間CL之后將鎖存在該管道鎖存中的數(shù)據(jù)輸出。因此，當(dāng)連續(xù)地輸入命令時(shí)，在無(wú)數(shù)據(jù)沖突的情況下可將輸出數(shù)據(jù)。
當(dāng)具有多個(gè)位的數(shù)據(jù)由單一讀取命令同時(shí)輸出時(shí)，通過(guò)設(shè)定模式寄存器集MRS的突發(fā)長(zhǎng)度(burst length)來(lái)確定在輸出數(shù)據(jù)中的位數(shù)。另外，輸出數(shù)據(jù)序列亦通過(guò)設(shè)定模式寄存器集MRS的突發(fā)長(zhǎng)度來(lái)確定，且其經(jīng)分類(lèi)為交錯(cuò)模式或順序模式，由此分別具有不同數(shù)據(jù)輸出次序。

發(fā)明內(nèi)容
因此，本發(fā)明的一目標(biāo)為提供用于減少不必要電流耗用及其尺寸的半導(dǎo)體存儲(chǔ)裝置。
根據(jù)本發(fā)明的一個(gè)方面，提供一種半導(dǎo)體存儲(chǔ)裝置，該裝置包括輸出控制器，其基于延遲鎖定回路(DLL)時(shí)鐘信號(hào)及驅(qū)動(dòng)信號(hào)輸出第一及第二輸出控制信號(hào)群；輸入控制器，其產(chǎn)生基于行相關(guān)時(shí)鐘信號(hào)順序地激活的輸入控制信號(hào)群；及管道鎖存單元，其包括多個(gè)單元管道鎖存器，每一單元管道鎖存器用于當(dāng)輸入控制信號(hào)群的對(duì)應(yīng)輸入控制信號(hào)經(jīng)激活時(shí)將數(shù)據(jù)鎖存在數(shù)據(jù)線(xiàn)上，且當(dāng)所述第一及第二輸出控制信號(hào)群的對(duì)應(yīng)輸出控制信號(hào)經(jīng)激活時(shí)將該經(jīng)鎖存的數(shù)據(jù)輸出，其中該輸出控制器包括多個(gè)移位器，每一移位器用于當(dāng)該驅(qū)動(dòng)信號(hào)經(jīng)激活時(shí)使輸入數(shù)據(jù)信號(hào)延遲半個(gè)時(shí)鐘及一個(gè)時(shí)鐘以將第一及第二輸出信號(hào)與該DLL時(shí)鐘信號(hào)同步地輸出；及多個(gè)輸出控制信號(hào)驅(qū)動(dòng)器，其基于所述第一及第二輸出信號(hào)輸出所述第一及第二輸出控制信號(hào)群。
根據(jù)本發(fā)明的另一個(gè)方面，提供一種半導(dǎo)體存儲(chǔ)裝置，該裝置包括輸出控制器，其基于下降延遲鎖定回路(DLL)時(shí)鐘信號(hào)及驅(qū)動(dòng)信號(hào)輸出上升及下降輸出控制信號(hào)群；輸入控制器，其產(chǎn)生基于行相關(guān)時(shí)鐘信號(hào)順序地激活的輸入控制信號(hào)群；及管道鎖存單元，其包括多個(gè)單元管道鎖存器，每一單元管道鎖存器用于當(dāng)該輸入控制信號(hào)群的對(duì)應(yīng)輸入控制信號(hào)經(jīng)激活時(shí)將數(shù)據(jù)鎖存在數(shù)據(jù)線(xiàn)上，及當(dāng)所述上升及下降輸出控制信號(hào)群的對(duì)應(yīng)輸出控制信號(hào)經(jīng)激活時(shí)將該經(jīng)鎖存的數(shù)據(jù)輸出，其中該輸出控制器包括多個(gè)移位器，每一移位器用于當(dāng)該驅(qū)動(dòng)信號(hào)經(jīng)激活時(shí)使輸入數(shù)據(jù)信號(hào)延遲半個(gè)時(shí)鐘以與該下降DLL時(shí)鐘信號(hào)同步地輸出第二輸出信號(hào)，及使該輸入數(shù)據(jù)信號(hào)延遲一個(gè)時(shí)鐘以與該下降DLL時(shí)鐘信號(hào)同步地輸出第一輸出信號(hào)；反饋單元，其用于接收所述多個(gè)移位器之一的第一輸出信號(hào)及提供其輸出信號(hào)至所述多個(gè)移位器中的第一移位器；多個(gè)上升輸出控制信號(hào)驅(qū)動(dòng)器，其基于該第二輸出信號(hào)輸出該上升輸出控制信號(hào)群；及多個(gè)下降輸出控制信號(hào)驅(qū)動(dòng)器，其基于該第一輸出信號(hào)輸出該下降輸出控制信號(hào)群。
根據(jù)本發(fā)明的另一個(gè)方面，提供一種半導(dǎo)體存儲(chǔ)裝置，該裝置包括輸出控制器，其基于上升延遲鎖定回路(DLL)時(shí)鐘信號(hào)及驅(qū)動(dòng)信號(hào)輸出上升及下降輸出控制信號(hào)群；輸入控制器，其產(chǎn)生基于行相關(guān)時(shí)鐘信號(hào)順序地激活的輸入控制信號(hào)群；及管道鎖存單元，其包括多個(gè)單元管道鎖存器，每一單元管道鎖存器用于當(dāng)該輸入控制信號(hào)群的對(duì)應(yīng)輸入控制信號(hào)經(jīng)激活時(shí)，將數(shù)據(jù)鎖存在數(shù)據(jù)線(xiàn)上，且當(dāng)所述上升及下降輸出控制信號(hào)群的對(duì)應(yīng)輸出控制信號(hào)經(jīng)激活時(shí)，輸出經(jīng)鎖存的數(shù)據(jù)，其中該輸出控制器包括多個(gè)移位器，每一移位器用于當(dāng)該驅(qū)動(dòng)信號(hào)經(jīng)激活時(shí)使輸入數(shù)據(jù)信號(hào)延遲半個(gè)時(shí)鐘以與該上升DLL時(shí)鐘信號(hào)同步地輸出第二輸出信號(hào)，及使該輸入數(shù)據(jù)信號(hào)延遲一個(gè)時(shí)鐘以與該上升DLL時(shí)鐘信號(hào)同步地輸出第一輸出信號(hào)；反饋單元，其用于接收所述多個(gè)移位器之一的第一輸出信號(hào)且提供其輸出信號(hào)至所述多個(gè)移位器中的第一移位器；多個(gè)上升輸出控制信號(hào)驅(qū)動(dòng)器，其基于該第一輸出信號(hào)輸出該上升輸出控制信號(hào)群；及多個(gè)下降輸出控制信號(hào)驅(qū)動(dòng)器，其基于該第二輸出信號(hào)輸出該下降輸出控制信號(hào)群。


圖1為說(shuō)明根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)路徑的方塊圖；圖2為描述圖1所示的管道鎖存區(qū)塊的方塊圖；圖3為描述根據(jù)本發(fā)明的第一實(shí)施例的輸出控制器的示意電路圖；圖4為展示圖3所示的第一移位器的詳細(xì)電路圖；圖5為描述根據(jù)本發(fā)明的第二實(shí)施例的輸出控制器的方塊圖；圖6為展示圖5所示的第一移位器的詳細(xì)電路圖；圖7為展示圖5所示的反饋單元的詳細(xì)電路圖；圖8為展示圖2所示的輸入控制器的詳細(xì)電路圖；及圖9為展示圖2所示的第一管道鎖存單元的詳細(xì)電路圖。
具體實(shí)施例方式
在下文中，將參考隨附附圖詳細(xì)地描述根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的管道鎖存裝置。
圖1為說(shuō)明根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)路徑的方塊圖。該數(shù)據(jù)路徑在存儲(chǔ)單元陣列區(qū)塊與數(shù)據(jù)緩沖器(data pad)之間形成。
假設(shè)DDR II SDRAM執(zhí)行一4位預(yù)取，其在讀取操作過(guò)程中經(jīng)由單數(shù)據(jù)插針將4位存儲(chǔ)單元數(shù)據(jù)傳送至全局?jǐn)?shù)據(jù)線(xiàn)GIO。
首先，如圖所示，在讀取操作狀況下，將儲(chǔ)存在單位單元1(在存儲(chǔ)單元陣列區(qū)塊中提供)中的數(shù)據(jù)載入至位線(xiàn)對(duì)BL及/BL。載入該位線(xiàn)對(duì)BL及/BL處的數(shù)據(jù)由位線(xiàn)讀出放大器2讀出并放大，且然后基于一行選擇信號(hào)YI(當(dāng)應(yīng)用一行地址時(shí)被激活)將由位線(xiàn)讀出放大器2放大的數(shù)據(jù)載入至數(shù)據(jù)總線(xiàn)。在該數(shù)據(jù)總線(xiàn)處載入的數(shù)據(jù)再一次由數(shù)據(jù)讀出放大器3放大。該經(jīng)放大的數(shù)據(jù)經(jīng)由輸入/輸出(I/O)總線(xiàn)儲(chǔ)存在管道鎖存裝置4中，且在CAS延遲CL之后輸出至數(shù)據(jù)輸出緩沖器5。在數(shù)據(jù)輸出緩沖器5中經(jīng)緩沖的數(shù)據(jù)經(jīng)由數(shù)據(jù)緩沖器6輸出。將上述自數(shù)據(jù)讀出放大器3至數(shù)據(jù)輸出緩沖器5的數(shù)據(jù)流稱(chēng)作讀取路徑。
在寫(xiě)入操作狀況下，外部數(shù)據(jù)經(jīng)由數(shù)據(jù)緩沖器6輸入至數(shù)據(jù)輸入緩沖器7。將數(shù)據(jù)輸入緩沖器7中的數(shù)據(jù)儲(chǔ)存在數(shù)據(jù)輸入寄存器8中，且然后經(jīng)由I/O總線(xiàn)將其傳輸至寫(xiě)入驅(qū)動(dòng)器9。寫(xiě)入驅(qū)動(dòng)器9放大數(shù)據(jù)且經(jīng)由該數(shù)據(jù)總線(xiàn)將數(shù)據(jù)傳送至位線(xiàn)讀出放大器2中的位線(xiàn)對(duì)BL及/BL，其由行地址激活的行選擇信號(hào)YI選擇。將該位線(xiàn)對(duì)BL及/BL中的數(shù)據(jù)儲(chǔ)存在對(duì)應(yīng)單位單元1中。將上述自數(shù)據(jù)輸入緩沖器7至寫(xiě)入驅(qū)動(dòng)器9的數(shù)據(jù)流稱(chēng)作寫(xiě)入路徑。
在下文中，將詳細(xì)地描述在讀取路徑中的管道鎖存裝置4及用于控制管道鎖存裝置4的控制器。
圖2為描述圖1所示的管道鎖存裝置4的方塊圖。
如圖所示，半導(dǎo)體存儲(chǔ)裝置的管道鎖存裝置4包括輸入控制器10、輸出控制器20及管道鎖存區(qū)塊30。
輸入控制器10接收行相關(guān)時(shí)鐘信號(hào)PINSTB_SUM及初始化信號(hào)DOUT_RSTB，且當(dāng)經(jīng)由一全局?jǐn)?shù)據(jù)線(xiàn)GIO傳送的數(shù)據(jù)輸入至管道鎖存區(qū)塊30時(shí)控制輸入時(shí)序。輸出控制器20接收延遲鎖定回路(DLL)時(shí)鐘CLL_CLK及該初始化信號(hào)DOUT_RSTB，且當(dāng)儲(chǔ)存在管道鎖存區(qū)塊30中的數(shù)據(jù)被輸出時(shí)控制輸出時(shí)序。管道鎖存區(qū)塊30包括多個(gè)管道鎖存單元32、34、36及38，每管道鎖存單元用于將數(shù)據(jù)鎖存在全局?jǐn)?shù)據(jù)線(xiàn)GIO上，且輸出經(jīng)鎖存的數(shù)據(jù)。
在下文中，描述管道鎖存裝置4的操作。
當(dāng)一讀取命令被載入時(shí)，所述將行相關(guān)時(shí)鐘信號(hào)PINSTB_SUM激活。輸入控制器10順序地激活輸入控制信號(hào)群PINB<0:3>。相應(yīng)地，該第一至第四管道鎖存單元(32至38)的每一者基于該輸入控制信號(hào)群PINB<0:3>中的對(duì)應(yīng)輸入控制信號(hào)將數(shù)據(jù)儲(chǔ)存在該全局?jǐn)?shù)據(jù)線(xiàn)GIO上。
輸出控制器20接收DLL時(shí)鐘信號(hào)DLL_CLK且順序地激活上升及下降輸出控制信號(hào)群RPOUTB<0:3>及FPOUTB<0:3>。相應(yīng)地，所述第一至第四管道鎖存單元(32至38)的每一者基于所述上升及下降輸出控制信號(hào)群RPOUTB<0:3>及FPOUTB<0:3>中的對(duì)應(yīng)輸出控制信號(hào)來(lái)輸出上升輸出數(shù)據(jù)RDO及下降輸出數(shù)據(jù)FDO。
若不存在任何存取該存儲(chǔ)單元陣列區(qū)決的命令，則該初始化信號(hào)DOUT_RSTB被激活。輸入控制器10及輸出控制器20被初始化且因此管道鎖存區(qū)塊30也被初始化。
作為參考，通過(guò)使載入至該存儲(chǔ)裝置的外部時(shí)鐘延遲(tCK-tAC)，延遲鎖定回路(DLL)產(chǎn)生DLL時(shí)鐘信號(hào)DLL_CLK，使得數(shù)據(jù)與外部時(shí)鐘的上升及下降邊緣同步輸出從而減少tAC。在本文中，“tCK”為一單元時(shí)鐘且“tAC”為讀取等待時(shí)間與輸出數(shù)據(jù)的實(shí)際時(shí)序之間的時(shí)間差異。詳細(xì)地，DLL產(chǎn)生用于將數(shù)據(jù)與外部時(shí)鐘的上升及下降邊緣同步輸出的上升DLL時(shí)鐘信號(hào)RCLKDLL及下降DLL時(shí)鐘信號(hào)FCLKDLL。在本文中，上升DLL時(shí)鐘信號(hào)RCLKDLL及下降DLL時(shí)鐘信號(hào)FCLKDLL具有與外部時(shí)鐘的相位相同的相位。因此，數(shù)據(jù)與上升DLL時(shí)鐘信號(hào)RCLKDLL及下降DLL時(shí)鐘信號(hào)FCLKDLL的上升邊緣同步地輸出。
圖3為描述根據(jù)本發(fā)明的第一實(shí)施例的輸出控制器20的示意電路圖。
如圖所示，根據(jù)本發(fā)明的第一實(shí)施例的輸出控制器20包括上升輸出控制器21及下降輸出控制器25。響應(yīng)于上升驅(qū)動(dòng)信號(hào)ROUTEN及該下降DLL時(shí)鐘信號(hào)FCLKDLL，上升輸出控制器21順序地激活較低及較高上升輸出控制信號(hào)群RPOUTBL<0:3>及RPOUTBU<0:3>。響應(yīng)于下降驅(qū)動(dòng)信號(hào)FOUTEN及該上升DLL時(shí)鐘信號(hào)RCLKDLL，下降輸出控制器25順序地激活較低及較高下降輸出控制信號(hào)群FPOUTBL<0:3>及FPOUTBU<0:3>。
詳細(xì)地，上升輸出控制器21包括AND門(mén)AD1；第一至第四移位器22A、22B、22C及22D；第一至第四上升輸出控制信號(hào)驅(qū)動(dòng)器23A、23B、23C及23D；及反饋移位器24。
AND門(mén)AD1執(zhí)行下降DLL時(shí)鐘信號(hào)FCLKDLL與上升驅(qū)動(dòng)信號(hào)ROUTEN的AND運(yùn)算。
串聯(lián)連接的第一至第四移位器(22A至22D)通過(guò)接收作為經(jīng)反轉(zhuǎn)的復(fù)位信號(hào)RSTB的初始化信號(hào)DOUT_RSTB而被初始化，且接收前一移位器的第一輸出信號(hào)Q10作為數(shù)據(jù)信號(hào)D，以將第一輸出信號(hào)Q10及第二輸出信號(hào)Q05與AND門(mén)AD1的輸出信號(hào)(作為時(shí)鐘信號(hào)CLK)同步輸出。在圖3中，每一移位器的第二輸出信號(hào)Q05(表示為一中間下降輸出控制信號(hào)群FPO<0:3>之一)被輸入至第一至第四上升輸出控制信號(hào)驅(qū)動(dòng)器(23A至23D)的對(duì)應(yīng)的一個(gè)。
第一至第四上升輸出控制信號(hào)驅(qū)動(dòng)器(23A至23D)驅(qū)動(dòng)第一至第四移位器(22A至22D)的第二輸出信號(hào)Q05以輸出較低及較高上升輸出控制信號(hào)群RPOUTBU<0:3>及RPOUTBL<0:3>。反饋移位器24通過(guò)接收作為經(jīng)反轉(zhuǎn)的復(fù)位信號(hào)RSTB的初始化信號(hào)DOUT_RSTB而被初始化，且其接收第三移位器22C的第一輸出信號(hào)Q10作為數(shù)據(jù)信號(hào)D，以將第一輸出信號(hào)Q10與AND門(mén)AD1的輸出信號(hào)(作為時(shí)鐘信號(hào)CLK)同步地輸出至第一移位器22A的數(shù)據(jù)信號(hào)D處。
除了接收下降驅(qū)動(dòng)信號(hào)FOUTEN及上升DLL時(shí)鐘RCLKDLL，以及輸出中間上升輸出控制信號(hào)群RPO<0:3>及較低及較高下降輸出控制信號(hào)群(FPOUTBL<0:3>及FPOUTBU<0:3>)之外，下降輸出控制器25具有與上升輸出控制器21相同的結(jié)構(gòu)。
圖4為展示圖3所示的第一移位器22A的詳細(xì)電路圖。在上升輸出控制器21及下降輸出控制器25中的其他移位器具有與第一移位器22A相同的結(jié)構(gòu)。將描述第一移位器22A以作為示范性結(jié)構(gòu)。
如圖所示，第一移位器22A包括第一傳送門(mén)TG1及第二傳送門(mén)TG2、第一反轉(zhuǎn)器I1及第二反轉(zhuǎn)器I2，及第一鎖存單元LAT1及第二鎖存單元LAT2。
當(dāng)以邏輯電平“低”撤銷(xiāo)激活時(shí)鐘信號(hào)CLK時(shí)，第一傳送門(mén)TG1傳送數(shù)據(jù)信號(hào)D。當(dāng)以邏輯電平“低”激活經(jīng)反轉(zhuǎn)的復(fù)位信號(hào)RSTB時(shí)，初始化第一鎖存單元LAT1，且當(dāng)以邏輯電平“高”撤銷(xiāo)激活經(jīng)反轉(zhuǎn)的復(fù)位信號(hào)RSTB時(shí)，第一鎖存單元LAT1鎖存第一傳送門(mén)TG1的輸出信號(hào)。第一反轉(zhuǎn)器I1將第一鎖存單元LAT1的輸出信號(hào)反轉(zhuǎn)，以輸出第二輸出信號(hào)Q05。
當(dāng)以邏輯電平“高”激活時(shí)鐘信號(hào)CLK時(shí)，第二傳送門(mén)TG2傳送第一反轉(zhuǎn)器I1的輸出信號(hào)。當(dāng)以邏輯電平“低”激活經(jīng)反轉(zhuǎn)的復(fù)位信號(hào)RSTB時(shí)，初始化第二鎖存單元LAT2，且當(dāng)以邏輯電平“高”撤銷(xiāo)激活經(jīng)反轉(zhuǎn)的復(fù)位信號(hào)RSTB時(shí)，第二鎖存單元LAT2鎖存第二傳送門(mén)TG2的輸出信號(hào)。第二反轉(zhuǎn)器I2將第二鎖存單元LAT2的輸出信號(hào)反轉(zhuǎn)，以輸出第一輸出信號(hào)Q10。
如上所述，第一移位器22A將數(shù)據(jù)信號(hào)D延遲半個(gè)時(shí)鐘，以將該經(jīng)延遲的信號(hào)作為第二輸出信號(hào)Q05予以輸出，且將該第二輸出信號(hào)Q05延遲半個(gè)時(shí)鐘以將該經(jīng)延遲的信號(hào)作為第一輸出信號(hào)Q10予以輸出。當(dāng)以邏輯電平“低”激活經(jīng)反轉(zhuǎn)的復(fù)位信號(hào)RSTB時(shí)，第一鎖存單元LAT1及第二鎖存單元LAT2輸出具有邏輯電平“高”的數(shù)據(jù)。因此，所述第一及第二輸出信號(hào)Q05及Q10以邏輯電平“低”予以撤銷(xiāo)激活。
在下文中，將參看圖3及圖4詳細(xì)地描述上升輸出控制器21的操作。
首先，若初始化信號(hào)DOUT_RSTB以邏輯電平“低”激活，則第一移位器22A至第四移位器22D被初始化以輸出具有邏輯電平“低”的第一輸出信號(hào)Q10及第二輸出信號(hào)Q05，而不管數(shù)據(jù)信號(hào)D的邏輯電平如何。此外，反饋移位器24輸出具有邏輯電平“高”的第一輸出信號(hào)Q10，而不管數(shù)據(jù)信號(hào)D的邏輯電平如何。
另外，若初始化信號(hào)DOUT_RSTB以邏輯電平“高”撤銷(xiāo)激活且該上升驅(qū)動(dòng)信號(hào)ROUTEN以邏輯電平“高”激活，則第一移位器22A與下降DLL時(shí)鐘FCLKDLL同步，由此在半個(gè)時(shí)鐘后輸出第二輸出信號(hào)Q05且在其后半個(gè)時(shí)鐘后輸出第一輸出信號(hào)Q10。
第一上升輸出控制信號(hào)驅(qū)動(dòng)器23A基于自第一移位器22A輸出的第二輸出信號(hào)Q05輸出第一較高上升輸出控制信號(hào)RPOUTBU<0>及第一較低上升輸出控制信號(hào)RPOUTBL<0>。第一移位器22A的第一輸出信號(hào)Q10輸入至第二移位器22B的數(shù)據(jù)信號(hào)D中，移位器22B具有與第一移位器22A相同的操作。
在上升驅(qū)動(dòng)信號(hào)ROUTEN經(jīng)激活之后，所述較低及較高上升輸出控制信號(hào)群(RPOUTBU<0:3>及RPOUTBL<0:3>)在半個(gè)時(shí)鐘單位內(nèi)經(jīng)激活。
下降輸出控制器25具有與上升輸出控制器21相同的結(jié)構(gòu)及操作，以使得其響應(yīng)于該下降驅(qū)動(dòng)信號(hào)FOUTEN及該上升DLL時(shí)鐘RCLKDLL而輸出較低及較高下降輸出控制信號(hào)群(FPOUTBL<0:3>及FPOUTBU<0:3>)。在本文中，較低及較高下降輸出控制信號(hào)群(FPOUTBL<0:3>及FPOUTBU<0:3>)具有與較低及較高上升輸出控制信號(hào)群(RPOUTBU<0:3>及RPOUTBL<0:3>)相反的相位。
如上所述，該輸出控制器不僅包括用于產(chǎn)生上升輸出控制信號(hào)的上升輸出控制器，亦包括用于產(chǎn)生下降輸出控制信號(hào)(具有與該上升輸出控制信號(hào)相反的相位)的下降輸出控制器。因此，具有該輸出控制器的半導(dǎo)體存儲(chǔ)裝置消耗不必要電流及其尺寸。
圖5為描述根據(jù)本發(fā)明的第二實(shí)施例的輸出控制器20的方塊圖。
如圖所示，根據(jù)本發(fā)明的第二實(shí)施例的輸出控制器20包括AND門(mén)AD2、第一至第四移位器(120、140、160及180)、第一至第四上升輸出控制信號(hào)驅(qū)動(dòng)器(310、320、330及340)、第一至第四下降輸出控制信號(hào)驅(qū)動(dòng)器(350、360、370及380)及反饋單元200。
該AND門(mén)AD2執(zhí)行下降DLL時(shí)鐘信號(hào)FCLKDLL與上升驅(qū)動(dòng)信號(hào)ROUTEN的AND運(yùn)算。串聯(lián)連接的第一移位器120至第四移位器180基于AND門(mén)AD2的輸出信號(hào)在半個(gè)時(shí)鐘單位內(nèi)輸出第一輸出信號(hào)Q10及第二輸出信號(hào)Q05。反饋單元200接收第三移位器160的第一輸出信號(hào)Q10，且將所接收的信號(hào)輸出至第一移位器120的數(shù)據(jù)信號(hào)D處。第一上升輸出控制信號(hào)驅(qū)動(dòng)器310至第四上升輸出控制信號(hào)驅(qū)動(dòng)器340驅(qū)動(dòng)第一移位器120至第四移位器180的第二輸出信號(hào)Q05以將較低及較高上升輸出控制信號(hào)群(RPOUTBU<0:3>及RPOUTBL<0:3>)輸出。第一下降輸出控制信號(hào)驅(qū)動(dòng)器350至第四下降輸出控制信號(hào)驅(qū)動(dòng)器380驅(qū)動(dòng)第一移位器120至第四移位器180的第一輸出信號(hào)Q10以將較低及較高下降輸出控制信號(hào)群(FPOUTBU<0:3>及FPOUTBL<0:3>)輸出。
反饋單元200可通過(guò)移位器實(shí)施，其接收AND門(mén)AD2的輸出信號(hào)(作為時(shí)鐘信號(hào)CLK)、初始化信號(hào)DOUT_RSTB(作為經(jīng)反轉(zhuǎn)的復(fù)位信號(hào)RSTB)及第三移位器160的第一輸出信號(hào)Q10(作為數(shù)據(jù)信號(hào)D)，由此將第一輸出信號(hào)Q10輸出至第一移位器120的數(shù)據(jù)信號(hào)D處。在本文中，反饋單元200使自第三移位器160輸入的數(shù)據(jù)信號(hào)D延遲一時(shí)鐘，且將該經(jīng)延遲的信號(hào)作為第一輸出信號(hào)Q10輸出。
另外，反饋單元200經(jīng)初始化且將初始數(shù)據(jù)應(yīng)用至第一移位器120的數(shù)據(jù)信號(hào)D處。因此，根據(jù)數(shù)據(jù)信號(hào)D的來(lái)源，反饋單元200的第一輸出信號(hào)Q10可無(wú)需延遲而輸出或延遲一個(gè)時(shí)鐘或更多而輸出。
第一移位器120至第四移位器180接收初始化信號(hào)DOUT_RSTB(作為經(jīng)反轉(zhuǎn)的復(fù)位信號(hào)RSTB)及前一移位器的第一輸出信號(hào)Q10(作為數(shù)據(jù)信號(hào)D)，由此將第一輸出信號(hào)Q10及第二輸出信號(hào)Q05與AND門(mén)AD2的輸出信號(hào)(作為時(shí)鐘信號(hào)CLK)同步地輸出。在本文中，通過(guò)使數(shù)據(jù)信號(hào)D延遲半個(gè)時(shí)鐘而產(chǎn)生第二輸出信號(hào)Q05，且通過(guò)使該第二輸出信號(hào)Q05延遲半個(gè)時(shí)鐘而產(chǎn)生第一輸出信號(hào)Q10。
在圖5中，每一移位器的第一輸出信號(hào)Q10(表示為中間上升輸出控制信號(hào)群RPO<0:3>)被輸入至第一下降輸出控制信號(hào)驅(qū)動(dòng)器350至第四下降輸出控制信號(hào)驅(qū)動(dòng)器380的對(duì)應(yīng)的一個(gè)；且每一移位器的第二輸出信號(hào)Q05(表示為中間下降輸出控制信號(hào)FPO<0:3>)被輸入至第一上升輸出控制信號(hào)驅(qū)動(dòng)器310至第四上升輸出控制信號(hào)驅(qū)動(dòng)器340的對(duì)應(yīng)的一個(gè)。特定言之，第一移位器120接收反饋單元200的第一輸出信號(hào)Q10作為數(shù)據(jù)信號(hào)D。
如上所述，根據(jù)本發(fā)明的第二實(shí)施例的輸出控制器包括第一移位器120至第四移位器180，其用于在半個(gè)時(shí)鐘單位內(nèi)激活第一及第二輸出信號(hào)(Q05及Q10)，由此產(chǎn)生較低及較高上升輸出控制信號(hào)群(RPOUTBU<0:3>及RPOUTBL<0:3>)，及具有與較低及較高上升輸出控制信號(hào)群(RPOUTBU<0:3>及RPOUTBL<0:3>)的相反相位的較低及較高下降輸出控制信號(hào)群(FPOUTBL<0:3>及FPOUTBU<0:3>)。
另外，根據(jù)該第二實(shí)施例的輸出控制器通過(guò)單個(gè)移位器產(chǎn)生中間上升輸出控制信號(hào)及中間下降輸出控制信號(hào)。舉例而言，第一移位器120產(chǎn)生第一中間上升輸出控制信號(hào)RPO<0>且將其輸出至第一下降輸出控制信號(hào)驅(qū)動(dòng)器350；且其產(chǎn)生第一中間下降輸出控制信號(hào)FPO<0>且將其輸出至第一上升輸出控制信號(hào)驅(qū)動(dòng)器310。因此，減少不必要的電流耗用及其大小成為可能。
圖6為展示圖5所示的第一移位器120的詳細(xì)電路圖。在輸出控制器中的第二移位器140至第四移位器180具有與第一移位器120相同的結(jié)構(gòu)。將描述第一移位器120以作為示范性結(jié)構(gòu)。
如圖所示，第一移位器120包括第一傳送門(mén)TG3及第二傳送門(mén)TG4、第一反轉(zhuǎn)器I3，及第一鎖存單元122及第二鎖存單元124。
當(dāng)以邏輯電平“低”撤銷(xiāo)激活時(shí)鐘信號(hào)CLK時(shí)，第一傳送門(mén)TG3將數(shù)據(jù)信號(hào)D傳送。第一鎖存單元122基于經(jīng)反轉(zhuǎn)的復(fù)位信號(hào)RSTB初始化或鎖存第一傳送門(mén)TG3的輸出信號(hào)。第一反轉(zhuǎn)器I3將第一鎖存單元122的輸出信號(hào)反轉(zhuǎn)且將該經(jīng)反轉(zhuǎn)的信號(hào)作為第二輸出信號(hào)Q05輸出。
當(dāng)以邏輯電平“高”激活時(shí)鐘信號(hào)CLK時(shí)，該第二傳送門(mén)TG4將第一鎖存單元122的輸出信號(hào)傳送。第二鎖存單元124鎖存第二傳送門(mén)TG4的輸出信號(hào)且將該經(jīng)鎖存信號(hào)作為第一輸出信號(hào)Q10輸出。
詳細(xì)地，該第一鎖存單元122包括NAND門(mén)ND1及與該NAND門(mén)ND1交叉耦接的第二反轉(zhuǎn)器I4。NAND門(mén)ND1執(zhí)行一經(jīng)反轉(zhuǎn)的復(fù)位信號(hào)RSTB與第一傳送門(mén)TG3的輸出信號(hào)的NAND運(yùn)算。第二反轉(zhuǎn)器I4使該NAND門(mén)ND1的輸出信號(hào)反轉(zhuǎn)。第二鎖存單元124包括彼此交叉耦接的第三反轉(zhuǎn)器I5及第四反轉(zhuǎn)器I6。
如上所述，當(dāng)以邏輯電平“低”激活經(jīng)反轉(zhuǎn)的復(fù)位信號(hào)RSTB時(shí)，第一移位器120的第一鎖存單元122輸出具有邏輯電平“高”的數(shù)據(jù)，而不管數(shù)據(jù)信號(hào)D的邏輯電平如何。因此，第二輸出信號(hào)Q05以邏輯電平“低”予以撤銷(xiāo)激活。當(dāng)以邏輯電平“高”撤銷(xiāo)激活經(jīng)反轉(zhuǎn)的復(fù)位信號(hào)RSTB時(shí)，第一移位器120使數(shù)據(jù)信號(hào)D延遲半個(gè)時(shí)鐘(與時(shí)鐘信號(hào)CLK同步)以輸出第二輸出信號(hào)Q05，且使數(shù)據(jù)信號(hào)D延遲一個(gè)時(shí)鐘(與時(shí)鐘信號(hào)CLK同步)以輸出第一輸出信號(hào)Q10。
圖7為展示圖5所示的反饋單元200的詳細(xì)電路圖。
如圖所示，反饋單元200包括第一傳送門(mén)TG5及第二傳送門(mén)TG6、第一反轉(zhuǎn)器I7，及第一鎖存單元220及第二鎖存單元240。
當(dāng)以邏輯電平“低”撤銷(xiāo)激活時(shí)鐘信號(hào)CLK時(shí)，第一傳送門(mén)TG5使數(shù)據(jù)信號(hào)D傳送。第一鎖存單元220基于經(jīng)反轉(zhuǎn)的復(fù)位信號(hào)RSTB初始化或鎖存第一傳送門(mén)TG5的輸出信號(hào)。第一反轉(zhuǎn)器I7使第一鎖存單元220的輸出信號(hào)反轉(zhuǎn)且將該經(jīng)反轉(zhuǎn)的信號(hào)作為第二輸出信號(hào)Q05輸出。
當(dāng)以邏輯電平“高”激活時(shí)鐘信號(hào)CLK時(shí)，第二傳送門(mén)TG6將第一鎖存單元220的輸出信號(hào)傳送。第二鎖存單元240鎖存第二傳送門(mén)TG6的輸出信號(hào)且將該經(jīng)鎖存的信號(hào)作為第一輸出信號(hào)Q10輸出。
詳細(xì)地，第一鎖存單元220包括NOR門(mén)NR1及第二反轉(zhuǎn)器I8及第三反轉(zhuǎn)器I9。第二反轉(zhuǎn)器I8使經(jīng)反轉(zhuǎn)的復(fù)位信號(hào)RSTB反轉(zhuǎn)。NOR門(mén)NR1執(zhí)行第二反轉(zhuǎn)器I8的輸出信號(hào)與第一傳送門(mén)TG5的輸出信號(hào)的NOR運(yùn)算。與NOR門(mén)NR1交叉耦接的第三反轉(zhuǎn)器I9使該NOR門(mén)NR1的輸出信號(hào)反轉(zhuǎn)。第二鎖存單元240包括交叉耦接的反轉(zhuǎn)器。
如上所述，當(dāng)以邏輯電平“低”激活經(jīng)反轉(zhuǎn)的復(fù)位信號(hào)RSTB時(shí)，反饋單元200的第一鎖存單元220輸出具有邏輯電平“低”的數(shù)據(jù)，而不管數(shù)據(jù)信號(hào)D的邏輯電平如何。因此，第二輸出信號(hào)Q05為邏輯電平“高”激活。當(dāng)以邏輯電平“高”撤銷(xiāo)激活經(jīng)反轉(zhuǎn)的復(fù)位信號(hào)RSTB時(shí)，反饋單元200使數(shù)據(jù)信號(hào)D延遲半個(gè)時(shí)鐘(與時(shí)鐘信號(hào)CLK同步)以輸出第二輸出信號(hào)Q05，且使數(shù)據(jù)信號(hào)D延遲一個(gè)時(shí)鐘(與時(shí)鐘信號(hào)CLK同步)以輸出第一輸出信號(hào)Q10。
圖8為展示圖2所示的輸入控制器10的詳細(xì)電路圖。
如圖所示，輸入控制器10包括反轉(zhuǎn)器鏈460、第一至第四移位器(422、424、426及428)及第一至第四信號(hào)輸出單元(442、444、446及448)。
反轉(zhuǎn)器鏈460包括偶數(shù)個(gè)反轉(zhuǎn)器以延遲及傳送行相關(guān)時(shí)鐘信號(hào)PINSTB_SUM。第一移位器422至第四移位器428響應(yīng)于初始化信號(hào)DOUT_RSTB而關(guān)閉且響應(yīng)于反轉(zhuǎn)器鏈460的輸出信號(hào)將中間信號(hào)群P<0:3>傳送至第一信號(hào)輸出單元442至第四信號(hào)輸出單元448。第一信號(hào)輸出單元442至第四信號(hào)輸出單元448基于該初始化信號(hào)DOUT_RSTB及經(jīng)延遲的行相關(guān)時(shí)鐘信號(hào)PIN_PLS來(lái)控制該中間信號(hào)群P<0:3>，且輸出該輸入控制信號(hào)群PINB<0:3>。
在一初始步驟中，若該初始化信號(hào)DOUT_RSTB以邏輯電平“低”激活，則第四信號(hào)輸出單元428的輸出信號(hào)PINEN為邏輯電平“高”使得第一移位器422至第四移位器428關(guān)閉。第一信號(hào)輸出單元442至第四信號(hào)輸出單元448響應(yīng)于初始化信號(hào)DOUT_RSTB而輸出該輸入控制信號(hào)群PINB<0:3>，其為邏輯電平“高”撤銷(xiāo)激活。
隨后，輸入讀取命令RD以使得所述行相關(guān)時(shí)鐘信號(hào)PINSTB_SUM為邏輯電平“低”激活，第一信號(hào)輸出單元442至第四信號(hào)輸出單元448輸出該輸入控制信號(hào)群PINB<0:3>，其為邏輯電平“低”而經(jīng)順序激活。
圖9為展示圖2所示的第一管道鎖存單元32的詳細(xì)電路圖。第二管道鎖存單元34至第四管道鎖存單元38具有與第一管道鎖存單元32相同的結(jié)構(gòu)。將描述第一管道鎖存單元32以作為示范性結(jié)構(gòu)。詳細(xì)地描述用于輸出上升輸出數(shù)據(jù)RDO的數(shù)據(jù)路徑。
如圖所示，第一管道鎖存單元32包括輸入單元520、輸出單元560，及第一鎖存單元540及第二鎖存單元580。
輸入單元520響應(yīng)于第一輸入控制信號(hào)PINB<0>接收及傳送在全局?jǐn)?shù)據(jù)線(xiàn)GIO上的數(shù)據(jù)。第一鎖存單元540鎖存輸入單元520的輸出信號(hào)。輸出單元560響應(yīng)于第一上升輸出控制信號(hào)RPOUTB<0>接收及傳送在第一鎖存單元540中儲(chǔ)存的數(shù)據(jù)。第二鎖存單元580鎖存輸出單元560的輸出信號(hào)且輸出上升輸出數(shù)據(jù)RDO。
用于輸出下降輸出數(shù)據(jù)FDO的數(shù)據(jù)路徑相同于用于輸出上升輸出數(shù)據(jù)RDO的數(shù)據(jù)路徑的結(jié)構(gòu)及操作，惟使用第一下降輸出控制信號(hào)FPOUTB<0>替代該第一上升輸出控制信號(hào)RPOUTB<0>除外。
另外，在本發(fā)明的上述第二實(shí)施例中，可基于下降驅(qū)動(dòng)信號(hào)FOUTEN及上升DLL時(shí)鐘RCLKDLL(而非基于上升驅(qū)動(dòng)信號(hào)ROUTEN及下降DLL時(shí)鐘FCLKDLL)，來(lái)操作輸出控制器20。此時(shí)，每一移位器亦輸出作為第一輸出信號(hào)Q10的中間上升輸出控制信號(hào)群RPO<0:3>及作為第二輸出信號(hào)Q05的中間下降輸出控制信號(hào)FPO<0:3>。因此，本發(fā)明未限定于上升DLL時(shí)鐘、下降DLL時(shí)鐘或其他其操作信號(hào)。
此外，本發(fā)明的上述第二實(shí)施例揭示半導(dǎo)體存儲(chǔ)裝置在X16輸出模式下操作。上升輸出控制信號(hào)驅(qū)動(dòng)器輸出較低及較高上升輸出控制信號(hào)群(RPOUTBL<0:3>及RPOUTBU<0:3>)，且下降輸出控制信號(hào)驅(qū)動(dòng)器輸出較低及較高下降輸出控制信號(hào)群(FPOUTBL<0:3>及FPOUTBU<0:3>)。本發(fā)明未限定于來(lái)自輸出控制信號(hào)驅(qū)動(dòng)器的輸出控制信號(hào)的數(shù)目。
在本發(fā)明的第一及第二實(shí)施例中，因?yàn)镈DR II SDRAM執(zhí)行將4位存儲(chǔ)單元數(shù)據(jù)傳送至該全局?jǐn)?shù)據(jù)線(xiàn)GIO的4位預(yù)取，所以管道鎖存區(qū)塊包括四個(gè)移位器及四個(gè)輸出控制信號(hào)驅(qū)動(dòng)器。本發(fā)明不受移位器及上升及下降輸出控制信號(hào)驅(qū)動(dòng)器的數(shù)目的限制。
如上所述，在本發(fā)明的半導(dǎo)體存儲(chǔ)裝置中，輸出控制器的上升及下降輸出控制信號(hào)驅(qū)動(dòng)器自相同移位器處接收中間上升輸出控制信號(hào)群及中間下降輸出控制信號(hào)群。因此，輸出控制器可減少移位器的數(shù)目，由此減少不必要的電流耗用及其尺寸。
本申請(qǐng)含有的發(fā)明涉及2005年9月29日及2005年12月23日在韓國(guó)專(zhuān)利局(Korean Patent Office)申請(qǐng)的韓國(guó)專(zhuān)利申請(qǐng)第KR 2005-90922號(hào)及第KR 2005-128589號(hào)，所述申請(qǐng)的全文以引用的方式并入本文中。
盡管關(guān)于某些特定實(shí)施例描述了本發(fā)明，但對(duì)于熟悉此項(xiàng)技術(shù)者而言，在不偏離下述申請(qǐng)專(zhuān)利范圍界定的本發(fā)明的精神及范疇的情況下可進(jìn)行各種改變及修改是顯而易見(jiàn)的。
權(quán)利要求
1.一種管道鎖存裝置，其包含輸出控制器，其基于延遲鎖定回路(DLL)時(shí)鐘信號(hào)及驅(qū)動(dòng)信號(hào)輸出第一及第二輸出控制信號(hào)群；輸入控制器，其產(chǎn)生基于行相關(guān)時(shí)鐘信號(hào)順序地激活的輸入控制信號(hào)群；及管道鎖存單元，其包括多個(gè)單元管道鎖存器，每一單元管道鎖存器用于當(dāng)激活該輸入控制信號(hào)群中的對(duì)應(yīng)輸入控制信號(hào)時(shí)將數(shù)據(jù)鎖存在數(shù)據(jù)線(xiàn)上，且當(dāng)激活所述第一及第二輸出控制信號(hào)群中的對(duì)應(yīng)輸出控制信號(hào)時(shí)輸出經(jīng)鎖存的數(shù)據(jù)，其中該輸出控制器包括多個(gè)移位器，每一移位器將輸入數(shù)據(jù)信號(hào)分別延遲半個(gè)時(shí)鐘及一個(gè)時(shí)鐘，以分別與該DLL時(shí)鐘信號(hào)及該驅(qū)動(dòng)信號(hào)同步地輸出第一及第二輸出信號(hào)；及多個(gè)輸出控制信號(hào)驅(qū)動(dòng)器，其基于所述多個(gè)移位器的所述第一及第二輸出信號(hào)輸出所述第一及第二輸出控制信號(hào)群。
2.如權(quán)利要求1的管道鎖存裝置，其中當(dāng)輸入行相關(guān)命令時(shí)，激活所述行相關(guān)時(shí)鐘信號(hào)。
3.如權(quán)利要求1的管道鎖存裝置，其中該輸出控制器包括第一邏輯門(mén)，該第一邏輯門(mén)通過(guò)執(zhí)行該DLL時(shí)鐘信號(hào)與該驅(qū)動(dòng)信號(hào)的AND運(yùn)算而產(chǎn)生時(shí)鐘信號(hào)。
4.如權(quán)利要求3的管道鎖存裝置，其中所述多個(gè)移位器串聯(lián)連接，且每一移位器接收初始化信號(hào)作為復(fù)位信號(hào)并接收其前一移位器的第一輸出信號(hào)作為輸入數(shù)據(jù)信號(hào)，由此通過(guò)使該輸入數(shù)據(jù)信號(hào)延遲半個(gè)時(shí)鐘以與該時(shí)鐘信號(hào)同步地輸出第二輸出信號(hào)，并通過(guò)使該輸入數(shù)據(jù)信號(hào)延遲一個(gè)時(shí)鐘以與該時(shí)鐘信號(hào)同步地輸出第一輸出信號(hào)。
5.如權(quán)利要求4的管道鎖存裝置，其中每一移位器包括第一傳送門(mén)，其響應(yīng)于該時(shí)鐘信號(hào)的第一邏輯電平傳送該輸入數(shù)據(jù)信號(hào)；第一鎖存單元，其基于該復(fù)位信號(hào)被初始化或鎖存該第一傳送門(mén)的輸出信號(hào)；第一反轉(zhuǎn)器，其用于使該第一鎖存單元的輸出信號(hào)反轉(zhuǎn)且輸出第二輸出信號(hào)；第二傳送門(mén)，其響應(yīng)于該時(shí)鐘信號(hào)的第二邏輯電平傳送該第一鎖存單元的輸出信號(hào)；及第二鎖存單元，其用于鎖存該第二傳送門(mén)的輸出信號(hào)且將該經(jīng)鎖存的信號(hào)作為第一輸出信號(hào)予以輸出。
6.如權(quán)利要求5的管道鎖存裝置，其中該每一移位器的第一鎖存單元包括第二邏輯門(mén)，其用于執(zhí)行該復(fù)位信號(hào)與該第一傳送門(mén)的輸出信號(hào)的NAND運(yùn)算；及與該第二邏輯門(mén)交叉耦接的第二反轉(zhuǎn)器，其用于使該第二邏輯門(mén)的輸出信號(hào)反轉(zhuǎn)。
7.如權(quán)利要求4的管道鎖存裝置，其中該輸出控制器包括反饋單元，該反饋單元接收所述多個(gè)移位器之一的第一輸出信號(hào)，且該反饋單元的輸出信號(hào)被輸入至所述多個(gè)移位器中的第一移位器。
8.如權(quán)利要求7的管道鎖存裝置，其中當(dāng)激活該初始化信號(hào)時(shí)，復(fù)位該反饋單元；且當(dāng)撤銷(xiāo)激活該初始化信號(hào)時(shí)，該反饋單元使其輸入數(shù)據(jù)信號(hào)延遲，以與該第一邏輯門(mén)的輸出信號(hào)同步地提供該經(jīng)延遲的數(shù)據(jù)至該第一移位器。
9.如權(quán)利要求8的管道鎖存裝置，其中該反饋單元包括反饋移位器，該反饋移位器接收第一邏輯門(mén)的輸出信號(hào)作為時(shí)鐘信號(hào)、接收初始化信號(hào)作為復(fù)位信號(hào)并接收所述多個(gè)移位器中的第二移位器至最后移位器的第一輸出信號(hào)之一作為輸入數(shù)據(jù)信號(hào)，由此通過(guò)使該輸入數(shù)據(jù)信號(hào)延遲一個(gè)時(shí)鐘來(lái)輸出第一輸出信號(hào)。
10.如權(quán)利要求9的管道鎖存裝置，其中該反饋移位器包括第一傳送門(mén)，其響應(yīng)于該時(shí)鐘信號(hào)的第一邏輯電平傳送該輸入數(shù)據(jù)信號(hào)；第一鎖存單元，其基于該復(fù)位信號(hào)被初始化或鎖存該第一傳送門(mén)的輸出信號(hào)；第一反轉(zhuǎn)器，其用于使該第一鎖存單元的輸出信號(hào)反轉(zhuǎn)且輸出第二輸出信號(hào)；第二傳送門(mén)，其響應(yīng)于該時(shí)鐘信號(hào)的第二邏輯電平傳送該第一鎖存單元的輸出信號(hào)；及第二鎖存單元，其用于鎖存該第二傳送門(mén)的輸出信號(hào)且將該經(jīng)鎖存的信號(hào)作為第一輸出信號(hào)予以輸出。
11.如權(quán)利要求10的管道鎖存裝置，其中該反饋移位器的第一鎖存單元包括第二反轉(zhuǎn)器，其用于使該復(fù)位信號(hào)反轉(zhuǎn)；第二邏輯門(mén)，其用于執(zhí)行該第二反轉(zhuǎn)器的輸出信號(hào)與該第一傳送門(mén)的輸出信號(hào)的NOR運(yùn)算；及與該第二邏輯門(mén)交叉耦接的第三反轉(zhuǎn)器，其用于使該第二邏輯門(mén)的輸出信號(hào)反轉(zhuǎn)。
12.如權(quán)利要求4的管道鎖存裝置，其中該輸入控制器包括包括偶數(shù)個(gè)反轉(zhuǎn)器的延遲單元，其用于延遲及傳送所述行相關(guān)時(shí)鐘信號(hào)；多個(gè)移位器，其響應(yīng)于該初始化信號(hào)被關(guān)閉，且其響應(yīng)于該延遲單元的輸出信號(hào)傳送中間信號(hào)群；及多個(gè)信號(hào)輸出單元，其響應(yīng)于該初始化信號(hào)及經(jīng)延遲的行相關(guān)時(shí)鐘信號(hào)使該中間信號(hào)群延遲，且將該經(jīng)延遲的中間信號(hào)群作為該輸入控制信號(hào)群予以輸出。
13.如權(quán)利要求12的管道鎖存裝置，其中該單元管道鎖存器包括輸入單元，其響應(yīng)于該輸入控制信號(hào)群的對(duì)應(yīng)輸入控制信號(hào)接收及傳送該數(shù)據(jù)線(xiàn)上的數(shù)據(jù)；第一鎖存單元，其用于鎖存該輸入單元的輸出信號(hào)；輸出單元，其響應(yīng)于所述第一及第二輸出控制信號(hào)群的對(duì)應(yīng)輸出控制信號(hào)傳送由該第一鎖存單元鎖存的數(shù)據(jù)；及第二鎖存單元，其用于鎖存及輸出該輸出單元的輸出信號(hào)。
14.一種半導(dǎo)體存儲(chǔ)裝置，其包含輸出控制器，其基于下降延遲鎖定回路(DLL)時(shí)鐘信號(hào)及驅(qū)動(dòng)信號(hào)輸出上升及下降輸出控制信號(hào)群；輸入控制器，其產(chǎn)生基于行相關(guān)時(shí)鐘信號(hào)順序地激活的輸入控制信號(hào)群；及管道鎖存單元，其包括多個(gè)單元管道鎖存器，每一單元管道鎖存器用于當(dāng)激活該輸入控制信號(hào)群的對(duì)應(yīng)輸入控制信號(hào)時(shí)將數(shù)據(jù)鎖存在數(shù)據(jù)線(xiàn)上，且當(dāng)激活該上升及該下降輸出控制信號(hào)群中的對(duì)應(yīng)輸出控制信號(hào)時(shí)輸出經(jīng)鎖存的數(shù)據(jù)，其中該輸出控制器包括多個(gè)移位器，每一移位器用于當(dāng)激活該驅(qū)動(dòng)信號(hào)時(shí)使輸入數(shù)據(jù)信號(hào)延遲半個(gè)時(shí)鐘以與該下降DLL時(shí)鐘信號(hào)同步地輸出第二輸出信號(hào)，且使該輸入數(shù)據(jù)信號(hào)延遲一個(gè)時(shí)鐘以與該下降DLL時(shí)鐘信號(hào)同步地輸出第一輸出信號(hào)；反饋單元，其用于接收所述多個(gè)移位器之一的第一輸出信號(hào)且提供其輸出信號(hào)至所述多個(gè)移位器中的第一移位器；多個(gè)上升輸出控制信號(hào)驅(qū)動(dòng)器，其基于所述多個(gè)移位器的第二輸出信號(hào)輸出該上升輸出控制信號(hào)群；及多個(gè)下降輸出控制信號(hào)驅(qū)動(dòng)器，其基于所述多個(gè)移位器的第一輸出信號(hào)輸出該下降輸出控制信號(hào)群。
15.如權(quán)利要求14的半導(dǎo)體存儲(chǔ)裝置，其中當(dāng)輸入行相關(guān)命令時(shí)，激活所述行相關(guān)時(shí)鐘信號(hào)。
16.如權(quán)利要求14的半導(dǎo)體存儲(chǔ)裝置，其中該輸出控制器包括第一邏輯門(mén)，該第一邏輯門(mén)用于執(zhí)行該下降DLL時(shí)鐘信號(hào)與該驅(qū)動(dòng)信號(hào)的AND運(yùn)算。
17.如權(quán)利要求16的半導(dǎo)體存儲(chǔ)裝置，其中具有N個(gè)移位器的所述多個(gè)移位器串聯(lián)連接，N為一正整數(shù)，且每一移位器接收初始化信號(hào)作為復(fù)位信號(hào)、接收第一邏輯門(mén)的輸出信號(hào)作為時(shí)鐘信號(hào)并接收其前一移位器的第一輸出信號(hào)作為輸入數(shù)據(jù)信號(hào)，由此通過(guò)使該輸入數(shù)據(jù)信號(hào)延遲半個(gè)時(shí)鐘輸出第二輸出信號(hào)，且通過(guò)使該輸入數(shù)據(jù)信號(hào)延遲一個(gè)時(shí)鐘輸出第一輸出信號(hào)。
18.如權(quán)利要求17的半導(dǎo)體存儲(chǔ)裝置，其中該N個(gè)移位器中的第一移位器接收該反饋單元的輸出信號(hào)作為輸入數(shù)據(jù)信號(hào)。
19.如權(quán)利要求18的半導(dǎo)體存儲(chǔ)裝置，其中該每一移位器包括第一傳送門(mén)，其用于響應(yīng)于該時(shí)鐘信號(hào)的第一邏輯電平傳送該輸入數(shù)據(jù)信號(hào)；第一鎖存單元，其基于該復(fù)位信號(hào)被初始化或鎖存該第一傳送門(mén)的輸出信號(hào)；第一反轉(zhuǎn)器，其用于使該第一鎖存單元的輸出信號(hào)反轉(zhuǎn)且輸出第二輸出信號(hào)；第二傳送門(mén)，其響應(yīng)于該時(shí)鐘信號(hào)的第二邏輯電平傳送該第一鎖存單元的輸出信號(hào)；及第二鎖存單元，其鎖存該第二傳送門(mén)的輸出信號(hào)且將該經(jīng)鎖存的信號(hào)作為第一輸出信號(hào)予以輸出。
20.如權(quán)利要求19的半導(dǎo)體存儲(chǔ)裝置，其中該每一移位器的第一鎖存單元包括第二邏輯門(mén)，其用于執(zhí)行該復(fù)位信號(hào)與該第一傳送門(mén)的輸出信號(hào)的NAND運(yùn)算，及與該第二邏輯門(mén)交叉耦接的第二反轉(zhuǎn)器，其用于使該第二邏輯門(mén)的輸出信號(hào)反轉(zhuǎn)。
21.如權(quán)利要求17的半導(dǎo)體存儲(chǔ)裝置，其中當(dāng)激活該初始化信號(hào)時(shí)，復(fù)位該反饋單元；且當(dāng)撤銷(xiāo)激活該初始化信號(hào)時(shí)，該反饋單元延遲其輸入數(shù)據(jù)信號(hào)，以與該第一邏輯門(mén)的輸出信號(hào)同步地提供該經(jīng)延遲的數(shù)據(jù)至該第一移位器。
22.如權(quán)利要求21的半導(dǎo)體存儲(chǔ)裝置，其中該反饋單元包括反饋移位器，該反饋移位器接收第一邏輯門(mén)的輸出信號(hào)作為時(shí)鐘信號(hào)、接收初始化信號(hào)作為復(fù)位信號(hào)并接收來(lái)自該N個(gè)移位器中的第(N-1)個(gè)移位器的第一輸出信號(hào)作為輸入數(shù)據(jù)信號(hào)，由此通過(guò)使該輸入數(shù)據(jù)信號(hào)延遲一個(gè)時(shí)鐘輸出第一輸出信號(hào)。
23.如權(quán)利要求22的半導(dǎo)體存儲(chǔ)裝置，其中該反饋移位器包括第一傳送門(mén)，其用于響應(yīng)于該時(shí)鐘信號(hào)的第一邏輯電平傳送該輸入數(shù)據(jù)信號(hào)；第一鎖存單元，其基于該復(fù)位信號(hào)被初始化或鎖存該第一傳送門(mén)的輸出信號(hào)；第一反轉(zhuǎn)器，其用于使該第一鎖存單元的輸出信號(hào)反轉(zhuǎn)且輸出第二輸出信號(hào)；第二傳送門(mén)，其用于響應(yīng)于該時(shí)鐘信號(hào)的第二邏輯電平傳送該第一鎖存單元的輸出信號(hào)；及第二鎖存單元，其用于鎖存該第二傳送門(mén)的輸出信號(hào)且將該經(jīng)鎖存的信號(hào)作為第一輸出信號(hào)予以輸出。
24.如權(quán)利要求23的半導(dǎo)體存儲(chǔ)裝置，其中該反饋移位器的第一鎖存單元包括第二反轉(zhuǎn)器，其用于使該復(fù)位信號(hào)反轉(zhuǎn)；第二邏輯門(mén)，其用于執(zhí)行該第二反轉(zhuǎn)器的輸出信號(hào)與該第一傳送門(mén)的輸出信號(hào)的NOR運(yùn)算；及與該第二邏輯門(mén)交叉耦接的第三反轉(zhuǎn)器，其用于使該第二邏輯門(mén)的輸出信號(hào)反轉(zhuǎn)。
25.如權(quán)利要求17的半導(dǎo)體存儲(chǔ)裝置，其中該輸入控制器包括包括偶數(shù)個(gè)反轉(zhuǎn)器的延遲單元，其用于延遲及傳送所述行相關(guān)時(shí)鐘信號(hào)；多個(gè)移位器，其響應(yīng)于該初始化信號(hào)被關(guān)閉，且在該延遲單元的輸出信號(hào)的控制下傳送中間信號(hào)群；及多個(gè)信號(hào)輸出單元，其響應(yīng)于該初始化信號(hào)及經(jīng)延遲的行相關(guān)時(shí)鐘信號(hào)使該中間信號(hào)群延遲，且將該經(jīng)延遲的中間信號(hào)群作為該輸入控制信號(hào)群予以輸出。
26.如權(quán)利要求25的半導(dǎo)體存儲(chǔ)裝置，其中該單元管道鎖存器包括輸入單元，其用于響應(yīng)于該輸入控制信號(hào)群的對(duì)應(yīng)輸入控制信號(hào)接收及傳送該數(shù)據(jù)線(xiàn)上的數(shù)據(jù)；第一鎖存單元，其用于鎖存該輸入單元的輸出信號(hào)；輸出單元，其響應(yīng)于該上升及該下降輸出控制信號(hào)群的對(duì)應(yīng)輸出控制信號(hào)傳送由該第一鎖存單元鎖存的數(shù)據(jù)；及第二鎖存單元，其用于鎖存及輸出該輸出單元的輸出信號(hào)。
27.一種半導(dǎo)體存儲(chǔ)裝置，其包含輸出控制器，其基于上升延遲鎖定回路(DLL)時(shí)鐘信號(hào)及驅(qū)動(dòng)信號(hào)輸出上升及下降輸出控制信號(hào)群；輸入控制器，其產(chǎn)生基于行相關(guān)時(shí)鐘信號(hào)順序地激活的輸入控制信號(hào)群；及管道鎖存單元，其包括多個(gè)單元管道鎖存器，每一單元管道鎖存器用于當(dāng)激活該輸入控制信號(hào)群的對(duì)應(yīng)輸入控制信號(hào)時(shí)將數(shù)據(jù)鎖存在數(shù)據(jù)線(xiàn)上，且當(dāng)激活該上升及該下降輸出控制信號(hào)群中的對(duì)應(yīng)輸出控制信號(hào)時(shí)輸出該經(jīng)鎖存的數(shù)據(jù)，其中該輸出控制器包括多個(gè)移位器，每一移位器用于當(dāng)激活該驅(qū)動(dòng)信號(hào)時(shí)使輸入數(shù)據(jù)信號(hào)延遲半個(gè)時(shí)鐘以與該上升DLL時(shí)鐘信號(hào)同步地輸出第二輸出信號(hào)，且使該數(shù)據(jù)延遲一個(gè)時(shí)鐘以與該上升DLL時(shí)鐘信號(hào)同步地輸出第一輸出信號(hào)；反饋單元，其用于接收所述多個(gè)移位器之一的第一輸出信號(hào)且提供其輸出信號(hào)至所述多個(gè)移位器中的第一移位器；多個(gè)上升輸出控制信號(hào)驅(qū)動(dòng)器，其基于所述多個(gè)移位器的第一輸出信號(hào)輸出該上升輸出控制信號(hào)群；及多個(gè)下降輸出控制信號(hào)驅(qū)動(dòng)器，其基于所述多個(gè)移位器的第二輸出信號(hào)輸出該下降輸出控制信號(hào)群。
28.如權(quán)利要求27的半導(dǎo)體存儲(chǔ)裝置，其中當(dāng)輸入行相關(guān)命令時(shí)，激活所述行相關(guān)時(shí)鐘信號(hào)。
29.如權(quán)利要求27的半導(dǎo)體存儲(chǔ)裝置，其中該輸出控制器包括第一邏輯門(mén)，該第一邏輯門(mén)用于執(zhí)行該下降DLL時(shí)鐘信號(hào)與該驅(qū)動(dòng)信號(hào)的AND運(yùn)算。
30.如權(quán)利要求29的半導(dǎo)體存儲(chǔ)裝置，其中具有N個(gè)移位器的所述多個(gè)移位器串聯(lián)連接，N為一正整數(shù)，且每一移位器接收初始化信號(hào)作為復(fù)位信號(hào)、接收第一邏輯門(mén)的輸出信號(hào)作為時(shí)鐘信號(hào)并接收其前一移位器的第一輸出信號(hào)作為輸入數(shù)據(jù)信號(hào)，由此通過(guò)使該輸入數(shù)據(jù)信號(hào)延遲該半個(gè)時(shí)鐘輸出第二輸出信號(hào)，且通過(guò)使該輸入數(shù)據(jù)信號(hào)延遲一個(gè)時(shí)鐘而輸出該第一輸出信號(hào)。
31.如權(quán)利要求30的半導(dǎo)體存儲(chǔ)裝置，其中該N個(gè)移位器中的第一移位器接收該反饋單元的輸出信號(hào)作為輸入數(shù)據(jù)信號(hào)。
32.如權(quán)利要求31的半導(dǎo)體存儲(chǔ)裝置，其中每一移位器包括第一傳送門(mén)，其響應(yīng)于該時(shí)鐘信號(hào)的第一邏輯電平傳送該輸入數(shù)據(jù)信號(hào)；第一鎖存單元，其基于該復(fù)位信號(hào)被初始化或鎖存該第一傳送門(mén)的輸出信號(hào)；第一反轉(zhuǎn)器，其用于使該第一鎖存單元的輸出信號(hào)反轉(zhuǎn)且輸出第二輸出信號(hào)；第二傳送門(mén)，其響應(yīng)于該時(shí)鐘信號(hào)的第二邏輯電平傳送該第一鎖存單元的輸出信號(hào)；及第二鎖存單元，其用于鎖存該第二傳送門(mén)的輸出信號(hào)且將該經(jīng)鎖存的信號(hào)作為第一輸出信號(hào)予以輸出。
33.如權(quán)利要求32的半導(dǎo)體存儲(chǔ)裝置，其中該每一移位器的第一鎖存單元包括第二邏輯門(mén)，其用于執(zhí)行該復(fù)位信號(hào)與該第一傳送門(mén)的輸出信號(hào)的NAND運(yùn)算；及與該第二邏輯門(mén)交叉耦接的第二反轉(zhuǎn)器，其用于使該第二邏輯門(mén)的輸出信號(hào)反轉(zhuǎn)。
34.如權(quán)利要求30的半導(dǎo)體存儲(chǔ)裝置，其中當(dāng)激活該初始化信號(hào)時(shí)，復(fù)位該反饋單元；且當(dāng)撤銷(xiāo)激活該初始化信號(hào)時(shí)，該反饋單元使其輸入數(shù)據(jù)信號(hào)延遲，以與該第一邏輯門(mén)的輸出信號(hào)同步地提供該經(jīng)延遲的數(shù)據(jù)至該第一移位器。
35.如權(quán)利要求34的半導(dǎo)體存儲(chǔ)裝置，其中該反饋單元包括反饋移位器，其接收第一邏輯門(mén)的輸出信號(hào)作為時(shí)鐘信號(hào)、接收初始化信號(hào)作為復(fù)位信號(hào)并接收來(lái)自該N個(gè)移位器中的第(N-1)個(gè)移位器的第一輸出信號(hào)作為輸入數(shù)據(jù)信號(hào)，由此通過(guò)使該輸入數(shù)據(jù)信號(hào)延遲一個(gè)時(shí)鐘輸出第一輸出信號(hào)。
36.如權(quán)利要求35的半導(dǎo)體存儲(chǔ)裝置，其中該反饋移位器包括第一傳送門(mén)，其用于響應(yīng)于該時(shí)鐘信號(hào)的第一邏輯電平傳送該輸入數(shù)據(jù)信號(hào)；第一鎖存單元，其基于該復(fù)位信號(hào)被初始化或鎖存該第一傳送門(mén)的輸出信號(hào)；第一反轉(zhuǎn)器，其用于使該第一鎖存單元的輸出信號(hào)反轉(zhuǎn)且輸出第二輸出信號(hào)；第二傳送門(mén)，其用于響應(yīng)于該時(shí)鐘信號(hào)的第二邏輯電平傳送該第一鎖存單元的輸出信號(hào)；及第二鎖存單元，其用于鎖存該第二傳送門(mén)的輸出信號(hào)且將該經(jīng)鎖存的信號(hào)作為第一輸出信號(hào)予以輸出。
37.如權(quán)利要求36的半導(dǎo)體存儲(chǔ)裝置，其中反饋移位器的第一鎖存單元包括第二反轉(zhuǎn)器，其用于使該復(fù)位信號(hào)反轉(zhuǎn)；第二邏輯門(mén)，其用于執(zhí)行該第二反轉(zhuǎn)器的輸出信號(hào)與該第一傳送門(mén)的輸出信號(hào)的NOR運(yùn)算；及與該第二邏輯門(mén)交叉耦接的第三反轉(zhuǎn)器，其用于使該第二邏輯門(mén)的輸出信號(hào)反轉(zhuǎn)。
38.如權(quán)利要求30的半導(dǎo)體存儲(chǔ)裝置，其中該輸入控制器包括包括偶數(shù)個(gè)反轉(zhuǎn)器的延遲單元，其用于延遲及傳送所述行相關(guān)時(shí)鐘信號(hào)；多個(gè)移位器，其響應(yīng)于該初始化信號(hào)被關(guān)閉，且響應(yīng)于該延遲單元的輸出信號(hào)傳送中間信號(hào)群；及多個(gè)信號(hào)輸出單元，其響應(yīng)于該初始化信號(hào)及經(jīng)延遲的行相關(guān)時(shí)鐘信號(hào)使該中間信號(hào)群延遲，且將該經(jīng)延遲的中間信號(hào)群作為該輸入控制信號(hào)群予以輸出。
39.如權(quán)利要求38的半導(dǎo)體存儲(chǔ)裝置，其中該單元管道鎖存器包括輸入單元，其用于響應(yīng)于該輸入控制信號(hào)群的對(duì)應(yīng)輸入控制信號(hào)接收及傳送該數(shù)據(jù)線(xiàn)上的數(shù)據(jù)；第一鎖存單元，其用于鎖存該輸入單元的輸出信號(hào)；輸出單元，其響應(yīng)于該上升及該下降輸出控制信號(hào)群的對(duì)應(yīng)輸出控制信號(hào)傳送由該第一鎖存單元鎖存的數(shù)據(jù)；及第二鎖存單元，其用于鎖存及輸出該輸出單元的輸出信號(hào)。
全文摘要
本發(fā)明提供管道鎖存裝置，其包括輸出控制器，其基于一DLL時(shí)鐘信號(hào)及驅(qū)動(dòng)信號(hào)輸出第一及第二輸出控制信號(hào)群；輸入控制器，其用于產(chǎn)生一輸入控制信號(hào)群；及管道鎖存單元，其用于當(dāng)激活一對(duì)應(yīng)輸入控制信號(hào)時(shí)將數(shù)據(jù)鎖存在數(shù)據(jù)線(xiàn)上，且當(dāng)激活一對(duì)應(yīng)輸出控制信號(hào)時(shí)輸出經(jīng)鎖存的數(shù)據(jù)，其中該輸出控制器包括多個(gè)移位器，每一移位器用于使輸入數(shù)據(jù)信號(hào)延遲半個(gè)時(shí)鐘及一個(gè)時(shí)鐘，以與該DLL時(shí)鐘信號(hào)及該驅(qū)動(dòng)信號(hào)同步地輸出第一及第二輸出信號(hào)；及多個(gè)輸出控制信號(hào)驅(qū)動(dòng)器，其基于所述第一及第二輸出信號(hào)輸出所述第一及第二輸出控制信號(hào)群。
文檔編號(hào)G11C11/4063GK1941191SQ200610121570
公開(kāi)日2007年4月4日 申請(qǐng)日期2006年8月22日 優(yōu)先權(quán)日2005年9月29日
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