專利名稱：半導體存儲器件的制作方法
技術領域：
本發(fā)明涉及半導體存儲器件，尤其涉及安裝了糾錯碼電路(errorcorrection code circuit)的動態(tài)隨機存取存儲器(DRAM)等半導體存儲器件。
背景技術：
根據(jù)本發(fā)明人所研究的結果，關于提高DRAM的可靠性的技術，能夠考慮以下內容。
例如，在專利文獻1中，示出了如圖21所示的存儲器電路。圖21所示的存儲器電路是由糾錯碼電路(ECC電路)對來自SRAM或DRAM的存儲單元的數(shù)據(jù)進行判斷和修正的結構。當使用這種結構時，即使在4位數(shù)據(jù)位中產(chǎn)生錯誤，也能夠使用3位校驗位進行修正。
進而，在圖21中，采用對存儲陣列設置多個ECC電路，對各個ECC電路連接來自不相鄰的位線的數(shù)據(jù)以進行糾錯的結構。因此，在所連接的多條位線上產(chǎn)生了所謂多位軟錯誤的情況下，也能夠進行糾錯。另外，為了解救固定故障(stuck failurc)，設有冗余存儲單元(redundant memory cell)，在從讀出放大器連接到ECC電路的途中，可以轉換來自額定存儲單元的數(shù)據(jù)和來自冗余存儲單元的數(shù)據(jù)。
專利文獻1日本特開2003-77294號公報發(fā)明內容關于如上述那樣的提高DRAM的可靠性的技術，經(jīng)本發(fā)明人研究后，以下內容變得明了。
為了使DRAM的存儲單元小型化(miniaturization)、高集成化，在有限的存儲單元底面積內，需要實現(xiàn)大容值的電容器和微型晶體管。但是，當使存儲單元晶體管小型化時，器件離差增大并且電壓變低，這兩者的共同影響，將導致DRAM的動作余量(margin)劣化。
尤其成為問題的是構成讀出放大器的MOS晶體管的閾值的失配(mismatch)、和結漏電流(junction leak current)引起的儲存節(jié)點的電壓的減少。當進行定標(scaling)時，對于閾值的失配，微型MOS晶體管的溝道內雜質數(shù)量(number of impurity in the channel)的波動將顯著增加。由于為了小型化而增強擴散層內的電場，因此，結漏電流也存在增加的趨勢。由于它們的器件離差，讀出來自存儲單元的數(shù)據(jù)時的信號量實際減少，在用讀出放大器放大信號的情況下，被錯誤讀出的危險性將增加。
因而，為了提高這種DRAM的動作余量，考慮使用例如上述專利文獻1的技術。但是，在專利文獻1所示的技術中，對4位數(shù)據(jù)位設置3位校驗位，因此，與不使用由ECC電路進行的糾錯的情況相比，存儲單元的面積增加75％。這樣，存在大面積損失(penalty)的DRAM芯片難以應用于注重成本的服務器、個人電腦(PC)、家用電器等產(chǎn)品。因此，優(yōu)選的是，對DRAM使用例如對64位的數(shù)據(jù)位設置8位左右的校驗位這樣的ECC方式，將存儲單元的面積損失抑制為10％左右，以抑制芯片面積和成本的增加。
而為了如上述那樣用位數(shù)大的單位使ECC電路動作，需要從讀出放大器到ECC電路具有多個位。如此一來，就不能忽視在其布線中產(chǎn)生的功耗或布線延遲。因此，為了降低功耗或布線延遲(Wiringdelay)，優(yōu)選的是使ECC電路與讀出放大器相鄰地配置。
但是，在專利文獻1的技術中，使ECC電路相鄰讀出放大器地進行配置，但能預料到實際上是困難的。作為其原因之一，列舉這樣的原因，即在專利文獻1的技術中，由于使用對4位數(shù)據(jù)位具有3位校驗位的ECC方式，所以ECC電路的面積將增加。因此，在將這種結構應用于DRAM，進而相鄰地配置了ECC電路和讀出放大器電路時，所謂直接外圍電路(direct peripheral circuits)的面積將變大，芯片面積增加很大，因此并不是優(yōu)選的。
另外，作為其他原因，列舉這樣的原因，即在專利文獻1中，如圖21所示，對額定存儲單元(normal memory cell)設置ECC電路，但沒有對冗余存儲單元設置ECC電路。如此一來，當用冗余存儲單元的數(shù)據(jù)置換額定存儲單元的數(shù)據(jù)時，需要在從讀出放大器電路到ECC電路的路徑上設置多路復用器(multiplexer)等來進行路徑的切換。
因此，在布局上考慮在讀出放大器與ECC電路之間設置該多路復用器的配置區(qū)域，在這種情況下，讀出放大器電路和ECC電路將不相鄰地配置。另外，在DRAM中，在芯片內分散配置有多個讀出放大器電路，因此，當配置這種多路復用器時，包含其布線面積，直接外圍電路面積將增加很大。由此，也難以相鄰地配置讀出放大器電路和ECC電路。進而，出現(xiàn)由多路復用器和其布線引起的延遲時間導致動作速度降低這樣的問題。
本發(fā)明是鑒于上述的問題等而完成的。本發(fā)明的上述及其他目的和新特征將通過本說明書的記述和添加的附圖得以明確。
簡單說明本申請所公開的發(fā)明中代表性結構的概要如下。
本發(fā)明的半導體存儲器件，包括多個存儲陣列，該多個存儲陣列的每一個包含多條字線、多條位線及多個存儲單元；和讀出放大器串(sense amplifier array)，對應各個存儲陣列地配置，其特征在于，與上述讀出放大器串相鄰地配置有糾錯碼電路。并且，該糾錯碼電路對在讀出放大器串內的各個讀出放大器中讀出的數(shù)據(jù)進行糾錯。這種結構是適合被輸入了激活指令時進行糾錯的方式的結構。并且，由于讀出放大器串和糾錯碼電路相鄰地配置，能夠降低由這兩者之間的布線的充放電引起的功耗。另外，能夠降低伴隨布線的延遲時間的動作速度的損失。進而，能夠通過相鄰配置實現(xiàn)集成化，因此也能夠降低面積損失。
除了以這種激活指令(行系統(tǒng)指令)(activate command、rowcommand)的周期進行糾錯的方式之外，還可以考慮依照列系統(tǒng)指令進行糾錯的方式。在這種列系統(tǒng)指令的方式中，能夠將糾錯碼電路配置在例如所謂間接外圍電路等。因此，與行系統(tǒng)指令的方式相比，可以減小面積損失。但是，行系統(tǒng)指令(column command)的方式通常具有數(shù)十ns的周期，與此不同，列系統(tǒng)指令的方式可以為幾ns的周期，因此，給整個芯片的動作循環(huán)帶來的損失變得非常大。因此，在采用行系統(tǒng)指令的方式的基礎上，將讀出放大器串與糾錯碼電路相鄰地配置，能夠有效地降低動作循環(huán)損失和面積損失。
另外，本發(fā)明的半導體存儲器件，在上述的多個存儲陣列中包含冗余存儲陣列。并且，對于該冗余存儲陣列，也取為與該讀出放大器相鄰地具有糾錯碼電路的結構。由此，能夠謀求從使用了糾錯碼電路的故障解救(failure replacement)和基于冗余解救的故障解救這兩方面提高芯片的合格率并提高可靠性。另外，具有冗余存儲陣列所專用的糾錯碼電路，因此，不需要讀出放大器與糾錯碼電路之間的路徑切換電路等，該讀出放大器與糾錯碼電路之間的路徑切換電路等在例如不具有專用的糾錯碼電路而公用額定存儲陣列的糾錯碼電路的情況下是必須的。由此，能夠容易實現(xiàn)與讀出放大器串相鄰地配置糾錯碼電路。
對冗余存儲陣列和額定存儲陣列進行冗余置換時，冗余存儲陣列具有專用的糾錯碼電路，因此，優(yōu)選用存儲陣列單位進行置換。并且，用該存儲陣列單位進行置換時，可以通過多路復用器，選擇將輸入輸出緩存器的連接對象連接在額定存儲陣列的I/O線上或連接在冗余存儲陣列的I/O線上的方式。
另外，上述的糾錯碼電路，具體而言，能夠例如由與各讀出放大器電路按1對1的方式對應地相鄰配置的多個子電路構成。并且，這樣的多個子電路例如能夠分成多個第1子電路和多個第2子電路。在此，每個第1子電路具有這樣的功能，即與數(shù)據(jù)位的各個讀出放大器對應，基于至讀出放大器的讀出數(shù)據(jù)生成校驗位，另外，在存在錯誤的情況下，對至該讀出放大器的讀出數(shù)據(jù)進行修正。而每個第2子電路具有這樣的功能，即與校驗位的各個讀出放大器對應，對由第1子電路所生成的校驗位的值與以前生成并存儲的校驗位的值進行比較和判斷，將由此得到的有無錯誤的結果傳送到第1子電路。通過做成為這樣的電路結構，能夠以有效的布局使讀出放大器串與糾錯碼電路相鄰。
簡單說明由本申請所公開的發(fā)明中代表性的構成所得到的效果如下，即能夠有效地降低因在半導體存儲器件上設有糾錯碼電路而引起的面積損失和動作循環(huán)損失。


圖1A、圖1B是表示本發(fā)明的一實施方式的半導體存儲器件的芯片結構的一例的俯視圖，圖1A表示芯片整體的結構例，圖1B表示圖1A的存儲單元的結構例。
圖2A、圖2B表示圖1的半導體存儲器件中的存儲陣列周圍的結構和動作，圖2A是表示包含糾錯碼電路的存儲陣列周圍的結構例的概略圖，圖2B是說明圖2A的動作例的順序圖。
圖3是表示圖1的半導體存儲器件中的存儲陣列的結構的一例的電路圖。
圖4是表示圖1的半導體存儲器件中的讀出放大器串、子字線驅動器列、以及糾錯碼電路的詳細配置關系的一例的俯視圖。
圖5是表示圖1的半導體存儲器件中的存儲單元內設置有冗余區(qū)域的結構的一例的框圖。
圖6A、圖6B是表示圖5的結構例中的內部電路的詳細的圖，圖6A是多路復用器的電路結構例，圖6B是熔絲塊的電路結構例。
圖7是表示圖1的半導體存儲器件中的存儲單元內設置有冗余區(qū)域的結構的另一例的框圖。
圖8是表示圖1的半導體存儲器件中的讀出放大器串與糾錯碼電路的詳細連接關系的一例的概略圖。
圖9是表示圖8的結構例中的數(shù)據(jù)位用讀出放大器和ECC子電路的詳細結構的一例的電路圖。
圖10是表示圖8的結構例中的校驗位用讀出放大器和ECC子電路的詳細結構的一例的電路圖。
圖11是表示圖1的半導體存儲器件中的交叉區(qū)域的結構的一例的電路圖。
圖12A、圖12B是說明圖1的半導體存儲器件中的糾錯碼電路使用的標號的一例的圖，圖12A是說明校驗矩陣的圖，圖12B是說明圖12A的校驗矩陣內的各要素的圖。
圖13是表示圖1的半導體存儲器件中的存儲陣列的布局的一例的圖。
圖14是表示圖13的布局中的A-A’間的剖面結構的一例的圖。
圖15是表示圖1的半導體存儲器件中的與圖13不同的存儲陣列的布局的一例的圖。
圖16是表示圖1的半導體存儲器件中的子字線驅動器列的結構的一例的電路圖。
圖17是表示圖1的半導體存儲器件中的存儲單元內設置有冗余區(qū)域的結構的另一例的框圖。
圖18是表示圖17的結構例中的多路復用器的結構的一例的電路圖。
圖19A、圖19B是表示圖18的結構例中的動作的一例的圖，圖19A是不進行冗余置換時的波形例，圖19B是進行冗余置換時的波形例。
圖20是表示圖4的結構例中的糾錯碼電路的配置結構的變形例的概略圖。
圖21是表示作為本發(fā)明的前提所研究的以往技術的半導體存儲器件的結構的一例的概略圖。
具體實施例方式
以下，基于附圖對本發(fā)明的實施方式進行詳細說明。在用于說明實施方式的所有圖中，原則上對相同的部件添加相同的標號，并省略其反復的說明。另外，在圖中通過對PMOS晶體管的柵極添加箭頭符號，來使PMOS晶體管區(qū)別于NMOS晶體管。另外，在圖中沒有明確記載MOS晶體管的襯底電位的連接，但只要是MOS晶體管可正常工作的范圍，其連接方法就沒有特別限定。
圖1A、圖1B是表示本發(fā)明的一實施方式的半導體存儲器件的芯片結構的一例的俯視圖，圖1A表示芯片整體的結構例，圖1B表示圖1A的存儲單元的結構例。
圖1所示的半導體存儲器件為DRAM。該DRAM的存儲器芯片CHIP整體的結構，例如圖1A所示，大致分為控制電路CNTL、輸入輸出電路DQC、存儲單元BANK?？刂齐娐稢NTL從存儲器芯片CHIP外接收時鐘信號、地址、控制信號，進行存儲器芯片CHIP的動作模式的確定和地址的預解碼等。輸入輸出電路DQC具有輸入輸出緩存器等，從存儲器芯片CHIP外部接收行數(shù)據(jù)等，向存儲器芯片CHIP外部輸出讀數(shù)據(jù)。
例如圖1B所示，在存儲單元BANK設置有多個陣列狀配置的存儲陣列ARY，在其周圍配置有讀出放大器串SAA、子字線驅動器列SWDA、糾錯碼電路ECC、以及交叉區(qū)域XP。另外，在存儲單元BANK內的外圍，與讀出放大器串SAA平行地配置有列解碼器YDEC和主放大器列MAA，與子字線驅動器列SWDA平行地配置有行解碼器XDEC和陣列控制電路(array control circuits)ACC。
圖2A、圖2B表示圖1的半導體存儲器件中的存儲陣列周圍的結構和動作，圖2A是表示包含糾錯碼電路的存儲陣列周圍的結構例的概略圖，圖2B是說明圖2A的動作例的順序圖。圖2A所示的半導體存儲器件中，以1對1的關系安裝有與存儲陣列ARY相鄰的讀出放大器串SAA和糾錯碼電路ECC。這里，ECC為具有1位的糾錯能力的電路。
讀出放大器串SAA，一般被稱為直接外圍電路，與其對應地設置的糾錯碼電路ECC也屬于直接外圍電路。而圖1所示的XDEC、YDEC這樣的地址系統(tǒng)的電路、屬于比MAA更靠芯片的外部端子側的數(shù)據(jù)系統(tǒng)的電路等，一般被稱為間接外圍電路。
存儲陣列ARY，分為數(shù)據(jù)位用(DATA BIT)和校驗位用(CHECKBIT)，例如，由64位數(shù)據(jù)位和9位校驗位形成一個ECC塊(ECCBLOCK)。然后，在一次陣列動作中，ECC塊整體被讀入到讀出放大器串SAA，由糾錯碼電路ECC進行錯誤的判斷和修正。通過由ECC進行糾錯，能夠使存儲單元小型化，器件離差增大時也能擴大芯片的動作余量。另外，對于64位這樣的多個位僅設置9位校驗位，因此能夠降低存儲單元等的面積損失。
下面，用圖2B說明這樣的半導體存儲器件的動作的一例。在圖2B中，示出激活指令后、讀/寫指令后、預充電指令后的芯片內部的功作。這里，作為特征動作，列舉在激活指令后、預充電指令后使糾錯碼電路ECC動作的情況。
作為外部指令的流，首先，用激活指令激活存儲單元，在用讀/寫指令與存儲單元交換數(shù)據(jù)后，用預充電指令減活(deactivate)存儲單元。根據(jù)該流，在芯片內部，接受激活指令激活字線，將信號讀出到位線。接著，將該讀出的信息用讀出放大器放大后，由ECC對讀出放大器中的數(shù)據(jù)進行錯誤判斷和糾錯。這里，當接收讀/寫指令后，激活列選擇線，從讀出放大器讀出經(jīng)過糾錯的數(shù)據(jù)，另外，對讀出放大器寫入新的數(shù)據(jù)。并且，當接收預充電指令后，由ECC生成校驗位，將該所生成的校驗位寫入校驗位用存儲單元后，減活字線而對位線進行預充電。
這樣，通過圖2的結構和動作，對讀出放大器設置ECC，當接收到激活指令后進行糾錯。激活動作的周期為60ns左右，因此，具有能夠減小由糾錯碼電路ECC產(chǎn)生的數(shù)ns的延遲給動作周期帶來的損失這樣的優(yōu)點。因此，具有能夠實現(xiàn)與不設置糾錯碼電路的DRAM大致等效的時序瑕疵(speck)的優(yōu)點。與此不同，以往技術存在這樣的問題，即在間接外圍電路(indirect peripheral circuits)配置ECC，在讀寫動作時進行糾錯的情況下，原本5ns左右的動作周期被加上數(shù)ns的損失，因此動作速度的下降大。
圖3是表示圖1的半導體存儲器件中的存儲陣列的結構的一例電路圖。如圖3所示，存儲陣列ARY由多個存儲單元MC構成。各存儲單元MC為DRAM存儲單元，由1個MOS晶體管(存儲單元晶體管)和1個電容Cs構成。存儲單元晶體管的一個源極或漏極，與位線BLT或位線BLB連接，另一漏極或源極，與儲存節(jié)點(storage node)SN連接，柵極與字線WL連接。
電容Cs的一個端子與儲存節(jié)點SN連接，另一端子與公共焊盤連接。位線BLT或位線BLB，作為位線對(互補位線)發(fā)揮作用，與相同的讀出放大器SA連接。讀出放大器串SAA與糾錯碼電路ECC，相對于存儲陣列ARY上下交替配置，公共連接于上下存儲陣列ARY內的位線對BLT/BLB，這二者是共用的。另外，與此相伴，在各讀出放大器串SAA內，間隔1個位線對大小的空間地配置相鄰的讀出放大器SA。
通過這樣的配置，由于SA間的間距變寬所以容易進行SA的布局，能夠小型化。另外，其詳細內容將通過圖8等在后面說明，與上述各個SA一一對應地配置ECC子電路時，同樣，由于能夠使ECC子電路間的間距變寬，所以容易進行布局，能夠小型化。另外，具有這樣的特征，由于ECC與SA相鄰地配置，因此連接這二者的布線短，布線的充放電功率(charge-discharge power consumption)小。而假如在間接外圍電路部配置ECC，并采用了對這樣的多個位設置校驗位這樣的ECC方式時，則芯片上需要設置多個長距離布線(longdistancewireing)，功耗變大。
圖4是表示圖1的半導體存儲器件中的讀出放大器串與子字線驅動器列、糾錯碼電路的詳細配置關系的一例的俯視圖。如圖4所示，讀出放大器串SAA內的讀出放大器SA和糾錯碼電路ECC，相對于存儲陣列ARY上下交替配置，與上下存儲陣列ARY內的位線對BLT/BLB公共連接。
同樣，子字線驅動器列SWDA內的子字線驅動器SWD，也相對于存儲陣列ARY左右交替配置(alternative placement)，與左右的存儲陣列ARY內的字線WL公共連接。通過這樣配置，在子字線驅動器列SWDA內，能夠將子字線驅動器SWD間的間距擴大為存儲陣列ARY內的字線WL間的間距的2倍。因此，容易進行小型化。
另外，在讀出放大器串SAA配置有本地I/O線LIO，LIO在交叉區(qū)域XP經(jīng)由開關SW與主I/O線MIO連接。在讀數(shù)據(jù)時，用ECC進行糾錯后的讀出放大器SA中的數(shù)據(jù)經(jīng)由LIO和MIO讀出到芯片外，在寫數(shù)據(jù)時，從芯片外經(jīng)由MIO和LIO將數(shù)據(jù)寫入到讀出放大器SA。
圖5是表示圖1的半導體存儲器件中的存儲單元內設置有冗余區(qū)域的結構的一例的框圖。通常，在該存儲單元BANK內包含有數(shù)十個存儲矩陣MAT，圖5中為了簡化說明，示出存儲矩陣MAT為MAT1、MAT2這2個的情況。額定存儲陣列ARY0～ARY07和冗余存儲陣列RARY0、RARY1，分別具有各自對應的讀出放大器串SAA和糾錯碼電路ECC。為了簡化說明，如用圖4說明的那樣，讀出放大器串SAA并不是相對于存儲陣列ARY進行了公共連接的結構。另外，在圖5中，ARY0～ARY3和RARY0屬于存儲矩陣MAT0，ARY4～ARY7和RARY1屬于存儲矩陣MAT1。
利用這樣的結構，例如在某存儲矩陣MAT內的存儲陣列ARY中出現(xiàn)無法用ECC來解救的程度的制造故障(failure)等時，可以通過用與發(fā)生上述制造故障的存儲陣列ARY在相同MAT內的冗余存儲陣列RARY置換該ARY整體來解救。進而，將該冗余存儲陣列RARY與額定存儲陣列ARY相獨立地設置，并對RARY的讀出放大器串SAA也設置獨立的糾錯碼電路ECC，從而不需要在以往技術中所需要的冗余用的讀出放大器與ECC間的多路復用器，能夠減少電路面積、布線面積。
這里，圖5的各個糾錯碼電路ECC，如果是例如64位中的1位存在故障則能修正，但如果是多個位存在故障則不能修正錯誤。另外，本實施方式的糾錯方式中，ECC與SAA按一對一的方式對應，與SAA內的每一個SA對應的ECC部分的布線模式(wiring pattern)有些不同，因此，將與故障位連接的額定讀出放大器置換成冗余用的讀出放大器這樣的以讀出放大器為單位的置換是不容易進行的。于是，當無法由ECC進行糾錯時，通過以進行糾錯的存儲陣列為單位進行置換，能夠一邊應用糾錯一邊進行冗余解救。并且，通過準備冗余存儲陣列進行解救，能夠解救制造時產(chǎn)生的缺陷，提高芯片的成品率。
這樣，為了以與ECC對應的存儲陣列為單位進行冗余解救，在圖5的結構例中，在輸入輸出緩存器DO的前級配置多路復用器MUX，并對該MUX連接有與額定存儲陣列ARY連接的I/O線、和與冗余存儲陣列RARY連接的I/O線。DRAM接收激活指令后，選擇1個存儲矩陣(例如MAT0)內的字線，從該存儲矩陣內的所有存儲陣列(例如ARY0～ARY3和RARY0)向讀出放大器串SAA讀出數(shù)據(jù)。在額定存儲陣列(例如ARY0～ARY3)中，由從列解碼器YDEC輸出的列選擇線YS來選擇讀出到SAA的數(shù)據(jù)，讀出到主I/O線MIO0～MIO3。在冗余存儲陣列(例如RARY0)中，也同樣將數(shù)據(jù)讀出到冗余主I/O線RMIO。
被讀出到MIO0～3、RMIO的數(shù)據(jù)，由主放大器MA放大，輸出到額定全局I/O線GIO0～3、冗余全局I/O線RGIO。這里，例如ARY0～3中沒有固定故障不進行冗余解救時，GIO0～3上的數(shù)據(jù)通過多路復用器MUX，直接由輸入輸出緩存器DQ0～3輸出到芯片外部。而進行冗余解救時，激活冗余選擇線RN0～3中的任意一者，由MUX來置換GIO0～3中的任意一者與RGIO中的數(shù)據(jù)。另外，預先將每個存儲矩陣MAT中要解救的存儲陣列ARY的序號編程到熔絲塊FB中。
當DRAM被輸入了激活指令時，從行地址預解碼器XPD向FB輸入例如與存儲矩陣MAT0～31對應的矩陣選擇信號MS0～31。然后，根據(jù)FB的熔絲信息，在與該所輸入的選擇信號相符的存儲矩陣中確定要解救的存儲陣列，激活與該存儲陣列對應的冗余選擇信號RN。由此，例如，可以在MAT0中用RARY0解救ARY0，在MAT1中用RARY1解救ARY6。這里，說明了隨著從存儲陣列的讀出進行冗余置換的情況，但是，當然，當向存儲陣列進行寫入時，也同樣進行冗余置換。
圖6A、圖6B是表示圖5的結構例中的內部電路的詳細的圖，圖6A是多路復用器的電路結構例，圖6B是熔絲塊的電路結構例。如圖6A所示，多路復用器MUX例如由傳輸晶體管(pass transistor)構成，與輸入輸出緩存器DQ相對應地設置。當從熔絲塊FB輸出的冗余選擇信號(例如RN0)被激活時，冗余全局I/O線(例如RGIO)與輸入輸出緩存器DQ連接，在減活時額定全局I/O線(例如GIO0)與DQ連接。
如圖6B所示，熔絲塊FB的內部，例如設置與每個存儲矩陣MAT的各存儲陣列ARY對應的熔絲。即，在每個存儲矩陣MAT內要進行解救的存儲陣列ARY所對應的熔絲FUSE被切斷，當矩陣選擇信號MS被激活時，與矩陣選擇信號MS相符的MAT內的要進行解救的ARY所對應的冗余選擇信號(redundancy selection signal)RN被激活。在圖6B中，作為其一例，示出MS0被激活時RN0被激活、MS30被激活時RN2被激活的例子。
圖7是表示圖1的半導體存儲器件中的存儲單元內設置有冗余區(qū)域的結構的另一例的框圖。與圖5的結構例不同之處在于額定全局I/O線與多路復用器MUX的連接方法。在上述圖5中，與各DQ對應的多路復用器MUX連接有額定全局I/O線GIO和冗余全局I/O線RGIO。而在圖7的結構例中，與DQ0對應的多路復用器MUX連接有GIO0和GIO1這樣相鄰的2條GIO，同樣，與最后的DQ3對應的多路復用器MUX連接有GIO3和RGIO。
在這樣的結構中，例如，在MAT0中ARY1出現(xiàn)故障時，由解碼器DC對冗余選擇信號RN1進行解碼，減活冗余解碼信號RD0，激活RD1～3。然后，與RD0被減活相伴隨地使GIO0與DQ0連接，與RD1～3被激活相伴隨地使GIO2與DQ1連接，GIO3與DQ2連接，RGIO與DQ3連接。因此，以進行糾錯的存儲陣列為單位進行置換，從而具有能夠一邊應用糾錯一邊進行冗余解救這樣的優(yōu)點，此外還有冗余全局I/O線RGIO的長度變短，動作速度提高這樣的優(yōu)點。
圖8是表示圖1的半導體存儲器件中的讀出放大器串與糾錯碼電路的詳細連接關系的一例的概略圖。讀出放大器串SAA包括接收來自數(shù)據(jù)位的信號的讀出放大器SA、和接收來自校驗位的信號的讀出放大器SA。糾錯碼電路ECC包括與數(shù)據(jù)位用讀出放大器SA對應的數(shù)據(jù)位用ECC子電路ECS、和與校驗位用讀出放大器SA對應的校驗位用ECC子電路CKS。SA與ECS一一對應地動作，共用在其上下配置的位線對BLTU/BLBU和BLTD/BLBD。在圖8中，與數(shù)據(jù)位的信號對應地設置有64對位線對(BLT/BLB0～63)、64個SA、以及ECS，與校驗位的信號對應地設置有9對位線對(BLT/BLB64～72)、9個SA、以及CKS。
另外，在交叉區(qū)域XP，配置有ECC驅動電路(ECC enable circuit)ECE。利用ECE，激活9條校驗子預備信號(Syndrome prepare signal)P<0:8>(以后，將從P<0>至P<8>統(tǒng)一地表示成P<0:8>)。ECE的詳細結構將在后述的圖11中說明。該信號，在ECC中一邊從左到右運算一邊傳播，輸入右端的CKS內，在該CKS內的計算結果為校驗子S<0:8>。另一方面，校驗子S<0:8>反過來從右到左傳播，用于指定要進行糾錯的讀出放大器SA。
上述多個ECS或多個CKS，其詳細結構例在以下說明，但各自能夠做成同樣的電路結構和電路布局，校驗子預備信號P<0:8>和校驗子S<0:8>的布線布局，在每個ECS或每個CKS中有些不同。因此，能夠一邊與各讀出放大器對應一邊容易或高效地進行布局，此外，能夠減少電路面積。
圖9是表示圖8的結構例中的數(shù)據(jù)位用讀出放大器和ECC子電路的詳細結構的一例的電路圖。各讀出放大器SA內包括轉換門TGC、預充電電路PCC、交叉耦合放大器CC、讀出寫入端子IOP。轉換門TGC是在讀出放大器分離信號(SHR信號)被激活時連接讀出放大器SA與存儲陣列ARY間的電路。預充電電路PCC在位線預充電信號(BLEQ信號)被激活時，使成對的位線BLT、BLB間電壓相等，預充電至位線預充電電平VBLR。位線預充電電平VBLR，通常設定為位線振幅的電壓VDL(與來自芯片外部的電源電壓VCC相同的電平、或將其降壓后的電平)的中點VDL/2。
交叉耦合放大器CC是這樣的電路，即在位線BLT、BLB上產(chǎn)生來自存儲單元MC的微小的讀出信號后，將P側公用源極線CSP驅動成電壓VDL，將N側公用源極線CSN驅動成接地電壓VSS，將BLT和BLB中的電壓高的一個放大成VDL，將低的一個放大成VSS，并鎖存被放大了的電壓。讀出寫入端子IOP是這樣的電路，即當列選擇線YS被激活時，連接本地IO線(LIO線)LIOT/LIOB和位線對BLT/BLB。LIO線LIOT/LIOB，為了防止非選擇讀出放大器串SAA中的電流消耗，在待機時保存為預充電電平。
數(shù)據(jù)位用ECC子電路ESC，包括轉換門TGC、異或邏輯電路(exclusive-or circuit)EXOR、比較電路(comparator)COMP、以及反轉電路(inverter)INV。異或邏輯電路EXOR用于構成傳輸晶體管，生成校驗位，從而生成用于發(fā)現(xiàn)有錯誤的讀出放大器的校驗子。在EXOR中進行各讀出放大器SA中的數(shù)據(jù)(即BLT/BLB)與來自左鄰的校驗子預備信號(即PTI/PBI)的異或運算，并將其結果(即PTO/PBO)傳給右鄰的ECS。
如上所述，在本實施方式的糾錯方式中，例如在64位數(shù)據(jù)位的基礎上添加9位校驗位，進行1位的糾錯。此時采用的校驗矩陣(parity-check matrix)示于圖12(后面將詳細說明)，可以將各列要素的值中3位置1，其它置0。因此，對各個ECS配置3個異或邏輯電路EXOR，并將9條校驗子預備信號P<0:8>中的3條與該3個異或邏輯電路EXOR的輸入連接。這種連接，對于例如配置在金屬布線層的9條布線行，將其中的3條通過觸點深入至下層，與形成在襯底上方的異或邏輯電路EXOR連接即可。
另外，其連接的3條校驗子預備信號的序號，是在圖12的校驗矩陣中與讀出放大器對應的列中具有數(shù)字1的行序號。例如，在左起第2個讀出放大器中，校驗子預備信號P<0>、P<2>、P<4>與異或邏輯電路EXOR連接。即，此時，在圖9的例子中，P<0>與PTI0(P<0>的反轉信號為PBI0)連接，P<2>與PTI1(P<2>的反轉信號為PBI1)連接，P<4>與PTI2(P<4>的反轉信號為PBI2)連接。
比較電路COMP，由3輸入與非邏輯電路和反相器構成。當發(fā)生錯誤時，校驗子S<0:8>的值與校驗矩陣中的任意一個列要素的值(將其稱為讀出放大器ID)一致，與該一致的讀出放大器ID對應的讀出放大器錯誤。因此，與前面同樣，將與校驗矩陣的讀出放大器對應的列中存在數(shù)字1的行序號的校驗子輸入到3輸入與非邏輯電路。例如，在上述左起第2個讀出放大器的情況下，在圖9中，S<0>與S0連接，S<2>與S1連接，S<4>與S2連接。并且，僅當伴隨著錯誤產(chǎn)生校驗子S<0:8>與讀出放大器ID一致時，3輸入與非邏輯電路的輸出為0。反轉信號RV被激活。因此，利用這樣的電路，能夠確認與該電路對應的讀出放大器SA中是否存在錯誤。
反轉電路INV由4個NMOS構成，作為傳輸晶體管發(fā)揮作用。在初始狀態(tài)正方向信號FW被激活，在該狀態(tài)下進行讀出動作，并將數(shù)據(jù)鎖存于交叉耦合放大器CC。然后，當數(shù)據(jù)中發(fā)現(xiàn)了錯誤時，通過校驗子與讀出放大器ID的一致來激活反轉信號RV。由此，CC與位線BLT/BLB的連接關系被切換成相反方向，因此，能夠利用CC的驅動力來反轉BLT/BLB的數(shù)據(jù)。
圖10是表示圖8的結構例中的校驗位用讀出放大器和ECC子電路的詳細結構的一例的電路圖。校驗位用讀出放大器SA，與上述的數(shù)據(jù)位用讀出放大器同樣，因此省略說明。
校驗位用ECC子電路CKS包括轉換門TGC、異或邏輯電路EXOR、校驗子預備信號讀出電路PSA、校驗位寫入電路CWC、以及校驗子讀出電路SSA。
校驗子預備信號讀出電路PSA，由交叉耦合反相器式讀出放大器SE1和預充電電路PCC構成。待機時校驗子預備信號PT、PB都被預充電至接地電壓VSS。接收激活指令并將信號讀出到讀出放大器SA后，進行校驗子的計算。如前所述，校驗子預備信號通過多個傳輸晶體管式異或邏輯電路傳來，因此在CKS的輸入端振幅變得非常小。因此，使PSA作為放大器電路發(fā)揮作用，將該微小信號放大到全(full)振幅。
當激活時，校驗位寫入電路CWC為減活狀態(tài)(CWE為“L”電平)。此時，對于由PSA所放大的校驗子預備信號PT/PB、和從校驗位讀出的位線對BLT/BLB上的數(shù)據(jù)，由異或邏輯電路EXOR進行異或運算，將該運算結果作為校驗子S輸出。當數(shù)據(jù)位用的任意一個讀出放大器SA發(fā)生了錯誤時，校驗子S被激活。并且，在校驗子讀出電路SSA，放大所輸出的校驗子S，并通過減活LT鎖存狀態(tài)。
另一方面，當接收了預充電指令時，經(jīng)過數(shù)據(jù)位的異或運算后的校驗子預備信號PT/PB在PSA中放大后，激活校驗位寫入電路CWC(使CWE為高電平)。并且，將被放大了的PT/PB直接作為校驗位寫入到校驗位用讀出放大器SA和存儲單元。
這樣，在圖10的結構例中，在CKS內設置2個讀出放大器，在其間設置傳輸門，從而能夠將這二者分離。因此，能夠首先用后級的SSA內的讀出放大器SE2預先保存激活時計算出的校驗子S。由此，在圖9中，能夠持續(xù)保存直到對FW或RV的值進行預充電為止，因此，在例如有錯誤的修正(基于RV的反轉寫入)時，能夠可靠地進行寫入。進而，在從激活到預充電之間發(fā)生寫指令時，也能夠對數(shù)據(jù)位的存儲單元寫入正確的數(shù)據(jù)。
另外，通過利用LT將SSA和PSA分離，能夠在例如發(fā)生了寫指令時，用SSA保存伴隨激活的糾錯信息(校驗子)，另一方面，用PSA保存伴隨此后的寫指令生成的校驗位的值(校驗子預備信號)。并且，由PSA所保存的值，在預充電時寫入到校驗位的存儲單元。
當校驗位中發(fā)生了1位錯誤時，不需要將校驗位的數(shù)據(jù)讀出到外部，不需要修正，因此不對校驗位設置反轉電路。此時，數(shù)據(jù)位并不因為校驗子不一致而判斷為錯誤被反轉，不存在問題。在接收預充電指令減活字線前，以寫時所改寫的新的數(shù)據(jù)位為基礎重新計算校驗位，并寫入到存儲單元。
另外，本來，為了在N＝64位的數(shù)據(jù)位中檢測1位錯誤，添加的校驗位數(shù)也可以是7位。當將校驗位數(shù)設為大于等于log2(N)+2的M＝8時，可以進行2位的錯誤檢測。但是，為了簡化電路結構，本發(fā)明簡化成這樣的電路雖然將校驗位數(shù)設為大于等于log2(N)+2的9位，但只進行1位錯誤的檢測。由此，能夠降低ECC電路的面積和動作延遲。
圖11是表示圖1的半導體存儲器件中的交叉區(qū)域的結構的一例的電路圖。交叉區(qū)域XP設置有SHR信號驅動器SHD、LIO線預充電電路REQ、讀寫門RGC、CS線驅動器CSD、CS線預充電電路SEQ、BLEQ信號驅動器EQD、FX線驅動器FXD、以及ECC驅動電路ECE。
SHR信號驅動器SHD，接收SHR信號的互補信號SHRB，輸出其反轉信號。LIO線預充電電路REQ，當讀寫驅動信號RWE為減活狀態(tài)的VSS電平時，將LIO線LIOT/B預充電成電壓VPC。讀寫門RGC是這樣的電路，即當讀寫驅動信號RWE為激活狀態(tài)的電壓VCL(以與外部VCC電平相同或將其降壓后的電平，作為外圍電路用電源電壓使用)時，將LIO線LIOT/B與主IO線MIOT/B連接。
CS線驅動器CSD是這樣的電路，在N側讀出放大器驅動信號SAN為激活狀態(tài)時，將N側公共源極線(NMOS common source line)CSN驅動至接地電壓VSS，在P側讀出放大器驅動信號SAP1B為激活狀態(tài)(VSS電平)時，將P側公共源極線(PMOS common source line)CSP驅動至電壓VDL(位線的高電平)。
CS線預充電電路SEQ是這樣的電路，即在BLEQ信號被激活后，將P側、N側公共源極線CSP、CSN預充電至VDL/2。BLEQ信號驅動器EQD，接收預充電信號BLEQ的互補信號BLEQB，輸出其反轉信號。FX線驅動器FXD，接收信號FXB，將其互補信號輸出到子字線驅動器選擇線FX(FX線)。
ECC驅動電路ECE，接收校驗子激活信號GE，并將9條校驗子預備信號PTI<0:8>激活成VCL。PBI<0:8>仍然為VSS。該信號PTI、PBI，從圖8可以判斷，成為輸入到最初的ECS的信號的初始值，在ECC中從左向右一邊運算一邊傳播，在右端的CKS內成為校驗位，并且用于計算校驗子S<0:8>。當校驗子的計算結束成為預充電指令后的待機狀態(tài)時，PCP被激活，PTI<0:8>、PBI<0:8>均被預充電至VSS。
圖12A、圖12B是說明圖1的半導體存儲器件中的糾錯碼電路所使用的標號的一例的圖，圖12A是說明校驗矩陣的圖，圖12B是說明圖12A的校驗矩陣內的各要素的圖。圖12A所示的校驗矩陣H，是將8個由8列×9行構成的部分矩陣排列后的64列×9行的結構，該8列×9行的部分矩陣，是圖12B所示的值。另外，圖12A的校驗矩陣H，是伴隨以該部分矩陣為單位的列序號的增加，將該各部分矩陣的各行要素(h0，h1，...，h8)沿行方向逐位循環(huán)的形式。采用這樣的碼，當發(fā)生了錯誤時，部分矩陣的各列要素的9位內的3位為“1”，剩余的6位為“0”。
即，將這樣的校驗矩陣H安裝于糾錯碼電路ECC時，校驗矩陣H的64列與64個讀出放大器分別對應，9行的各行要素(h0，h1，...，h8)與校驗子預備信號P<0:8>和校驗子S<0:8>分別對應。這里，例如，以P<2>(校驗矩陣H的第3行)為例，首先，在接收到激活指令后，在圖8的左端部分的ECS(從左端起第0個、第1個、第5個)中，與h2對應的讀出放大器SA0、SA1、SA5在EXOR中運算。然后，其運算結果傳遞到右鄰部分的ECS，在這些ECS中，與h1對應的讀出放大器SA11、SA12、SA15在EXOR中運算。以后同樣，右端部分的ECS中，與h4對應的SA56、SA57、SA58、SA59在EXOR中運算，從而確定P<2>的最終值。并且，該值被輸入到與P<2>對應的例如圖8的左起第3個CKS。
輸入到該CKS的運算結果，在有預充電指令時，作為校驗位經(jīng)由讀出放大器SA和位線對BLT/BLB66寫入到存儲單元。然后，在接收到下一個激活指令時，讀出該存儲單元的數(shù)據(jù)，另外，通過該激活指令，同樣生成下一個P<2>的數(shù)據(jù)。并且，該所讀出的數(shù)據(jù)和所生成的P<2>的數(shù)據(jù)，由第3個CKS內的EXOR運算，該運算結果成為校驗子S<2>。因此，例如，與P<2>連接的SA1的數(shù)據(jù)中存在錯誤時，S<2>的值變?yōu)椤?”。另外，按照圖12B，SA1除與P<2>和S<2>連接外，還與P<0>和S<0>、P<4>和S<4>連接，因此，SA1的數(shù)據(jù)中存在錯誤時，S<0>和S<4>的值也同時為“1”。
這樣，由于產(chǎn)生的校驗子與發(fā)生了錯誤的讀出放大器所對應的校驗矩陣的列要素一致，因此可以將該列要素視為讀出放大器ID。因此，將校驗矩陣的與讀出放大器對應的列中存在1的行序號的校驗子輸入3輸入與非邏輯電路。僅在校驗子與讀出放大器ID一致時，3輸入與非邏輯電路的輸出為0，反轉信號RV被激活。在圖12B中示出，校驗子S<0>、S<2>、S<4>被激活，左起第2個SA1被命中的例子。此時，通過用圖9的反轉電路INV反轉SA1的狀態(tài)，修正為正確的數(shù)據(jù)。
本來，比較9位的輸入時，需要9位的比較電路。但是，本實施方式的糾錯方式，由于僅支持1位的糾錯，所以不需要判斷所有的校驗子的位的數(shù)據(jù)模式。即，這里的糾錯方式，基于C93=84]]>(≥64位)的想法確定校驗矩陣。因此，在ESC內，如前所述僅用3輸入與非邏輯電路設置比較電路即可，由此能夠減少電路面積。另外，能夠高速地進行比較。
為了區(qū)別64位，有最低7位的校驗位即可。此時，需要對該7位全部識別是0還是1，因此比較電路復雜，電路面積增大。另外，采用了8位的校驗位時，例如，C84=70]]>(≥64位)，因此基于此確定校驗矩陣，可以在ECS內采用4輸入與非門的比較電路。實際上，只要是這種程度，ECS的電路面積增大也可以說是容許范圍內的增大。因此，優(yōu)選的是對64位設置不少于8位的校驗位，更優(yōu)選的是，設置圖12B那樣的9位。另外，例如，采用了12位的校驗位時，C122=66]]>(≥64位)，因此能夠用2輸入與非邏輯電路來應對。只要能夠容許伴隨校驗位的存儲單元的面積損失，也可以采用12位的校驗位。
圖13是表示圖1的半導體存儲器件中的存儲陣列的布局的一例的圖。圖14是表示圖13的布局中的A-A’間的剖面結構的一例的圖。圖13所示的布局是這樣的結構，包括多個字線WL0～4和多個相鄰的位線對BLT/BLB，由該位線對BLT/BLB進行互補動作。這樣的布局中，位線對BLT/BLB與1條字線交叉，稱為2交點存儲陣列。
在這樣的布局中，與位線平行地形成多個活性區(qū)域ACT，在各活性區(qū)域ACT上方延伸著2條字線。在各活性區(qū)域ACT內，形成以這2條字線的每一條為柵極的2個存儲單元晶體管。這2個存儲單元晶體管的源極/漏極的一端，通過公共的位線觸點BC與位線連接，另一端通過各自不同的儲存節(jié)點觸點SC與各自不同的儲存節(jié)點SN連接。各儲存節(jié)點SN的位線方向的橫向寬度，可以做成例如與相鄰的2條字線重疊程度的大小。
各DRAM存儲單元，如圖14所示，具有形成在半導體襯底PW上方的N溝道MOS晶體管(存儲單元晶體管)、和設置在位線BL的上部的棧式電容。在圖14中，在由絕緣膜SiO2分離的半導體襯底PW內的活性區(qū)域ACT上方，配置2條字線WL，將這2條字線WL作為存儲單元晶體管的柵極，將成為其源極/漏極的N型擴散層區(qū)域N設置在半導體襯底PW內。
在這2條字線WL間的N型擴散層區(qū)域N上方，配置觸點CB，在其上部配置位線觸點BC。在位線觸點BC上方，配置形成在與字線的延伸方向正交的方向的位線BL。另一方面，在這2條字線WL外側的N型擴散層區(qū)域N上方，分別配置觸點CB，在其上部配置儲存節(jié)點觸點SC。在該儲存節(jié)點觸點SC的上部，配置形成在層間絕緣膜(圖中未示出)的孔的內壁的凹形(圓柱狀)的儲存節(jié)點SN，在儲存節(jié)點SN的內側，埋入了板極PL，它們夾著電容絕緣膜C1構成電容Cs。
圖15是表示圖1的半導體存儲器件中的與圖13不同的存儲陣列的布局的一例的圖。該布局稱為近似二交點存儲陣列(四分之一間距存儲陣列)，結構如下包括多個字線WL0～4和多個位線，由其間隔著一條位線的位線對BLT/BLB進行互補動作。
在圖15的布局中，與上述圖13不同，相對于位線傾斜地形成活性區(qū)域ACT，各活性區(qū)域ACT內的2個儲存節(jié)點觸點SC隔著位線地形成。采用這樣的布局后，能夠使儲存節(jié)點SN的形狀大致成圓形，因此，具有發(fā)展小型化也容易確保電容量的優(yōu)點。另外，在這樣的近似二交點存儲陣列和上述二交點存儲陣列中，信號產(chǎn)生的位線和參考位線存在于相同的存儲陣列內，因此具有能夠降低噪聲的優(yōu)點。
圖16是表示圖1A、圖1B的半導體存儲器件中的子字線驅動器列的結構的一例的電路圖。子字線驅動器列SWDA，由多個子字線驅動器SWD構成。如圖1B等所示，子字線驅動器列SWDA配置在存儲陣列ARY的外圍。
子字線驅動器SWD，驅動配置在兩側的存儲陣列ARY內的字線WL。另外，如在圖4中說明的那樣，子字線驅動器列SWDA，相對于存儲陣列ARY交替地配置，因此，存儲陣列ARY內的字線WL(子字線)，每隔1條與左右的子字線驅動器SWD連接。
子字線驅動器SWD，由2個N溝道MOS晶體管和1個P溝道MOS晶體管構成。一個N溝道MOS晶體管，其柵極與主字線MWLB連接，其漏極與字線WL連接，其源極與電壓VKK連接。另一個N溝道MOS晶體管，其柵極與互補字線驅動器選擇線FXB連接，其漏極與字線WL連接，其源極與電壓VKK連接。這里，VKK的電壓低于在負電壓產(chǎn)生電路產(chǎn)生的VSS的電壓。
P溝道MOS晶體管，其柵極與主字線MWLB連接，其漏極與字線WL連接，其源極與子字線驅動器選擇線FX連接。一個子字線驅動器列SWDA上配置4組子字線驅動器選擇線FX0～4，選擇由一條主字線MWLB選擇的4個子字線驅動器SWD中的任意一個，激活一條字線WL。
圖17是表示圖1的半導體存儲器件中的存儲單元內設置有冗余區(qū)域的結構的另一例的框圖。與圖5的結構例不同之處在于，DQ的個數(shù)、全局I/O線與多路復用器的連接方法。在圖17的結構例中，與一個輸入輸出緩存器DQ對應的多路復用器MUXB中連接有多個額定全局I/O線GI/O0～3、冗余全局I/O線RGI/O。并且，來自GI/O0～3的數(shù)據(jù)，按照由脈沖計數(shù)器BCNT控制的順序，與時鐘信號CK一致地對DQ串行輸出。此時，通過控制BCNT，將來自想要置換的存儲陣列ARY的數(shù)據(jù)轉換成來自冗余存儲陣列RARY的數(shù)據(jù)。
將進行脈沖動作(Burst operation)時的首地址AS0～3，從列地址預解碼器YPD輸入到脈沖計數(shù)器BCNT。另外，對每個存儲矩陣MAT，將要進行解救的存儲陣列ARY的序號預先編入熔絲塊FB。當DRAM接收到激活指令時，從行地址預解碼器XPD向FB輸入陣列選擇線MS0～31，該存儲矩陣MAT中與要解救的存儲陣列ARY對應的冗余選擇信號RN被激活，被發(fā)送給BCNT。
圖18是表示圖17的結構例中的多路復用器的結構的一例的電路圖。在圖18所示的多路復用器MUXB中，連接發(fā)送脈沖數(shù)據(jù)的所有的額定全局I/O線GI/O0～3、和冗余全局I/O線RGI/O。各個全局I/O線與輸入輸出緩存器DQ之間的連接，由從脈沖計數(shù)器BCNT輸出的GIO選擇信號B0～B3、BR控制。BCNT接收脈沖首地址AS0～3和冗余選擇信號RN0～3。
圖19A、圖19B是表示圖18的結構例中的動作的一例的圖，圖19A是不進行冗余置換(replacement with redundant cell)時的波形例，圖19B是進行冗余置換時的波形例。在圖19A中，示出首地址為“0”，不進行置換的情況，脈沖計數(shù)器BCNT接收例如AS0＝“H”、AS1～3＝“L”、RN0～3＝“L”。此時，與時鐘信號CK一致地，按照B0至B3的順序激活GIO選擇信號，與此對應地，與GIO0至GIO3的數(shù)據(jù)相符的D0至D3，從輸入輸出緩存器DQ串行輸出。
在圖19B中，示出首地址為“1”，將ARY3置換成RARY0的情況。脈沖計數(shù)器BCNT接收例如AS1＝“H”、AS0、AS2、AS3＝“L”、RN0～2＝“L”、RN3＝“H”。此時，與時鐘信號CK一致地，按照B1、B2、BR、B0的順序激活GIO選擇信號，當激活了該BR時，將來自GIO3的數(shù)據(jù)D3置換成來自RGIO的數(shù)據(jù)DR。因此，按照D1、D2、DR、D0的順序從輸入輸出緩存器DQ輸出數(shù)據(jù)。采用這樣的結構和動作后，對于輸入輸出緩存器DQ的數(shù)量少、脈沖長度長的DRAM，根據(jù)來自多個存儲陣列的數(shù)據(jù)進行脈沖動作時，可以高效進行以冗余塊為單位的解救。
圖20是表示圖4的結構例中的糾錯碼電路的配置結構的變形例的概略圖。在圖20中，僅抽出圖4中的存儲陣列ARY、讀出放大器SA、以及糾錯碼電路ECC的連接關系來進行說明。提高ECC的糾錯能力后，ECC的電路結構復雜，電路面積增大。因此，如上所述，將ECC安裝于讀出放大器時，采用僅能修正1位的糾錯方式是符合實際的。當由于制造上產(chǎn)生的異物等的影響發(fā)生了包含多個位的故障時，如果在同一個ECC內包含上述多個位時，則不能進行糾錯。
因此，在圖20的結構例中，相對于存儲陣列ARY上下交替配置的讀出放大器SA，在上側和下側的每一側中形成2個ECC塊。由此，連續(xù)的4組位線對，經(jīng)由讀出放大器SA，與各自不同的ECC連接。適合各個ECC的ECC_A、ECC_B、ECC_C、ECC_D的長邊方向的大小大致相同。通過這樣將4組ECC與1個存儲陣列ARY對應，即使在最大4組位線對連續(xù)故障時，也能夠由ECC進行修正，提高制造時的芯片合格率。
以上，基于實施方式具體說明了本發(fā)明人所完成的發(fā)明，但本發(fā)明不限于上述實施方式，當然，在不脫離其主旨的范圍內可以進行種種變更。
本發(fā)明的半導體存儲器件，是應用于DRAM產(chǎn)品特別有益的技術，不限于此，也可以應用于內置在微處理器或DSP(Digital SignalProcessor)等邏輯芯片中的單片(on-chip)存儲器等。
權利要求
1.一種半導體存儲器件，其特征在于，包括多個存儲陣列，該多個存儲陣列的每一個包含多條字線、多條位線及多個存儲單元；以及多個讀出放大器串，該多個讀出放大器串的每一個，分別與上述多個存儲陣列的每一個對應地配置，且包含多個連接在上述多個位線上的多個讀出放大器；其中，與上述多個讀出放大器串的每一個相鄰地配置有糾錯碼電路，該糾錯編碼電路在上述多個讀出放大器所讀出的數(shù)據(jù)的一部分有錯誤時進行修正。
2.根據(jù)權利要求1所述的半導體存儲器件，其特征在于上述多個存儲陣列，包括多個額定存儲陣列、和冗余解救時被用作冗余位的冗余存儲陣列，與上述多個額定存儲陣列同樣，上述冗余存儲陣列也具有上述糾錯編碼電路。
3.根據(jù)權利要求2所述的半導體存儲器件，其特征在于上述冗余解救，通過以存儲陣列為單位置換上述多個額定存儲陣列的任一個和上述冗余存儲陣列來進行。
4.根據(jù)權利要求3所述的半導體存儲器件，其特征在于包括輸入輸出緩存器，與外部之間進行數(shù)據(jù)的輸入輸出；和多路復用器，與上述輸入輸出緩存器相對應，上述多路復用器，通過選擇將上述輸入輸出緩存器的連接對象取為上述多個額定存儲陣列的任一個或上述冗余存儲陣列，來進行伴隨上述冗余解救的以存儲陣列為單位的置換。
5.根據(jù)權利要求4所述的半導體存儲器件，其特征在于包括多個上述輸入輸出緩存器；多個上述多路復用器；多個額定I/O線，與上述多個額定存儲陣列之間進行數(shù)據(jù)的輸入輸出；以及冗余I/O線，與上述冗余存儲陣列之間進行數(shù)據(jù)的輸入輸出，上述多個多路復用器的每一個，連接在上述多個額定I/O線的任一個和上述冗余I/O線上。
6.根據(jù)權利要求4所述的半導體存儲器件，其特征在于包括多個上述輸入輸出緩存器；多個上述多路復用器；多個額定I/O線，與上述多個額定存儲陣列之間進行數(shù)據(jù)的輸入輸出；以及冗余I/O線，與上述冗余存儲陣列之間進行數(shù)據(jù)的輸入輸出，上述多個多路復用器中的相互相鄰的2個，與上述多個額定I/O線的任一條連接，僅上述多個多路復用器中的任一個連接在上述冗余I/O線上。
7.根據(jù)權利要求4所述的半導體存儲器件，其特征在于包括多個額定I/O線，在與上述多個額定存儲陣列之間進行數(shù)據(jù)的輸入輸出；和冗余I/O線，與上述冗余存儲陣列之間進行數(shù)據(jù)的輸入輸出，一個上述多路復用器，連接在上述多個額定I/O線和上述冗余I/O線上，通過依照時鐘信號變更上述一個多路復用器中的連接對象的選擇，將依照上述時鐘信號的串行輸入輸出數(shù)據(jù)的一部分置換成上述冗余I/O線的輸入輸出數(shù)據(jù)。
8.根據(jù)權利要求1所述的半導體存儲器件，其特征在于上述糾錯編碼電路，從通過上述讀出放大器串所得到的64位或64位以上的數(shù)據(jù)位中生成8位或8位以上的校驗位，基于上述8位或8位以上的校驗位進行糾錯。
9.根據(jù)權利要求1所述的半導體存儲器件，其特征在于上述多個存儲陣列的每一個，與至少4個上述糾錯編碼電路對應，上述多個存儲陣列中的每一個所包含的相鄰的位線，與不同的上述糾錯編碼電路連接。
10.根據(jù)權利要求1所述的半導體存儲器件，其特征在于上述糾錯編碼電路，包括與上述讀出放大器串所包含的多個讀出放大器按1對1的方式對應的多個子電路，上述多個子電路，分為多個第1子電路和多個第2子電路，上述多個第1子電路，依照對上述半導體存儲器件的激活指令，使用至與上述多個第1子電路對應的多個讀出放大器的讀出數(shù)據(jù)，開始生成校驗位，當存在錯誤時，對至與上述錯誤相應的讀出放大器的讀出數(shù)據(jù)進行修正，上述多個第2子電路，依照上述激活指令，對由上述多個第1子電路所生成的校驗位和以前所存儲的校驗位進行比較判斷，由此判斷有無錯誤，將上述判斷出的結果傳送到上述多個第1子電路，當有對上述半導體裝置的預充電指令時，在將要執(zhí)行上述預充電指令之前進行用于存儲由上述多個第1子電路生成的校驗位的值的處理。
11.根據(jù)權利要求10所述的半導體存儲器件，其特征在于上述糾錯碼電路，包括多個校驗子預備信號，用于生成上述校驗位；和多個校驗子信號，用于指定與上述錯誤相應的讀出放大器，上述多個第1子電路的每一個，被輸入按上述多個第1子電路的每一個單個地確定的一部分上述校驗子預備信號和一部分上述校驗子信號、以及連接在自身所對應的讀出放大器上的位線的數(shù)據(jù)，包括EXOR電路，進行上述一部分校驗子預備信號的值與上述位線的數(shù)據(jù)的異或邏輯運算，將進行了上述運算的結果反映到上述一部分校驗子預備信號的值中；比較電路，當上述一部分校驗子信號的值為指定值時，產(chǎn)生檢測信號；以及反轉電路，當由上述比較電路產(chǎn)生了檢測信號時，對上述位線的數(shù)據(jù)進行反轉，上述多個第2子電路的每一個，被輸入由上述多個第1子電路進行了運算的多個校驗子預備信號中的任一條、和連接在自身所對應的讀出放大器上的位線的數(shù)據(jù)，包括在判斷上述有無錯誤時，伴隨上述激活指令比較在上述與自身對應的位線上所讀出的校驗位的值和上述任一條校驗子預備信號的值一致/不一致，將上述比較后的結果輸出到上述多個校驗子信號中的任一條的電路；和在存儲上述校驗位的值時，將上述任一條校驗子預備信號的值輸出到上述與自身對應的位線上的電路。
12.根據(jù)權利要求11所述的半導體存儲器件，其特征在于上述多個第2子電路的每一個，包括鎖存電路，在上述預充電指令結束之前，保存伴隨上述激活指令所輸出的上述任一條校驗子信號的值；和放大電路，對上述所輸入的上述任一條校驗子預備信號的值進行放大。
13.根據(jù)權利要求1所述的半導體存儲器件，其特征在于上述糾錯碼電路，從通過上述讀出放大器串所得到的N位數(shù)據(jù)位中，生成大于等于log2(N)+2的M位校驗位，基于上述校驗位，檢測(N+M)位中的1位的錯誤。
全文摘要
本發(fā)明提供一種半導體存儲器件，該半導體存儲器件抑制面積損失，并且小型化時的動作余量大。例如，對于DRAM等的存儲陣列(ARY)，采用由64位數(shù)據(jù)位和9位校驗位構成的糾錯碼方式，使伴隨該糾錯碼方式的糾錯碼電路(ECC)與讀出放大器串(SAA)相鄰地配置。在芯片內，除了設置有由這種存儲陣列ARY構成的額定存儲陣列之外，還設置有與存儲陣列(ARY)同樣地具有(SAA)及與該(SAA)相鄰的(ECC)的冗余存儲陣列，解救制造時產(chǎn)生的缺陷。并且，在(ECC)中，在有激活指令時進行糾錯，在有預充電指令時進行校驗位的存儲。
文檔編號G11C7/06GK1909114SQ20061010831
公開日2007年2月7日 申請日期2006年8月1日 優(yōu)先權日2005年8月1日
發(fā)明者關口知紀, 竹村理一郎, 秋山悟, 半澤悟, 梶谷一彥 申請人:株式會社日立制作所, 爾必達存儲器股份有限公司