專利名稱：具有頁復(fù)制功能的半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有將存儲在存儲單元陣列的某一區(qū)域中的數(shù)據(jù)寫入另一區(qū)域的數(shù)據(jù)復(fù)制功能的半導(dǎo)體存儲裝置，特別是涉及一并寫入的單位大的快速存儲器。
背景技術(shù)：
作為非易失性存儲器的一種，已知有NAND快速存儲器。在NAND快速存儲器中，串聯(lián)連接由非易失性晶體管構(gòu)成的多個存儲單元，構(gòu)成NAND單元。而且，對多個存儲單元并行地進行數(shù)據(jù)的寫入，按照由多個NAND單元構(gòu)成的塊單元電氣性地一并進行擦除。通過將寫入數(shù)據(jù)依次供給包括多個鎖存電路的讀出/鎖存電路，將被鎖存在該讀出/鎖存電路中的數(shù)據(jù)通過位線供給存儲單元陣列，進行NAND快速存儲器中的數(shù)據(jù)的寫入。
這里，將寫入數(shù)據(jù)鎖存在讀出/鎖存電路中的理由，是因為NAND快速存儲器中的數(shù)據(jù)的寫入方式是一種為了加快有效速度而一并寫入大量的數(shù)據(jù)的方式。NAND快速存儲器中的寫入單位稱為一頁。通常，由使字線公用的多個存儲單元構(gòu)成一頁。
可是，在NAND快速存儲器中進行數(shù)據(jù)的寫入的情況下，出于數(shù)據(jù)管理的容易，通常，將匯總在一起的數(shù)據(jù)寫入一個塊中。因此，每一塊的空區(qū)域變得非常大，不能有效地利用數(shù)據(jù)區(qū)域。
在圖1中，在存儲單元陣列51上設(shè)有多個塊52。另外，各塊52中劃了斜線的區(qū)域表示寫入數(shù)據(jù)的區(qū)域，除此以外表示未寫入數(shù)據(jù)的空區(qū)域。
因此，在使用NAND快速存儲器的情況下，一次寫入的數(shù)據(jù)中，能讀出某一塊內(nèi)的一頁大小的數(shù)據(jù)，暫時被鎖存在讀出/鎖存電路中，然后，被鎖存在讀出/鎖存電路中的數(shù)據(jù)由于被寫入與先被讀出的塊不同的塊的空區(qū)域的頁中，所以能進行存儲空間的有效利用。這樣的工作稱為頁復(fù)制。通過進行頁復(fù)制，能謀求存儲空間的有效利用。
可是，如圖2所示，NAND快速存儲器有存儲通常的數(shù)據(jù)的數(shù)據(jù)區(qū)域53、以及與其不同而被稱為冗余區(qū)域54的存儲空間。該冗余區(qū)域54相當于圖2中劃了斜線的區(qū)域。該冗余區(qū)域54在每一頁中都存在，通常用來存儲對應(yīng)于各頁的數(shù)據(jù)存儲狀態(tài)的數(shù)據(jù)。例如，數(shù)據(jù)的錯誤修正中使用的檢錯碼(ECC)、或表示對應(yīng)的頁的數(shù)據(jù)能擦除的數(shù)據(jù)、或表示對應(yīng)的頁的數(shù)據(jù)是復(fù)制數(shù)據(jù)的數(shù)據(jù)等，能將關(guān)于該頁的狀態(tài)記述在冗余區(qū)域54中。
如果進行頁復(fù)制，則從復(fù)制源的頁讀出的數(shù)據(jù)、包括冗余區(qū)域54中的數(shù)據(jù)直接被寫入復(fù)制方的頁中。因此，在頁復(fù)制之前，冗余區(qū)域54中的數(shù)據(jù)不準確地反映該頁的狀態(tài)。進行頁復(fù)制時，數(shù)據(jù)區(qū)域53中的數(shù)據(jù)有必要能直接對冗余區(qū)域54進行數(shù)據(jù)的改寫。
可是，迄今，頁復(fù)制時不能改寫一部分數(shù)據(jù)。因此，希望有頁復(fù)制時能改寫一部分數(shù)據(jù)的NAND快速存儲器。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的第一方面，提供這樣一種半導(dǎo)體存儲裝置，該半導(dǎo)體存儲裝置由以下部分構(gòu)成按照頁單位進行數(shù)據(jù)的寫入及讀出的存儲單元陣列；以及連接在上述存儲單元陣列上，從上述存儲單元陣列的任意的頁讀出的一頁大小的數(shù)據(jù)中至少能改寫其一部分數(shù)據(jù)，寫入上述存儲單元陣列的另一頁中的控制電路。
根據(jù)本發(fā)明的第二方面，提供這樣一種半導(dǎo)體存儲裝置，該半導(dǎo)體存儲裝置由以下部分構(gòu)成由多條字線、多條位線及連接在這些字線和位線上的多個存儲單元構(gòu)成，按照由共同連接在一條字線上的多個存儲單元構(gòu)成的頁單位，進行數(shù)據(jù)的寫入及讀出的存儲單元陣列；連接在上述多條字線上、在上述多條字線中選擇任意的字線、選擇上述存儲單元陣列的任意的頁的行譯碼電路；以及連接在上述多條位線上、來自上述存儲單元陣列的數(shù)據(jù)讀出時，讀出從上述存儲單元陣列被讀出的一頁大小的數(shù)據(jù)，鎖存該讀出的數(shù)據(jù)，對上述存儲單元陣列進行數(shù)據(jù)寫入時，將鎖存的一頁大小的數(shù)據(jù)供給上述存儲單元陣列，進行鎖存的一頁大小的數(shù)據(jù)中任意的數(shù)據(jù)的改寫的讀出/鎖存電路。
根據(jù)本發(fā)明的第三方面，提供這樣一種半導(dǎo)體存儲裝置的工作方法從作為具有分別包括多個存儲單元的多個存儲區(qū)域的非易失性半導(dǎo)體存儲裝置的存儲區(qū)域的多個存儲單元并行地讀出數(shù)據(jù)，將上述讀出的數(shù)據(jù)鎖存在多個鎖存電路中，改寫鎖存在該多個鎖存電路中的數(shù)據(jù)的至少一部分，將上述至少一部分被改寫的數(shù)據(jù)寫入與讀出了上述數(shù)據(jù)的存儲區(qū)域不同的存儲區(qū)域的多個存儲單元中。


圖1是現(xiàn)有的NAND快速存儲器的存儲單元陣列的框圖。
圖2是表示圖1中的NAND快速存儲器的存儲空間的圖。
圖3是本發(fā)明的一實施例的NAND快速存儲器的框圖。
圖4是表示圖3中的存儲單元陣列的一個塊部分的詳細結(jié)構(gòu)的電路圖。
圖5是表示與圖3中的存儲單元陣列的一個NAND單元相關(guān)的部分的讀出/鎖存電路的詳細結(jié)構(gòu)的電路圖。
圖6是示意地表示圖3中的讀出/鎖存電路內(nèi)設(shè)置的多個鎖存電路和多條位線的對應(yīng)關(guān)系的電路圖。
圖7是圖3中的NAND快速存儲器的頁復(fù)制工作時的流程圖。
圖8是圖3中的NAND快速存儲器的頁復(fù)制工作時的主要部分的信號波形圖。
圖9是示意地表示圖3中的NAND快速存儲器的頁復(fù)制工作時將改寫用數(shù)據(jù)供給鎖存電路組的狀態(tài)的框圖。
圖10是表示圖3中的NAND快速存儲器的頁復(fù)制工作時鎖存電路組內(nèi)的一部分數(shù)據(jù)的變化狀態(tài)的圖。
圖11是表示圖3中的NAND快速存儲器的頁復(fù)制工作前后的一頁大小的數(shù)據(jù)的位置關(guān)系的框圖。
具體實施例方式
以下，參照附圖詳細說明本發(fā)明的實施例。
圖3是表示本發(fā)明的一實施例的NAND快速存儲器的總體結(jié)構(gòu)框圖。
在存儲單元陣列11內(nèi)分別設(shè)有多條字線、選擇柵線及位線。多個存儲單元連接在多條字線和位線上。將在后面說明這些存儲單元被分割成多個塊。
讀出/鎖存電路12、以及選擇驅(qū)動上述多條字線及選擇柵線的行譯碼電路13連接在存儲單元陣列11上。
上述讀出/鎖存電路12有多個鎖存電路，來自存儲單元陣列11的數(shù)據(jù)讀出時，讀出通過上述位線讀出的數(shù)據(jù)，暫時鎖存讀出的數(shù)據(jù)，通過上述位線供給存儲單元陣列11。對存儲單元陣列11寫入數(shù)據(jù)時，暫時鎖存寫入數(shù)據(jù)，通過上述位線供給存儲單元陣列11。輸入輸出緩沖器(I/O緩沖器)14及列譯碼電路15連接在上述讀出/鎖存電路12上。數(shù)據(jù)讀出時，鎖存在上述讀出/鎖存電路12中的讀出數(shù)據(jù)中根據(jù)列譯碼電路15的譯碼輸出選擇的數(shù)據(jù)通過輸入輸出緩沖器14被讀出到存儲器的外部，數(shù)據(jù)寫入時，通過輸入輸出緩沖器從存儲器的外部供給的寫入數(shù)據(jù)被輸送并鎖存在根據(jù)列譯碼電路15的譯碼輸出選擇的上述讀出/鎖存電路12內(nèi)的鎖存電路中。
數(shù)據(jù)讀出時及寫入時，上述行譯碼電路13選擇驅(qū)動上述存儲單元陣列11內(nèi)的字線及選擇柵線，并行地選擇存儲單元陣列11內(nèi)的一頁大小的存儲單元。
地址鎖存器16連接在輸入輸出緩沖器14上，鎖存通過輸入輸出緩沖器14輸入的行地址及列地址。被鎖存的行地址被供給行譯碼電路13，列地址被供給列譯碼電路15。
命令鎖存器17連接在輸入輸出緩沖器14上，鎖存通過輸入輸出緩沖器14輸入的命令輸入。命令譯碼器18連接在命令鎖存器17上。命令譯碼器18對命令譯碼后輸出各種控制信號。然后，根據(jù)從命令譯碼器18輸出的控制信號，控制上述讀出/鎖存電路12、行譯碼電路13、輸入輸出緩沖器14、列譯碼電路15、地址鎖存器16等的工作。
另外，在快速存儲器中除了上述電路以外，還設(shè)有數(shù)據(jù)寫入時及擦除時發(fā)生供給行譯碼電路13或存儲單元陣列11用的高電壓或中間電壓的高電壓/中間電壓發(fā)生電路等，但圖中省略了這些電路。
圖4將圖3中的存儲單元陣列11的一個塊的詳細電路結(jié)構(gòu)與讀出/鎖存電路12一起示出。
在存儲單元陣列11的一個塊內(nèi)設(shè)有多個NAND單元21。在上述各NAND單元21中分別設(shè)有由具有控制柵和浮游柵的非易失性晶體管構(gòu)成的多個存儲單元MC。這些存儲單元MC串聯(lián)連接在源、漏之間。
選擇NAND單元21用的第一選擇晶體管SGT1及第二選擇晶體管SGT2各自的一端連接在上述各NAND單元21的一端側(cè)及另一端側(cè)。第一選擇晶體管SGT1的另一端連接在多條位線BL中對應(yīng)的位線上，第二選擇晶體管SGT2的另一端連接在共同連接在源線SL上。
構(gòu)成一個塊內(nèi)的多個NAND單元21的多個存儲單元MC的控制柵共同連接在經(jīng)過塊內(nèi)延長設(shè)置的多條字線WL中對應(yīng)的字線上。另外，第一選擇晶體管SGT1的選擇柵及第二選擇晶體管SGT2的選擇柵共同連接在經(jīng)過塊內(nèi)延長設(shè)置的第一選擇柵線SG1及第二選擇柵線SG2上。另外，在塊內(nèi)，由其控制柵共同連接在一條字線上的多個存儲單元MC構(gòu)成一頁22。而且，數(shù)據(jù)寫入時，存儲單元陣列21內(nèi)的存儲單元按照其一頁單位并行地進行寫入。
圖5表示與圖3中的一個NAND單元21相關(guān)的部分的讀出/鎖存電路12的詳細的電路結(jié)構(gòu)。位線BL串聯(lián)通過位線選擇用的晶體管31及位線選擇時為了導(dǎo)通而控制的晶體管32的各源、漏之間后連接在點33上。使點33充電用的充電用晶體管34的源、柵間被插入該點33和電源電位Vcc的供給點之間。
如一個輸出點連接在另一個輸入點上、輸入輸出點互相連接的兩個反相器35、36構(gòu)成鎖存電路37。從存儲單元MC讀出數(shù)據(jù)時，上述鎖存電路37讀出并鎖存存儲單元MC中的存儲數(shù)據(jù)，對存儲單元MC寫入數(shù)據(jù)時，鎖存從外部供給的寫入用數(shù)據(jù)。上述鎖存電路37內(nèi)的一個反相器35的輸入點通過存儲單元MC的數(shù)據(jù)讀出時及寫入時為了導(dǎo)通而控制的晶體管38的源、柵之間連接在點33上。另外，上述鎖存電路37內(nèi)的另一個反相器36的輸出點通過列選擇用的晶體管39的源、柵間連接在I/O線上，一個反相器35的輸出點通過列選擇用的晶體管40的源、柵間連接在I/Ob線上。上述I/O線、I/Ob線共同連接在圖3中的輸入輸出緩沖器14上。
由NAND電路41及反相器42構(gòu)成的電路輸出對上述列選擇用的晶體管39、40進行導(dǎo)通控制用的控制信號。列數(shù)據(jù)電路15的譯碼輸出信號及列選擇啟動信號CSLEN被輸入上述NAND電路41中。上述NAND電路41的輸出信號通過上述反相器42被輸入列選擇用的晶體管39、40的各柵中。
圖6示意地表示圖3中的讀出/鎖存電路12內(nèi)設(shè)置的多個鎖存電路37和多條位線BL的對應(yīng)關(guān)系。在讀出/鎖存電路12內(nèi)，設(shè)有與I/O數(shù)據(jù)的并列位數(shù)對應(yīng)數(shù)量的鎖存電路37，就是說如果由上述I/O線和I/Ob線構(gòu)成的I/O線對的數(shù)目、例如I/O數(shù)據(jù)的并列位數(shù)為8位，則每8個NAND單元21分別設(shè)有8個鎖存電路37。這8個鎖存電路37串聯(lián)連接，構(gòu)成鎖存電路組43。而且，在讀出/鎖存電路12內(nèi)，設(shè)有與存儲單元陣列11內(nèi)的列數(shù)相當?shù)逆i存電路組43。上述各鎖存電路組43在從存儲單元陣列11讀出數(shù)據(jù)時，分別暫時鎖存來自對應(yīng)的存儲單元的讀出數(shù)據(jù)，數(shù)據(jù)寫入時，鎖存從輸入輸出緩沖器14發(fā)送的1字節(jié)(8位)的寫入數(shù)據(jù)。根據(jù)列地址選擇這些鎖存電路組43。
其次，參照圖7至圖11，說明上述這樣構(gòu)成的存儲器中的頁復(fù)制工作。
首先，說明指定復(fù)制源的頁，讀出一頁大小的數(shù)據(jù)的頁數(shù)據(jù)讀出工作。
在頁數(shù)據(jù)讀出工作中，首先，如圖7中的步驟ST1所示，地址輸入命令“00h”被鎖存在命令鎖存器17中。另外，命令“00h”中的“h”表示該數(shù)據(jù)是16進位顯示的數(shù)據(jù)。其次，如步驟ST2所示，復(fù)制源地址的列地址輸入被鎖存在地址鎖存器16中，接著如步驟ST3所示，復(fù)制源地址的行地址輸入被鎖存在地址鎖存器16中。地址輸入命令及復(fù)制源地址被鎖存時，如圖8所示，命令鎖存啟動信號CLE及地址鎖存啟動信號ALE分別呈高電平。
鎖存在地址鎖存器16中的列地址被輸送給列譯碼電路15，行地址被輸送給行譯碼電路13。然后，根據(jù)列譯碼電路15及行譯碼電路13的輸出，指定讀出數(shù)據(jù)的存儲單元陣列11的一頁。
然后，如步驟ST4所示，讀出命令“35h”被鎖存在命令鎖存器17中。輸入了該讀出命令后，如圖8所示，與讀出啟動信號RE同步地從存儲單元陣列11內(nèi)指定的一頁大小的存儲單元依次讀出數(shù)據(jù)。然后，讀出的一頁大小的讀出數(shù)據(jù)被讀出/鎖存電路12讀出且暫時鎖存起來。
用圖5中的電路說明該數(shù)據(jù)讀出工作。首先，從設(shè)置在NAND單元21內(nèi)的多個存儲單元MC分別讀出數(shù)據(jù)之前，晶體管34被導(dǎo)通，點33被充電到與電源電位Vcc對應(yīng)的高電平。數(shù)據(jù)讀出時，晶體管31、32被導(dǎo)通，點33的高電平被傳輸給位線BL。位線BL的電位根據(jù)NAND單元21內(nèi)選擇的存儲單元MC的存儲數(shù)據(jù)，仍然維持充電電平或放電而下降到低電平。即，根據(jù)選擇存儲單元的存儲數(shù)據(jù)，確定點33的電位。
另外，晶體管31、32被導(dǎo)通，根據(jù)選擇存儲單元的存儲數(shù)據(jù)，確定了點33的電位后，晶體管38被導(dǎo)通，點33的電位被輸送給鎖存電路37。這里，如果點33的電位例如為高電平，則在鎖存電路37中進行數(shù)據(jù)讀出，使得I/O側(cè)呈高電平，I/Ob側(cè)呈低電平，該讀出的數(shù)據(jù)被鎖存起來。
其次，說明對讀出的一頁大小的數(shù)據(jù)指定欲改寫的列地址，進行數(shù)據(jù)輸入的數(shù)據(jù)改寫工作。
在數(shù)據(jù)改寫工作中，首先，如圖7中的步驟ST5所示，改寫命令“85h”被鎖存在命令鎖存器17中。其次，如步驟ST6所示，與改寫數(shù)據(jù)的鎖存電路37對應(yīng)的復(fù)制方地址的列地址被鎖存在地址鎖存器16中。接著，如步驟ST7所示，復(fù)制方地址的行地址被鎖存在地址鎖存器16中。接著，如步驟ST8所示，改寫數(shù)據(jù)通過輸入輸出緩沖器14被輸入讀出/鎖存電路12中。
這時，被鎖存在地址鎖存器16中的列地址被輸送給列譯碼電路15，復(fù)制方的頁地址即行地址被輸送給行譯碼電路13。根據(jù)列譯碼電路15的輸出，來自輸入輸出緩沖器14的改寫數(shù)據(jù)被輸送給讀出/鎖存電路12內(nèi)的多個鎖存電路組43中的一個，在該8個鎖存電路37中依次進行數(shù)據(jù)的改寫。
用圖5中的電路說明該數(shù)據(jù)改寫工作。來自輸入輸出緩沖器14的改寫數(shù)據(jù)被傳輸給數(shù)據(jù)線I/O、數(shù)據(jù)線I/Ob。另外，如果被輸入列地址的列譯碼電路15的譯碼輸出呈高電平，而且列選擇啟動信號CSLEN呈高電平，則NAND電路41的輸出信號呈低電平，反相器42的輸出信號呈高電平，列選擇用的晶體管39、40被導(dǎo)通。因此，改寫用的數(shù)據(jù)被供給鎖存電路37，鎖存電路37的數(shù)據(jù)被改寫。
例如，如圖9所示，“0”～“527”的列地址被分配給分別由8個鎖存電路37構(gòu)成的鎖存電路組43。然后，如果指定列地址“527”，則如圖9所示，來自輸入輸出緩沖器14的改寫數(shù)據(jù)被輸入對應(yīng)于列地址“527”的鎖存電路組43。構(gòu)成鎖存電路組43的8個鎖存電路37被串聯(lián)連接起來，如圖8所示，列選擇啟動信號CSLEN從低電平到高電平連續(xù)地變化8次，8位的改寫數(shù)據(jù)從8個鎖存電路37一端依次被輸送并被鎖存起來。其結(jié)果，該鎖存電路組43內(nèi)的8個鎖存電路37的鎖存數(shù)據(jù)被改寫成改寫數(shù)據(jù)。這時，不需要改寫的鎖存電路組43中的數(shù)據(jù)保持不變，地址輸入后只是輸入改寫數(shù)據(jù)的鎖存電路組43的鎖存數(shù)據(jù)被改寫。
這里，如圖10所示，列地址為“0”～“527”共528組時，一頁大小的數(shù)據(jù)中列地址為“0”～“511”的區(qū)域是數(shù)據(jù)區(qū)域，列地址為“512”～“527”的區(qū)域是冗余區(qū)域。而且，來自存儲單元陣列11的數(shù)據(jù)讀出后，在對應(yīng)于冗余區(qū)域的地址為“512”～“527”的16個鎖存電路組43的鎖存數(shù)據(jù)例如為“01”的情況下，如果“FF”的改寫數(shù)據(jù)被輸入各自的鎖存電路組43中，則改寫后這些鎖存電路組43中的數(shù)據(jù)變成“FF”。
其次，如圖7中的步驟ST9所示，判斷改寫是否結(jié)束，如果未結(jié)束，則再次返回步驟ST5，鎖存電路組43中的數(shù)據(jù)被改寫成改寫用的數(shù)據(jù)。然后，在步驟ST9中如果斷定改寫已結(jié)束，則如步驟ST10所示，寫入命令“10h”被鎖存在命令鎖存器17中。通過該寫入命令被鎖存、被譯碼，鎖存電路組43的鎖存數(shù)據(jù)被寫入存儲單元陣列11內(nèi)的復(fù)制方的頁中。該寫入時的復(fù)制方的頁地址在步驟ST7的階段已經(jīng)被輸入，根據(jù)與該復(fù)制方的頁地址對應(yīng)的行地址，選擇驅(qū)動存儲單元陣列11內(nèi)的字線，進行數(shù)據(jù)的寫入。
通過進行這樣的工作，如圖11所示，例如存儲單元陣列11內(nèi)的塊MBL0中的一頁22a中的數(shù)據(jù)被讀出到鎖存電路組43中，該讀出數(shù)據(jù)的一部分例如在進行了原先的冗余區(qū)域的數(shù)據(jù)的改寫后，被寫入與上述不同的塊MBL1中的一頁22b中。
另外，在上述的發(fā)明中，雖然沒有特別說明第一、第二選擇柵線SG1、SG2的驅(qū)動方法，但選擇對應(yīng)的塊時，根據(jù)行譯碼電路13的輸出，驅(qū)動第一、第二選擇柵線SG1、SG2，因此控制得一塊內(nèi)的全部NAND單元21上連接的第一、第二選擇晶體管SGT1、SGT2導(dǎo)通。因此，各NAND單元21的一端通過第一選擇晶體管SGT1，連接在對應(yīng)的位線BL上，各NAND單元21的另一端通過第二選擇晶體管SGT2，連接在對應(yīng)的源線SL上。數(shù)據(jù)讀出時，對應(yīng)于低電平的低電位被供給上述源線SL，數(shù)據(jù)寫入時，上述源線SL的電位呈浮動狀態(tài)。
這樣，如果采用上述實施例，則在將大量的數(shù)據(jù)一并寫入的存儲器中，在將被寫入了一頁的數(shù)據(jù)改寫到不同的頁上時，能使復(fù)制的數(shù)據(jù)保持不變，只改寫需要改寫的數(shù)據(jù)后進行復(fù)制。
對于本領(lǐng)域技術(shù)人員來說，其它的優(yōu)點和變形是顯而易見的。因此，本發(fā)明在更廣的意義上不僅限于此處描述的具體細節(jié)和代表性實施例。在不脫離后附權(quán)利要求書及其等價物的精神或范圍的前提下可以做出各種變更。
例如，以上說明中的16進位顯示的命令數(shù)據(jù)只不過是一例，不限于此。另外，在上述實施例中雖然說明了讀出了存儲單元陣列的一頁大小的數(shù)據(jù)后，改寫冗余區(qū)域的讀出數(shù)據(jù)，寫入不同的頁中的情況，但這并不只是冗余區(qū)域，也可以改寫數(shù)據(jù)區(qū)域的讀出數(shù)據(jù)。這可以這樣進行用讀出/鎖存電路12讀出存儲單元陣列的一頁大小的數(shù)據(jù)后，選擇讀出/鎖存電路12的任意的列，而且通過將改寫數(shù)據(jù)供給讀出/鎖存電路12，改寫讀出/鎖存電路12中讀出的一頁大小的任意列的數(shù)據(jù)，寫入不同的頁中。
另外，在上述實施例中，雖然說明了半導(dǎo)體存儲裝置有NAND單元的NAND快速存儲器的情況，但在其他非易失性存儲器、例如有NOR單元型、DINOR單元型、AND單元型、帶有選擇晶體管的NOR單元型等的非易失性存儲器中也能容易地實施。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲裝置，包括包含兩頁的存儲單元陣列；以及設(shè)置成讀出存儲在上述存儲單元陣列的一頁中的數(shù)據(jù)且改寫上述讀出的數(shù)據(jù)的一部分并將上述改寫的數(shù)據(jù)寫入上述存儲單元陣列的另一頁中的控制電路；其中，上述一頁中的數(shù)據(jù)的一部分不同于上述存儲單元陣列的另一頁中的數(shù)據(jù)的相應(yīng)部分。
2.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于上述存儲單元陣列包含多個存儲塊，每個上述多個存儲塊包含多個頁。
3.根據(jù)權(quán)利要求2所述的非易失性半導(dǎo)體存儲裝置，其特征在于上述存儲單元陣列的一頁和上述存儲單元陣列的另一頁包含在不同的存儲塊中。
4.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于上述控制電路包含讀出并鎖存存儲在上述存儲單元陣列的一頁中的數(shù)據(jù)的讀出/鎖存電路。
5.根據(jù)權(quán)利要求4所述的非易失性半導(dǎo)體存儲裝置，其特征在于上述讀出/鎖存電路包含多個鎖存電路。
6.根據(jù)權(quán)利要求5所述的非易失性半導(dǎo)體存儲裝置，其特征在于對上述多個鎖存電路根據(jù)其地址進行指定，且由上述被指定的鎖存電路執(zhí)行數(shù)據(jù)的寫入。
7.根據(jù)權(quán)利要求6所述的非易失性半導(dǎo)體存儲裝置，其特征在于上述控制電路包含對上述多個鎖存電路根據(jù)上述地址進行指定的鎖存指定電路。
8.根據(jù)權(quán)利要求7所述的非易失性半導(dǎo)體存儲裝置，其特征在于上述鎖存指定電路是列譯碼電路。
9.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于上述控制電路包含指定上述存儲單元陣列中的頁的頁指定電路。
10.根據(jù)權(quán)利要求8所述的非易失性半導(dǎo)體存儲裝置，其特征在于上述頁指定電路是行譯碼電路。
11.根據(jù)權(quán)利要求4所述的非易失性半導(dǎo)體存儲裝置，其特征在于上述控制電路包含數(shù)據(jù)I/O電路，該數(shù)據(jù)I/O電路連接在上述讀出/鎖存電路上，輸出被該讀出/鎖存電路鎖存的數(shù)據(jù)，并將被供給的寫入數(shù)據(jù)提供給該讀出/鎖存電路。
12.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于上述存儲單元陣列包括多個非易失性晶體管，上述多個非易失性晶體管串聯(lián)連接來構(gòu)成NAND單元。
13.一種訪問非易失性半導(dǎo)體存儲裝置的方法，該非易失性半導(dǎo)體存儲裝置包含具有第一和第二頁的非易失性存儲單元陣列，還包含與上述存儲單元陣列連接的鎖存電路，該訪問非易失性半導(dǎo)體存儲裝置的方法包括以下步驟提供第一命令和第一頁的第一地址，使得存儲在上述第一頁中的數(shù)據(jù)被轉(zhuǎn)移到上述鎖存電路；向上述非易失性半導(dǎo)體存儲裝置提供觸發(fā)讀出啟動信號，同時從上述鎖存電路讀出上述被轉(zhuǎn)移的數(shù)據(jù)；向非易失性半導(dǎo)體存儲裝置提供取代數(shù)據(jù)，以改變上述鎖存電路中的上述被轉(zhuǎn)移的數(shù)據(jù)的一部分，同時允許上述鎖存電路中的上述被轉(zhuǎn)移的數(shù)據(jù)的其他部分保持不變；以及提供第二命令，以啟動根據(jù)上述鎖存電路中的上述取代數(shù)據(jù)和上述被轉(zhuǎn)移的數(shù)據(jù)的其他部分對上述第二頁的編程。
14.根據(jù)權(quán)利要求13所述的訪問非易失性半導(dǎo)體存儲裝置的方法，其特征在于還包括以下步驟在提供取代數(shù)據(jù)之前，提供第三命令和上述第二頁的第二地址，其中，上述第三命令與上述第一和第二命令不同。
15.根據(jù)權(quán)利要求14所述的訪問非易失性半導(dǎo)體存儲裝置的方法，其特征在于上述提供上述第一地址的步驟包含在提供第一行地址之前提供第一列地址。
16.根據(jù)權(quán)利要求13～15中任一項所述的訪問非易失性半導(dǎo)體存儲裝置的方法，其特征在于上述第一命令、第一地址、取代數(shù)據(jù)以及第二命令經(jīng)由相同的I/O緩沖器提供。
17.根據(jù)權(quán)利要求16所述的訪問非易失性半導(dǎo)體存儲裝置的方法，其特征在于上述第一命令是“00h”。
18.根據(jù)權(quán)利要求17所述的訪問非易失性半導(dǎo)體存儲裝置的方法，其特征在于上述取代數(shù)據(jù)是以8位為單位提供的。
19.根據(jù)權(quán)利要求13所述的訪問非易失性半導(dǎo)體存儲裝置的方法，其特征在于上述非易失性存儲單元陣列包括多個存儲單元，上述多個存儲單元串聯(lián)連接來構(gòu)成NAND單元。
20.一種訪問非易失性半導(dǎo)體存儲裝置的方法，該非易失性半導(dǎo)體存儲裝置包含具有第一和第二頁的非易失性存儲單元陣列，還包含與上述存儲單元陣列連接的鎖存電路，該訪問非易失性半導(dǎo)體存儲裝置的方法包括以下步驟提供第一命令、上述第一頁的第一地址以及第二命令，使得存儲在上述第一頁中的第一和第二大塊的數(shù)據(jù)被轉(zhuǎn)移到鎖存電路；在提供上述第二命令之后，提供觸發(fā)讀出啟動信號到上述非易失性半導(dǎo)體存儲裝置；在提供上述觸發(fā)讀出啟動信號之后，向上述非易失性半導(dǎo)體存儲裝置提供第三命令、上述第二頁的第二地址以及取代數(shù)據(jù)，以用上述取代數(shù)據(jù)取代上述鎖存電路中的上述第一大塊的數(shù)據(jù)，同時允許上述鎖存電路中的上述第二大塊的數(shù)據(jù)保持不變；以及在提供上述取代數(shù)據(jù)之后，提供第四命令，以啟動根據(jù)上述鎖存電路中的上述取代數(shù)據(jù)和上述第二大塊的數(shù)據(jù)對上述第二頁的編程。
21.根據(jù)權(quán)利要求20所述的訪問非易失性半導(dǎo)體存儲裝置的方法，其特征在于上述提供上述第一地址的步驟包含在提供第一行地址之前提供第一列地址。
22.根據(jù)權(quán)利要求21所述的訪問非易失性半導(dǎo)體存儲裝置的方法，其特征在于上述第一命令、第一地址、第二命令、第三命令、第二地址、取代數(shù)據(jù)以及第四命令經(jīng)由相同的I/O緩沖器提供。
23.根據(jù)權(quán)利要求22所述的訪問非易失性半導(dǎo)體存儲裝置的方法，其特征在于上述第一命令是“00h”。
24.根據(jù)權(quán)利要求23所述的訪問非易失性半導(dǎo)體存儲裝置的方法，其特征在于上述取代數(shù)據(jù)是以8位為單位提供的。
25.根據(jù)權(quán)利要求20所述的訪問非易失性半導(dǎo)體存儲裝置的方法，其特征在于上述非易失性存儲單元陣列包括多個存儲單元，上述多個存儲單元串聯(lián)連接來構(gòu)成NAND單元。
26.一種訪問非易失性半導(dǎo)體存儲裝置的方法，該非易失性半導(dǎo)體存儲裝置包含具有第一和第二頁的非易失性存儲單元陣列，還包含與上述存儲單元陣列連接的鎖存電路，該訪問非易失性半導(dǎo)體存儲裝置的方法包括以下步驟提供第一命令、上述第一頁的第一地址以及第二命令，使得存儲在上述第一頁中的數(shù)據(jù)被轉(zhuǎn)移到上述鎖存電路；在提供上述第二命令之后，向上述非易失性半導(dǎo)體存儲裝置提供觸發(fā)讀出啟動信號；在提供上述觸發(fā)讀出啟動信號之后，向上述非易失性半導(dǎo)體存儲裝置提供第三命令和上述第二頁的第二地址，同時允許上述鎖存電路中的數(shù)據(jù)保持不變；以及在提供上述第二地址之后，提供第四命令，以啟動根據(jù)上述鎖存電路中的數(shù)據(jù)對上述第二頁的編程。
27.根據(jù)權(quán)利要求26所述的訪問非易失性半導(dǎo)體存儲裝置的方法，其特征在于上述提供上述第一地址的步驟包含在提供第一行地址之前提供第一列地址。
28.根據(jù)權(quán)利要求27所述的訪問非易失性半導(dǎo)體存儲裝置的方法，其特征在于上述第一命令、第一地址、第二命令、第三命令、第二地址以及第四命令經(jīng)由I/O信號線提供。
29.根據(jù)權(quán)利要求28所述的訪問非易失性半導(dǎo)體存儲裝置的方法，其特征在于上述第一命令是“00h”。
30.根據(jù)權(quán)利要求29所述的訪問非易失性半導(dǎo)體存儲裝置的方法，其特征在于上述取代數(shù)據(jù)是以8位為單位提供的。
31.一種訪問非易失性半導(dǎo)體存儲裝置的方法，該非易失性半導(dǎo)體存儲裝置包含具有第一和第二頁的非易失性存儲單元陣列，還包含與上述存儲單元陣列連接的鎖存電路，該訪問非易失性半導(dǎo)體存儲裝置的方法包括以下步驟提供第一命令、上述第一頁的第一地址以及第二命令，使得存儲在上述第一頁中的第一和第二大塊的數(shù)據(jù)被轉(zhuǎn)移到上述鎖存電路；向上述非易失性半導(dǎo)體存儲裝置提供第三命令、上述第二頁的第二地址以及取代數(shù)據(jù)，以用上述取代數(shù)據(jù)取代上述鎖存電路中的上述第二大塊的數(shù)據(jù)，同時允許上述鎖存電路中的從上述第一頁讀出的上述第一大塊的數(shù)據(jù)保持不變；以及在提供上述取代數(shù)據(jù)之后，提供第四命令，以啟動根據(jù)上述鎖存電路中的上述取代數(shù)據(jù)和上述第一大塊的數(shù)據(jù)對上述第二頁的編程；其中，上述第一大塊的數(shù)據(jù)存儲在上述第二頁的數(shù)據(jù)區(qū)域，上述第二大塊的數(shù)據(jù)存儲在上述第二頁的冗余區(qū)域。
32.根據(jù)權(quán)利要求31所述的訪問非易失性半導(dǎo)體存儲裝置的方法，其特征在于在上述冗余區(qū)域中存儲錯誤校驗碼。
33.根據(jù)權(quán)利要求32所述的訪問非易失性半導(dǎo)體存儲裝置的方法，其特征在于上述提供上述第一地址的步驟包含在提供第一行地址之前提供第一列地址。
34.根據(jù)權(quán)利要求33所述的訪問非易失性半導(dǎo)體存儲裝置的方法，其特征在于上述第一命令、第一地址、第二命令、第三命令、第二地址、取代數(shù)據(jù)以及第四命令經(jīng)由相同的I/O緩沖器提供。
35.根據(jù)權(quán)利要求34所述的訪問非易失性半導(dǎo)體存儲裝置的方法，其特征在于上述第一命令是“00h”。
36.根據(jù)權(quán)利要求35所述的訪問非易失性半導(dǎo)體存儲裝置的方法，其特征在于上述取代數(shù)據(jù)是以8位為單位提供的。
37.一種訪問NAND快速半導(dǎo)體存儲裝置的方法，該NAND快速半導(dǎo)體存儲裝置包含具有第一和第二頁的NAND快速存儲單元陣列，上述非易失性半導(dǎo)體存儲裝置還包含與上述存儲單元陣列連接的鎖存電路，該訪問NAND快速半導(dǎo)體存儲裝置的方法包括以下步驟提供第一命令、上述第一頁的第一地址以及第二命令，使得存儲在上述第一頁中的第一和第二大塊的數(shù)據(jù)被轉(zhuǎn)移到上述鎖存電路；向上述非易失性半導(dǎo)體存儲裝置提供第三命令、上述第二頁的第二地址以及取代數(shù)據(jù)，以用上述取代數(shù)據(jù)取代上述鎖存電路中的上述第二大塊的數(shù)據(jù)，同時允許上述鎖存電路中的從上述第一頁讀出的上述第一大塊的數(shù)據(jù)保持不變；以及在提供上述取代數(shù)據(jù)之后，提供第四命令，以啟動根據(jù)上述鎖存電路中的上述取代數(shù)據(jù)和上述第一大塊的數(shù)據(jù)對上述第二頁的編程；其中，上述第一大塊的數(shù)據(jù)存儲在上述第二頁的數(shù)據(jù)區(qū)域，上述第二大塊的數(shù)據(jù)存儲在上述第二頁的冗余區(qū)域。
38.根據(jù)權(quán)利要求37所述的訪問NAND快速半導(dǎo)體存儲裝置的方法，其特征在于在上述冗余區(qū)域中存儲錯誤校驗碼。
39.根據(jù)權(quán)利要求38所述的訪問NAND快速半導(dǎo)體存儲裝置的方法，其特征在于上述提供上述第一地址的步驟包含在提供第一行地址之前提供第一列地址。
40.根據(jù)權(quán)利要求39所述的訪問NAND快速半導(dǎo)體存儲裝置的方法，其特征在于上述第一命令、第一地址、第二命令、第三命令、第二地址、取代數(shù)據(jù)以及第四命令經(jīng)由相同的I/O緩沖器提供。
41.根據(jù)權(quán)利要求40所述的訪問NAND快速半導(dǎo)體存儲裝置的方法，其特征在于上述第一命令是“00h”。
42.根據(jù)權(quán)利要求41所述的訪問NAND快速半導(dǎo)體存儲裝置的方法，其特征在于上述取代數(shù)據(jù)是以8位為單位提供的。
全文摘要
一種具有頁復(fù)制功能的半導(dǎo)體存儲裝置，用讀出/鎖存電路讀出并鎖存從對應(yīng)于復(fù)制源的頁地址的存儲單元陣列的一頁大小的存儲單元中讀出的數(shù)據(jù)。該讀出/鎖存電路有多個鎖存電路，這些鎖存電路利用列地址進行地址指定。改寫用的數(shù)據(jù)被供給用列地址進行了地址指定的鎖存電路，改寫用的數(shù)據(jù)被鎖存在該被進行了地址指定的鎖存電路中，進行數(shù)據(jù)的改寫。數(shù)據(jù)改寫后的一頁大小的數(shù)據(jù)被寫入與復(fù)制方的頁地址對應(yīng)的存儲單元陣列內(nèi)的頁中。
文檔編號G11C11/34GK1838324SQ20061007513
公開日2006年9月27日 申請日期2002年7月17日 優(yōu)先權(quán)日2001年7月17日
發(fā)明者河合鉱一, 今宮賢一, 中村寬 申請人:株式會社東芝