專利名稱：半導(dǎo)體器件和操作半導(dǎo)體器件的方法
技術(shù)領(lǐng)域：
本發(fā)明通常設(shè)一種半導(dǎo)體存儲(chǔ)器，特別涉及一種電可擦除可編程只讀存儲(chǔ)單元或電可改寫只讀存儲(chǔ)器單元，其包括兩個(gè)浮動(dòng)?xùn)啪w管，以及本發(fā)明進(jìn)一步涉及一種操作這種半導(dǎo)體存儲(chǔ)器的方法。
背景技術(shù)：
便攜設(shè)備的小型化需要高度集成的邏輯芯片。許多這些應(yīng)用使用非易失性存儲(chǔ)器來儲(chǔ)存少量字節(jié)的信息。該信息可以包括配置參數(shù)，例如用于模擬電路的調(diào)節(jié)，或用于適配到特殊應(yīng)用或外部環(huán)境?？商鎿Q地，該信息可以包括單獨(dú)的信息，例如設(shè)備序列號(hào)或識(shí)別碼，即所謂的個(gè)性化參數(shù)。典型的應(yīng)用需要例如10字節(jié)到大約1千字節(jié)的一些字節(jié)來儲(chǔ)存?zhèn)€性化參數(shù)或配置參數(shù)。
在小型化應(yīng)用中使用這種非易失性存儲(chǔ)器的一個(gè)實(shí)例是，由聲響師將助聽器的濾波參數(shù)適配到佩戴助聽器的每個(gè)人，同時(shí)在助聽器關(guān)掉前保存音量參數(shù)。
個(gè)性化參數(shù)和尤其是放置參數(shù)可以是可變的。就在關(guān)斷或改變正常模式到睡眠模式之前，放置參數(shù)在操作模式下通常是不變的。特別在電池供電的便攜應(yīng)用中，需要個(gè)性化參數(shù)，以及尤其是配置參數(shù)來激活睡眠模式或節(jié)電模式而沒有數(shù)據(jù)丟失，從而避免了在此適配和配置應(yīng)用。
傳統(tǒng)應(yīng)用包括非易失性板上存儲(chǔ)器，其可以被微控制器讀和編程，以儲(chǔ)存?zhèn)€性化和配置參數(shù)。
可替換地，該應(yīng)用可包括非易失性存儲(chǔ)器模塊，其可以在電路啟動(dòng)時(shí)通過內(nèi)部控制器或者狀態(tài)機(jī)被讀入到易失性存儲(chǔ)器中。添加非易失性存儲(chǔ)器模塊到芯片是很有效的，這僅占用了少量字節(jié)的儲(chǔ)存器。可以儲(chǔ)存大量數(shù)據(jù)的傳統(tǒng)存儲(chǔ)器模塊的尺寸過大。
在啟動(dòng)時(shí)將非易失性存儲(chǔ)器讀入到易失性存儲(chǔ)器所引起的時(shí)間延遲，導(dǎo)致不便于使用。
非易失性存儲(chǔ)器或板上存儲(chǔ)器的進(jìn)一步的缺點(diǎn)是其電源要求和它們的尺寸。
用于邏輯技術(shù)的傳統(tǒng)可編程元件沒有為了保持良好性能而被最優(yōu)化，同時(shí)尺寸也難以縮放。對(duì)這種元件的編程或者擦除的方法是復(fù)雜的。
例如，在稱為FPGA的現(xiàn)場(chǎng)可編程門陣列中使用的可編程內(nèi)部連接器不意味著很小的存儲(chǔ)器。其對(duì)于低電壓和低功耗也不是最優(yōu)的。

發(fā)明內(nèi)容
本發(fā)明的優(yōu)選實(shí)施例提供了一個(gè)包括可編程配置元件的半導(dǎo)體存儲(chǔ)器，例如用于儲(chǔ)存?zhèn)€性化或者配置信息。每個(gè)可編程配置元件可以表示第一或者第二二進(jìn)制值。
可編程配置元件優(yōu)選包括串聯(lián)耦合的第一浮動(dòng)?xùn)啪w管和第二極浮動(dòng)?xùn)啪w管。輸出耦合在第一浮動(dòng)?xùn)啪w管和第二浮動(dòng)?xùn)啪w管之間。在其它的實(shí)施例中，可以使用其它非易失性存儲(chǔ)器。
每個(gè)浮動(dòng)?xùn)啪w管包括浮動(dòng)?xùn)?。如果將包括電子的選定電荷放置在浮動(dòng)?xùn)艃?nèi)，浮動(dòng)?xùn)啪w管是不導(dǎo)通的。如果將小于選定電荷的電荷，特別是沒有或幾乎沒有電子的電荷放置在浮動(dòng)?xùn)艃?nèi)，浮動(dòng)?xùn)啪w管是導(dǎo)通的。
可編程配置元件的獨(dú)創(chuàng)方面在于，選定的電荷儲(chǔ)存在包括在第一浮動(dòng)?xùn)啪w管內(nèi)的第一浮動(dòng)?xùn)胖?，或者存?chǔ)在包括在第二浮動(dòng)?xùn)啪w管內(nèi)的第二浮動(dòng)?xùn)胖小＝Y(jié)果，要么第一浮動(dòng)?xùn)啪w管導(dǎo)通而第二浮動(dòng)?xùn)啪w管不導(dǎo)通，以表示第一二進(jìn)制值，要么第二浮動(dòng)?xùn)啪w管導(dǎo)通而第一浮動(dòng)?xùn)啪w管不導(dǎo)通，以表示第二二進(jìn)制值。
讀取施加在第一和第二浮動(dòng)?xùn)啪w管兩端的電壓使得能夠感測(cè)是第一二進(jìn)制值被儲(chǔ)存還是第二二進(jìn)制值被儲(chǔ)存。讀取電壓包括施加到第一浮動(dòng)?xùn)啪w管的第一讀取電壓和施加到第二浮動(dòng)?xùn)啪w管的第二讀取電壓。第一和第二浮動(dòng)?xùn)啪w管之間的輸出電壓依賴于第一和第二浮動(dòng)?xùn)啪w管中的哪一個(gè)是導(dǎo)通的。如果第一浮動(dòng)?xùn)啪w管是導(dǎo)通的，輸出電壓被拉到第一讀取電壓。如果第二浮動(dòng)?xùn)啪w管是導(dǎo)通的，輸出電壓被拉到第二讀取電壓。在正常操作模式下，任何時(shí)間兩個(gè)浮動(dòng)?xùn)啪w管中只有一個(gè)是導(dǎo)通的。
在施加讀取電壓時(shí)，輸出電壓是即時(shí)且穩(wěn)定可用的，而不會(huì)泄漏靜態(tài)電流。單獨(dú)的讀出操作和進(jìn)一步讀出信號(hào)在正常操作模式下都是不需要的。低耗用功率下，半導(dǎo)體存儲(chǔ)器的全部功能在低電源電壓下是可用的。
輸出信號(hào)可與邏輯信號(hào)兼容。等于或者大約等于第一讀取電壓的輸出電壓表示第一二進(jìn)制值，例如，邏輯“1”。等于或者大約等于第二讀取電壓的第二輸出電壓表示第二二進(jìn)制值，例如，邏輯“0”。
在進(jìn)一步的方面，半導(dǎo)體器件包括編程電路，其耦合到第一浮動(dòng)?xùn)啪w管和第二浮動(dòng)?xùn)啪w管。編程電路可操作地將第一選定電荷放置在第一浮動(dòng)?xùn)艃?nèi)并將小于第二電荷的電荷放置在第二浮動(dòng)?xùn)艃?nèi)，或者可操作地將小于第一選定電荷的電荷放置在第一浮動(dòng)?xùn)艃?nèi)并將第二選定電荷放置在第二浮動(dòng)?xùn)艃?nèi)。該電路可以通過分別將電子注入或儲(chǔ)存到第一或第二浮動(dòng)?xùn)艁矸胖眠x定的第一或第二電荷。為了放置小于選定的第一或第二電荷的電荷，電子被移除。
在另一個(gè)實(shí)施例中，半導(dǎo)體存儲(chǔ)器包括多個(gè)可編程配置元件，每一個(gè)都具有串聯(lián)耦合的第一浮動(dòng)?xùn)啪w管和第二浮動(dòng)?xùn)啪w管。每個(gè)可編程配置元件進(jìn)一步包括，耦合在第一和第二浮動(dòng)?xùn)啪w管之間的輸出，和耦合在至少一個(gè)可編程配置元件的編程電路。編程電路可操作地將第一選定電荷放置在第一浮動(dòng)?xùn)艃?nèi)并將小于第二電荷的電荷或零電荷放置在第二浮動(dòng)?xùn)艃?nèi)，或者可操作地將第二選定電荷放置在第二浮動(dòng)?xùn)艃?nèi)并將小于第一選定電荷的電荷或零電荷放置在第一浮動(dòng)?xùn)艃?nèi)。
在正常操作模式中，如果第一浮動(dòng)?xùn)啪w管是導(dǎo)通的而第二浮動(dòng)?xùn)啪w管是不導(dǎo)通的，半導(dǎo)體存儲(chǔ)器可以在多個(gè)可編程配置元件中之一的輸出提供第一輸出電壓。當(dāng)?shù)诙?dòng)?xùn)啪w管導(dǎo)通的而第一個(gè)浮動(dòng)?xùn)啪w管不導(dǎo)通時(shí)，半導(dǎo)體存儲(chǔ)器也可操作地在輸出提供第二輸出電壓。
半導(dǎo)體存儲(chǔ)器進(jìn)一步包括多個(gè)第一電平移相器，為可編程配置元件提供寫電壓。半導(dǎo)體存儲(chǔ)器進(jìn)一步包括多個(gè)編程數(shù)據(jù)線，其每一個(gè)都耦合到一個(gè)第一電平移相器，以提供第一或第二二進(jìn)制值用于編程。
在一個(gè)實(shí)施例中，本發(fā)明的半導(dǎo)體存儲(chǔ)器不包括傳統(tǒng)存儲(chǔ)器單元陣列及其關(guān)聯(lián)的控制器件。結(jié)果，半導(dǎo)體存儲(chǔ)器的尺寸僅僅依賴于可編程配置元件的數(shù)量。雖然每個(gè)可編程配置元件包括兩個(gè)晶體管，在存儲(chǔ)少量字節(jié)的情況下，使得半導(dǎo)體存儲(chǔ)器需要比包括控制器件來編程和讀取所有存儲(chǔ)器陣列的傳統(tǒng)存儲(chǔ)器更小的空間。舉例來說，本發(fā)明的半導(dǎo)體存儲(chǔ)器可以分布或嵌入到傳統(tǒng)邏輯器件中，使開銷顯著小于傳統(tǒng)存儲(chǔ)器陣列。
一種操作半導(dǎo)體存儲(chǔ)器的方法，包括通過對(duì)串聯(lián)耦合的第一浮動(dòng)?xùn)啪w管和第二浮動(dòng)?xùn)啪w管施加寫電壓，編程表示第一二進(jìn)制值的位。這樣，第一浮動(dòng)?xùn)啪w管變得導(dǎo)通而第二浮動(dòng)?xùn)啪w管變得不導(dǎo)通。為了表示第二二進(jìn)制值，施加寫電壓而使第一浮動(dòng)?xùn)啪w管變得不導(dǎo)通而第二浮動(dòng)?xùn)啪w管變得導(dǎo)通。
該方法進(jìn)一步包括讀取所述位，這是通過將讀電壓施加到第一浮動(dòng)?xùn)啪w管和第二浮動(dòng)?xùn)啪w管并接著通過探測(cè)在輸出上的第一輸出電壓來確定第一二進(jìn)制值是否被存儲(chǔ)，或者通過探測(cè)第二輸出電壓來確定第二二進(jìn)制值是否被存儲(chǔ)來完成的。
在本發(fā)明方法的第一實(shí)施例中，第一和第二浮動(dòng)?xùn)啪w管同時(shí)被編程。該方法包括施加寫電壓的步驟，這是通過編程電路將第一寫電壓施加到第一浮動(dòng)?xùn)啪w管，同時(shí)通過編程電路將第二寫電壓施加到第二浮動(dòng)?xùn)啪w管來完成的?？商鎿Q地，將第一寫電壓施加到第二浮動(dòng)?xùn)磐瑫r(shí)將第二寫電壓施加到第一浮動(dòng)?xùn)啪w管。結(jié)果，在正常操作模式中，第一和第二浮動(dòng)?xùn)疟煌瑫r(shí)編程以表示第一或第二二進(jìn)制值。
本發(fā)明方法的另一實(shí)施例包括執(zhí)行編程表示第一二進(jìn)制值的位的第一步，接著執(zhí)行編程表示第二二進(jìn)制值的位的第二步?？商鎿Q地，在第一步期間編程第二二進(jìn)制值，接著在第二步期間編程第一二進(jìn)制值。
本發(fā)明的其它特征和優(yōu)點(diǎn)將通過下述的附圖的簡(jiǎn)要說明、詳細(xì)說明和從屬權(quán)利要求和圖案變得更加清楚。


為了進(jìn)一步理解本發(fā)明及其優(yōu)點(diǎn)，下述說明結(jié)合附圖做為參考，其中附圖1顯示了可編程配置元件的框圖；附圖2顯示了包括多個(gè)可編程配置元件的半導(dǎo)體存儲(chǔ)器的第一實(shí)施例；以及附圖3顯示了包括多個(gè)可編程配置元件的半導(dǎo)體存儲(chǔ)器的第二實(shí)施例。
結(jié)合附圖使用下面的參考標(biāo)記列表9可編程配置元件 661第二電平移相器的第一接線端3輸出 662第二電平移相器的第二接線端1第一浮動(dòng)?xùn)啪w管 663第二電平移相器的第三接線端11第一浮動(dòng)?xùn)啪w管的第一接線端664第二電平移相器的模式輸入12第一浮動(dòng)?xùn)啪w管的第二接線端Logic-VDD第一線13第一浮動(dòng)?xùn)? Logic-VSS第二線10第一控制柵 VSS第三線15第一溝道元件VRead/VProg讀取/編程線2第二浮動(dòng)?xùn)啪w管 ProgEnable編程模式信號(hào)線21第二浮動(dòng)?xùn)诺牡谝唤泳€端 ProgData編程數(shù)據(jù)線22第二浮動(dòng)?xùn)诺牡诙泳€端 ProgPhase編程相位線23第二浮動(dòng)?xùn)? ReadData讀數(shù)據(jù)線20第二控制柵 D編程數(shù)據(jù)信號(hào)25第二溝道元件Q數(shù)據(jù)信號(hào)4編程電路 /Q倒相數(shù)據(jù)信號(hào)6第一電平移相器 QQ第二數(shù)據(jù)信號(hào)61第一電平移相器的第一接線端 /QQ第二倒相數(shù)據(jù)信號(hào)62第一電平移相器的第二接線端 DD編程相位信號(hào)63第一電平移相器的第三接線端 ENA編程模式信號(hào)64第一移相器的模式輸出C1第一選定電荷66第二電平移相器 C2第二選定電荷具體實(shí)施方式
將在下述中詳細(xì)討論優(yōu)選的實(shí)施例。應(yīng)該注意到，雖然本發(fā)明提供了多種可應(yīng)用的概念，但其可以應(yīng)用到特殊范圍的廣泛的變形中。所討論的特殊實(shí)施例僅僅示范性地說明構(gòu)成和使用本發(fā)明的特殊情形，并不限制本發(fā)明的范圍。
附圖1顯示了可編程配置元件9的框圖，該元件包括第一浮動(dòng)?xùn)啪w管1和第二浮動(dòng)?xùn)啪w管2。第一浮動(dòng)?xùn)啪w管1和第二浮點(diǎn)集體管2串聯(lián)耦合。輸出3耦合到中間。第一浮動(dòng)?xùn)啪w管1包括其中存儲(chǔ)電子的第一浮動(dòng)?xùn)?3。第一浮動(dòng)?xùn)啪w管1進(jìn)一步包括第一控制柵10和第一溝道元件15。第一浮動(dòng)?xùn)啪w管1包括第一接線端11和第二接線端12。類似于第一浮動(dòng)?xùn)啪w管1，第二浮動(dòng)?xùn)啪w管2包括第一接線端21、第二接線端22、第二浮動(dòng)?xùn)?3、第二控制柵20和第二溝道元件25。
第一浮動(dòng)?xùn)啪w管1的第二接線端12耦合到第二浮動(dòng)?xùn)啪w管2的第一接線端21。輸出3耦合到第一浮動(dòng)?xùn)啪w管1的第二接線端12。第一浮動(dòng)?xùn)啪w管1的第一接線端11耦合到第一線Logic-VDD以施加作為電源的第一讀電壓。第二浮動(dòng)?xùn)啪w管2的第二接線端22耦合到第二線Logic-VSS以施加第二讀電壓。
編程電路4耦合到第一浮動(dòng)?xùn)啪w管1和第二浮動(dòng)?xùn)啪w管2。激活編程電路4，表示第一二進(jìn)制值或第二二進(jìn)制的位被編程并儲(chǔ)存到可編程配置元件9中。
在正常操作模式下，通過施加第一和第二讀電壓，可編程配置元件9允許通過檢測(cè)在輸出3的第一輸出電壓來探測(cè)第一二進(jìn)制值是否被儲(chǔ)存，或者通過檢測(cè)在輸出3的第二輸出電壓來探測(cè)第二二進(jìn)制值是否被存儲(chǔ)。
通常，第一和第二浮動(dòng)?xùn)啪w管1，2包括漏極，其可以是第一或第二浮動(dòng)?xùn)啪w管1，2的第一接線端11，21，以及源極，其可以是第一或第二浮動(dòng)?xùn)啪w管1，2的第二接線端12，22。
每個(gè)第一和第二浮動(dòng)?xùn)啪w管1，2都包括被絕緣體環(huán)繞的導(dǎo)電柵極(例如，多晶硅)。電荷，特別是電子，可以儲(chǔ)存在第一或第二浮動(dòng)?xùn)?3，23。
通過在溝道元件15，25和控制柵10，20之間施加負(fù)電壓，將電子射入到浮動(dòng)?xùn)?3，23。通過在溝道元件15，25和控制柵10，20之間施加正電壓，電子被移除。如果使用其它配置的非易失性存儲(chǔ)單元，也能使用其它的編程和擦除技術(shù)。
浮動(dòng)?xùn)啪w管的狀態(tài)依賴于位于浮動(dòng)?xùn)艃?nèi)的電荷數(shù)量。在浮動(dòng)?xùn)啪w管的漏極和源極之間施加電壓，該浮動(dòng)?xùn)啪w管存儲(chǔ)選定的電荷，特別是電子，由此沒有形成通道并且因此阻止了電流流過浮動(dòng)?xùn)啪w管，這種情況浮動(dòng)?xùn)啪w管是不導(dǎo)通的。當(dāng)少于選定的電荷，特別是沒有或幾乎沒有電子或者甚至是正電荷位于浮動(dòng)?xùn)艃?nèi)時(shí)，在柵極下面形成通道，電流流過浮動(dòng)?xùn)啪w管，這中情況浮動(dòng)?xùn)啪w管是導(dǎo)通的。
可編程配置元件9可操作地表示第一和第二二進(jìn)制值。如果第一浮動(dòng)?xùn)啪w管1是導(dǎo)通的并且第二浮動(dòng)?xùn)啪w管2不是導(dǎo)通的，表示第一二進(jìn)制值。如果第二浮動(dòng)?xùn)啪w管2是導(dǎo)通的而第一浮動(dòng)?xùn)啪w管1不是導(dǎo)通的，表示第二二進(jìn)制值。如果不需要存儲(chǔ)器單元，浮動(dòng)?xùn)啪w管1和2都顯得為不導(dǎo)通以使得輸出3被置為高阻抗?fàn)顟B(tài)。
附圖1指明了表示第二二進(jìn)制值，因?yàn)檫x定的第一電荷C1位于第一浮動(dòng)?xùn)?3內(nèi)并且小于第二選定電荷的電荷C2位于第一浮動(dòng)?xùn)?3內(nèi)。
在正常操作模式下，儲(chǔ)存的位可以被探測(cè)。為了讀該位，將第一讀電壓施加到第一線Logic-VDD并且將第二讀電壓施加到第二線Logic-VSS。輸出3上的輸出電壓依賴是第一浮動(dòng)?xùn)啪w管1導(dǎo)通還是第二浮動(dòng)?xùn)啪w管2導(dǎo)通。如果第一浮動(dòng)?xùn)啪w管1是導(dǎo)通的，輸出電壓被拉到等于或幾乎等于第一讀電壓。如果第二浮動(dòng)?xùn)啪w管2是導(dǎo)通的，輸出電壓被拉到等于或幾乎等于第二讀電壓。在第一線Logic-VDD和第二線Logic-VSS之間沒有電流流過，因?yàn)樵谡２僮髂Ｊ较?，第一浮?dòng)?xùn)啪w管1或者第二浮動(dòng)?xùn)啪w管2(或兩者)是不導(dǎo)通的。
編程表示第二二進(jìn)制值的位包括注入電子以將選定電荷C1放置到第一浮動(dòng)?xùn)?3上。結(jié)果，第一浮動(dòng)?xùn)啪w管是不導(dǎo)通的。將小于選定電荷的電荷C2放置第二浮動(dòng)?xùn)?3內(nèi)，如附圖1所示。第二浮動(dòng)?xùn)啪w管2是導(dǎo)通的。編程表示第一二進(jìn)制值的位包括從第一浮動(dòng)?xùn)?移除電子并注入電子到第二浮動(dòng)?xùn)?中。第二浮動(dòng)?xùn)啪w管2變得不導(dǎo)通，同時(shí)第一浮動(dòng)?xùn)啪w管1變得導(dǎo)通。
為了從第一浮動(dòng)?xùn)?3移除電子，將稱為第一寫電壓的高電壓施加在第一溝道元件15和第一控制柵10之間。這使電子通過Fowler-Nordheim隧道效應(yīng)從第一浮動(dòng)?xùn)?3被移除。第一浮動(dòng)?xùn)啪w管變得導(dǎo)通。通過將稱為第二寫電壓的負(fù)電壓施加在第一溝道元件15和第一控制柵10之間，電子被注入到第一浮動(dòng)?xùn)?3中。結(jié)果，第一浮動(dòng)?xùn)啪w管變得不導(dǎo)通。通過在第一溝道元件25和第二控制極20之間施加相應(yīng)的第一或第二寫電壓，第二浮動(dòng)?xùn)啪w管2被用類似的方法編程。
第一和第二浮動(dòng)?xùn)啪w管1，2可以在沒有電源的情況下將表示所述位的電荷保持?jǐn)?shù)年。
附圖2顯示了根據(jù)附圖1的多個(gè)可編程配置元件9應(yīng)用的第一實(shí)施例。每個(gè)可編程配置元件9包括串聯(lián)耦合的第一浮動(dòng)?xùn)啪w管1和第二浮動(dòng)?xùn)啪w管2。
第一浮動(dòng)?xùn)啪w管1的第一接線端11耦合到用于電源的第一線Logic-VDD。第二浮動(dòng)?xùn)啪w管2的第二接線端22耦合到第二線Logic-VSS。
在第一浮動(dòng)?xùn)啪w管1和第二浮動(dòng)?xùn)啪w管2之間耦合的每個(gè)可編程配置元件9的輸出3都耦合到讀數(shù)據(jù)線ReadData。
進(jìn)一步，第一實(shí)施例包括多個(gè)第一電平移相器6，每一個(gè)都包括第一和第二接線端61，62。第一接線端61耦合到讀取/編程線VRead/VProg，包括在編程操作期間的編程電壓或者包括在讀操作期間的第三讀電壓。第二接線端62耦合到接地的第三線VSS。
第一實(shí)施例進(jìn)一步包括編程模式線ProgEnable，其包括耦合到第一電平移相器6的模式輸入64的編程模式信號(hào)ENA。編程模式信號(hào)ENA通過激活還是不激活模式輸入64來指明是選擇編程模式還是選擇正常操作模式。
編程數(shù)據(jù)線ProgData耦合到每個(gè)第一電平移相器6的第三輸入63。每個(gè)編程數(shù)據(jù)線ProgData包括編程數(shù)據(jù)信號(hào)D，表示將被編程的第一或者第二二進(jìn)制值。在編程期間，第一電平移相器6的模式輸入64被激活。如果編程數(shù)據(jù)D表示第一二進(jìn)制值，數(shù)據(jù)信號(hào)Q等于施加到第一接線端61的電壓，以及根據(jù)第二接線端62倒相數(shù)據(jù)信號(hào)/Q接地。相反，如果編程數(shù)據(jù)信號(hào)D表示第二二進(jìn)制值，倒相數(shù)據(jù)信號(hào)/Q等于編程電壓，以及數(shù)據(jù)信號(hào)Q接地。
每個(gè)電平移相器6通過耦合數(shù)據(jù)信號(hào)Q到第一溝道元件15和第二控制柵20以及耦合倒相數(shù)據(jù)信號(hào)/Q到第二溝道元件25和第一控制柵10來為多個(gè)可編程配置元件9之一提供第一和第二寫電壓。
在正常操作模式下，儲(chǔ)存到可編程配置元件9的位在可編程配置元件9的輸出3或相應(yīng)的讀數(shù)據(jù)線ReadData上是可以檢測(cè)的。如果儲(chǔ)存第一二進(jìn)制值，第一輸出電壓可以在輸出3被探測(cè)。類似地，如果儲(chǔ)存第二二進(jìn)制值，提供第二輸出電壓。
在正常操作模式下，將第三讀電壓施加到第一電平移相器6的第一接線端61以及第一電平移相器6的模式輸入64可被停用。結(jié)果，數(shù)據(jù)信號(hào)Q和倒相數(shù)據(jù)信號(hào)/Q都包括第三讀電壓并且不依賴于施加到電平移相器6的數(shù)據(jù)信號(hào)D。在第一和第二浮動(dòng)?xùn)啪w管1，2的溝道元件15，25和控制柵10，20之間所得的晶體管讀電壓為零。在正常操作模式下，這并不影響在第一和第二浮動(dòng)?xùn)?3，23中儲(chǔ)存的電荷。
讀取所述位進(jìn)一步包括通過第一線Logic-VDD將第一讀電壓施加到第一浮動(dòng)?xùn)啪w管1的第一接線端11以及通過第二線Logic-VSS將第二讀電壓施加到第二浮動(dòng)?xùn)啪w管2的第二接線端22。第一電壓即電源電壓。第二電壓可以接地。
如果儲(chǔ)存第一二進(jìn)制值，則在輸出3上可探測(cè)到第一讀電壓，并且如果儲(chǔ)存第二二進(jìn)制值，則可以探測(cè)到第二讀電壓。第一電壓表示第一二進(jìn)制值，第二電壓表示第二二進(jìn)制值。兩個(gè)電壓都與在該器件的非存儲(chǔ)器部分中使用的邏輯信號(hào)兼容，非存儲(chǔ)器部分可以直接耦合到讀數(shù)據(jù)線ReadData。可替換地，緩沖器或類似器件耦合在存儲(chǔ)器單元和數(shù)據(jù)線ReadData之間。沒有示出非存儲(chǔ)器部分。
在執(zhí)行編程時(shí)，讀取/編程線VRead/VProg被拉到編程電壓，其高于第三讀電壓，并且第一電平移相器6的模式輸入64被激活。結(jié)果，分別在第一和第二溝道元件15，25和第一和第二控制柵13，23兩端的由第一電平移相器6提供的電壓可以影響在第一和第二浮動(dòng)?xùn)?3，23中的電荷。分別施加到第一和第二線Logic-VDD，Logic-VSS的第一和第二讀電壓在編程操作期間可以不變。施加編程電壓到溝道元件并將控制柵接地，導(dǎo)致了在溝道元件和控制柵之間施加第一寫電壓。如果溝道元件接地并且將編程電壓施加到控制柵，則施加第二寫電壓。
如果在第一溝道元件15和第一控制柵10兩端施加第一寫電壓并且在第二溝道元件25和第二控制柵20兩端施加第二寫電壓，電荷被注入并儲(chǔ)存在第二浮動(dòng)?xùn)?3并從第一浮動(dòng)?xùn)?3移除以表示第一二進(jìn)制值。如果在第一溝道元件15和第一控制柵10兩端施加第二寫電壓并且在第二溝道元件25和第二控制柵20施加第一寫電壓，從而表示第二二進(jìn)制值。
附圖3顯示了包括多個(gè)根據(jù)附圖2的可編程配置元件9應(yīng)用的第二實(shí)施例。每個(gè)可編程配置元件9包括串聯(lián)耦合的第一浮動(dòng)?xùn)啪w管1和第二浮動(dòng)?xùn)啪w管2。
第一浮動(dòng)?xùn)啪w管1的第一接線端11耦合到電源的第一線Logic-VDD。第二浮動(dòng)?xùn)啪w管2的第二接線端22耦合到接地的第二線Logic-VSS。
每個(gè)耦合在第一浮動(dòng)?xùn)啪w管1和第二浮動(dòng)?xùn)啪w管2之間的可編程配置元件9的輸出3耦合到讀數(shù)據(jù)線ReadData。
類似于附圖2，第二實(shí)施例包括多個(gè)電平移相器6。如上所述，第一電平移相器6耦合到接地線VSS、讀取/編程線Vread/VProg、編程模式信號(hào)ENA和編程數(shù)據(jù)線ProgData。但是，第一電平移相器6的數(shù)據(jù)信號(hào)Q和倒相數(shù)據(jù)信號(hào)/Q以不同的方式耦合到相應(yīng)的可編程配置元件9的第一和第二浮動(dòng)?xùn)啪w管1，2。數(shù)據(jù)信號(hào)Q僅耦合到第一溝道元件15并且倒相數(shù)據(jù)信號(hào)/Q僅耦合到第二溝道元件25。結(jié)果和附圖2不同之處如下所述。
第二實(shí)施例進(jìn)一步包括第二電平移相器66，包括第一接線端661，其耦合到讀取/編程線VRead/VProg，以及第二接線端662，其耦合到接地的第三線VSS。第二電平移相器66進(jìn)一步包括耦合到編程相位信號(hào)DD的第三接線端，該編程相位信號(hào)DD由編程相位線ProgPhase提供。模式輸入664耦合到編程模式信號(hào)ENA。第二電平移相器66以與第一電平移相器6提供第一數(shù)據(jù)信號(hào)Q和第一倒相數(shù)據(jù)信號(hào)/Q的同樣方式來提供第二數(shù)據(jù)信號(hào)QQ和第二倒相數(shù)據(jù)信號(hào)/QQ。第二數(shù)據(jù)信號(hào)QQ和第二倒相數(shù)據(jù)信號(hào)/QQ類似地都依賴于編程相位信號(hào)DD和編程模式信號(hào)ENA。
第二數(shù)據(jù)信號(hào)QQ通過第一字線W1耦合到第一控制柵10。第二倒相數(shù)據(jù)信號(hào)/QQ通過第二字線W2耦合到第二控制柵20。結(jié)果，施加到可編程配置元件9的第一和第二控制柵10，20和第一和第二溝道元件15，25的編程和讀電壓依賴于相應(yīng)第一電平移相器6和第二電平移相器66的交互作用。
，由于第一和第二字線W1和W2，如果在同樣的位置實(shí)現(xiàn)更多的位，根據(jù)附圖3的第二實(shí)施例比根據(jù)附圖2的第一實(shí)施例需要更少的空間。
在正常操作模式下，將第一和第二讀電壓施加到第一和第二線Logic-VDD，Logic-VSS。當(dāng)?shù)谝缓偷诙娖揭葡嗥?，66的模式輸入64，664停用時(shí)，將第三讀電壓施加到讀取/編程線VRead/VProg。分別在第一和第二溝道元件15，25以及第一和第二控制柵10，20之間施加的所得電壓為零，以及不影響儲(chǔ)存在可編程配置元件9中的電荷。
在編程期間，讀取/編程線Vread/Prog被拉到編程電壓。對(duì)可編程配置元件9的編程進(jìn)一步包括兩個(gè)主要步驟。第一和第二二進(jìn)制值中的一個(gè)首先被編程，然后另一個(gè)被編程。
一個(gè)編程步驟包括編程第二二進(jìn)制值。選擇編程相位信號(hào)以便通過第二數(shù)據(jù)信號(hào)QQ來提供編程電壓并將第二倒相數(shù)據(jù)信號(hào)/QQ接地。
如果第二二進(jìn)制值被編程，相應(yīng)的第一電平移相器6通過倒相數(shù)據(jù)信號(hào)/Q提供編程電壓，并且數(shù)據(jù)信號(hào)Q接地。結(jié)果，將第二寫電壓施加到第一溝道元件15和第一控制柵10之間，將第一寫電壓施加到第二溝道元件25和第二控制柵20之間。電子注入到第一浮動(dòng)?xùn)?3，第一浮動(dòng)?xùn)啪w管1變得不導(dǎo)通，并且電子從第二浮動(dòng)?xùn)?3被移除，第二浮動(dòng)?xùn)啪w管2變得導(dǎo)通。
如果第一電平移相器6通過數(shù)據(jù)信號(hào)Q提供編程電壓并且倒相數(shù)據(jù)信號(hào)/Q接地以便編程第一二進(jìn)制值，同時(shí)編程電壓由第二數(shù)據(jù)信號(hào)QQ提供并且第二倒相數(shù)據(jù)相位信號(hào)/QQ接地，在第一溝道元件15和第一控制柵10以及第二溝道元件25和第二控制柵20之間所得的電壓為零，以及在第一和第二浮動(dòng)?xùn)派系碾姾稍诖瞬襟E中不變。
另一個(gè)編程步驟包括，將第二數(shù)據(jù)信號(hào)QQ拉到接地，以及通過改變編程相位信號(hào)來將第二倒相數(shù)據(jù)信號(hào)/QQ拉動(dòng)到編程電壓。第一電平移相器6提供的數(shù)據(jù)信號(hào)Q和倒相數(shù)據(jù)信號(hào)/Q沒有改變。結(jié)果，第一二進(jìn)制值被編程。
如果要編程第一二進(jìn)制值，相應(yīng)的第一電平移相器6通過數(shù)據(jù)信號(hào)Q提供編程電壓并且倒相數(shù)據(jù)信號(hào)/Q接地，同時(shí)通過第二倒相數(shù)據(jù)信號(hào)/QQ提供編程電壓并且第二數(shù)據(jù)信號(hào)QQ接地。由于第一溝道元件15和第一控制柵10以及第二溝道元件25和第二控制柵20之間的電壓，電子被注入到第二浮動(dòng)?xùn)?3中，因此浮動(dòng)?xùn)啪w管2變得不導(dǎo)通，并且電子從第一浮動(dòng)?xùn)?3被移除，第一浮動(dòng)?xùn)啪w管1變得導(dǎo)通。
如果將要編程第二二進(jìn)制值到可編程配置元件9，在第一和第二浮動(dòng)?xùn)艃?nèi)的電荷在該編程步驟中沒有變化。
在上述的實(shí)施例中，非易失性存儲(chǔ)器為浮動(dòng)?xùn)艈卧５牵梢岳斫?，也可以使用其它的非易失性存?chǔ)器單元。例如，在一個(gè)方面，本發(fā)明分離了高電壓(VDD，VSS)電源和低電壓(Logic-VDD，Logic-VSS)電源。將讀電壓施加到第一和第二浮動(dòng)?xùn)啪w管的接線端。耦合到第一和第二浮動(dòng)?xùn)诺淖x電壓不需要為了施加寫電壓而分離。第一和第二浮動(dòng)?xùn)啪w管中的一個(gè)可以通過施加高電壓到它的溝道元件和控制柵而被編程，同時(shí)仍然將讀電壓施加到第一和第二接線端。在讀模式中，沒有施加高電壓。在該實(shí)施例中，可以用類似的方法來編程和讀取任何非易失性存儲(chǔ)器單元。
權(quán)利要求
1.一種非易失性存儲(chǔ)器單元，包括包括第一浮動(dòng)?xùn)诺牡谝桓?dòng)?xùn)啪w管；包括第二浮動(dòng)?xùn)诺牡诙?dòng)?xùn)啪w管，第二浮動(dòng)?xùn)啪w管和第一浮動(dòng)?xùn)啪w管串聯(lián)耦合；在第一浮動(dòng)?xùn)啪w管和第二浮動(dòng)?xùn)啪w管之間耦合的輸出，使該輸出從第一浮動(dòng)?xùn)啪w管或者第二浮動(dòng)?xùn)啪w管接收輸出電壓；以及耦合到第一浮動(dòng)?xùn)啪w管和第二浮動(dòng)?xùn)啪w管的編程電路，該編程電路可操作地將第一選定電荷放置在第一浮動(dòng)?xùn)艃?nèi)并將小于第二電荷的電荷放置在第二浮動(dòng)?xùn)艃?nèi)，或者可操作地將小于第一選定電荷的電荷放置在第一浮動(dòng)?xùn)艃?nèi)并將第二選定電荷放置在第二浮動(dòng)?xùn)艃?nèi)。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件，如果將小于第一選定電荷的電荷放置在第一浮動(dòng)?xùn)艃?nèi)并且將第二選定電荷放置在第二浮動(dòng)?xùn)艃?nèi)，可操作地在所述輸出提供第一狀態(tài)，或者如果將第一選定電荷放置在第一浮動(dòng)?xùn)艃?nèi)并且將小于第二選定電荷的電荷放置在第二浮動(dòng)?xùn)艃?nèi)，可操作地在所述輸出提供第二狀態(tài)。
3.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中如果將小于第一選定電荷的電荷放置在第一浮動(dòng)?xùn)艃?nèi)，第一浮動(dòng)?xùn)啪w管是導(dǎo)通的，或者如果將第一選定電荷放置在第一浮動(dòng)?xùn)艃?nèi)，第一浮動(dòng)?xùn)啪w管是不導(dǎo)通的；并且其中如果將小于第二選定電荷的電荷放置在第二浮動(dòng)?xùn)艃?nèi)，第二浮動(dòng)?xùn)啪w管是導(dǎo)通的，或者如果將第二選定電荷放置在第二浮動(dòng)?xùn)艃?nèi)，第二浮動(dòng)?xùn)啪w管是不導(dǎo)通的。
4.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中第一浮動(dòng)?xùn)啪w管進(jìn)一步包括第一接線端、第二接線端、第一控制柵和第一溝道元件，第一浮動(dòng)?xùn)啪w管的第二接線端耦合到輸出；以及其中第二浮動(dòng)?xùn)啪w管進(jìn)一步包括第一接線端、第二接線端、第二控制柵和第二溝道元件，第二浮動(dòng)?xùn)啪w管的第一接線端耦合到第一浮動(dòng)?xùn)啪w管的第二接線端。
5.根據(jù)權(quán)利要求4的半導(dǎo)體的器件，進(jìn)一步包括耦合到第一浮動(dòng)?xùn)啪w管的第一接線端的第一邏輯電平線；以及耦合到第二浮動(dòng)?xùn)啪w管的第二接線端的第二邏輯電平線，第二邏輯電平線接地。
6.根據(jù)權(quán)利要求4的半導(dǎo)體器件，進(jìn)一步包括編程數(shù)據(jù)線，其承載表示第一或第二二進(jìn)制值的編程數(shù)據(jù)信號(hào)，該編程數(shù)據(jù)線耦合到編程電路。
7.根據(jù)權(quán)利要求6的半導(dǎo)體器件，其中編程電路提供數(shù)據(jù)信號(hào)和倒相數(shù)據(jù)信號(hào)，數(shù)據(jù)信號(hào)耦合到第一控制柵和第二溝道元件，倒相數(shù)據(jù)信號(hào)耦合到第二控制柵和第一溝道元件。
8.根據(jù)權(quán)利要求7的半導(dǎo)體器件，其中編程電路進(jìn)一步包括讀取/編程線；第三線；編程模式信號(hào)線；以及第一電平移相器，包括第一接線端、第二接線端、第三接線端和可被操作激活的模式輸入，第一電平移相器的第一接線端耦合到讀取/編程線；第一電平移相器的第二接線端耦合到第三線；第一電平移相器的第三接線端耦合到編程數(shù)據(jù)線；第一電平移相器的模式輸入耦合到編程模式信號(hào)線，所述電平移相器提供數(shù)據(jù)信號(hào)和倒相數(shù)據(jù)信號(hào)。
9.根據(jù)權(quán)利要求8的半導(dǎo)體器件，其中，當(dāng)?shù)谝浑娖揭葡嗥鞯哪Ｊ捷斎氡患せ顣r(shí)，如果編程數(shù)據(jù)信號(hào)表示第一二進(jìn)制值，數(shù)據(jù)信號(hào)提供施加到第一電平移相器的第一接線端的電壓，并且如果編程數(shù)據(jù)表示第一二進(jìn)制值，倒相數(shù)據(jù)信號(hào)提供施加到第一電平移相器的第二接線端的電壓；當(dāng)?shù)谝浑娖揭葡嗥鞯哪Ｊ捷斎氡患せ顣r(shí)，如果編程數(shù)據(jù)信號(hào)表示第二二進(jìn)制值，倒相數(shù)據(jù)信號(hào)提供施加到第一電平移相器的第一接線端的電壓，并且如果編程信號(hào)表示第二二進(jìn)制值，數(shù)據(jù)信號(hào)提供施加到第一電平移相器的第二接線端的電壓；或者當(dāng)?shù)谝浑娖揭葡嗥鞯哪Ｊ捷斎霙]有被激活時(shí)，數(shù)據(jù)信號(hào)和倒相數(shù)據(jù)信號(hào)提供施加到第一電平移相器的第一接線端的電壓。
10.一種半導(dǎo)體器件，包括多個(gè)可編程配置元件，每一個(gè)都包括第一浮動(dòng)?xùn)啪w管、第二浮動(dòng)?xùn)啪w管和一個(gè)輸出，第一浮動(dòng)?xùn)啪w管包括第一浮動(dòng)?xùn)?，第二浮?dòng)?xùn)啪w管包括第二浮動(dòng)?xùn)?，第一浮?dòng)?xùn)啪w管和第二浮動(dòng)?xùn)啪w管串聯(lián)耦合；并且所述輸出耦合在第一浮動(dòng)?xùn)啪w管和第二浮動(dòng)?xùn)啪w管之間；以及編程電路耦合到多個(gè)可編程配置元件中至少一個(gè)，編程電路可操作地將第一選定電荷放置在第一浮動(dòng)?xùn)艃?nèi)并將小于第二電荷的電荷放置在第二浮動(dòng)?xùn)艃?nèi)，或者可操作地將小于第一選定電荷的電荷放置在第一浮動(dòng)?xùn)艃?nèi)并將第二選定電荷放置在第二浮動(dòng)?xùn)艃?nèi)。
11.根據(jù)權(quán)利要求10的半導(dǎo)體器件，其中如果將小于第一選定電荷的電荷放置在多個(gè)可編程配置元件之一的第一浮動(dòng)?xùn)艃?nèi)并且將第二選定電荷放置在多個(gè)可編程配置元件之一的第二浮動(dòng)?xùn)艃?nèi)，該器件可操作地在多個(gè)可編程元件之一的輸出提供第一狀態(tài)，或者如果將第一選定電荷放置在多個(gè)可編程配置元件之一的第一浮動(dòng)?xùn)艃?nèi)并且將小于第二電荷的電荷放置在多個(gè)可編程配置元件之一的第二浮動(dòng)?xùn)艃?nèi)，所述器件可操作地在輸出提供第二狀態(tài)。
12.根據(jù)權(quán)利要求10的半導(dǎo)體器件，其中如果將小于第一選定電荷的電荷放置在第一浮動(dòng)?xùn)艃?nèi)，多個(gè)第一浮動(dòng)?xùn)啪w管之一是導(dǎo)通的，或者如果將第一選定電荷放置在第一浮動(dòng)?xùn)?，多個(gè)第一浮動(dòng)?xùn)啪w管是不導(dǎo)通的；如果將小于第二選定電荷的電荷放置在第二浮動(dòng)?xùn)艃?nèi)，多個(gè)第二浮動(dòng)?xùn)啪w管之一是導(dǎo)通的，或者如果將第二選定電荷放置在第二浮動(dòng)?xùn)艃?nèi)，多個(gè)第二浮動(dòng)?xùn)啪w管之一是不導(dǎo)通的。
13.根據(jù)權(quán)利要求10的半導(dǎo)體器件，進(jìn)一步包括多個(gè)編程數(shù)據(jù)線，每一個(gè)都承載表示第一或第二二進(jìn)制值的編程數(shù)據(jù)信號(hào)，該多個(gè)編程數(shù)據(jù)線(ProgData)耦合到編程電路。
14.根據(jù)權(quán)利要求13的半導(dǎo)體器件，進(jìn)一步包括第一線；以及第二線；其中多個(gè)可編程配置元件之一的第一浮動(dòng)?xùn)啪w管進(jìn)一步包括第一接線端、第二接線端、第一控制柵和第一溝道元件，第一浮動(dòng)?xùn)啪w管的第一接線端耦合到第一線，第一浮動(dòng)?xùn)啪w管的第二接線端耦合到輸出；多個(gè)可編程配置元件之一的第二浮動(dòng)?xùn)啪w管進(jìn)一步包括第一接線端、第二接線端、第二控制柵和第二溝道元件，第二浮動(dòng)?xùn)啪w管的第一接線端耦合到第一浮動(dòng)?xùn)啪w管的第二接線端，第二浮動(dòng)?xùn)诺牡诙泳€端耦合到第二線。
15.根據(jù)權(quán)利要求14的半導(dǎo)體器件，其中編程電路包括讀取/編程線；第三線；編程模式信號(hào)線；以及多個(gè)第一電平移相器，每一個(gè)都包括第一接線端、第二接線端、第三接線端和可被操作激活的模式輸入，第一電平移相器的第一接線端耦合到讀取/編程線，第一電平移相器的第二接線端耦合到第三線，多個(gè)第一電平移相器之一的第三接線端耦合到多個(gè)編程數(shù)據(jù)線之一，第一電平移相器的模式輸入耦合到編程模式信號(hào)線，每個(gè)第一電平移相器提供數(shù)據(jù)信號(hào)和倒相數(shù)據(jù)信號(hào)。
16.根據(jù)權(quán)利要求15的半導(dǎo)體器件，其中當(dāng)模式輸入被激活時(shí)，如果編程數(shù)據(jù)信號(hào)表示第一二進(jìn)制值，數(shù)據(jù)信號(hào)提供施加到第一電平移相器的第一接線端的電壓，并且如果編程信號(hào)表示第一二進(jìn)制值，倒相數(shù)據(jù)信號(hào)提供施加到第一電平移相器的第二接線端的電壓；當(dāng)模式輸入被激活時(shí)，如果編程數(shù)據(jù)信號(hào)表示第二二進(jìn)制值，倒相數(shù)據(jù)信號(hào)提供施加到第一電平移相器的第一接線端的電壓，并且如果編程信號(hào)表示第二二進(jìn)制值，數(shù)據(jù)信號(hào)提供施加到第一電平移相器的第二接線端的電壓；或者當(dāng)?shù)谝浑娖揭葡嗥鳑]有被激活時(shí)，數(shù)據(jù)信號(hào)和倒相數(shù)據(jù)信號(hào)提供施加到第一電平移相器的第一接線端的電壓。
17.根據(jù)權(quán)利要求16的半導(dǎo)體器件，其中多個(gè)數(shù)據(jù)信號(hào)之一耦合到多個(gè)可編程配置元件之一的第一控制柵和第二溝道元件，多個(gè)倒相數(shù)據(jù)信號(hào)之一耦合到多個(gè)可編程配置元件之一的第二控制柵和第一溝道元件。
18.根據(jù)權(quán)利要求16的半導(dǎo)體器件，進(jìn)一步包括編程相位線，承載表示第一或第二二進(jìn)制值的編程相位信號(hào)；以及第二電平移相器，包括第一接線端、第二接線端、第三接線端和可被操作激活的模式輸入，第二電平移相器的第一接線端耦合到讀取/編程線，第二電平移相器的第二接線端耦合到第三線，第二電平移相器的第三接線端耦合到編程相位線；第二電平移相器的模式輸入耦合到編程模式信號(hào)線，第二電平移相器提供第二數(shù)據(jù)信號(hào)和第二倒相數(shù)據(jù)信號(hào)。
19.根據(jù)權(quán)利要求18的半導(dǎo)體器件，其中當(dāng)?shù)诙娖揭葡嗥鞯哪Ｊ捷斎氡患せ顣r(shí)，如果編程相位信號(hào)表示第一二進(jìn)制值，第二數(shù)據(jù)信號(hào)提供施加到第二電平移相器的第一接線端的電壓，并且如果編程相位信號(hào)表示第一二進(jìn)制值，第二倒相數(shù)據(jù)信號(hào)提供施加到第二電平移相器的第二接線端的電壓；當(dāng)?shù)诙娖揭葡嗥鞯哪Ｊ捷斎氡患せ顣r(shí)，如果編程相位信號(hào)表示第二二進(jìn)制值，第二倒相數(shù)據(jù)信號(hào)提供施加到第二電平移相器的第一接線端的電壓，并且如果編程相位信號(hào)表示第二二進(jìn)制值，第二數(shù)據(jù)信號(hào)提供施加到第二電平移相器的第二接線端的電壓；或者當(dāng)?shù)诙娖揭葡嗥鞯哪Ｊ捷斎霙]有被激活時(shí)，第二數(shù)據(jù)信號(hào)和第二倒相數(shù)據(jù)信號(hào)提供施加到第二電平移相器的第一接線端的電壓。
20.根據(jù)權(quán)利要求19的半導(dǎo)體器件，其中多個(gè)數(shù)據(jù)信號(hào)之一耦合到第一溝道元件，多個(gè)倒相數(shù)據(jù)信號(hào)之一耦合到第二溝道元件，第二數(shù)據(jù)信號(hào)耦合到第一控制柵，第二倒相數(shù)據(jù)信號(hào)耦合到第二控制柵。
21.一種操作半導(dǎo)體器件的方法，該半導(dǎo)體器件包括與第二非易失性存儲(chǔ)器單元串聯(lián)耦合的第一非易失性存儲(chǔ)器單元并進(jìn)一步包括耦合在第一非易失性存儲(chǔ)器單元和第二非易失性存儲(chǔ)器單元之間的輸出，該方法包括通過將寫電壓施加到第一非易失性存儲(chǔ)器單元和第二非易失性存儲(chǔ)器單元從而使第一非易失性存儲(chǔ)器單元變得導(dǎo)通并且第二非易失性存儲(chǔ)器單元變得不導(dǎo)通，來將一個(gè)位編程為表示第一二進(jìn)制值，或者通過使第一非易失性存儲(chǔ)器單元變得不導(dǎo)通并且第二非易失性存儲(chǔ)器單元變得導(dǎo)通來將所述位編程為表示第二二進(jìn)制值；以及從耦合在第一非易失性存儲(chǔ)器單元和第二非易失性存儲(chǔ)器單元之間的輸出讀取編程的位。
22.根據(jù)權(quán)利要求21的方法，其中第一非易失性存儲(chǔ)器單元包括第一浮動(dòng)?xùn)啪w管并且第二非易失性存儲(chǔ)器單元包括第二浮動(dòng)?xùn)啪w管。
23.根據(jù)權(quán)利要求22的方法，其中第一浮動(dòng)?xùn)啪w管包括第一接線端、第二接線端、第一控制柵和第一溝道元件，第一浮動(dòng)?xùn)啪w管的第二接線端耦合到輸出，并且其中第二浮動(dòng)?xùn)啪w管進(jìn)一步包括第一接線端、第二接線端、第二控制柵和第二溝道元件，第二浮動(dòng)?xùn)啪w管的第一接線端耦合到第一浮動(dòng)?xùn)啪w管的第二接線端，其中施加寫電壓包括將寫電壓施加到第一控制柵、第一溝道元件、第二控制柵、第二溝道元件、第一浮動(dòng)?xùn)啪w管的第一接線端和第二浮動(dòng)?xùn)啪w管的第二接線端。
24.根據(jù)權(quán)利要求22的方法，其中第一浮動(dòng)?xùn)啪w管包括第一接線端、第二接線端、第一控制柵和第一溝道元件，第一浮動(dòng)?xùn)啪w管的第二接線端耦合到輸出，并且其中第二浮動(dòng)?xùn)啪w管進(jìn)一步包括第一接線端、第二接線端、第二控制柵和第二溝道元件，第二浮動(dòng)?xùn)啪w管的第一接線端耦合到第一浮動(dòng)?xùn)啪w管的第二接線端，其中讀取編程的位包括將讀電壓施加到第一控制柵、第一溝道元件、第二控制柵、第二溝道元件、第一浮動(dòng)?xùn)啪w管的第一接線端和第二浮動(dòng)?xùn)啪w管的第二接線端。
25.根據(jù)權(quán)利要求23的方法，其中寫電壓包括施加到第一浮動(dòng)?xùn)啪w管的第一接線端的第一電壓；以及施加到第二浮動(dòng)?xùn)啪w管的第二接線端的第二電壓。
26.根據(jù)權(quán)利要求23的方法，其中編程表示第一二進(jìn)制值的位的寫電壓包括施加在第一溝道元件和第一控制柵之間的第一寫電壓；以及施加在第二溝道元件和第二控制柵之間的第二寫電壓；其中編程表示第二二進(jìn)制值的位的寫電壓包括施加在第一溝道元件和第一控制柵之間的第二寫電壓；以及施加在第二溝道元件和第二控制柵之間的第一寫電壓。
27.根據(jù)權(quán)利要求23的方法，其中編程表示第一二進(jìn)制值的位的步驟包括將第一寫電壓施加在第一溝道元件和第一控制柵之間；將第二寫電壓施加在第二溝道元件和第二控制柵之間；將第三寫電壓施加在第一溝道元件和第一控制柵之間；以及將第四寫電壓施加在第二溝道元件和第二控制柵之間；其中編程表示第二二進(jìn)制值的位的步驟包括將第四寫電壓施加在第一溝道元件和第一控制柵之間；將第三寫電壓施加在第二溝道元件和第二控制柵之間；將第二寫電壓施加在第一溝道元件和第一控制柵之間；以及將第一寫電壓施加在第二溝道元件和第二控制柵之間。
28.根據(jù)權(quán)利要求23的方法，其中編程表示第一二進(jìn)制值的位包括將第三寫電壓施加在第一溝道元件和第一控制柵之間；將第四寫電壓施加在第二溝道元件和第二控制柵之間；將第一寫電壓施加在第一溝道元件和第一控制柵之間；以及將第二寫電壓施加在第二溝道元件和第二控制柵之間；其中編程表示第二二進(jìn)制值的位包括將第二寫電壓施加在第一溝道元件和第一控制柵之間；將第一寫電壓施加在第二溝道元件和第二控制柵之間；將第四寫電壓施加在第一溝道元件和第一控制柵之間；以及將第三寫電壓施加在第二溝道元件和第二控制柵之間。
29.根據(jù)權(quán)利要求27的方法，其中第三寫電壓大約等于第四寫電壓。
30.根據(jù)權(quán)利要求29的方法，其中第三寫電壓和第四寫電壓大約為零。
31.根據(jù)權(quán)利要求24的方法，其中讀電壓包括施加到第一浮動(dòng)?xùn)啪w管的第一接線端的第一電壓；以及施加到第二浮動(dòng)?xùn)啪w管的第二接線端的第二電壓。
32.根據(jù)權(quán)利要求24的方法，其中施加讀電壓的步驟包括將第一晶體管讀電壓施加在第一溝道元件和第一控制柵之間；以及將第二晶體管讀電壓施加在第二溝道元件和第二控制柵之間。
33.根據(jù)權(quán)利要求32的方法，其中第一晶體管讀電壓大約等于第二晶體管讀電壓。
34.根據(jù)權(quán)利要求33的方法，其中第一晶體管讀電壓和第二晶體管讀電壓大約為零。
35.一種半導(dǎo)體器件，包括在第一節(jié)點(diǎn)和第二節(jié)點(diǎn)之間具有電流通路的第一非易失性存儲(chǔ)器單元，該第一非易失性存儲(chǔ)器單元被配置成電流通路基本上導(dǎo)通的第一狀態(tài)或者電流通路基本上不導(dǎo)通的第二狀態(tài)；在第一節(jié)點(diǎn)和第二節(jié)點(diǎn)之間具有電流通路的第二非易失性存儲(chǔ)器單元，該第二非易失性存儲(chǔ)器單元被配置成第一狀態(tài)或第二狀態(tài)，第二非易失性存儲(chǔ)器單元的第一節(jié)點(diǎn)耦合在第一非易失性存儲(chǔ)器單元的第一節(jié)點(diǎn)；第一邏輯電平節(jié)點(diǎn)，耦合到第一非易失性存儲(chǔ)器單元的第二節(jié)點(diǎn)；第二邏輯電平節(jié)點(diǎn)，耦合到第二非易失性存儲(chǔ)器單元的第二節(jié)點(diǎn)；以及輸出節(jié)點(diǎn)，耦合到第一非易失性存儲(chǔ)器單元的第一節(jié)點(diǎn)和第二非易失性存儲(chǔ)器單元的第一節(jié)點(diǎn)；其中，當(dāng)?shù)谝环且资源鎯?chǔ)器單元處于第一狀態(tài)時(shí)，輸出節(jié)點(diǎn)耦合到第一邏輯電平節(jié)點(diǎn)；其中，當(dāng)?shù)诙且资源鎯?chǔ)器單元處于第一狀態(tài)時(shí)，輸出節(jié)點(diǎn)耦合到第二邏輯電平節(jié)點(diǎn)；以及其中，只要半導(dǎo)體器件在工作，在第一非易失性存儲(chǔ)器單元不處于第一狀態(tài)的同時(shí)第二非易失性存儲(chǔ)器單元處于第一狀態(tài)。
36.根據(jù)權(quán)利要求35的半導(dǎo)體器件，其中第一非易失性存儲(chǔ)器單元包括一個(gè)浮動(dòng)?xùn)啪w管，并且其中第二非易失性存儲(chǔ)器單元包括一個(gè)浮動(dòng)?xùn)啪w管。
37.根據(jù)權(quán)利要求35的半導(dǎo)體器件，進(jìn)一步包括耦合到第一浮動(dòng)?xùn)啪w管和第二浮動(dòng)?xùn)啪w管的編程電路，該編程電路可操作地將第一選定電荷放置在第一浮動(dòng)?xùn)艃?nèi)并將小于第二電荷的電荷放置在第二浮動(dòng)?xùn)艃?nèi)，或者可操作地將小于第一選定電荷的電荷放置在第一浮動(dòng)?xùn)艃?nèi)并將第二選定電荷放置在第二浮動(dòng)?xùn)艃?nèi)。
全文摘要
本發(fā)明涉及一種非易失性半導(dǎo)體存儲(chǔ)器，包括串聯(lián)耦合的第一和第二浮動(dòng)?xùn)啪w管。每個(gè)浮動(dòng)?xùn)啪w管包括浮動(dòng)?xùn)?。耦合到第一和第二浮?dòng)?xùn)啪w管的可編程裝置可操作地通過將選定的電荷放置在一個(gè)浮動(dòng)?xùn)艃?nèi)以及將小于選定電荷的電荷放置在另一個(gè)浮動(dòng)?xùn)艃?nèi)來表示第一或第二二進(jìn)制值。
文檔編號(hào)G11C16/10GK1835121SQ20061007391
公開日2006年9月20日 申請(qǐng)日期2006年2月24日 優(yōu)先權(quán)日2005年2月25日
發(fā)明者A·格拉特茲, M·羅里奇 申請(qǐng)人:英飛凌科技股份公司