專利名稱：半導(dǎo)體存儲裝置和測試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置，特別是涉及通過使ROW(行)冗長、COLUMN(列)冗長不能救濟的殘余缺陷單元的刷新周期短于正常單元的刷新周期來救濟缺陷單元，并且對測試時間的縮短、制造成品率的提高有利的半導(dǎo)體存儲裝置和測試方法。
背景技術(shù)：
圖8是表示現(xiàn)有半導(dǎo)體存儲裝置的構(gòu)成的圖。在圖8中，1是存儲器單元陣列，構(gòu)成了分為多段的救濟單位的存儲器陣列。在圖8中，對于存儲器單元陣列，ROW分為4段，COLUMN分為2段。由周邊電路2生成的ROW地址被輸入給開關(guān)(多路復(fù)用器)3，開關(guān)3的輸出被輸入給ROW預(yù)解碼器4、冗長XDEC(X解碼器)5，在輸入了對存儲器單元進行寫入、讀出訪問的指令時，與從外部輸入的訪問地址對應(yīng)的ROW地址由開關(guān)3來選擇，被傳遞給ROW預(yù)解碼器4、冗長XDEC5。
輸入了CBR(自動)刷新指令時，根據(jù)按照刷新信號而生成的CBR(Cas Before Ras)信號，在CBR計數(shù)器6內(nèi)增計數(shù)了的內(nèi)部ROW地址(刷新地址)由開關(guān)3來選擇，被傳遞給ROW預(yù)解碼器4、冗長XDEC5。
ROW預(yù)解碼器4的輸出的X3～X12被輸入給XDEC(X解碼器)7，進行主字線的選擇，X0～X2被輸入給存儲器單元陣列1，每1條主字線用于存在的8條輔助(サブサ一ド)線的選擇。
每當輸入了CBR(自動)刷新指令，就進行CBR計數(shù)器6的計數(shù)值的增計數(shù)。
如果冗長XDEC5中輸入了的開關(guān)3的輸出信號(內(nèi)部ROW地址)與冗長XDEC5內(nèi)被程序化了的ROW冗長地址一致的話，就選擇由冗長XDEC5解碼了的冗長主字線，代替由XDEC7解碼的主字線。同樣，如果冗長YDEC18中輸入了的COLUMN地址與冗長YDEC18內(nèi)被程序化了的COLUMN冗長地址一致的話，由YDEC9解碼了的COLUMN選擇線就變?yōu)榉沁x擇，由冗長YDEC18解碼的冗長COLUMN選擇線就被選擇。在圖8中，輸入輸出電路12是用于向單元陣列1寫入數(shù)據(jù)，從單元陣列1讀出數(shù)據(jù)的電路。
在現(xiàn)有半導(dǎo)體存儲裝置的缺陷單元的救濟工序中，存儲器單元陣列構(gòu)成了分為多段的救濟單位的陣列。如果圖8的冗長XDEC5中輸入了的開關(guān)3的輸出信號(內(nèi)部ROW地址信號)與冗長XDEC5內(nèi)被程序化了的ROW冗長地址一致的話，由XDEC7解碼了的主字線就變?yōu)榉沁x擇，由冗長XDEC5解碼的冗長主字線就被選擇。
在現(xiàn)有半導(dǎo)體存儲裝置的缺陷單元的救濟工序中，在有的段中很快就用完了冗長電路的場合，即使其他段還有可使用的冗長電路，由于有的段已經(jīng)用完了冗長電路，因而也不能救濟半導(dǎo)體存儲裝置。因此，必須設(shè)置更多冗長單元，從而導(dǎo)致芯片成本增大。
例如，專利文獻1提出了通過對刷新特性差的特定的單元比對其他單元進行更加頻繁的刷新來救濟上述特定單元，從而縮小芯片面積、降低成本的半導(dǎo)體存儲裝置。
專利文獻1特開平4-10297號公報(參照第3頁右上欄第4行至第4頁右上欄第12行，第1圖至第3圖)發(fā)明內(nèi)容本發(fā)明者著眼于缺陷單元的原因，特別是刷新特性差這一點，著眼于通過改善缺陷單元的刷新特性，與通常單元相比，以短周期進行刷新，從而救濟多的不良單元，在救濟缺陷單元的同時，在測試時，對于通常單元和缺陷單元，避免了例如把不良品誤判為良品，或者把良品誤判為不良品，縮短了測試時間，獲得了可進行正確測試的裝置、方法。
因此，本發(fā)明的目的在于提供一種能提高制造成品率，實現(xiàn)正確測試，并且實現(xiàn)測試時間的縮短，可抑制降低產(chǎn)品成本的增加的半導(dǎo)體存儲裝置和測試方法。
本申請披露的發(fā)明，為了達到上述目的，大致構(gòu)成如下。
本發(fā)明的1個側(cè)面(方面)所涉及的半導(dǎo)體存儲裝置，具有為了數(shù)據(jù)的保持而需要刷新的多個單元，與刷新有關(guān)的缺陷單元的刷新周期設(shè)得比正常單元的刷新周期短，在對響應(yīng)刷新信號而生成的第1地址的單元進行刷新時，在根據(jù)預(yù)先程序化了的信息，判斷為預(yù)定的規(guī)定比特的值與上述第1地址不同的第2地址與缺陷單元對應(yīng)的場合，對上述第2地址的單元進行刷新，其特征在于，具有進行如下控制的控制裝置與刷新信號對應(yīng)而生成的第1地址的單元不進行刷新，在根據(jù)預(yù)先程序化了的信息，判斷為預(yù)定的規(guī)定比特的值與上述第1地址不同的第2地址與缺陷單元對應(yīng)的場合，只對上述第2地址進行刷新。
根據(jù)本發(fā)明所涉及的半導(dǎo)體存儲裝置，也可以構(gòu)成為，具有為了數(shù)據(jù)的保持而需要刷新的單元，其特征在于，具有進行如下控制的控制裝置把與刷新有關(guān)的缺陷單元的刷新周期設(shè)得比正常單元的刷新周期短，在輸入的控制信號為第1值時，在對與刷新信號對應(yīng)而生成的第1地址的單元進行刷新時，在根據(jù)預(yù)先程序化了的信息，判斷為預(yù)定的規(guī)定比特的值的量與上述第1地址不同的第2地址與缺陷單元對應(yīng)的場合，對上述第2地址的單元進行刷新，在輸入的控制信號為第2值時，與刷新信號對應(yīng)而生成的第1地址的單元不進行刷新，在根據(jù)預(yù)先程序化了的信息，判斷為僅預(yù)定的值與上述第1地址不同的第2地址與缺陷單元對應(yīng)的場合，只對上述第2地址進行刷新。
根據(jù)本發(fā)明，也可以構(gòu)成為，上述第1地址和上述第2地址只是在生成刷新地址的計數(shù)器中的最高位比特不同。
本發(fā)明的另一側(cè)面所涉及的方法，是具有為了數(shù)據(jù)的保持而需要刷新的單元的半導(dǎo)體存儲裝置的測試方法，在單元中寫入數(shù)據(jù)，經(jīng)過規(guī)定期間后，從單元讀出寫入數(shù)據(jù)，與期望值進行比較，判別良、不良，其中，把與刷新有關(guān)的缺陷單元的刷新周期設(shè)得比正常單元的刷新周期短，包括(A)在對與刷新指令對應(yīng)而生成的第1地址的單元進行刷新時，在根據(jù)預(yù)先程序化了的信息，判斷為預(yù)定的規(guī)定比特的值與上述第1地址不同的第2地址與缺陷單元對應(yīng)的場合，對上述第2地址的單元也進行刷新，進行單元陣列的刷新的第1工序，和(B)在上述第1工序結(jié)束后，與刷新指令對應(yīng)而生成的第1地址的單元不進行刷新，在根據(jù)預(yù)先程序化了的信息，判斷為預(yù)定的規(guī)定比特的值與上述第1地址不同的第2地址與缺陷單元對應(yīng)的場合，只對上述第2地址進行刷新的第2工序。
根據(jù)本發(fā)明，在控制信號表示空打(空打ち)刷新時，第1地址的刷新不進行，在根據(jù)預(yù)先程序化了的信息，判斷為預(yù)定的規(guī)定比特的值與上述第1地址不同的第2地址與缺陷單元對應(yīng)的場合，只對上述第2地址進行刷新，使得缺陷單元的刷新能以短周期進行，以比短周期長的通常周期進行通常單元的刷新，正確地進行良品/不良品的區(qū)分，并且縮短了測試時間，抑制降低了測試成本的增加。由于縮短了測試時間，因而能降低制造成本。


圖1是表示本發(fā)明的一實施例的構(gòu)成的圖。
圖2是表示本發(fā)明的一實施例的刷新冗長ROM的構(gòu)成的圖。
圖3是用于說明本發(fā)明的一實施例的通常刷新動作的圖。
圖4用于說明本發(fā)明的一實施例的測試時的刷新動作的圖。
圖5用于說明比較例的測試時的刷新動作的圖。
圖6用于說明比較例的測試時的刷新動作的圖。
圖7用于說明比較例的測試時的刷新動作的圖。
圖8是表示現(xiàn)有半導(dǎo)體存儲裝置的構(gòu)成的圖。
具體實施例方式
以下說明本發(fā)明的實施方式。本發(fā)明的一實施方式的半導(dǎo)體存儲裝置為動態(tài)型的半導(dǎo)體存儲器，缺陷單元的刷新周期設(shè)定得比正常單元的刷新周期短。例如圖1的與字線W(2)(也參照圖3、圖4)連接的單元(數(shù)據(jù)保持時間等刷新能力比通常單元差)的刷新周期設(shè)定得比通常單元的刷新周期短。在輸入的控制信號(稱為空打控制信號)為非激活狀態(tài)時，對第1刷新地址(ROW地址)的單元進行刷新時，根據(jù)熔絲ROM等中預(yù)先程序化了的信息，在預(yù)定的規(guī)定比特的值與第1地址不同的第2地址(ROW地址)為缺陷單元的場合，也同時對第2地址的單元進行刷新，另一方面，在空打控制信號為激活狀態(tài)時，第1刷新地址的單元不進行刷新，在根據(jù)熔絲ROM等中預(yù)先程序化了的信息，判斷為預(yù)定的規(guī)定比特的值與第1地址不同的第2地址是與缺陷單元對應(yīng)的地址的場合，只對第2地址的單元進行刷新。這樣，本發(fā)明導(dǎo)入了執(zhí)行用于不對刷新計數(shù)器所生成的內(nèi)部ROW地址所指定的單元進行刷新，而是只對刷新救濟對象的單元進行刷新的控制的空打刷新指令，如果從測試器等輸入空打刷新指令的話，就把空打控制信號置于激活狀態(tài)。
測試時，在單元陣列中寫入數(shù)據(jù)，對全字線的量進行集中刷新之后(刷新字線W(N+2)時，字線W(2)也被刷新)，按應(yīng)該以缺陷單元區(qū)分的數(shù)據(jù)保持時間進行加權(quán)，接著，激活空打控制信號，進行空打刷新(只對與缺陷單元連接的字線W(2)進行刷新)。刷新地址所選擇的字線W(1)～W(N+1)不進行刷新，在刷新地址與字線W(N+2)對應(yīng)的場合，只對字線W(2)進行刷新。接著，再次按應(yīng)該以缺陷單元區(qū)分的數(shù)據(jù)保持時間進行加權(quán)，進行集中刷新。通過這樣的測試控制，缺陷單元的刷新周期就被設(shè)定為與該缺陷單元的數(shù)據(jù)保持時間相當?shù)亩虝r間，通常單元就能以與通常單元的數(shù)據(jù)保持時間對應(yīng)的刷新期間進行測試。以下，就實施例進行說明。
實施例圖1是表示本發(fā)明的一實施例的構(gòu)成的圖。參照圖1，存儲器單元陣列由單元陣列11、12(也稱為板(プレ一ト)或墊(マツト))構(gòu)成，單元陣列11具有N條字線W(1)～W(N)，單元陣列12具有N條字線W(N+1)～W(2N)。各單元陣列具有未圖示的讀出放大器。另外，圖1中未圖示冗長XDEC、冗長YDEC等ROW冗長、COLUMN冗長的構(gòu)成。
周邊電路2具有未圖示的地址寄存器(保持地址信號的寄存器)、輸入并鎖存控制信號的鎖存電路、內(nèi)部時鐘生成電路、生成各種定時信號的定時生成電路、刷新控制電路、模式寄存器等，還具有指令解碼器21、測試電路22。輸入輸出電路12具有與數(shù)據(jù)端子(DQ)連接的輸入緩沖器、三態(tài)緩沖器(輸出緩沖器)、保持寫入數(shù)據(jù)的寄存器、保持輸出到數(shù)據(jù)端子的讀出數(shù)據(jù)的寄存器，通過輸入輸出(I/O)線13而與單元陣列的讀出放大器連接。
計數(shù)器(CBR計數(shù)器)6是刷新計數(shù)器(2N計數(shù)器)，接受來自周邊電路2的CBR信號(刷新控制信號)200，對計數(shù)值進行增計數(shù)。計數(shù)器6的值作為刷新地址(內(nèi)部ROW地址)被輸出。
開關(guān)(多路復(fù)用器)3在CBR信號200有效時，選擇輸出計數(shù)器6的輸出，在CBR信號為非激活狀態(tài)時，選擇輸出外部地址端子上輸入了的ROW地址(訪問地址)。CBR信號200輸入到刷新冗長ROM11，刷新冗長ROM11在CBR信號200為激活狀態(tài)(高電平)時，檢索由地址選擇的熔絲是不是熔斷了。
刷新冗長ROM11是存儲了刷新救濟對象的缺陷單元的ROW地址的熔絲ROM，在與輸入了的ROW地址被程序化了的缺陷單元的ROW地址(本實施例為缺陷單元的ROW地址+N)一致時，作為激活狀態(tài)(高電平)而輸出一致信號(「刷新救濟信號」)201。刷新救濟對象的缺陷單元例如在晶片測試時(探針測試)被查出，與這樣的ROW地址對應(yīng)的地址的熔絲(FUSE)由激光等進行熔斷。刷新冗長ROM11輸出與由輸入了的地址所選擇的單元的熔絲的熔斷/非熔斷對應(yīng)的邏輯值的輸出信號201。
ROW預(yù)解碼器4接受來自開關(guān)3的ROW地址X0～X12，對其進行預(yù)解碼，把預(yù)解碼的結(jié)果提供給XDEC71和72。ROW預(yù)解碼器4把輸入了的ROW地址的最高位比特(X12)作為最高位比特信號X12T0，提供給控制電路102。由反相器14把從ROW預(yù)解碼器4輸出的信號X12T0反相而成的信號X12N0提供給控制電路101。
控制電路101和102是生成分別控制單元陣列11和12的選擇的信號X12N和X12T的電路，具有2輸入OR電路101、2輸入AND電路102、3輸入AND電路103和2輸入OR電路104。
在控制電路101中，2輸入OR電路101輸入X12N0和來自刷新冗長ROM11的一致信號201，2輸入AND電路102輸入2輸入OR電路101的輸出和空打控制信號202(反相)，3輸入AND電路103輸入X12N0的反相信號、一致信號201和空打控制信號202，2輸入OR電路104輸入AND電路102和AND電路103的輸出，把X12N信號向XDEC71、單元陣列11輸出。在信號X12N為非激活狀態(tài)時，單元陣列11不被選擇。例如選擇字線未激活，讀出放大器等未激活，因而不進行與選擇字線對應(yīng)的刷新。
在控制電路102中，2輸入OR電路101輸入X12T0和來自刷新冗長ROM11的一致信號201，2輸入AND電路102輸入2輸入OR電路101的輸出和空打控制信號202(反相信號)，3輸入AND電路103輸入X12T0的反相信號、一致信號201和空打控制信號202，2輸入OR電路104輸入AND電路102和AND電路103的輸出，把X12T信號向XDEC72、單元陣列12輸出。在信號X12T為非激活狀態(tài)時，單元陣列12不被選擇。例如選擇字線未激活，而且讀出放大器等不動作，不進行刷新。
XDEC71和XDEC72對來自ROW預(yù)解碼器4的地址信號進行解碼，選擇了的字線由字驅(qū)動電路(未圖示)驅(qū)動至規(guī)定期間高電位。
COLUMN預(yù)解碼器8對COLUMN地址進行預(yù)解碼，把解碼結(jié)果提供給YDEC9。YDEC9對預(yù)解碼結(jié)果進行解碼，把選擇了的Y開關(guān)(未圖示)置于導(dǎo)通狀態(tài)，把未圖示的讀出放大器和I/O線13連接起來。
測試電路22根據(jù)來自輸入了空打刷新指令的指令解碼器21的控制，在刷新時把空打控制信號202置于激活狀態(tài)(高電平)。即，本發(fā)明中，為測試用而導(dǎo)入了由內(nèi)部ROW地址指定了的單元不進行刷新，只是刷新救濟對象的單元進行刷新的空打刷新指令。測試電路22從指令解碼器21接受空打刷新的指示，把空打控制信號202置于激活狀態(tài)(高電平)。
圖2是表示圖1的刷新冗長ROM11的構(gòu)成例的圖。沒有特別限制，不過，ROW預(yù)解碼器以第1CBR-ROW預(yù)解碼器1對ROW地址X0～X12中的X8～X12進行解碼，以第2CBR-ROW預(yù)解碼器2對X0～X7進行解碼，解碼的結(jié)果，選擇了的單元的熔絲(FUSE)熔斷了的話(是缺陷單元)，就向判斷電路119輸入高電平，判斷電路119輸出高電平的一致信號201。另一方面，選擇了的單元的熔絲(FUSE)未熔斷(不是缺陷單元)的話，就向判斷電路119輸入低電平，判斷電路119把一致信號201置于低電平。
另外，本實施例構(gòu)成為，刷新冗長ROM11在字線W(2)與缺陷單元連接著時，對于來自計數(shù)器6的ROW地址N+2，把一致信號201置于高電平。另外，控制電路120在CBR信號200為激活狀態(tài)時，把P溝道MOS晶體管PM1的柵極置于低電平，對熔絲ROM的節(jié)點進行預(yù)充電。
在圖1所示的構(gòu)成中，在刷新動作以外的讀/寫訪問時，一致信號201、空打控制信號202為非激活狀態(tài)(低電平)，在控制電路101中，AND電路103的輸出固定于低電平。在X12N0為高電平時，OR電路101的輸出變?yōu)楦唠娖?，根?jù)高電平的信號X12N來進行單元陣列11的選擇，進行讀/寫訪問。還有，在控制電路102中，AND電路103的輸出固定于低電平。在X12T0為高電平時，OR電路101的輸出變?yōu)楦唠娖?，根?jù)高電平的信號X12T來進行單元陣列12的選擇，進行讀/寫訪問。
圖3是用于說明本發(fā)明的一實施例的通常動作時的分散刷新動作的圖。以下，在圖1中，單元陣列的字線W(2)也包括刷新缺陷單元，以通常單元的一半的刷新周期進行刷新來進行救濟。存儲器單元陣列1為8k(此處1k＝1024)條字線(4k條字線+4k條字線)，通常單元的刷新周期為64ms，缺陷單元的刷新周期為32ms。字線間的刷新間隔為7.8μs。如圖3所示，以64ms來進行8k(＝2N＝8192)條字線的量的存儲器單元陣列的刷新。
最初在字線W(2)的刷新時，一致信號201為低電平，X12N0為高電平，X12T0為低電平，在控制電路101中，空打控制信號202為低電平，因而AND電路102的輸出變?yōu)楦唠娖?，X12N為高電平，進行字線W(2)的刷新。X12T為低電平。刷新是通過把該字線的單元的數(shù)據(jù)讀出到比特線上，由讀出放大器進行放大，把放大后的數(shù)據(jù)回寫到該單元中來進行的。直到來自計數(shù)器6的ROW地址到W(N+1)為止都是這樣。
計數(shù)器6的輸出(內(nèi)部ROW地址)變?yōu)镹+2的話，字線W(2)是缺陷單元，一致信號201作為高電平從刷新冗長ROM11被輸出?？刂齐娐?01、102的OR電路101的輸出都變?yōu)楦唠娖剑沾蚩刂菩盘?02為低電平，因而AND電路102的輸出變?yōu)楦唠娖剑盘朮12N、X12T一同被激活。2個與單元陣列11的字線W(2)連接的單元(用黑圓點表示)和與單元陣列12的W(N+2)連接的單元(白圓點)被刷新。刷新了8k字線的單元陣列(64ms)的話，就再從字線W(1)進行刷新。字線W(2)的單元(黑圓點)的刷新周期為32ms，其他單元的刷新周期為64ms，這樣來進行缺陷單元的救濟。
參照圖1，空打控制信號202為非激活狀態(tài)時的控制電路101、102實質(zhì)上與只具有OR電路101，把OR電路101的輸出作為X12N、X12T的電路構(gòu)成是等價的。
圖4是用于說明本發(fā)明的一實施例中的測試動作的圖。圖4表示，在單元陣列中寫入1，設(shè)置刷新期間，此后，從單元讀出寫入數(shù)據(jù)，用比較器(存儲器測試器的管腳電子卡(ピンエレクトロニクスカ一ド)比較器)將其與期望值1進行比較的測試次序。
寫入數(shù)據(jù)1后，進行每個75ns的集中刷新。首先，把數(shù)據(jù)1寫入單元陣列后(參照圖4「1W」)，進行字線W(1)～W(2N)的集中刷新。在該場合，進行字線W(N+2)的刷新時，根據(jù)刷新冗長ROM11的輸出，其它單元陣列的字線W(2)(缺陷單元的字線)的刷新也同時進行。以75ns×8k＝0.6ms，計8k條字線的單元陣列的刷新結(jié)束。接受該刷新的結(jié)束，從該刷新開始32ms后，例如根據(jù)來自存儲器測試器的空打刷新指令的輸入，每次該指令被輸入，就從測試電路22作為高電平而輸出空打控制信號202。即，根據(jù)刷新指令的輸入，每75ns就使計數(shù)器6增計數(shù)，生成內(nèi)部ROW地址(刷新地址)，不過，因為空打控制信號202為高電平，所以控制電路101、102中的各OR電路101的輸出被AND電路102屏蔽。
關(guān)于與字線W(1)～W(N)對應(yīng)的ROW地址，因為X12N0為高電平，所以控制電路101的AND電路103的輸出固定于低電平。因此，X12N為低電平，單元陣列11不被選擇。
關(guān)于與字線W(N+1)～W(2N)對應(yīng)的ROW地址，因為X12T0為高電平，所以控制電路102的AND電路103的輸出固定于低電平。因此，X12T為低電平，單元陣列12不被選擇。關(guān)于與字線W(1)～W(N)對應(yīng)的ROW地址，X12N0為低電平，控制電路101的AND電路103在來自刷新冗長ROM11的一致信號201為高電平時，空打控制信號202為高電平，因而其輸出為高電平，X12N為高電平。即，在空打刷新中，不進行與ROW地址N+2對應(yīng)的字線W(N+2)的刷新，而是進行字線W(2)的刷新。不進行此外的字線的刷新。
字線W(1)～W(2N)為止的空打刷新時間大體上是0.6ms?？沾蚩刂菩盘?02設(shè)為刷新2N回的量的高電平。
接著，從空打刷新的刷新開始，經(jīng)過32ms(與缺陷單元的數(shù)據(jù)保持期間對應(yīng))后，再次進行集中刷新。此時，按字線W(1)～W(N+1)依次進行刷新，與選擇字線W(N+2)關(guān)聯(lián)，進行字線W(2)的刷新。集中刷新后，從單元陣列讀出數(shù)據(jù)，將其與期望值進行比較。
另外，也可以在該測試中，代替刷新期間之前的寫1(1W)而寫入數(shù)據(jù)0，按讀1(1R)來讀出數(shù)據(jù)0。當然，對存儲器單元陣列1的數(shù)據(jù)1或0的寫入，也可以借助于匹配(マ一チング)或躍步(ギヤロツプイング)等測試圖來寫入。
如圖4所示，在本實施例中，字線W(2)的缺陷單元的刷新期間為32ms，通常單元的刷新期間為64ms，測試能確實進行。即，根據(jù)本實施例，避免了在測試時根據(jù)刷新能力而設(shè)定長的缺陷單元的刷新期間而把本來可救濟的單元判斷為不良，或者使通常單元的刷新期間與缺陷單元的刷新期間匹配而將其縮短，從而把不良單元誤判為良品(通過)。
圖5表示作為本發(fā)明的比較例，在寫1、刷新、讀1的測試中，寫1后，以75ns輸入刷新指令，對于字線W(1)～W(2N)進行刷新(在字線W(N+2)的刷新時，進行字線W(2)的刷新)，從集中刷新開始，經(jīng)過64ms后，再次進行集中刷新的動作。在該場合，字線W(2)的單元(缺陷單元)的刷新周期變?yōu)?4ms，與通常單元一樣。因此，缺陷單元中由于數(shù)據(jù)保持錯誤等，有時讀1時就會失敗。即，通過縮短刷新周期就能救濟的單元就會被判斷為不良。
圖6表示作為本發(fā)明的比較例，在寫1、刷新、讀1的測試中，寫1后，以75ns輸入刷新指令，對于字線W(1)～W(2N)進行刷新(在字線W(N+2)的刷新時，進行字線W(2)的刷新)，從集中刷新開始，經(jīng)過32ms后，再次進行集中刷新的動作。在該場合，所有單元的刷新周期都是32ms，與缺陷單元一樣，有時刷新能力差的通常單元也會被判斷為良品。
圖7表示作為本發(fā)明的比較例，在寫1、刷新、讀1的測試中，寫1后，進行與圖3同樣的刷新。在該場合，W(1)～W(2N)為止的刷新需要64ms，字線W(2)每32ms進行刷新，不過，刷新需要128ms，測試時間增大。特別是在批量生產(chǎn)試驗等中，測試時間的增大意味著測試成本的增大，增加了產(chǎn)品成本。
另外，上述實施例中，就把ROW分為2段的例子進行了說明，不過當然也可以是4段。在2段的場合構(gòu)成為，通過字線W(N+2)的刷新來刷新W(2)，而在4段的場合可以構(gòu)成為，對于W(1)～W(N)、W(N+1)～W(2N)、W(2N+1)～W(3N)、W(3N+1)～W(4N)這4段，對與缺陷單元連接的字線W(2)和通常單元的字線W(N+2)、W(2N+2)、W(3N+2)同時進行刷新。
以上就上述實施例說明了本發(fā)明，不過，本發(fā)明不限于上述實施例的構(gòu)成，當然還包括在本發(fā)明的范圍內(nèi)本領(lǐng)域技術(shù)人員能做的各種變形、修正。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，具有為了數(shù)據(jù)的保持而需要刷新的多個單元，與刷新有關(guān)的缺陷單元的刷新周期設(shè)得比正常單元的刷新周期短，在對響應(yīng)刷新指令而生成的第1地址的單元進行刷新時，在根據(jù)預(yù)先程序化了的信息，判斷為預(yù)定的規(guī)定比特的值與所述第1地址不同的第2地址與缺陷單元對應(yīng)的場合，對所述第2地址的單元進行刷新，其特征在于，具有進行如下控制的控制電路與刷新指令對應(yīng)而生成的第1地址的單元不進行刷新，在根據(jù)預(yù)先程序化了的信息，判斷為預(yù)定的規(guī)定比特的值與所述第1地址不同的第2地址與缺陷單元對應(yīng)的場合，只對所述第2地址進行刷新。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，所述控制裝置在輸入的控制信號表示第1值時，在對由刷新地址生成電路生成的第1地址的單元進行刷新時，在根據(jù)預(yù)先程序化了的信息，判斷為預(yù)定的規(guī)定比特的值與所述第1地址不同的第2地址與缺陷單元對應(yīng)的場合，對所述第2地址的單元也進行刷新，在輸入的控制信號表示第2值時，由所述刷新地址生成電路生成的第1地址的單元不進行刷新，在根據(jù)預(yù)先程序化了的信息，判斷為僅預(yù)定的規(guī)定比特的值與所述第1地址不同的第2地址與缺陷單元對應(yīng)的場合，只對所述第2地址進行刷新。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，所述控制裝置在所述輸入的控制信號表示第1值時，在對由所述刷新地址生成電路生成的第1地址的單元進行刷新時，在根據(jù)預(yù)先程序化了的信息，判斷為預(yù)定的值的量與所述第1地址不同的第2地址與缺陷單元對應(yīng)的場合，對所述第2地址的單元也進行刷新，在輸入的控制信號表示第2值時，由所述刷新地址生成電路生成的第1地址的單元不進行刷新，在根據(jù)預(yù)先程序化了的信息，判斷為僅預(yù)定的值與所述第1地址不同的第2地址與缺陷單元對應(yīng)的場合，只對所述第2地址進行刷新。
4.根據(jù)權(quán)利要求2所述半導(dǎo)體存儲裝置，其特征在于，所述第1地址和所述第2地址在生成刷新地址的計數(shù)器中的最高位比特不同。
5.一種半導(dǎo)體存儲裝置，具有為了數(shù)據(jù)的保持而需要刷新的單元，其特征在于，具有輸入刷新控制信號，對其進行計數(shù)，生成刷新地址的計數(shù)器；輸入所述刷新地址，在由輸入了的所述刷新地址選擇的熔絲熔斷了的場合，判斷為與刷新救濟對象的單元的地址對應(yīng)，輸出激活狀態(tài)的一致信號的熔絲ROM電路；第1控制電路，具有接受所述刷新地址的最高位比特的反相信號和所述一致信號，在輸入的空打刷新控制信號為非激活狀態(tài)時，輸出所述最高位比特的反相信號和所述一致信號的或的第1邏輯電路；接受所述刷新地址的最高位比特、所述一致信號和所述空打刷新控制信號，輸出輸入了的3個信號的與的第2邏輯電路；以及作為輸出信號而輸出所述第1邏輯電路的輸出和所述第2邏輯電路的輸出的或的第3邏輯電路；以及第2控制電路，具有接受所述刷新地址的最高位比特和所述一致信號，在所述空打刷新控制信號為非激活狀態(tài)時，輸出所述最高位比特的反相信號和所述一致信號的或的第4邏輯電路；接受所述刷新地址的最高位比特的反相信號、所述一致信號和所述空打刷新控制信號，輸出輸入了的3個信號的與的第5邏輯電路；以及作為輸出信號而輸出所述第4邏輯電路的輸出和所述第5邏輯電路的輸出的或的第6邏輯電路；來自所述第1控制電路的所述輸出信號被提供給包括第1至第N字線的第1單元陣列，來自所述第2控制電路的所述輸出信號被提供給包括第N+1至第2N字線的第2單元陣列，在來自所述第1控制電路、所述第2控制電路的所述輸出信號為非激活狀態(tài)時，不選擇對應(yīng)的所述單元陣列，不進行刷新。
6.一種半導(dǎo)體存儲裝置的測試方法，是具有為了數(shù)據(jù)的保持而需要刷新的單元的半導(dǎo)體存儲裝置的測試方法，其特征在于，在單元中寫入數(shù)據(jù)，經(jīng)過規(guī)定期間后，從單元讀出寫入數(shù)據(jù)，將其與期望值進行比較，判別良、不良，其中，把與刷新有關(guān)的缺陷單元的刷新周期設(shè)得比正常單元的刷新周期短，包括在對與刷新指令對應(yīng)而生成的第1地址的單元進行刷新時，在根據(jù)預(yù)先程序化了的信息，判斷為預(yù)定的規(guī)定比特的值與所述第1地址不同的第2地址與缺陷單元對應(yīng)的場合，對所述第2地址的單元也進行刷新，進行單元陣列的刷新的第1工序，以及在所述第1工序結(jié)束后，與刷新指令對應(yīng)而生成的第1地址的單元不進行刷新，在根據(jù)預(yù)先程序化了的信息，判斷為預(yù)定的規(guī)定比特的值與所述第1地址不同的第2地址與缺陷單元對應(yīng)的場合，只對所述第2地址進行刷新的第2工序。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲裝置的測試方法，其特征在于還包括在所述第2工序結(jié)束后，不對與刷新指令對應(yīng)而生成的第1地址的單元進行刷新，在根據(jù)預(yù)先程序化了的信息，判斷為預(yù)定的規(guī)定比特的值與所述第1地址不同的第2地址與缺陷單元對應(yīng)的場合，對所述第2地址的單元也進行刷新，進行所述單元陣列的刷新的第3工序。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲裝置的測試方法，其特征在于，從所述第1工序的開始到所述第2工序的開始的期間與所述缺陷單元的數(shù)據(jù)保持期間對應(yīng)。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲裝置的測試方法，其特征在于，從所述第1工序的開始到所述第3工序的開始的期間與所述通常單元的數(shù)據(jù)保持期間對應(yīng)。
10.根據(jù)權(quán)利要求6所述半導(dǎo)體存儲裝置的測試方法，其特征在于，所述第1地址和所述第2地址的最高位比特不同。
全文摘要
一種半導(dǎo)體存儲裝置，具有進行如下控制的電路把缺陷單元的刷新周期設(shè)得比正常單元的刷新周期短，在輸入的控制信號為某第1值時，在對與刷新指令對應(yīng)而生成的第1地址的單元進行刷新時，在根據(jù)在刷新冗長ROM中預(yù)先程序化了的信息，預(yù)定的規(guī)定比特的值與所述第1地址不同的第2地址被判斷為缺陷單元的場合，對所述第2地址的單元也進行刷新，在輸入的控制信號為第2值時，與刷新指令對應(yīng)而生成的第1地址的單元不進行刷新，在根據(jù)預(yù)先程序化了的信息，預(yù)定的規(guī)定比特的值與所述第1地址不同的第2地址被判斷為缺陷單元的場合，只對所述第2地址進行刷新。
文檔編號G11C11/406GK1767053SQ20051009997
公開日2006年5月3日 申請日期2005年9月12日 優(yōu)先權(quán)日2004年9月10日
發(fā)明者高井康浩 申請人:爾必達存儲器株式會社