專利名稱：半導(dǎo)體裝置的振蕩器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)裝置的振蕩器，并且更具體地說，本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)裝置的振蕩器，其中通過產(chǎn)生一具有與一電源電壓中的變化無關(guān)的恒定時(shí)鐘周期的參考時(shí)鐘，一內(nèi)部控制信號(hào)的持續(xù)時(shí)間周期可保持恒定。
背景技術(shù)：
在半導(dǎo)體芯片中，振蕩器用于產(chǎn)生泵(pump)或計(jì)時(shí)器的參考時(shí)鐘。用于該計(jì)時(shí)器的參考時(shí)鐘在決定用于芯片的控制信號(hào)的持續(xù)時(shí)間周期方面起重要作用。如此，參考時(shí)鐘周期的變化對(duì)產(chǎn)品的規(guī)格具有影響。
例如，在NAND類型的快閃存儲(chǔ)裝置中，參考時(shí)鐘周期的變化與讀取存取時(shí)間緊密聯(lián)系，該讀取存取時(shí)間為自存儲(chǔ)單元讀取數(shù)據(jù)所花費(fèi)的時(shí)間。若參考時(shí)鐘的周期減少，則讀取存取時(shí)間減少。然而，在此情況下，可發(fā)生一種情況其中因?yàn)橐粌?nèi)部芯片操作的所有控制信號(hào)減少，所以存儲(chǔ)單元的數(shù)據(jù)未被準(zhǔn)確感測到。
如上所描述，因?yàn)檎袷幤鲗?duì)芯片的操作具有很大影響，所以必須對(duì)其加以設(shè)計(jì)以對(duì)PVT(過程/電壓/溫度)中的變化不太敏感。然而，在一傳統(tǒng)振蕩器中，時(shí)鐘周期根據(jù)電源電壓的變化而頻繁偏移。因此，很難保持內(nèi)部控制信號(hào)的持續(xù)時(shí)間周期恒定。

發(fā)明內(nèi)容
因此，已鑒于上述問題而做出了本發(fā)明，且本發(fā)明的目的是提供一種半導(dǎo)體存儲(chǔ)裝置的振蕩器，其中通過產(chǎn)生一具有與一電源電壓中的變化無關(guān)的恒定時(shí)鐘周期的參考時(shí)鐘，一內(nèi)部控制信號(hào)的持續(xù)時(shí)間周期可保持恒定。
為實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明的一個(gè)方面，提供了一半導(dǎo)體存儲(chǔ)裝置的振蕩器，其中該振蕩器比較一參考電壓與一根據(jù)一預(yù)定RC延遲值所產(chǎn)生的電壓，且根據(jù)該比較結(jié)果產(chǎn)生一參考時(shí)鐘，該振蕩器包含一參考電壓產(chǎn)生器，其用于以對(duì)應(yīng)于一電源電壓中的偏移而靈活偏移的方式來產(chǎn)生一參考電壓。
根據(jù)本發(fā)明的另一方面，提供了一半導(dǎo)體存儲(chǔ)裝置的振蕩器，其包含第一電壓產(chǎn)生器，其根據(jù)第一RC延遲值來產(chǎn)生第一電壓；第二電壓產(chǎn)生器，其根據(jù)第二RC延遲值來產(chǎn)生第二電壓；參考電壓產(chǎn)生器，其用于產(chǎn)生對(duì)應(yīng)于電源電壓中的偏移而靈活偏移的參考電壓；第一比較器，其用于比較該第一電壓與該參考電壓；第二比較器，其用于比較該第二電壓與該參考電壓；及邏輯組合單元，其用于鎖存該第一比較器及該第二比較器的輸出信號(hào)以產(chǎn)生參考時(shí)鐘。


圖1為一展示根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體裝置的振蕩器的電路圖；及圖2展示了圖1所示的振蕩器的操作波形。
具體實(shí)施例方式
現(xiàn)在，將參考附圖描述根據(jù)本發(fā)明的優(yōu)選實(shí)施例。由于提供實(shí)施例旨在使本領(lǐng)域技術(shù)人員能夠了解本發(fā)明，所以這些實(shí)施例可以各種方式進(jìn)行更改，且本發(fā)明的范圍并不受到稍后所描述的實(shí)施例的限制。
圖1為一展示根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體裝置的振蕩器的電路圖。例如，圖1展示了RC類型的振蕩器。
參考圖1，半導(dǎo)體裝置的振蕩器包括參考電壓產(chǎn)生電路13，其用于對(duì)應(yīng)于電源電壓Vcc中的變化而靈活地偏移具有預(yù)定電壓電平(voltage level)的電壓VA及VB及一目標(biāo)參考電壓Vref，電壓VA及VB根據(jù)分別由第一及第二電壓產(chǎn)生電路11及12所設(shè)定的RC延遲值而產(chǎn)生。
參考電壓產(chǎn)生電路13根據(jù)啟用條狀信號(hào)(enable bar signal)ENb通過劃分電源電壓Vcc而產(chǎn)生參考電壓Vref。為此，參考電壓產(chǎn)生電路13可包括串聯(lián)連接于一電源電壓源與一接地電壓源之間的PMOS晶體管MP3、電阻器R3及R4，其中該P(yáng)MOS晶體管MP3根據(jù)該啟用條狀信號(hào)ENb而導(dǎo)通。參考電壓Vref可表達(dá)成下列等式1。此時(shí)，PMOS晶體管MP3的臨界電壓忽略不計(jì)。
Vref＝[R3/(R3+R4)]×Vcc……(1)如等式1所示，根據(jù)電阻器R3、R4及電源電壓Vcc決定參考電壓Vref。電阻器R3、R4具有固定的恒定值，因此根據(jù)電源電壓Vcc決定參考電壓Vref的值。換言之，電源電壓Vcc為參考電壓Vref的函數(shù)，且參考電壓Vref的值以成比例的方式根據(jù)電源電壓Vcc而定。
第一及第二電壓產(chǎn)生電路11、12根據(jù)設(shè)定的RC延遲值產(chǎn)生具有不同電壓電平的電壓VA、VB。第一電壓產(chǎn)生電路11用于將一被輸出至邏輯組合單元16的第一輸出端子Q的信號(hào)反相。第二電壓產(chǎn)生電路12用于將一被輸出至邏輯組合單元16的第二輸出端子/Q的信號(hào)反相。
在第一電壓產(chǎn)生電路11中，通過電阻器R1及電容器C1決定RC延遲值。因此，根據(jù)電阻器R1及電容器C1的量、依賴于邏輯組合單元16的第一輸出端子Q的信號(hào)，電壓VA逐漸增加。為此，第一電壓產(chǎn)生電路11包括PMOS晶體管MP1及NMOS晶體管MN1，其串聯(lián)連接于一電源電壓源與一接地電壓源之間，且充當(dāng)用于將邏輯組合單元16的第一輸出端子Q的信號(hào)反相的反相器；電阻器R1，其連接于PMOS晶體管MP1與NMOS晶體管MN1之間；及電容器C1，其以并聯(lián)的方式連接至NMOS晶體管MN1。
在第二電壓產(chǎn)生電路12中，通過電阻器R2及電容器C2決定RC延遲值。因此，根據(jù)電阻器R2及電容器C2的量、依賴于邏輯組合單元16的第二輸出端子/Q的信號(hào)，電壓VB逐漸增加。為此目的，第二電壓產(chǎn)生電路12包括PMOS晶體管MP2及NMOS晶體管MN2，其串聯(lián)連接于一電源電壓源與一接地電壓源之間，且充當(dāng)用于將邏輯組合單元16的第二輸出端子/Q的信號(hào)反相的反相器；電阻器R2，其連接于PMOS晶體管MP2與NMOS晶體管MN2之間；及電容器C2，其以并聯(lián)的方式連接至NMOS晶體管MN2。
通過啟用條狀信號(hào)ENb來啟用第一比較器14，該第一比較器14比較第一電壓產(chǎn)生電路11的電壓VA與參考電壓Vref，且根據(jù)該比較結(jié)果輸出具有預(yù)定電壓電平(HIGH(高)或LOW(低)電平)的電壓Vout1。例如，當(dāng)該啟用條狀信號(hào)ENb處于LOW電平時(shí)，啟用第一比較器14。在其中啟用第一比較器14的狀態(tài)下，若電壓VA低于參考電壓Vref，則第一比較器14輸出HIGH電平的輸出電壓Vout1。另一方面，若電壓VA高于參考電壓Vref，則第一比較器14輸出LOW電平的輸出電壓Vout1。
以與第一比較器14同樣的方式，根據(jù)該啟用條狀信號(hào)ENb來啟用第二比較器15，且該第二比較器15比較第二電壓產(chǎn)生電路12的電壓VB與參考電壓Vref，且根據(jù)該比較結(jié)果輸出具有預(yù)定電壓電平的電壓Vout2。例如，當(dāng)啟用條狀信號(hào)ENb處于LOW電平時(shí)，啟用第二比較器15。在其中啟用第二比較器15的狀態(tài)下，若電壓VB低于參考電壓Vref，則第二比較器15輸出HIGH電平的輸出電壓Vout2。另一方面，若電壓VB高于參考電壓Vref，則第二比較器15輸出LOW電平的輸出電壓Vout2。
邏輯組合單元16可包含一用于鎖存第一及第二比較器14、15的輸出電壓Vout1、Vout2的SR鎖存器。邏輯組合單元16包括與非(NAND)門NAND1，其用于對(duì)第一比較器14的輸出電壓Vout1及第二輸出端子/Q的信號(hào)執(zhí)行與非操作；及與非門NAND2，其用于對(duì)第二比較器15的輸出端子Vout2及第一輸出端子Q的信號(hào)執(zhí)行與非操作。
例如，當(dāng)?shù)诙敵龆俗?Q的輸出信號(hào)處于LOW電平時(shí)，與非門NAND1可輸出與輸出電壓Vout1無關(guān)的HIGH電平的信號(hào)，且當(dāng)?shù)诙敵龆俗?Q的輸出信號(hào)處于HIGH電平時(shí)，可根據(jù)輸出電壓Vout1輸出LOW電平或HIGH電平的信號(hào)。意即，若輸出電壓Vout1處于LOW電平，則與非門NAND1輸出HIGH電平的信號(hào)。若輸出電壓Vout1處于HIGH電平，則與非門NAND1輸出LOW電平的信號(hào)。當(dāng)?shù)谝惠敵龆俗観的輸出信號(hào)處于LOW電平時(shí)，與非門NAND2輸出與輸出電壓Vout2無關(guān)的HIGH電平的信號(hào)，且當(dāng)?shù)谝惠敵龆俗観的輸出信號(hào)處于HIGH電平時(shí)，可根據(jù)輸出電壓Vout2輸出LOW電平的信號(hào)。換言之，若輸出電壓Vout2處于LOW電平，則與非門NAND2輸出HIGH電平的信號(hào)。若輸出電壓Vout2處于HIGH電平，則與非門NAND2輸出LOW電平的信號(hào)。
根據(jù)本發(fā)明優(yōu)選實(shí)施例的半導(dǎo)體裝置的振蕩器可進(jìn)一步包括第一及第二設(shè)定單元，其用于將第一比較器14的輸出端子維持在HIGH電平且將第二比較器15的輸出端子維持在LOW電平，以便設(shè)定振蕩器的初始值。
該第一設(shè)定單元包括PMOS晶體管MP4，其連接于電源電壓源與第一比較器14的輸出端子之間，且根據(jù)一啟用信號(hào)EN而導(dǎo)通。該第二設(shè)定單元包括NMOS晶體管MN3，其連接于接地電壓源與第二比較器15的輸出端子之間，且根據(jù)該啟用條狀信號(hào)ENb而導(dǎo)通。
上文所描述的半導(dǎo)體裝置的振蕩器的操作特征將參考圖2的操作波形描述如下。
如圖2所示，在初始階段，當(dāng)該啟用信號(hào)EN被輸入為LOW電平時(shí)，振蕩器被禁用。此時(shí)，第一比較器14的輸出電壓Vout1通過PMOS晶體管MP4而變成HIGH電平。另一方面，第二比較器15的輸出電壓Vout2通過NMOS晶體管MN3而變成LOW電平。因此，邏輯組合單元16的第一輸出端子Q變成LOW電平，且其第二輸出端子/Q變成HIGH電平。
在此狀態(tài)下，若在該啟用信號(hào)EN自LOW電平偏移至HIGH電平時(shí)啟用振蕩器，則PMOS晶體管MP3導(dǎo)通，且根據(jù)電源電壓Vcc而產(chǎn)生參考電壓Vref。此外，由于PMOS晶體管MP1根據(jù)第一輸出端子Q的LOW電平的信號(hào)而導(dǎo)通，所以電壓VA根據(jù)電源電壓Vcc向電阻器R1及電容器C1的RC延遲值緩慢增加。在經(jīng)過預(yù)定時(shí)間后，若電壓VA上升超出參考電壓Vref，則第一比較器14自HIGH電平偏移至LOW電平。因此，邏輯組合單元16的第一輸出端子Q自LOW電平偏移至HIGH電平，且其第二輸出端子/Q自HIGH電平偏移至LOW電平。隨著第二輸出端子/Q偏移至LOW電平，PMOS晶體管MP2導(dǎo)通，且電壓VB根據(jù)電源電壓Vcc向電阻器R2及電容器C2的RC延遲值緩慢增加。在經(jīng)過預(yù)定時(shí)間后，若電壓VB上升超出參考電壓Vref，則第二比較器15自HIGH電平偏移至LOW電平。因此，邏輯組合單元16的第二輸出端子/Q自LOW電平偏移至HIGH電平，且因此第二輸出端子Q自HIGH電平偏移至LOW電平。若此過程重復(fù)執(zhí)行，則產(chǎn)生一具有預(yù)定周期的時(shí)鐘CLK。
同時(shí)，自根據(jù)本發(fā)明優(yōu)選實(shí)施例的半導(dǎo)體裝置的振蕩器輸出的時(shí)鐘CLK的周期被保持恒定。原因?qū)⒚枋鋈缦隆?br> 第一，該半導(dǎo)體裝置的振蕩器的時(shí)鐘周期T可表達(dá)成下列等式2。
T＝2×RC×In[1+Vref/(Vcc-Vref)]……(2)如在等式2中，時(shí)鐘周期T為電源電壓Vcc的函數(shù)。假定參考電壓Vref保持恒定，若電源電壓Vcc增加，則時(shí)鐘周期T減少。意即，時(shí)鐘周期T根據(jù)電源電壓Vcc中的偏移而進(jìn)行頻繁偏移。
因此，構(gòu)建半導(dǎo)體裝置的振蕩器，以使得參考電壓Vref根據(jù)電源電壓Vcc中的偏移而靈活偏移。換言之，參考電壓Vref與電源電壓Vcc成比例地增加或減少。因此，參考電壓Vref可表達(dá)成下列等式3。
Vref＝a×Vcc ……(3)如在等式3中，若參考電壓Vref與電源電壓Vcc中的偏移成比例地偏移，則時(shí)鐘周期T可表達(dá)成下列等式4。
T＝2×RC×In[1+a/(1-a)]……(4)如等式4所示，半導(dǎo)體裝置的振蕩器的時(shí)鐘周期T可保持恒定，而與電源電壓Vcc中的偏移無關(guān)。
如上所述，根據(jù)本發(fā)明，可產(chǎn)生一根據(jù)電源電壓中的偏移而靈活偏移的參考電壓，且使用該參考電壓產(chǎn)生一參考時(shí)鐘。因此可能產(chǎn)生具有與電源電壓中的偏移無關(guān)的恒定周期的參考時(shí)鐘。因此，本發(fā)明的優(yōu)勢在于其可保持與參考時(shí)鐘同步的裝置的內(nèi)部控制信號(hào)的持續(xù)時(shí)間周期恒定。
盡管已參考實(shí)施例作出了上述描述，但是應(yīng)了解，本領(lǐng)域技術(shù)人員可在不脫離本發(fā)明及所附權(quán)利要求的精神及范圍的前提下，對(duì)本發(fā)明作出變化及修改。
權(quán)利要求
1.一種一半導(dǎo)體存儲(chǔ)裝置的振蕩器，該振蕩器包括一參考電壓產(chǎn)生器，其用于以對(duì)應(yīng)于一電源電壓中的偏移而靈活偏移的方式來產(chǎn)生一參考電壓，其中該振蕩器比較該參考電壓與一根據(jù)一預(yù)定RC延遲值所產(chǎn)生的電壓，且根據(jù)該比較結(jié)果產(chǎn)生一參考時(shí)鐘。
2.一種一半導(dǎo)體存儲(chǔ)裝置的振蕩器，其包括一第一電壓產(chǎn)生器，其根據(jù)一第一RC延遲值來產(chǎn)生一第一電壓；一第二電壓產(chǎn)生器，其根據(jù)一第二RC延遲值來產(chǎn)生一第二電壓；一參考電壓產(chǎn)生器，其用于產(chǎn)生一對(duì)應(yīng)于一電源電壓中的偏移而靈活偏移的參考電壓；一第一比較器，其用于比較該第一電壓與該參考電壓；一第二比較器，其用于比較該第二電壓與該參考電壓；及邏輯組合單元，其用于鎖存該第一比較器及該第二比較器的輸出信號(hào)，以產(chǎn)生一參考時(shí)鐘。
3.如權(quán)利要求2所述的振蕩器，其中該參考電壓產(chǎn)生器根據(jù)一啟用條狀信號(hào)而被啟用。
4.如權(quán)利要求2所述的振蕩器，其中該參考電壓產(chǎn)生器通過劃分該電源電壓而產(chǎn)生該參考電壓。
5.如權(quán)利要求2所述的振蕩器，其中該參考電壓產(chǎn)生器包括一PMOS晶體管，其根據(jù)一啟用條狀信號(hào)而操作；及第一及第二電阻器，其用于劃分通過該P(yáng)MOS晶體管而傳遞的該電源電壓，以產(chǎn)生該參考電壓。
6.如權(quán)利要求2所述的振蕩器，其中該第一電壓產(chǎn)生器包括一反相器，其用于將該邏輯組合單元的一第一輸出端子的一輸出信號(hào)反相；一電阻器，其被連接在該反相器的一PMOS晶體管與一從其輸出該第一電壓的輸出端子之間；及一電容器，其被連接至該輸出端子及一接地電壓源。
7.如權(quán)利要求2所述的振蕩器，其中該第二電壓產(chǎn)生器包括一反相器，其用于將該邏輯組合單元的一第二輸出端子的一輸出信號(hào)反相；一電阻器，其被連接在該反相器的一PMOS晶體管與一從其輸出該第二電壓的輸出端子之間；及一電容器，其被連接至該輸出端子及一接地電壓源。
8.如權(quán)利要求2所述的振蕩器，其中該第一比較器及該第二比較器根據(jù)一啟用條狀信號(hào)而被啟用。
9.如權(quán)利要求2所述的振蕩器，其中該邏輯組合單元中的每一個(gè)均包括一SR鎖存器。
10.一種振蕩器，包括一第一電壓產(chǎn)生器，其根據(jù)一第一RC延遲值來產(chǎn)生一第一電壓；一第二電壓產(chǎn)生器，其根據(jù)一第二RC延遲值來產(chǎn)生一第二電壓；一參考電壓產(chǎn)生器，其用于產(chǎn)生一對(duì)應(yīng)于一電源電壓中的偏移而靈活偏移的參考電壓；一第一比較器，其用于比較該第一電壓與該參考電壓；一第二比較器，其用于比較該第二電壓與該參考電壓；及邏輯組合單元，其用于鎖存該第一比較器及該第二比較器的輸出信號(hào)，以產(chǎn)生一參考時(shí)鐘。
11.如權(quán)利要求10所述的振蕩器，其中該參考電壓產(chǎn)生器根據(jù)一啟用條狀信號(hào)而被啟用。
12.如權(quán)利要求10所述的振蕩器，其中該參考電壓產(chǎn)生器通過劃分該電源電壓而產(chǎn)生該參考電壓。
13.如權(quán)利要求10所述的振蕩器，其中該參考電壓產(chǎn)生器包括一PMOS晶體管，其根據(jù)一啟用條狀信號(hào)而操作；及第一及第二電阻器，其用于劃分通過該P(yáng)MOS晶體管而轉(zhuǎn)移的該電源電壓，以產(chǎn)生該參考電壓。
14.如權(quán)利要求10所述的振蕩器，其中該第一電壓產(chǎn)生器包括一反相器，其用于將該邏輯組合單元的一第一輸出端子的一輸出信號(hào)反相；一電阻器，其被連接在該反相器的一PMOS晶體管與一從其輸出該第一電壓的輸出端子之間；及一電容器，其被連接至該輸出端子及一接地電壓源。
15.如權(quán)利要求10所述的振蕩器，其中該第二電壓產(chǎn)生器包括一反相器，其用于將該邏輯組合單元的一第二輸出端子的一輸出信號(hào)反相；一電阻器，其被連接在該反相器的一PMOS晶體管與一從其輸出該第二電壓的輸出端子之間；及一電容器，其被連接至該輸出端子及一接地電壓源。
16.如權(quán)利要求10所述的振蕩器，其中該第一比較器及該第二比較器根據(jù)一啟用條狀信號(hào)而被啟用。
17.如權(quán)利要求10所述的振蕩器，其中該邏輯組合單元中的每一個(gè)均包括一SR鎖存器。
18.一種半導(dǎo)體，包括一振蕩器，包括一參考電壓產(chǎn)生器，其用于以對(duì)應(yīng)于一電源電壓中的偏移而靈活偏移的方式來產(chǎn)生一參考電壓；其中該振蕩器比較該參考電壓與一根據(jù)一預(yù)定RC延遲值所產(chǎn)生的電壓，且根據(jù)該比較結(jié)果產(chǎn)生一參考時(shí)鐘。
19.一種半導(dǎo)體，包括一振蕩器，包括一第一電壓產(chǎn)生器，其根據(jù)一第一RC延遲值來產(chǎn)生一第一電壓；一第二電壓產(chǎn)生器，其根據(jù)一第二RC延遲值來產(chǎn)生一第二電壓；一參考電壓產(chǎn)生器，其用于產(chǎn)生一對(duì)應(yīng)于一電源電壓中的偏移而靈活偏移的參考電壓；一第一比較器，其用于比較該第一電壓與該參考電壓；一第二比較器，其用于比較該第二電壓與該參考電壓；及邏輯組合單元，其用于鎖存該第一比較器及該第二比較器的輸出信號(hào)以產(chǎn)生一參考時(shí)鐘。
20.如權(quán)利要求19所述的裝置，其中該參考電壓產(chǎn)生器根據(jù)一啟用條狀信號(hào)而被啟用。
21.如權(quán)利要求19所述的裝置，其中該參考電壓產(chǎn)生器通過劃分該電源電壓而產(chǎn)生該參考電壓。
22.如權(quán)利要求19所述的裝置，其中該參考電壓產(chǎn)生器包括一PMOS晶體管，其根據(jù)一啟用條狀信號(hào)而操作；及第一及第二電阻器，其用于劃分通過該P(yáng)MOS晶體管而傳遞的該電源電壓，以產(chǎn)生該參考電壓。
23.如權(quán)利要求19所述的裝置，其中該第一電壓產(chǎn)生器包括一反相器，其用于將該邏輯組合單元的一第一輸出端子的一輸出信號(hào)反相；一電阻器，其被連接在該反相器的一PMOS晶體管與一從其輸出該第一電壓的輸出端子之間；及一電容器，其被連接至該輸出端子及一接地電壓源。
24.如權(quán)利要求19所述的裝置，其中該第二電壓產(chǎn)生器包括一反相器，其用于將該邏輯組合單元的一第二輸出端子的一輸出信號(hào)反相；一電阻器，其被連接在該反相器的一PMOS晶體管與一從其輸出該第二電壓的輸出端子之間；及一電容器，其被連接至該輸出端子及一接地電壓源。
25.如權(quán)利要求19所述的裝置，其中該第一比較器及該第二比較器根據(jù)一啟用條狀信號(hào)而被啟用。
26.如權(quán)利要求19所述的裝置，其中該邏輯組合單元中的每一個(gè)均包括一SR鎖存器。
全文摘要
一種半導(dǎo)體存儲(chǔ)裝置的振蕩器，其中產(chǎn)生一根據(jù)電源電壓中的偏移而靈活偏移的參考電壓，且使用該參考電壓產(chǎn)生一參考時(shí)鐘。因此可能產(chǎn)生具有一與電源電壓中的偏移無關(guān)的恒定周期的參考時(shí)鐘，其可保持與該參考時(shí)鐘同步的裝置(諸如計(jì)時(shí)器及泵電路)的內(nèi)部控制信號(hào)的持續(xù)時(shí)間周期恒定。
文檔編號(hào)G11C7/00GK1773626SQ20051007639
公開日2006年5月17日 申請(qǐng)日期2005年6月7日 優(yōu)先權(quán)日2004年11月11日
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