專利名稱：用以控制記憶體陣列存取的時(shí)鐘產(chǎn)生器及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路記憶體，且特別是涉及一種適用于同時(shí)需要DDR1以及DDR2操作模式的集成電路記憶體的用以控制記憶體陣列存取的時(shí)鐘產(chǎn)生器及其方法。
背景技術(shù)：
請參閱圖1所示，為現(xiàn)有的習(xí)知集成電路記憶體的一部分。如圖1所示，集成電路記憶體陣列10包括感測放大器(sense amplifier)14(圖中所示為4個(gè)，但可以是任意個(gè))、數(shù)據(jù)線16以及存取裝置12，其中存取裝置12用以將感測放大器14上被解析的(resolved)數(shù)據(jù)狀態(tài)耦接至數(shù)據(jù)線16。在先前技術(shù)中，″YCLK″內(nèi)部時(shí)鐘訊號用來提供行位址時(shí)序以存取感測放大器。如圖1所示，4個(gè)獨(dú)立的YSELECT訊號YSELECT1～YSELECT4使得每一個(gè)感測放大器能夠獨(dú)自地被存取。每一個(gè)YSELECT訊號都是一個(gè)YCLK訊號以及行位址數(shù)據(jù)的總和。
因此，YCLK訊號是有關(guān)行位址時(shí)間的內(nèi)部時(shí)鐘。當(dāng)YCLK為高電位(邏輯1)時(shí)，在記憶體陣列10中的感測放大器14不是以讀出就是以寫入為目的做存取。
傳統(tǒng)上，在現(xiàn)有習(xí)知的集成電路記憶體設(shè)計(jì)中，YCLK訊號為自由運(yùn)作(free running)。亦即，主內(nèi)部時(shí)鐘訊號的每一個(gè)下降邊緣皆產(chǎn)生一個(gè)上升的YCLK邊緣。
YCLK訊號的終止(termination)對許多設(shè)計(jì)而言有兩個(gè)準(zhǔn)則，不是計(jì)時(shí)器的控制，就是如果計(jì)時(shí)器沒有終止，則在內(nèi)部時(shí)鐘的下一個(gè)上升邊緣終止計(jì)時(shí)器。
近年來，JEDEC(電子工程設(shè)計(jì)發(fā)展聯(lián)合協(xié)會(huì))發(fā)展出兩種記憶體規(guī)格，稱為DDR1以及DDR2。DDR1是由JEDEC所制定第一個(gè)系列的具雙倍數(shù)據(jù)傳輸率的動(dòng)態(tài)隨機(jī)存取記憶體(DOUBLE DATA RATE DRAMS)。最小突發(fā)長度(burstlength，BL)為2，這暗示可以在每一個(gè)周期提供一個(gè)新的隨機(jī)行位址，因此YCLK不能比一個(gè)周期還長。(數(shù)據(jù)同時(shí)在時(shí)鐘的兩邊緣上輸出，因此BL＝2由一個(gè)周期支援)。DDR2是由JEDEC所制定下一個(gè)系列的具雙倍數(shù)據(jù)傳輸率的動(dòng)態(tài)隨機(jī)存取記憶體。最小突發(fā)長度為4，這暗示可以在每一個(gè)其它周期提供一個(gè)新的隨機(jī)行位址，因此YCLK不能比一個(gè)周期還長。
在以前的設(shè)計(jì)中，自由運(yùn)作的YCLK訊號與DDR2規(guī)格并不相容，其中DDR2規(guī)格允許每一讀出或?qū)懭氩僮饔袃蓚€(gè)完整的周期(因此一整個(gè)時(shí)鐘周期可以用于YCLK而不是半個(gè)周期)。YCLK訊號在下一個(gè)主時(shí)鐘上升時(shí)終止對DDR2部分來說太短，因?yàn)檫@會(huì)再強(qiáng)加半個(gè)周期限制。YCLK訊號經(jīng)過下一個(gè)時(shí)鐘上升邊緣時(shí)終止對DDR1部分來說不能工作，因?yàn)檫@會(huì)在行位址路徑引起沖突。
因此，集成電路記憶體需要一個(gè)YCLK訊號，可以同時(shí)相容于DDR1以及DDR2規(guī)格。
由此可見，上述現(xiàn)有的用以控制記憶體陣列存取的時(shí)鐘產(chǎn)生器及其方法在結(jié)構(gòu)、方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進(jìn)一步改進(jìn)。為了解決用以控制記憶體陣列存取的時(shí)鐘產(chǎn)生器及其方法存在的問題，相關(guān)廠商莫不費(fèi)盡心思來謀求解決之道，但長久以來一直未見適用的設(shè)計(jì)被發(fā)展完成，而一般產(chǎn)品又沒有適切的結(jié)構(gòu)能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。
有鑒于上述現(xiàn)有的用以控制記憶體陣列存取的時(shí)鐘產(chǎn)生器及其方法存在的缺陷，本發(fā)明人基于從事此類產(chǎn)品設(shè)計(jì)制造多年豐富的實(shí)務(wù)經(jīng)驗(yàn)及專業(yè)知識，并配合學(xué)理的運(yùn)用，積極加以研究創(chuàng)新，以期創(chuàng)設(shè)一種新的用以控制記憶體陣列存取的時(shí)鐘產(chǎn)生器及其方法，能夠改進(jìn)一般現(xiàn)有的用以控制記憶體陣列存取的時(shí)鐘產(chǎn)生器及其方法，使其更具有實(shí)用性。經(jīng)過不斷的研究、設(shè)計(jì)，并經(jīng)反復(fù)試作樣品及改進(jìn)后，終于創(chuàng)設(shè)出確具實(shí)用價(jià)值的本發(fā)明。

發(fā)明內(nèi)容
依照本發(fā)明較佳實(shí)施例的時(shí)鐘產(chǎn)生器，可以相容于DDR1以及DDR2應(yīng)用。即使是在主芯片時(shí)鐘一直在運(yùn)作時(shí)，YCLK訊號也只在集成電路記憶體上發(fā)生致動(dòng)(active)一讀出或?qū)懭霑r(shí)才會(huì)啟動(dòng)。在時(shí)鐘產(chǎn)生器內(nèi)的一個(gè)電路區(qū)塊(YCLK啟動(dòng)產(chǎn)生器)用以偵測何時(shí)致動(dòng)一讀出或?qū)懭?，并在?nèi)部時(shí)鐘的下一個(gè)下降邊緣初始化YCLK訊號。兩個(gè)獨(dú)立的機(jī)制用以決定何時(shí)終止YCLK。一個(gè)機(jī)制是計(jì)時(shí)器路徑，另一個(gè)是由DDR1以及DDR2控制訊號所決定的路徑。計(jì)時(shí)器路徑是完全地以時(shí)間為基礎(chǔ)，并且對于DDR1和DDR2部分或操作模式是一樣的。另一個(gè)訊號路徑不同于DDR1以及DDR2操作模式。DDR1控制訊號在內(nèi)部時(shí)鐘的下一個(gè)上升邊緣關(guān)閉YCLK，而DDR2控制訊號在內(nèi)部時(shí)鐘的下一個(gè)下降邊緣關(guān)閉YCLK。
依照本發(fā)明較佳實(shí)施例的時(shí)鐘產(chǎn)生器亦可以包括″周期交替電路(cycle alternator)″，用來只在DDR2模式下芯片的交替的下降邊緣啟動(dòng)YCLK。
如果YCLK訊號在某一內(nèi)部時(shí)鐘下降邊緣致能(enable)，則YCLK不能在下一個(gè)下降邊緣致能，只能在交替的下降邊緣。DDR1部分能在內(nèi)部時(shí)鐘的每一個(gè)下降邊緣初始化YCLK訊號，因此交替電路禁能(disable)以允許此一行為。
上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說明書的內(nèi)容予以實(shí)施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能夠更明顯易懂，以下特舉較佳實(shí)施例，并配合附圖，詳細(xì)說明如下。


圖1所示為傳統(tǒng)集成電路記憶體的一部分的方塊圖，顯示YCLK訊號用以控制耦接至感測放大器的存取裝置。
圖2所示為依照本發(fā)明較佳實(shí)施例的時(shí)鐘產(chǎn)生器的方塊圖。
圖3所示為依照本發(fā)明較佳實(shí)施例的時(shí)鐘產(chǎn)生器的電路圖，顯示圖2未提及的額外電路的細(xì)節(jié)以及控制訊號。
圖4所示為依照本發(fā)明較佳實(shí)施例的時(shí)鐘產(chǎn)生器的時(shí)序圖。
圖5所示為依照本發(fā)明較佳實(shí)施例的時(shí)鐘產(chǎn)生器在各種操作模式下的時(shí)序圖。
10記憶體陣列12存取裝置14感測放大器16數(shù)據(jù)線20、50時(shí)鐘產(chǎn)生器22YCLK關(guān)閉計(jì)時(shí)器控制(區(qū)塊)24YCLK周期交替器(區(qū)塊)26讀出/寫入致動(dòng)數(shù)據(jù)(區(qū)塊)28YCLK關(guān)閉自時(shí)鐘DDR2(區(qū)塊)30YCLK關(guān)閉自時(shí)鐘DDR1(區(qū)塊)32YCLK啟動(dòng)產(chǎn)生器(區(qū)塊)34最后YCLK關(guān)閉產(chǎn)生器(區(qū)塊)36YCLK啟動(dòng)/關(guān)閉(區(qū)塊)38、40、42、44時(shí)序圖I51、I55、I66、I68、I72、I77～I(xiàn)79、I81、I83、I85、I88、M0～M2、M7～M9晶體管I51電容R0～R2開關(guān)I15、I17、I18、I47、I57、I59、I61、I64、I65、I67、I76、I87、I90、U1、U2、U5、U6、U8～U11、U13反相器I62、U4、U7、U18NOR閘I113、I114、I118、I119、U14NAND閘I75、I91、I92、I104、I110、I111、I128傳輸閘ARS、D1WYENB、D2WYENB、DDR2、DDR2B、JBOFF、JCLK、JCY2、JCYB、NYEN、OSENB、PWRUP、RWYEN、TMSCLK、TMSCLKB、VBLH、WSCI、WSCLM05、YCLK、YEN、YOFF、YOS、YRESB、YTIME、YTIMEB訊號具體實(shí)施方式
為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實(shí)施例，對依據(jù)本發(fā)明提出的用以控制記憶體陣列存取的時(shí)鐘產(chǎn)生器及其方法其具體實(shí)施方式
、結(jié)構(gòu)、方法、步驟、特征及其功效，詳細(xì)說明如后。
請參閱圖2所示，為依照本發(fā)明較佳實(shí)施例的時(shí)鐘產(chǎn)生器的方塊圖。如圖2所示，時(shí)鐘產(chǎn)生器20的輸入訊號是JCY2訊號，而JCY2訊號是芯片時(shí)鐘經(jīng)過緩沖后的時(shí)鐘訊號。時(shí)鐘產(chǎn)生器20的輸出訊號是YCLK訊號，而YCLK訊號是根據(jù)三個(gè)獨(dú)立的操作模式而終止。這些操作模式在后文將有更詳細(xì)的描述。
YCLK關(guān)閉計(jì)時(shí)器控制區(qū)塊22接收YCLK訊號并產(chǎn)生YTIMEB訊號，其中YTIMEB訊號用以控制終止YCLK訊號以及限制YCLK最大脈寬的″暫停(time-out)″方法。YCLK周期交替器區(qū)塊24亦接收像JCY2芯片時(shí)鐘訊號一樣的YCLK訊號，并產(chǎn)生JBOFF以及NYEN訊號。
YCLK周期交替器工作如同雙態(tài)計(jì)數(shù)器(toggle counter)。在初始態(tài)時(shí)，NYEN(″Next Yclk ENable″)為高電位。如果YCLK在JCLK下降邊緣由YCLK啟動(dòng)產(chǎn)生器初始化，則電路雙態(tài)觸發(fā)(toggle)以致于NYEN＝0，而且對下一個(gè)JCLK下降邊緣而言，YCLK啟動(dòng)產(chǎn)生器被禁能(disable)。
請參閱圖3A、圖3B以及圖3C所示，為依照本發(fā)明較佳實(shí)施例的時(shí)鐘產(chǎn)生器的電路圖。其分別利用節(jié)點(diǎn)A以及節(jié)點(diǎn)B顯示其連接關(guān)系，例如圖3A的節(jié)點(diǎn)A與圖3B的節(jié)點(diǎn)A為同一節(jié)點(diǎn)。請同時(shí)參閱圖2與圖3A～3C所示，實(shí)際的計(jì)數(shù)器重置(reset)功能是由M1以及M2這兩個(gè)N通道裝置所達(dá)成。當(dāng)YCLK(M1)以及YRESB(M2)皆為高電位時(shí)，雙態(tài)計(jì)數(shù)器的前半部被重置。當(dāng)在下一個(gè)芯片周期開始，JCLK＝1時(shí)，數(shù)據(jù)通過傳輸閘I104傳送，并且NYEN被設(shè)定(set)為″0″。
如果JCLK＝0且NYEN＝0，這表示YCLK在JCLK周期開始的時(shí)候已經(jīng)致能(enable)。在這情形下，JCLK＝0邊緣需要關(guān)閉YCLK(如果計(jì)時(shí)器控制沒有這樣做的話)。JBOFF＝1，當(dāng)JCLK(JCY2)＝0且NYEN＝0時(shí)，通過最后YCLK關(guān)閉產(chǎn)生器34以同樣方法關(guān)閉YCLK。如果JBOFF＝1，則YRESB被迫為低電位，這樣再次通過M0的P通道裝置雙態(tài)觸發(fā)計(jì)數(shù)器的前半部(參閱圖3A～3C所示)，并且在JCLK的下一個(gè)上升邊緣時(shí)，NYEN節(jié)點(diǎn)雙態(tài)觸發(fā)而變回″1″，然后如果需要的話，YCLK啟動(dòng)電路再產(chǎn)生新的YCLK。
讀出/寫入致動(dòng)數(shù)據(jù)區(qū)塊26產(chǎn)生RWYEN訊號。當(dāng)在下一個(gè)JCLK下降邊緣需要YCLK時(shí)，RWYEN(Read Write Yclk ENable)變?yōu)楦唠娢??；蛘咭挥行У淖x出或?qū)懭氩僮餍枰猋CLK功能。請參閱圖3A～3C所示，在芯片中由ARS訊號變成高電位來指示一有效的讀出，而由WSCLM05訊號變成高電位來指示一有效的寫入。
請繼續(xù)參閱圖3A～3C所示，讀出數(shù)據(jù)(ARS)直接傳送經(jīng)過反相器U13以及NAND閘U14以產(chǎn)生RWYEN。不過，寫入數(shù)據(jù)根據(jù)JCLK移位，因此最后的YCLK配合有效的寫入數(shù)據(jù)在適當(dāng)?shù)闹芷诎l(fā)生。對于DDR1模式，這寫入數(shù)據(jù)必須移位半個(gè)周期。對于DDR2模式，這寫入數(shù)據(jù)必須移位一個(gè)半個(gè)周期。這些全部受讀出/寫入數(shù)據(jù)致動(dòng)數(shù)據(jù)電路所管理，因此如果RWYEN＝1時(shí)，則在下一個(gè)下降的JCLK邊緣需要YCLK。
NAND閘U14接收讀出、DDR1寫入以及DDR2寫入數(shù)據(jù)以產(chǎn)生RWYEN訊號，其中如果任何讀出或?qū)懭胄枰猋CLK，則RWYEN訊號為有效。
請參閱圖2所示，YCLK關(guān)閉自時(shí)鐘DDR2區(qū)塊28接收J(rèn)BOFF訊號并產(chǎn)生YOFF訊號，JBOFF訊號通過傳輸閘直接傳送至YOFF訊號，其中傳輸閘在DDR2模式為致能(啟動(dòng))，在DDR1模式為禁能(關(guān)閉)。因此，在DDR2模式，YOFF＝JBOFF，而且YCLK將在每一次JBOFF＝1時(shí)關(guān)閉。
YCLK關(guān)閉自時(shí)鐘DDR1區(qū)塊30接收J(rèn)CY2時(shí)鐘并產(chǎn)生YOFF訊號，JCY2訊號通過傳輸閘直接傳送至YOFF訊號，其中傳輸閘在DDR1模式為致能(啟動(dòng))，在DDR2模式為禁能(關(guān)閉)。因此，在DDR1模式，YOFF＝JCY2，而且YCLK將在每一次JCY2＝1時(shí)關(guān)閉。
YCLK啟動(dòng)產(chǎn)生器區(qū)塊32接收NYEN、JCY2以及RWYEN訊號并產(chǎn)生YOS訊號。因?yàn)閅CLK能藉由計(jì)時(shí)器或時(shí)鐘控制來終止，所以開始YCLK最簡單的方法為利用″單脈沖(one-shot pulse)″。YOS(Yclk on One-Shot)訊號即為單脈沖。
請參閱圖3A～3C所示，在JCLK下降以前，當(dāng)它在″1″狀態(tài)時(shí)，則JCY2＝1，JCLK4＝1，并且如果NYEN＝1且RWYEN＝1，則OSENB＝0。在這種狀態(tài)下，單脈沖產(chǎn)生器進(jìn)入準(zhǔn)備狀態(tài)。一旦JCLK下降，JCY2＝0且YOS＝1。
最后JCLK4＝0，且OSENB訊號已經(jīng)回到″1″的狀態(tài)，因此終止YOS脈沖。NYEN以及RWYEN訊號只有在JCLK＝1時(shí)才會(huì)改變狀態(tài)，所以JCLK下降邊緣總是決定YOS功能。反相器I67與I65的寬度和長度比常被偏斜(skew)以延遲JCLK4＝0并且決定YOS脈沖的寬度。
請參閱圖2所示，最后YCLK關(guān)閉產(chǎn)生器區(qū)塊34接收YTIMEB以及YOFF訊號，并將兩訊號通過NOR功能產(chǎn)生YEN訊號。如果YTIMEB以及YOFF兩訊號其中之一等于″1″時(shí)，則YEN＝0，且YCLK訊號回到關(guān)閉狀態(tài)(″0″)。
YCLK啟動(dòng)/關(guān)閉區(qū)塊36接收YEN以及YOS訊號并產(chǎn)生YCLK時(shí)鐘訊號。如果YEN＝1且YOS＝1，則在YCLK啟動(dòng)/關(guān)閉產(chǎn)生器中的閂鎖器被設(shè)定(set)且YCLK＝1。因?yàn)閅OS不久將消失，需要閂鎖器保持YCLK＝1的狀態(tài)。當(dāng)YEN＝0時(shí)，不是從計(jì)時(shí)器就是從JCLK控制，然后YCLK＝0。
請參閱圖3A～3C所示，在時(shí)鐘產(chǎn)生器50中有一些另外的訊號描述如下VBLH輸入至晶體管I51的閘極，為一內(nèi)部直流電壓源，用以提供參考標(biāo)準(zhǔn)給計(jì)時(shí)器延遲；TMSCLK輸入至反相器I76的輸入端，為一測試模式訊號，如果TMSCLK＝1，則增加更多電容值以增加最小YCLK寬度；PWRUP輸入至晶體管M7與M9的閘極，用以根據(jù)芯片上電(power-up)來初始化電路；WSCLM05輸入至傳輸閘I128的輸入端，為芯片的有效的寫入狀態(tài)指示器；JCLK輸入至反相器I59的輸入端，為主或芯片時(shí)鐘；DDR2輸入至反相器I90的輸入端，為DDR2模式控制訊號；以及ARS輸入至反相器U13的輸入端，為芯片的有效讀出狀態(tài)指示器。
請注意圖3，計(jì)時(shí)器延遲通過連接各個(gè)MOS裝置(I79、I83、I85)至YTIME節(jié)點(diǎn)，以調(diào)整電路電容值(net capacitance)。
應(yīng)用至這部份的外部時(shí)鐘的時(shí)鐘頻率(clock rate)稱為″CYCLE″、″1Tck″或只是″tck″。主內(nèi)部時(shí)鐘有相同的頻率或tck值。主內(nèi)部時(shí)鐘稱為″JCLK″。當(dāng)提到時(shí)鐘訊號，″tcl″表示″時(shí)鐘低電位時(shí)間″，即時(shí)鐘訊號為低電位時(shí)的時(shí)間?！錿ch″表示″時(shí)鐘高電位時(shí)間″，即時(shí)鐘訊號為高電位時(shí)的時(shí)間。tcl與tch之和(tcl+tch)等于tck，或該時(shí)鐘頻率。
在操作時(shí)，如果需要存取記憶體陣列(讀出或?qū)懭氩僮?，YCLK訊號只在芯片時(shí)鐘下降邊緣初始化。這樣允許對YCLK訊號而言的DDR2時(shí)序?yàn)橐徽麄€(gè)周期寬。如果YCLK寬度等于Tcl+Tch，則自由運(yùn)作的YCLK不能被使用，這是因?yàn)榇饲闆r在開始YCLK的地方?jīng)]有數(shù)據(jù)的緣故。依照本發(fā)明較佳實(shí)施例的時(shí)鐘產(chǎn)生器的時(shí)序和操作將在后文做更進(jìn)一步討論。
不論DDR1或DDR2，如果YCLK致動(dòng)得夠久以致于計(jì)時(shí)器終止，則計(jì)時(shí)器禁能YCLK。模式1-ΔtYCLK Δtimer，對于DDR1以及DDR2為真(true)。請參閱圖5所示，訊號群組38以及40。
對DDR1來說，如果Δtimer＞tcl，則芯片時(shí)鐘的下一個(gè)上升邊緣禁能YCLK。模式2-ΔtYCLK tcl。請參閱圖5所示，訊號群組42。
對DDR1來說，如果一讀出或?qū)懭霝橹聞?dòng)，則YCLK在芯片時(shí)鐘的每一個(gè)下降邊緣初始化。請參閱圖5所示，訊號群組40以及42。
對DDR2來說，如果Δtimer＞tcl+tch＝tck周期時(shí)間，則模式3-芯片時(shí)鐘的下一個(gè)下降邊緣禁能YCLK。請參閱圖5所示，訊號群組44。
對DDR2來說，因?yàn)樾酒瑫r(shí)鐘的下降邊緣能夠致能(初始化)或禁能YCLK，一旦YCLK因芯片時(shí)鐘下降而初始化，此后它只能在每一個(gè)其它周期上初始化另一個(gè)YCLK。請參閱圖4所示。
以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的方法及技術(shù)內(nèi)容作出些許的更動(dòng)或修飾為等同變化的等效實(shí)施例，但是凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種YCLK產(chǎn)生器，用以產(chǎn)生一內(nèi)部時(shí)鐘訊號，以存取集成電路記憶體中的感測放大器，其特征在于其包括一具有選擇性地致能該內(nèi)部時(shí)鐘訊號功能的裝置。
2.一種YCLK產(chǎn)生器，用以產(chǎn)生一內(nèi)部時(shí)鐘訊號，以存取集成電路記憶體中的感測放大器，其特征在于其包括一具有可根據(jù)三個(gè)不同操作模式以終止該內(nèi)部時(shí)鐘訊號功能的裝置。
3.根據(jù)權(quán)利要求2所述的YCLK產(chǎn)生器，其特征在于其中第一個(gè)操作模式包括計(jì)時(shí)器模式。
4.根據(jù)權(quán)利要求2所述的YCLK產(chǎn)生器，其特征在于其中第二個(gè)操作模式包括DDR1模式。
5.根據(jù)權(quán)利要求2所述的集成電路裝置，其特征在于其中第一個(gè)操作模式包括DDR2模式。
6.一種YCLK產(chǎn)生器，用以產(chǎn)生一內(nèi)部時(shí)鐘訊號，以存取集成電路記憶體中的感測放大器，其特征在于其包括一在DDR1操作模式下，具有在主時(shí)鐘的下一個(gè)上升邊緣關(guān)掉該內(nèi)部時(shí)鐘訊號功能的裝置，以及另一在DDR2操作模式下，具有在主時(shí)鐘的下一個(gè)下降邊緣關(guān)掉該內(nèi)部時(shí)鐘訊號功能的裝置。
7.一種產(chǎn)生內(nèi)部時(shí)鐘訊號的方法，用以產(chǎn)生一內(nèi)部時(shí)鐘訊號，以存取集成電路記憶體中的感測放大器，其特征在于其包括選擇性地致能該內(nèi)部時(shí)鐘訊號。
8.一種產(chǎn)生內(nèi)部時(shí)鐘訊號的方法，用以產(chǎn)生一內(nèi)部時(shí)鐘訊號，以存取集成電路記憶體中的感測放大器，其特征在于其包括根據(jù)三個(gè)不同操作模式以終止該內(nèi)部時(shí)鐘訊號。
9.根據(jù)權(quán)利要求8所述的產(chǎn)生內(nèi)部時(shí)鐘訊號的方法，其特征在于其中第一個(gè)操作模式包括根據(jù)計(jì)時(shí)器模式以終止該內(nèi)部時(shí)鐘訊號。
10.根據(jù)權(quán)利要求8所述的產(chǎn)生內(nèi)部時(shí)鐘訊號的方法，其特征在于其中第二個(gè)操作模式包括根據(jù)DDR1模式以終止該內(nèi)部時(shí)鐘訊號。
11.根據(jù)權(quán)利要求8所述的產(chǎn)生內(nèi)部時(shí)鐘訊號的方法，其特征在于其中第三個(gè)操作模式包括根據(jù)DDR2模式以終止該內(nèi)部時(shí)鐘訊號。
12.一種產(chǎn)生內(nèi)部時(shí)鐘訊號的方法，用以產(chǎn)生一內(nèi)部時(shí)鐘訊號，以存取集成電路記憶體中的感測放大器，其特征在于其包括在DDR1操作模式下，在主時(shí)鐘下一個(gè)上升邊緣關(guān)掉該內(nèi)部時(shí)鐘訊號，以及在DDR2操作模式下，在主時(shí)鐘下一個(gè)下降邊緣關(guān)掉該內(nèi)部時(shí)鐘訊號。
13.一種YCLK產(chǎn)生器，用以產(chǎn)生一內(nèi)部時(shí)鐘訊號，以存取集成電路記憶體中的感測放大器，其特征在于其包括一電路系統(tǒng)(circuitry)，用以選擇性地致能該內(nèi)部時(shí)鐘訊號。
14.根據(jù)權(quán)利要求13所述的YCLK產(chǎn)生器，其特征在于其更包括一輸入，用以接收一芯片時(shí)鐘訊號。
15.根據(jù)權(quán)利要求13所述的YCLK產(chǎn)生器，其特征在于其中用以選擇性地致能該內(nèi)部時(shí)鐘訊號的該電路系統(tǒng)包括一YCLK周期交替電路。
16.根據(jù)權(quán)利要求13所述的YCLK產(chǎn)生器，其特征在于其中用以選擇性地致能該內(nèi)部時(shí)鐘訊號的該電路系統(tǒng)包括一電路，用以回應(yīng)讀出/寫入致動(dòng)訊號。
17.根據(jù)權(quán)利要求13所述的YCLK產(chǎn)生器，其特征在于其中用以選擇性地致能該內(nèi)部時(shí)鐘訊號的該電路系統(tǒng)包括一計(jì)時(shí)器控制電路。
18.根據(jù)權(quán)利要求13所述的YCLK產(chǎn)生器，其特征在于其更包括一輸入，用以接收一電源上電(power up)訊號。
19.根據(jù)權(quán)利要求13所述的YCLK產(chǎn)生器，其特征在于其更包括一輸入，用以接收一DDR1控制訊號。
20.根據(jù)權(quán)利要求13所述的YCLK產(chǎn)生器，其特征在于其更包括一輸入，用以接收一DDR2控制訊號。
全文摘要
本發(fā)明是有關(guān)于一種用以控制記憶體陣列存取的時(shí)鐘產(chǎn)生器及其方法，該時(shí)鐘產(chǎn)生器可以相容于DDR1以及DDR2應(yīng)用。即使是在主芯片時(shí)鐘一直在運(yùn)作時(shí)，YCLK訊號也只在集成電路記憶體上發(fā)生一致動(dòng)讀出或?qū)懭霑r(shí)才會(huì)啟動(dòng)。在時(shí)鐘產(chǎn)生器內(nèi)的一個(gè)電路區(qū)塊(YCLK啟動(dòng)產(chǎn)生器)用以偵測何時(shí)致動(dòng)一讀出或?qū)懭?，并在?nèi)部時(shí)鐘的下一個(gè)下降邊緣初始化YCLK訊號。兩個(gè)獨(dú)立的機(jī)制用以決定何時(shí)終止YCLK。一個(gè)機(jī)制是計(jì)時(shí)器路徑，另一個(gè)是由DDR1以及DDR2控制訊號所決定的路徑。計(jì)時(shí)器路徑是完全地以時(shí)間為基礎(chǔ)，并且對DDR1和DDR2部分或操作模式是一樣的。另一個(gè)訊號路徑不同于DDR1以及DDR2操作模式。DDR1控制訊號在內(nèi)部時(shí)鐘的下一個(gè)上升邊緣關(guān)閉YCLK，而DDR2控制訊號在內(nèi)部時(shí)鐘的下一個(gè)下降邊緣關(guān)閉YCLK。
文檔編號G11C7/22GK1753100SQ200510051268
公開日2006年3月29日 申請日期2005年3月3日 優(yōu)先權(quán)日2004年9月23日
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