專(zhuān)利名稱(chēng)：半導(dǎo)體記憶電路及其待命模式操作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種具有控制器的半導(dǎo)體電路，使得半導(dǎo)體記憶電路可被切換為降低電流消耗的待命模式，以及關(guān)于一種對(duì)于處在降低電流消耗的待命模式中的半導(dǎo)體記憶電路的操作方法。
背景技術(shù)：
集成半導(dǎo)體記憶電路通常是操作于一待命模式中，其中一方面所述電路不執(zhí)行功能或是僅執(zhí)行一些功能，另一方面，所述電路亦僅具有降低的電流消耗或功率需求，且因而其可在最短的時(shí)間內(nèi)功能不受限地進(jìn)入操作模式。根本上，在由電池或是蓄電池提供電能的行動(dòng)裝置中，此種待命模式是重要的，以將平均的功率需求最小化，并且將電池或蓄電池電荷的服務(wù)時(shí)間最大化。更重要的是，在另一方面，這些行動(dòng)裝置，例如行動(dòng)電話、組織器等或是至少其許多的組件通常是在主要是在待命模式中，且另一方面，可在待命模式外，整合驅(qū)動(dòng)功率需求的其它更強(qiáng)大的功能。
例如，用于模擬組件的更新電路的不同部分、漏電流以及供應(yīng)電流，對(duì)于待命模式中的待命電流或是功率需求是有貢獻(xiàn)的。對(duì)于低功率的應(yīng)用或是被最佳化用于低功率需求的應(yīng)用而言，可藉由電路技術(shù)或是藉由較不嚴(yán)厲的技術(shù)系數(shù)，而將部分的漏電流降低?？山逵蓪澐肿罴鸦?，特別是使用盡可能短的位線，而使更新電路保持低的功率需求。
本發(fā)明的目的是包含提供一半導(dǎo)體記電路以及半導(dǎo)體記憶電路的操作方法，其中所述的半導(dǎo)體記憶電路是在一待命模式中具有降低的功率需求。
藉由權(quán)利要求1中的半導(dǎo)體記憶電路，以及權(quán)利要求12中的方法，而達(dá)到本發(fā)明的目的。

發(fā)明內(nèi)容
本發(fā)明提供一半導(dǎo)體記憶電路，其具有一控制器，藉以使得所述半導(dǎo)體記憶電路可被切換為具有降低功率需求的待命模式，具有一模擬子電路，其具有一功率輸入與一信號(hào)輸出，其中用于饋送電能的一切換裝置系連接至功率輸入，且所述的控制器是連接至所述的切換裝置，因而所述的切換裝置是受到所述控制器的驅(qū)動(dòng)，在此方式中，在待命模式中的切換裝置于第一周期重復(fù)時(shí)間期間，將電能供應(yīng)于所述的模擬子電路，且在第二周期重復(fù)時(shí)間期間，并不供應(yīng)電能于所述的模擬子電路。
本發(fā)明更提供一種用于操作一半導(dǎo)體記憶電路的方法，其中所述的半導(dǎo)體記憶電路是于具降低功率需求的待命模式中且具有一模擬子電路，所述的方法包含以下步驟a)在一第一時(shí)間期間中，提供電能于所述的模擬子電路；以及b)在一第一時(shí)間期間中，不提供電能于所述的模擬子電路，步驟a)與b)系周期性重復(fù)。
本發(fā)明的基礎(chǔ)在于無(wú)法任意將模擬電路或子電路的功率需求選為小的，這是由于會(huì)造成對(duì)于速度或準(zhǔn)確度的不利影響。一模擬電路的功率需求越低，則可被定義的個(gè)別電路組件的系數(shù)通常越差。這會(huì)造成一致性能的退化、模擬電路性質(zhì)更大的變化，以及其仿真性更差。再者，當(dāng)功率需求降低且電流降低時(shí)，對(duì)于輻射干擾或是外部電磁干擾的敏感性變得更大。另一方面，模擬子電路功率需求的比例更大于成比例的效果，特別是在半導(dǎo)體記憶電路所具有的功率需求中，由更新電路所形成的小比例功率需求。
模擬子電路例如為電壓產(chǎn)生器。由于以電壓產(chǎn)生器供應(yīng)電壓與電能至電流消耗單元，所述的電流消耗單元通常具有相同的尺寸且與內(nèi)存的尺寸幾乎無(wú)關(guān)，用于待命模式的電壓產(chǎn)生器其尺寸通常與內(nèi)存尺寸無(wú)關(guān)。所述電壓產(chǎn)生器的功率需求，實(shí)質(zhì)上是取決于內(nèi)存尺寸。所以，特別是對(duì)于小的內(nèi)存尺寸，在待命模式中功率需求的更低限制，主要是由產(chǎn)生器的模擬電路部分決定。另一方面，由于不考慮低功率需求或是由于需要低功率需求，功率電壓亦低，所以無(wú)法允許模擬組件相對(duì)大的不正確性。
同樣應(yīng)用于電壓產(chǎn)生器與其它模擬子電路，例如放大器、重復(fù)器、比較器等，其對(duì)于形成自主模塊的半導(dǎo)體存儲(chǔ)元件以及對(duì)于集成半導(dǎo)體電路的內(nèi)存都是精確的，例如在同一半導(dǎo)體基質(zhì)上的處理器。
本發(fā)明的基礎(chǔ)是在于以計(jì)時(shí)的方式而非持續(xù)性地供應(yīng)電能于模擬子電路，而降低一半導(dǎo)體記憶電路的模擬子電路的平均功率需求。例如，每30微秒，供應(yīng)電能于所述模擬子電路達(dá)3微秒。因而，相較于持續(xù)的能量供應(yīng)，所述模擬子電路的平均功率需求降低約90％。關(guān)于功率需求，相較于不計(jì)時(shí)的方式，模擬子電路的尺寸受到較小的限制。因此，所述的模擬子電路可被最佳化而具有最佳的操作性質(zhì)。特別地， 不考慮主動(dòng)操作模式中的低功率需求，所述模擬子電路對(duì)于輻射干擾或電磁干擾，具有較低的敏感性。再者，可更適當(dāng)?shù)貨Q定個(gè)別組件與整個(gè)模擬子電路的系數(shù)，且其具有較小的變化范圍。在設(shè)計(jì)階段中，亦可改善所述模擬子電路的一致性能與仿真。
當(dāng)開(kāi)啟或關(guān)閉對(duì)于模擬子電路的能量供應(yīng)以及相關(guān)功率受阻時(shí)，相較于待命模式中的整體功率需求，所發(fā)生或使用開(kāi)啟或關(guān)閉電流是小的。所以，藉由負(fù)荷比例而降低平均功率需求。所述的負(fù)荷比例是指提供功率至模擬子電路的時(shí)間期間與開(kāi)啟關(guān)閉周期期間的比例。
根據(jù)本發(fā)明，降低功率需求并不是藉由模擬子電路的對(duì)應(yīng)設(shè)計(jì)，而是藉由對(duì)于功率供應(yīng)器的計(jì)時(shí)。這樣的計(jì)時(shí)方式很自然地形成模擬子電路輸出電壓(EN)的周期性變動(dòng)。然而，所述的變動(dòng)可被最小化，例如藉由抑止已存在模擬子電路信號(hào)輸出的電容，或是藉由將其最佳化，或是藉由附加的低通過(guò)率器(RC組件等)。藉由變化抑止電容的程度，可在降低待命模式中的功率需其與所述變動(dòng)之間，建立一最佳化。在此范例中，由于電容已存在，以及在待命模式中電流值的規(guī)模很小，所以抑止電容對(duì)于芯片的尺寸僅有微小的影響。藉由抑止電容或其它低通濾波器，亦可能在所述模擬子電路中，部分地緩和內(nèi)部節(jié)點(diǎn)電壓，這是由于幾乎亦可任意地保持所述電壓上的可能變動(dòng)為小。
一模擬子電路的輸出電壓上的變動(dòng)，亦取決于電流，其是流至連接于下游的子電路或是自后者被移除。藉由協(xié)調(diào)計(jì)時(shí)串聯(lián)的多個(gè)子電路，透過(guò)技術(shù)性地計(jì)時(shí)，最后可完全降低所述變動(dòng)。
本發(fā)明另一個(gè)重要的優(yōu)點(diǎn)是其可被輕易地集成于現(xiàn)存的電路中或是被插入所述的模擬子電路，這是由于僅有切換晶體管必須被配置于所述模擬子電路的功率輸入。不需要修飾或增加敏感的模擬組件。在此范例中，藉由低頻噪音組件，將所述變動(dòng)降低至開(kāi)啟/關(guān)閉頻率。


本發(fā)明較佳實(shí)施例更詳細(xì)的說(shuō)明其所伴隨的圖式如下。
圖1是一概示圖，其是根據(jù)本發(fā)明的一實(shí)施例，說(shuō)明一半導(dǎo)體記憶電路。
圖2是一概示圖，其是詳細(xì)說(shuō)明圖1的半導(dǎo)體記憶電路。
圖3是一概示圖，其是說(shuō)明一模擬子電路的電路圖。
圖4是一概示圖，其是根據(jù)本發(fā)明的一較佳實(shí)施例，說(shuō)明一控制器。
圖5是一流程圖，其是根據(jù)本發(fā)明的一較佳實(shí)施例，說(shuō)明本發(fā)明的方法。
圖5中的附圖標(biāo)號(hào)的含義如下130開(kāi)始132開(kāi)始操作記憶電路134何種操作模式？142開(kāi)啟第一子電路的功率供應(yīng)器144關(guān)閉第一子電路的功率供應(yīng)器146開(kāi)啟第二子電路的功率供應(yīng)器148關(guān)閉第二子電路的功率供應(yīng)器152開(kāi)啟第二子電路的功率供應(yīng)器154開(kāi)啟第一子電路的功率供應(yīng)器156關(guān)閉第一子電路的功率供應(yīng)器162開(kāi)啟兩子電路的功率供應(yīng)器具體實(shí)施方式
圖1是一半導(dǎo)體記憶電路10的概示圖，其包含一記憶胞元數(shù)組12或是記憶胞元與振蕩器14的數(shù)組，用以產(chǎn)生一時(shí)間信號(hào)，以控制一更新電路16，用于更新所述記憶胞元數(shù)組12的記憶胞元。再者，所述的半導(dǎo)體記憶電路10是包含一第一模擬子電路22，一第二子電路24，其不需要是模擬，一第三模擬子電路26以及一控制器28，其更詳細(xì)的說(shuō)明如圖2所示。在本發(fā)明的實(shí)施例中，所述第一子電路22與所述第三子電路26是電壓產(chǎn)生器，用于產(chǎn)生一參考電壓或是其它輸入電壓于所述的第二子電路24。所述的第二子電路24是數(shù)字或是模擬子電路，例如一接收器、一放大器、一比較器等。所述半導(dǎo)體記憶電路10的其它子電路，特別是其它電壓產(chǎn)生器、放大器、重復(fù)器、比較器、更新電路等，并未顯是于圖1中，以使得圖1更佳清楚易懂。
圖2是一概示圖，其是說(shuō)明所述子電路22、24、26、所述控制器28、所述振蕩器14及其組合或是電路交互連接。首先，模擬子電路22具有終端32、34、36。所述第一終端32與所述第二終端34形成一第一功率輸入，以及所述第一終端32與所述第三終端36形成所述第一子電路22的第二功率輸入。再者，所述第一子電路22具有一信號(hào)輸出38。所述第一終端32是透過(guò)一第一開(kāi)關(guān)42而連接至一參考電位VSS。所述第二終端34是透過(guò)一第二開(kāi)關(guān)44而連接至一第一供應(yīng)電位VDD。所述第三終端36是透過(guò)一第三開(kāi)關(guān)46而連接至一第二供應(yīng)電位VDD’。
所述第一開(kāi)關(guān)42，所述第二開(kāi)關(guān)44以及所述第三開(kāi)關(guān)形成一第一切換裝置，其是連接至所述第一子電路22的所述第一功率輸入32、34、36。
所第二子電路24具有一信號(hào)輸入50連接至第一子電路的信號(hào)輸出38。再者，所述第二子電路24具有一第四終端52以及一第五終端54，其形成所述第二子電路24的功率輸入。所述第四終端52是透過(guò)一第四開(kāi)關(guān)56而連接至所述的參考電位VSS。所述的第五終端54是透過(guò)一第五開(kāi)關(guān)58而連接至所述第一供應(yīng)電位VDD。
所述第四開(kāi)關(guān)56與第五開(kāi)關(guān)58形成一第二切換裝置，其是連接至所述第二子電路24的第二功率輸入52、54。
第三模擬子電路26具有一第二信號(hào)輸出60，其是與第一子電路38的第一信號(hào)輸出37以及第二子電路24的信號(hào)輸入50并聯(lián)連接。再者，所述的第三子電路26具有一第六終端62以及一第七終端64，其形成所述第三子電路26的功率輸入。所述第六終端62是透過(guò)一第六開(kāi)關(guān)66而連接至所述參考電位VSS。所述第七終端64是透過(guò)一第七開(kāi)關(guān)68而連接至所述第一供應(yīng)電位VDD。
所述第六開(kāi)關(guān)66與第七開(kāi)關(guān)68形成一第三切換裝置，其是連接至所述第三子電路26的第三功率輸入62、64。
所述控制器28是連接至所述振蕩器14，以自后者接收一時(shí)間信號(hào)，以因應(yīng)所述時(shí)間信號(hào)而控制所述開(kāi)關(guān)42、44、46、56、58、66、68。
所述第一子電路22的第一信號(hào)輸出38、第三子電路26的第二信號(hào)輸出60，以及第二子電路24的信號(hào)輸入50是透過(guò)一抑止電容或是電容器70，而連接至所述的參考電位VSS。所述電容器70與第一子電路22的第一信號(hào)輸出38的輸出阻抗以及第三子電路26的第二信號(hào)輸出60的輸出阻抗，形成一低通濾波器，用于緩和第一子電路22與第三子電路26的輸出信號(hào)。
所述開(kāi)關(guān)42、44、46、56、58、66、68較佳為晶體管，且更佳為場(chǎng)效晶體管。在此范例中，所述第一開(kāi)關(guān)42、所述第四開(kāi)關(guān)56與所述第六開(kāi)關(guān)66較佳為n信道晶體管，以及所述第二開(kāi)關(guān)44、所述第三開(kāi)關(guān)46、所述第五開(kāi)關(guān)58以及所述第七開(kāi)關(guān)68系為p信道晶體管。被分配到相同子電路22的所有p信道晶體管44、46、58、68或是所有p信道晶體管44、46，較佳是位于同一n型槽，其未被切換，且是連接至第一供應(yīng)電位VDD或是第二供應(yīng)電位VDD’。
一子電路的功率輸入的終端數(shù)目以及所述子電路連接至電源供應(yīng)所需透過(guò)的切換裝置的開(kāi)關(guān)對(duì)應(yīng)數(shù)目，總計(jì)可為2，在此范例為所述第二子電路24與所述第三子電路26，或是更多，如此范例中的第一子電路22。較佳為，各個(gè)重要的內(nèi)部干擾電位節(jié)點(diǎn)或是供應(yīng)電位節(jié)點(diǎn)是透過(guò)一分開(kāi)的終端與一分開(kāi)的開(kāi)關(guān)，而連接至對(duì)應(yīng)的干擾電位與供應(yīng)電位。在此范例中，在功率供應(yīng)器關(guān)閉之后，所述參考電位或是供應(yīng)電位節(jié)點(diǎn)可假設(shè)電位彼此獨(dú)立，這是由于在功率供應(yīng)器開(kāi)啟之后，再次明顯縮短短暫的回復(fù)程序。選擇性重要的或是全部的供應(yīng)電位節(jié)點(diǎn)較佳是透過(guò)抑止電容而連接至所述參考電位，以保持其電位，亦在功率供應(yīng)器關(guān)閉后，保持其電位。藉由轉(zhuǎn)換閘，將子電路中內(nèi)部隔離的節(jié)點(diǎn)自驅(qū)動(dòng)器分開(kāi)。
在圖2所示的實(shí)施例中，所述供應(yīng)電位VDD、VDD’可相同或不同。各個(gè)子電路可連接至一或多個(gè)參考電位與供應(yīng)電位，這是取決于其功率輸入的終端數(shù)目。
在此實(shí)施例中，第一模擬子電路22與第三模擬子電路26是電壓產(chǎn)生器，用于產(chǎn)生一輸入電壓于所述的第二子電路24。在此范例中，當(dāng)所述半導(dǎo)體記憶電路10于待命模式時(shí)，提供所述第一子電路22，以在所述第二子電路24產(chǎn)生所述輸入電壓。當(dāng)所述半導(dǎo)體記憶電路10具有不受限的功能且處在外于所述待命模式的主動(dòng)操作模式時(shí)，提供第三子電路26，以在所述第二子電路24產(chǎn)生所述輸入電壓。
在所述主動(dòng)操作模式中，所述控制器28是將所述第三子電路26連接至功率供應(yīng)器，而當(dāng)所述半導(dǎo)體記憶電路10于待命模式時(shí)，其自功率供應(yīng)器將所述第三子電路26隔離。在待命模式中，所述控制器28是控制第一切換裝置42、44、46，因而所述第一子電路22是周期性地連接至功率供應(yīng)器且是周期性地自電壓供應(yīng)器隔離。例如，每30微秒，所述的第一子電路22連接至所述功率供應(yīng)器達(dá)3微秒。這表示所述第一開(kāi)關(guān)42、第二開(kāi)關(guān)44以及第三開(kāi)關(guān)46是同時(shí)周期性地交錯(cuò)封閉3微秒，且而后全部同時(shí)開(kāi)啟27微秒。
所述控制器28較佳的設(shè)計(jì)是其控制所述切換裝置42、44、46，因而在主動(dòng)模式中，除了第三子電路26之外，亦以不間斷的方式提供功率于所述的第一子電路22。
所述控制器28是控制所述第二切換裝置46、58，因而所述的第二子電路24在主動(dòng)模式中，是以不間斷的方式連接至功率供應(yīng)器，且同于所述第一子電路22，在待命模式中，是以周期性計(jì)時(shí)的方式連接至功率供應(yīng)器。所述控制器28較佳是控制待命模式中的所述第二切換裝置56、58，且周期同于所述第三切換裝置42、44、46，而在此方式中，所述第一子電路22與所述第二子電路24并未在同一時(shí)間點(diǎn)同時(shí)連接至功率供應(yīng)器。例如，在30微秒內(nèi)，首先所述第一子電路22是連接至功率供應(yīng)器達(dá)3微秒。而后，在所述第一子電路22與所述第二子電路24短暫不連接至功率供應(yīng)器達(dá)50ns之后，所述第二子電路24連接至所述功率供應(yīng)器。在剩余約24微秒的時(shí)間中，第一子電路22與第二子電路24再次不連接至所述功率供應(yīng)器。當(dāng)所述第一子電路22不連接至所述功率供應(yīng)器時(shí)，藉由電容器70，將所述第一子電路22的第一信號(hào)輸出38與第二子電路24的信號(hào)輸出50的電位保持固定。
上述第一子電路22與第二子電路24具有補(bǔ)償計(jì)時(shí)的功率供應(yīng)器或是第一子電路22與第二子電路24不重疊的功率供應(yīng)相，使得所述第一子電路22的變動(dòng)處于第二子電路24的主動(dòng)相之外。這有效地防止干擾產(chǎn)生。
對(duì)于其它的模擬組件或是子電路，為了簡(jiǎn)化電路，可能使用失能(DISABLE)測(cè)試模式于各個(gè)電壓產(chǎn)生器，因而以除去個(gè)別產(chǎn)生器電流。如上所述，轉(zhuǎn)換程序以及可能相關(guān)的調(diào)整短暫回復(fù)程序，較佳是藉由(大的)抑止電容而變得無(wú)效。所述抑止電容尺寸雖小持續(xù)流動(dòng)負(fù)載電流，亦不導(dǎo)致明顯的變動(dòng)。
在超過(guò)兩個(gè)子電路的范例中，其中在待命模式中計(jì)時(shí)功率供應(yīng)器，可能且有利的是有超過(guò)兩個(gè)不同的相與計(jì)時(shí)相位，用于控制對(duì)應(yīng)的切換裝置。開(kāi)啟相取決于連接于個(gè)別相的最慢電路部分。這形成許多相，如同將子電路分配給計(jì)時(shí)相位。
在基礎(chǔ)概念中，計(jì)時(shí)相位的數(shù)目可被減少至3，稱(chēng)為兩非重疊計(jì)時(shí)相位(如上所述)以及(較佳實(shí)質(zhì)時(shí)完全)重疊兩計(jì)時(shí)相位的一計(jì)時(shí)相位。在包含多個(gè)子電路的信號(hào)鏈中，其功率供應(yīng)器是由兩個(gè)非重疊計(jì)時(shí)相位交錯(cuò)控制。重疊于他兩計(jì)時(shí)相位的第三計(jì)時(shí)相位，提供一導(dǎo)線的可能性，因此在第二非重疊計(jì)時(shí)相位開(kāi)始之前，內(nèi)部信號(hào)可自行調(diào)整，且可保持短的此計(jì)時(shí)相位。藉由重疊其它兩計(jì)時(shí)相位的第三計(jì)時(shí)相位之輔助，可進(jìn)一步將待命模式中可允許的變動(dòng)與平均功率需求之間的妥協(xié)最佳化。藉由所述第三計(jì)時(shí)相位，可控制一子電路的功率供應(yīng)器或是僅一子電路的一部分。例如，圖2中所述第一子電路的功率供應(yīng)器是藉由第一第三計(jì)時(shí)相位，透過(guò)第一終端32與第二終端34而受到控制，而第三開(kāi)關(guān)46是藉由第三計(jì)時(shí)相位而受到控制。
所述控制器28自所述振蕩器14接收觸發(fā)脈沖或是時(shí)間信號(hào)，其中所述振蕩器14是用以控制所述更新電路16，其適用于更新記憶胞元數(shù)組12的記憶胞元。結(jié)果，由于可省掉一時(shí)間信號(hào)的振蕩器或其它產(chǎn)生器，所以不會(huì)產(chǎn)生在待命模式中有損于電流平衡或是平均功率需求的額外功率需求。在此范例中，對(duì)于更新記憶胞元數(shù)組的記憶胞元，任何相同的觸發(fā)脈沖是用于計(jì)時(shí)所述子電路22、24的功率供應(yīng)器，因而兩程序同時(shí)發(fā)生或是具有相同的相偏移，或是計(jì)時(shí)該功率供應(yīng)器的一控制信號(hào)是得自用于更新程序的觸發(fā)脈沖，其中所述控制信號(hào)具有更高或更低的頻率。
在整個(gè)半導(dǎo)體記憶電路10的功率供應(yīng)器已被開(kāi)啟之后，對(duì)于一受控制的振動(dòng)或是半導(dǎo)體記憶電路10所有組件的暫時(shí)回復(fù)以及所有(內(nèi)部)信號(hào)于開(kāi)啟模式，執(zhí)行或處理一開(kāi)啟順序。在此開(kāi)啟模式中，所述控制器28控制切換裝置，因而所述子電路22、24、26是以持續(xù)或不間斷的方式而非計(jì)時(shí)方式，而連接至功率供應(yīng)器，或是被供以電功率。這使得對(duì)于不同內(nèi)部操作狀態(tài)、電位與位準(zhǔn)無(wú)共同影響，導(dǎo)致(共同)干擾或甚至造成半導(dǎo)體記憶電路無(wú)法適當(dāng)開(kāi)啟。
如圖2所述，除了用于主動(dòng)模式的電壓產(chǎn)生器(第三子電路26)之外，亦操作用于待命模式的待命電壓產(chǎn)生器(第一子電路22)，以精確持續(xù)性且不計(jì)時(shí)功率供應(yīng)器。僅對(duì)于所述半導(dǎo)體記憶電路的主動(dòng)存取是否無(wú)外部需求，其中用于主動(dòng)模式的所述電壓產(chǎn)生器是被關(guān)閉，且以計(jì)時(shí)的方式，提供電功率于待命模式的待命電壓產(chǎn)生器。
在動(dòng)態(tài)內(nèi)存(DRAMs；DRAM＝動(dòng)態(tài)隨機(jī)存取內(nèi)存)的例子中，如上所述，其中較佳為用于控制記憶胞元更新的內(nèi)部振蕩器，是用于計(jì)時(shí)功率供應(yīng)器的控制，且記憶胞元的內(nèi)部控制與處理更新并未被處理為主動(dòng)存取。由于是以分散的方式完成更新，所以可藉由抑止電容而在短時(shí)間處理所造成的功率需求。在以待命電壓產(chǎn)生器充電的抑止電容以及欲建立的電位被更新之前，仍有足夠的時(shí)間。這可避免主動(dòng)模式中具有平行路徑高電流的電壓產(chǎn)生器的激活狀態(tài)，使得待命模式中計(jì)時(shí)功率供應(yīng)器的優(yōu)點(diǎn)變得無(wú)效。
圖3是一概示圖，其是簡(jiǎn)單說(shuō)明第一模擬子電路22的內(nèi)部構(gòu)造。在此范例中，所述子電路22具有一第一終端32與一第二終端34，其共同形成所述子電路22的功率輸入。
包含三個(gè)電阻器86、88、90的一電壓分配器，是連接于所述第一終端32與所述第二終端34之間。一第一寄生電容94存在于第一電阻器86與第二電阻器88間的第一節(jié)點(diǎn)92以及所述參考電位之間。一第二寄生電容98存在于第二電阻器88與第三電阻器90間的第二節(jié)點(diǎn)96以及所述參考電位之間。一第三寄生電容102存在于第三電阻器90與第二終端34間的第三節(jié)點(diǎn)100以及所述參考電位之間。所述第二節(jié)點(diǎn)96是連接至所述信號(hào)輸出38。所述信號(hào)輸出38是透過(guò)一抑止電容70而接地。
具有開(kāi)關(guān)42(圖2)功能的一n信道場(chǎng)效晶體管106，是配置于所述第一終端32與所述參考電位VSS之間。具有開(kāi)關(guān)44(圖2)功能的一p信道場(chǎng)效晶體管108，是配置于所述第二終端34與所述供應(yīng)電位VDD之間。請(qǐng)參閱圖2與上述說(shuō)明，藉由所述控制器28切換所述場(chǎng)效晶體管106、108，以將子電路22連接至功率供應(yīng)器或是將其自功率供應(yīng)器隔離。所述寄生電容94、98、102的最佳設(shè)計(jì)是在所述晶體管108、106被關(guān)閉之后，在節(jié)點(diǎn)96所建立的電壓是對(duì)應(yīng)于關(guān)閉之前鎖存在的電壓。這可藉由在節(jié)點(diǎn)100或92對(duì)應(yīng)的額外寄生電容所達(dá)成。
圖4是一概示圖，其是說(shuō)明一控制器28，其是類(lèi)似于圖1中所使用的控制器。圖4中所述的控制器28具有三個(gè)控制輸出110、112、114，如上所述，其提供兩個(gè)控制信號(hào)具有非重疊的計(jì)時(shí)相位以及一第三控制信號(hào)，其具有重疊于其它兩計(jì)時(shí)相位的一計(jì)時(shí)相位。在控制輸入116、118、120、122，所述控制器28是接收一脈沖信號(hào)或是時(shí)間信號(hào)與其它的控制信號(hào)，其是代表例如半導(dǎo)體記憶電路10的無(wú)負(fù)載操作或是其待命模式或是激活供應(yīng)電壓(開(kāi)啟)。
圖5是一概示流程圖，其是說(shuō)明本發(fā)明的方法，其用于例如圖1與圖2中所述的半導(dǎo)體記憶電路或是用于所述半導(dǎo)體記憶電路的控制器28的控制下所進(jìn)行的方法。在此范例中，除了所述的主動(dòng)模式與待命模式之外，有另一不同的待命模式，其中持續(xù)供應(yīng)功率至第二子電路24，而以計(jì)時(shí)的方式供應(yīng)功率于第一子電路22。
在開(kāi)始130，開(kāi)啟用于整個(gè)半導(dǎo)體記憶電路10的功率供應(yīng)器。在開(kāi)始130之后，在步驟132中，在開(kāi)啟順序中操作所述半導(dǎo)體記憶電路。如上所述，在此開(kāi)啟順序中，持續(xù)供應(yīng)功率于所有待命電壓產(chǎn)生器，以在開(kāi)始所述半導(dǎo)體記憶電路的過(guò)程中避免干擾。而后在步驟134中，進(jìn)行檢視以決定是否有操作模式的存在。如上所述，在此實(shí)施例中，可能有三種操作模式。
第一操作模式(1)是一待命模式，其中在連續(xù)步驟142、144、146、148中，在一預(yù)先決定的第一時(shí)間期間之后，再次開(kāi)啟與關(guān)閉第一子電路的功率供應(yīng)器，而后在一預(yù)先決定的第二時(shí)間期間之后，再次開(kāi)啟與關(guān)閉第二子電路的功率供應(yīng)器。在開(kāi)啟功率供應(yīng)器的步驟142與關(guān)閉第一子電路功率供應(yīng)器的步驟144之間，以及在開(kāi)啟與關(guān)閉第二子電路功率供應(yīng)器的步驟146與148之間，一典型的第一預(yù)先決定時(shí)間期間為3微秒。在關(guān)閉第一子電路功率供應(yīng)器的步驟144與開(kāi)啟第二子電路功率供應(yīng)器的步驟146之間，一典型的時(shí)間期間為50ns。
在關(guān)閉第二子電路功率供應(yīng)器的步驟148之后，所述方法返回步驟134，其中再次決定現(xiàn)存為何種操作模式。只要有待命模式存在，則例如以固定的30微秒周期，重復(fù)步驟142、144、146、148。為達(dá)此目的，例如可在各30微秒內(nèi)于固定的預(yù)定點(diǎn)，執(zhí)行步驟134，或者是以外部數(shù)據(jù)存取將步驟134進(jìn)行于記憶單元。
在步驟134中，若是確定已選擇其它的待命模式，其中是以計(jì)時(shí)的方式提供功率于第一子電路，但持續(xù)供應(yīng)功率于第二子電路，則所述方法先跳至步驟152，其中開(kāi)啟第二子電路的功率供應(yīng)器。而后，在步驟154中，開(kāi)啟第一子電路的功率供應(yīng)器，且在步驟156中，在一預(yù)先決定的時(shí)間期間例如3微秒之后，關(guān)閉所述第一子電路的功率供應(yīng)器。
只要所述的半導(dǎo)體記憶電路是在其它的待命模式中，則周期性地重復(fù)步驟152、154、156而重復(fù)的期間較佳為再次由步驟134中執(zhí)行的時(shí)間點(diǎn)而決定。在此范例中，在實(shí)施例的變化中，在開(kāi)啟第二子電路功率供應(yīng)器的步驟152中，首先進(jìn)行檢視，決定所述第二子電路的功率供應(yīng)器是否已被開(kāi)啟，其中并未產(chǎn)生其它的開(kāi)啟信號(hào)。
在步驟134中，若是確定半導(dǎo)體記憶電路10的主動(dòng)操作模式存在，則在步驟162中開(kāi)啟所有子電路的功率供應(yīng)器。這表示例如持續(xù)提供功率于待命電壓產(chǎn)生器(例如圖2中的第一子電路22)以及獨(dú)占性地用于主動(dòng)操作模式的電壓產(chǎn)生器，如其它子電路(例如圖2中的第二子電路35)。
即使如此，仍取決于所述半導(dǎo)體記憶電路10與其子電路的具體實(shí)現(xiàn)，「開(kāi)啟」已有功率供應(yīng)的第二子電路的功率供應(yīng)器通常并不受到妨礙，開(kāi)啟子電路的功率供應(yīng)器的各個(gè)步驟，特別是步驟152、162，可交替地包含一檢視步驟，檢視是否已有功率供應(yīng)至子電路以及當(dāng)尚無(wú)供應(yīng)功率至所述子電路時(shí)，開(kāi)啟所述功率供應(yīng)器的步驟。
在上述圖1至圖5的實(shí)施例中，各實(shí)施例的待命模式包含兩個(gè)不重疊而是暫時(shí)分離的的周期性重復(fù)計(jì)時(shí)相位，在各個(gè)計(jì)時(shí)相位中，提供電功率于其它子電路。根據(jù)另一較佳實(shí)施例，更提供一第三計(jì)時(shí)相位，其是部分或完全重疊于其它兩計(jì)時(shí)相位上。所述的第三計(jì)時(shí)相位較佳是用以控制子電路的功率供應(yīng)器，其本身或是其下游電路需要較長(zhǎng)的準(zhǔn)備時(shí)間。
就電路學(xué)而言，優(yōu)點(diǎn)是在于自前兩個(gè)計(jì)時(shí)相位形成所述的第三計(jì)時(shí)相位，因而其是完全重疊于此兩計(jì)時(shí)相位上。
綜合上述實(shí)施例，根據(jù)本發(fā)明，較佳為所有在待命模式中需要供應(yīng)電流或是消耗供應(yīng)功率以及貢獻(xiàn)待命功率預(yù)算的子電路，是被周期性地開(kāi)啟與關(guān)閉。為了得到明顯的節(jié)省，開(kāi)啟相位必須明顯小于關(guān)閉相位。二者的比例實(shí)質(zhì)上決定所述的平均功率需求。特別地，明顯貢獻(xiàn)于功率需求的子電路及其或其下游所連接可忍受輸出電壓變動(dòng)的電路，是以計(jì)時(shí)方式供應(yīng)功率于其上。在此范例中，對(duì)功率供應(yīng)器計(jì)時(shí)，因而即使是在關(guān)閉的子電路中，都要盡可能將內(nèi)部電位保持在最大的程度。這是透過(guò)子電路的內(nèi)部節(jié)點(diǎn)上的電容儲(chǔ)存且特別是在其輸出而完成。因此，時(shí)輸出位準(zhǔn)可被進(jìn)一步用于調(diào)整，以及在再次供應(yīng)功率于所述子電路之后，可快速完成內(nèi)部與外部電位的短暫回復(fù)。由于計(jì)時(shí)子電路的功率供應(yīng)器，其中子電路是連接于彼此的下游，具有非重疊的計(jì)時(shí)相位或是以一特定方式重疊的計(jì)時(shí)相位，一旦連接于下游的子電路電位升高，則可避免變動(dòng)(例如參考電壓)的放大。
在本發(fā)明的內(nèi)容中，可提供多個(gè)具有不同待命程度與不同功率需求的不同待命模式，其中不同組子電路的功率供應(yīng)器是被計(jì)時(shí)。再者，不同的待命模式其差異可能是由于不同的計(jì)時(shí)比例，或是由于供應(yīng)功率至子電路的第一時(shí)間期間與未供應(yīng)功率至子電路的第二時(shí)間期間的不同比例。
權(quán)利要求
1.一種半導(dǎo)體記憶電路(10)，其具有一控制器，藉其，所述半導(dǎo)體記憶電路(10)乃可被切換至具有一降低功率需求的一待命模式，所述半導(dǎo)體記憶電路(10)包含一模擬子電路(22)，其具有一功率輸入(32、34、36)以及一信號(hào)輸出(38)；其中一用于饋送電功率的切換裝置(42、44、46)乃連接至所述功率輸入(32、34、36)；以及所述控制器(28)是連接至所述切換裝置(42、44、46)，因而所述切換裝置(42、44、46)可由所述控制器(28)驅(qū)動(dòng)，因而于所述待命模式中的所述切換裝置(42、44、46)乃在一第一周期性重復(fù)時(shí)間的期間中供應(yīng)電功率至所述模擬子電路，并在一第二周期性重復(fù)時(shí)間期間中不供應(yīng)功率于所述模擬子電路。
2.如權(quán)利要求1的半導(dǎo)體記憶電路(10)，其中所述模擬子電路(22)的所述功率輸入(32、34、36)是透過(guò)一第一開(kāi)關(guān)(42)而連接至一參考電位(VSS)，且透過(guò)一第二開(kāi)關(guān)(44)而連接至一供應(yīng)電位(VDD)，以及所述切換裝置包含所述第一開(kāi)關(guān)(42)與所述第二開(kāi)關(guān)(44)，且所述周期性供應(yīng)功率可由所述第一與第二開(kāi)關(guān)(42、44)控制。
3.如權(quán)利要求2的半導(dǎo)體記憶電路(10)，其中所述模擬子電路(22)的所述功率輸入(32、34、36)是透過(guò)一第三開(kāi)關(guān)(46)而連接至所述供應(yīng)電位(VDD)或是另一供應(yīng)電位(VDD’)，以及所述切換裝置包含所述第三開(kāi)關(guān)(46)。
4.如權(quán)利要求3的半導(dǎo)體記憶電路(10)，其中所述第二開(kāi)關(guān)(44)與所述第三開(kāi)關(guān)(46)形成p信道晶體管，其乃配置于連接至所述供應(yīng)電位的一n摻雜槽中。
5.如權(quán)利要求1至4中任一項(xiàng)的半導(dǎo)體記憶電路(10)，其中一低通濾波器(70)是連接至所述模擬子電路(22)的所述輸出(38)，因而提供所述低通濾波器乃用于緩和所述輸出信號(hào)。
6.如權(quán)利要求5的半導(dǎo)體記憶電路(10)，其中乃提供另一子電路(24)，其具有一功率輸入(52、54)以及有連接至所述低通濾波器(70)的輸出的一信號(hào)輸入(50)；設(shè)有另一切換裝置(56、58)，其連接至所述另一子電路(24)的所述功率輸入(52、54)；以及設(shè)計(jì)所述控制器(28)且將其連接至所述另一切換裝置(56、58)，因而所述另一切換裝置(56、58)可由所述控制器(28)驅(qū)動(dòng)，而在所述待命模式中，所述另一切換裝置(56、58)在一第三周期性重復(fù)時(shí)間期間中供應(yīng)電功率于所述另一子電路(24)，且在一第四周期性重復(fù)時(shí)間期間中，不供應(yīng)電功率于所述另一子電路(24)。
7.如權(quán)利要求6的半導(dǎo)體記憶電路(10)，其中更設(shè)計(jì)所述控制器(28)以控制所述切換裝置(42、44、46)以及所述另一切換裝置(56、58)，因而在具有一降低功率需求的另一待命模式中，持續(xù)供應(yīng)功率至所述模擬子電路(22)或是所述另一子電路(24)。
8.如權(quán)利要求1至7中任一項(xiàng)的半導(dǎo)體記憶電路(10)，其中，乃為了產(chǎn)生一時(shí)間信號(hào)而提供一振蕩器，以為控制記憶胞元的一更新程序，以及所述控制器(28)是連接至所述振蕩器，以便自后者接收所述時(shí)間信號(hào)，進(jìn)以因應(yīng)所述時(shí)間信號(hào)而控制所述切換裝置(42、44、46)。
9.如權(quán)利要求1至8中任一項(xiàng)的半導(dǎo)體記憶電路(10)，其中更設(shè)計(jì)所述控制器(28)以控制所述切換裝置(42、44、46)，因而在一開(kāi)啟模式中，持續(xù)供應(yīng)電功率于所述模擬子電路(22)，其中所述電路是處于操作中。
10.如權(quán)利要求1至9中任一項(xiàng)的半導(dǎo)體記憶電路(10)，其中乃有具有一第三功率輸入(62、64)以及一第三信號(hào)輸出(60)的一第三子電路(26)；設(shè)有一第三切換裝置(66、68)，其用于饋送電功率且連接至所述第三子電路(26)的所述第三功率輸入(62、64)；以及設(shè)計(jì)所述控制器(28)以便控制所述切換裝置(42、44、46)與所述第三切換裝置(62、64)，因而在所述待命模式中，不供應(yīng)功率至所述第三子電路(26)，以及在一主動(dòng)操作模式中，供應(yīng)電功率至所述模擬子電路(24)與所述第三子電路(26)，其中所述半導(dǎo)體記憶電路(10)的操作方式不受限制。
11.如權(quán)利要求1至10中任一項(xiàng)的半導(dǎo)體記憶電路(10)，其中所述模擬子電路(22)是一電壓產(chǎn)生器。
12.一種用于操作一半導(dǎo)體記憶電路(10)的方法，所述半導(dǎo)體記憶電路(10)具有在伴隨著一降低功率需求的一待命模式中的一模擬子電路(22)，所述方法包含以下步驟a)在一第一時(shí)間期間中，供應(yīng)電功率至所述模擬子電路(22)；以及b)在一第二時(shí)間期間中，不供應(yīng)電功率至所述模擬子電路(22)，步驟a)與步驟b)乃周期性地重復(fù)。
13.如權(quán)利要求12的方法，其中所述半導(dǎo)體記憶電路(10)具有另一子電路(24)，所述方法更包含以下步驟c)在一第三時(shí)間期間中，供應(yīng)電功率至所述另一子電路(24)；以及d)在一第四時(shí)間期間中，不供應(yīng)電功率至所述另一子電路(24)，步驟a)、b)、c)與d)是以相同的周期而周期性地重復(fù)。
14.如權(quán)利要求13的方法，其中所述第一時(shí)間期間與所述第三時(shí)間期間并不重疊。
15.如權(quán)利要求13的方法，其中所述第一時(shí)間期間與所述第三時(shí)間期間重疊。
16.如權(quán)利要求13至15中任一項(xiàng)的方法，更包含以下步驟e)在一第五時(shí)間期間中，供應(yīng)電功率于所述模擬子電路(22)；以及f)在一第六時(shí)間期間中，不供應(yīng)電功率于所述模擬子電路(22)，在另一待命模式中步驟e)與f)乃周期性地重復(fù)，且持續(xù)供應(yīng)電功率于所述另一子電路(24)。
17.如權(quán)利要求13至16中任一項(xiàng)的方法，所述第一時(shí)間期間在另一待命模式中比在所述待命模式中更長(zhǎng)或更短，或是所述第三時(shí)間期間在該另一待命模式中比在所述待命模式中更長(zhǎng)或更短。
18.如權(quán)利要求12至17中任一項(xiàng)的方法，其中在一開(kāi)啟模式中，持續(xù)供應(yīng)電功率至所述模擬子電路(22)，其中所述半導(dǎo)體記憶電路(10)是處于操作中。
19.一種半導(dǎo)體記憶電路(10)，其具有一控制器，藉其，所述半導(dǎo)體記憶電路(10)可被切換至具有一降低功率需求的一待命模式，所述半導(dǎo)體記憶電路(10)包含一第一模擬子電路(22)，其具有一第一功率輸入(32、34、36)與一信號(hào)輸出(38)；一第二模擬子電路(24)，其具有一第二功率輸入(52、54)與連接至所述第一子電路的所述信號(hào)輸出(38)的一信號(hào)輸入(50)；一用于饋送電功率的第一切換裝置(42、44、46)，其連接至所述第一子電路(22)的所述第一功率輸入(32、34、36)一用于饋送電功率的第二切換裝置(56、58)，其連接至所述第二子電路(24)的所述第二功率輸入(52、54)；以及一控制器(28)，其連接至所述第一切換裝置(42、44、46)與所述第二切換裝置(56、58)，因而所述第一切換裝置(42、44、46)與所述第二切換裝置(56、58)可由所述控制器(28)以一時(shí)鐘周期的計(jì)時(shí)方式來(lái)驅(qū)動(dòng)，因而于所述待命模式中，在各時(shí)鐘周期內(nèi)，所述第一切換裝置(42、44、46)在一第一時(shí)間期間中，供應(yīng)電功率于所述第一模擬子電路，且在一第二時(shí)間期間中，不供應(yīng)電功率于所述第一模擬子電路，以及于所述待命模式中，在各時(shí)鐘周期內(nèi)，所述第二切換裝置(56、58)在一第三時(shí)間期間中供應(yīng)電功率于所述第二模擬子電路(24)，且在一第四時(shí)間期間中，不供應(yīng)電功率于所述第二模擬子電路(24)，其中設(shè)計(jì)所述控制器(28)以控制所述切換裝置(56、58)，因而所述第一時(shí)間期間至少部分重疊于所述第四時(shí)間期間或是所述第二時(shí)間期間至少部分重疊于所述第三時(shí)間。
20.一種用于操作一半導(dǎo)體記憶電路(10)的方法，所述半導(dǎo)體記憶電路(10)具有在一降低功率需求的一待命模式中的一第一模擬子電路(22)與一第二模擬子電路(24)，所述方法包含以下步驟a)在一第一時(shí)間期間中，供應(yīng)電功率于所述第一模擬子電路(22)；b)在一第二時(shí)間期間中，不供應(yīng)電功率于所述第一模擬子電路(22)，c)在一第三時(shí)間期間中，供應(yīng)電功率至所述第二子電路(24)；以及d)在一第四時(shí)間期間中，不供應(yīng)電功率至所述第二子電路(24)，步驟a)、b)、c)與d)是以相同的周期而周期性地重復(fù)，其中所述第一時(shí)間期間至少部分重疊于所述第四時(shí)間期間或是所述第二時(shí)間期間至少部分重疊于所述第三時(shí)間。
全文摘要
一種半導(dǎo)體記憶電路10，其具有一控制器28，藉其，所述半導(dǎo)體記憶電路10可切換至具有一降低功率需求的一待命模式，所述半導(dǎo)體記憶電路10包含一模擬子電路22，其具有一功率輸入32、34、36以及一信號(hào)輸出38；且其特征在于用于饋送電功率的一切換裝置42、44、46，其連接至所述功率輸入32、34、36；以及所述控制器28乃連接至所述切換裝置42、44、46，因而所述切換裝置42、44、46可由所述控制器28驅(qū)動(dòng)。于所述待命模式中所述切換裝置42、44、46在一第一周期性重復(fù)時(shí)間期間中，供應(yīng)電功率于所述模擬子電路22，以及在一第二周期性重復(fù)時(shí)間期間中不供應(yīng)功率于所述模擬子電路。
文檔編號(hào)G11C5/14GK1645513SQ20051000415
公開(kāi)日2005年7月27日 申請(qǐng)日期2005年1月10日 優(yōu)先權(quán)日2004年1月10日
發(fā)明者M·門(mén)科, E·維加-奧多內(nèi)滋 申請(qǐng)人:因芬尼昂技術(shù)股份公司