專利名稱：可從復用方式切換到非復用方式的半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及半導體存儲裝置，具體地說，涉及可進行復用方式的有無的切換的半導體存儲裝置。
背景技術：
近年中的半導體集成電路的微細化·高集成化技術的進展日新月異，存儲裝置的大容量化·大規(guī)?；@著。與之伴隨，應處理比特數(shù)也增大，因此，地址端子以及數(shù)據(jù)輸入輸出端子等中必要的端子數(shù)也有增大的傾向。
以前，例如采用通過復用方式共用端子等來防止端子數(shù)的增加的方式。
特開平11-306796號公報中，公開了地址復用方式，并公開了在列側(cè)及行側(cè)分時地共用地址端子的半導體存儲裝置。另外，該公報中還公開了通過削減測試機側(cè)采用的地址端子，分時地輸入地址，在不會增加測試機側(cè)的端子數(shù)的情況下可有效率地執(zhí)行測試的半導體存儲裝置的結構。
另一方面，特開平9-73772號公報中，公開了不共用地址端子，通過地址端子和數(shù)據(jù)輸入輸出端子的復用方式防止端子數(shù)的增大的半導體存儲裝置。
但是，采用實現(xiàn)該公報中記載的地址端子和數(shù)據(jù)輸入輸出端子的共用的復用方式的半導體存儲裝置時，即使端子共用，處理的信息的種類中，地址信號和數(shù)據(jù)信號完全不同，例如晶片測試中執(zhí)行該半導體存儲裝置的測試時，與不是復用方式的傳統(tǒng)的半導體存儲裝置(以下，也稱為非復用方式)比較，外部指令系統(tǒng)變得非常復雜，測試機側(cè)中必需設置與非復用方式的半導體存儲裝置完全不同的測試程序及測試治具。即，不能采用傳統(tǒng)的半導體存儲裝置即非復用方式用的測試機，采用該方式時的測試機非常昂貴，產(chǎn)生試驗成本顯著增加的問題。
發(fā)明內(nèi)容
本發(fā)明為解決上述的問題而提出，目的是提供即使在采用實現(xiàn)地址端子和數(shù)據(jù)輸入輸出端子共用的復用方式的半導體存儲裝置中，也可切換到非復用方式的構成的半導體存儲裝置。
本發(fā)明的半導體存儲裝置，具備具有矩陣狀集成配置的多個存儲單元的存儲陣列；與外部之間進行信號收發(fā)的接口電路；第1模式時在接口電路和外部之間進行地址信號及數(shù)據(jù)信號的輸入輸出的收發(fā)中采用的復用焊點；根據(jù)輸入接口電路的地址信號，對存儲陣列的選擇存儲單元進行訪問的地址選擇電路；第2模式時與復用焊點獨立地輸入地址信號的地址焊點。接口電路包含切換電路，當?shù)?模式時在復用焊點和地址選擇電路之間連接，當?shù)?模式時在地址焊點和地址選擇電路之間連接。
本發(fā)明的半導體存儲裝置設有，與第1模式時進行地址信號及數(shù)據(jù)信號的輸入輸出的收發(fā)中采用的復用焊點獨立，在第2模式時輸入地址信號的地址焊點，并包含與切換地址選擇電路之間的連接的切換電路。從而，響應用戶的要求，可簡易地進行設計變更，例如，采用測試機測試時，可進行采用試驗成本低的測試機的測試。
從參照圖面理解的本發(fā)明的以下詳細說明可明白本發(fā)明的上述及其他目的、特征、方面及優(yōu)點。
圖1是本發(fā)明實施例的半導體存儲裝置的概略方框圖。
圖2是本發(fā)明實施例1的地址緩沖器的電路結構圖。
圖3是本發(fā)明實施例1的信號生成部及數(shù)據(jù)緩沖器的電路的一部分的說明圖。
圖4是本發(fā)明實施例1的切換控制信號生成電路的電路結構圖。
圖5A及5B是非A/D-MUX模式的動作波形圖。
圖6A及6B是A/D-MUX模式的動作波形圖。
圖7是本發(fā)明實施例2的切換控制信號生成電路的電路結構圖。
圖8是本發(fā)明實施例2的半導體存儲裝置中內(nèi)置的PROM的概略圖。
具體實施例方式
以下，參照圖面詳細說明本發(fā)明的實施例。同一或相當部分附上同一符號，其說明省略。
實施例1參照圖1，本發(fā)明實施例的半導體存儲裝置1具備具有(未圖示)矩陣狀集成配置的多個存儲單元MC的存儲陣列5；根據(jù)來自地址緩沖器20的內(nèi)部地址信號，激活與行側(cè)的存儲單元行對應設置的字線WL的X解碼器10；控制與列側(cè)的存儲單元列對應設置的位線BL和寫驅(qū)動器/讀出放大器30的連接的Y門電路25；根據(jù)來自地址緩沖器20的內(nèi)部地址信號，控制Y門電路的Y解碼器15；根據(jù)地址焊點(端子)輸入的地址信號，生成內(nèi)部地址信號的地址緩沖器20；接受從地址數(shù)據(jù)復用焊點(端子)輸入的地址/數(shù)據(jù)信號的輸入后緩沖處理并輸出，或接受寫驅(qū)動器/讀出放大器30輸出的讀出數(shù)據(jù)信號的輸入后向地址數(shù)據(jù)復用焊點輸出的數(shù)據(jù)緩沖器35；輸出用于控制裝置1的控制信號等的控制部40。另外，本例中存儲單元是所謂的閃速存儲器。另外，圖1中各表示了一個與存儲單元行對應設置的字線WL、與存儲單元列對應設置的位線BL以及與它們對應的存儲單元MC的一例。
本發(fā)明實施例的半導體存儲裝置1具有可切換非復用方式和復用方式的功能。具體地，具有可切換地址信號和數(shù)據(jù)信號對地址焊點及數(shù)據(jù)焊點分別獨立輸入的非復用方式(以下，也稱為非A/D-MUX模式)和采用地址數(shù)據(jù)復用焊點將地址信號和數(shù)據(jù)信號輸入相同的共用復用焊點的復用方式(以下，也稱為A/D-MUX模式)的構成。另外，本例中作為一例，輸入地址信號Ext_A<23:0>，執(zhí)行地址選擇。本例中<x:0>的記號指0～x。而且，處理的數(shù)據(jù)信號具有16比特的數(shù)據(jù)寬度，即Ext_D<15:0>。地址信號Ext_A<23:0>中下位的地址信號Ext_A<15:0>和數(shù)據(jù)信號Ext_D<15:0>都采用共用的地址數(shù)據(jù)復用焊點輸入。上位的地址信號Ext_A<23:16>采用專用的地址焊點輸入。另外，地址信號及數(shù)據(jù)信號的比特寬度不限于此，相同比特寬度或數(shù)據(jù)信號的比特寬度比地址信號長的場合都同樣可適用。
數(shù)據(jù)緩沖器35響應控制信號#WE，對后述的驗證控制電路41輸出從地址數(shù)據(jù)復用焊點輸入的數(shù)據(jù)信號。
寫驅(qū)動器/讀出放大器30在數(shù)據(jù)寫入時，用驗證控制電路41中保持的寫入數(shù)據(jù)信號對應的邏輯電平經(jīng)由Y門電路25驅(qū)動比特線，執(zhí)行數(shù)據(jù)寫入。另外，在數(shù)據(jù)讀出時讀出由X解碼器10地址選擇的讀出數(shù)據(jù)信號，傳達到數(shù)據(jù)緩沖器35。
數(shù)據(jù)緩沖器35響應控制信號#OE，將從寫驅(qū)動器/讀出放大器30傳達的讀出數(shù)據(jù)信號作為數(shù)據(jù)信號向地址數(shù)據(jù)復用焊點輸出。數(shù)據(jù)緩沖器35響應切換控制信號MUX，將從地址數(shù)據(jù)復用焊點輸入的地址信號A<15:0>進行緩沖處理，作為內(nèi)部地址信號IA_MUX<15:0>向地址緩沖器20輸出。
控制電路40包含控制驗證動作及數(shù)據(jù)寫入等的驗證控制電路41；生成切換控制信號MUX(以下，也簡稱控制信號MUX)的切換控制信號生成電路42；以及指令控制電路43。
驗證控制電路41，根據(jù)經(jīng)由數(shù)據(jù)緩沖器35輸入的讀出數(shù)據(jù)信號，執(zhí)行數(shù)據(jù)寫入或數(shù)據(jù)讀出或數(shù)據(jù)刪除時的驗證動作，根據(jù)需要驅(qū)動寫驅(qū)動器/讀出放大器30，執(zhí)行再次數(shù)據(jù)寫入等。另外，在數(shù)據(jù)寫入時，從地址數(shù)據(jù)復用焊點輸入的數(shù)據(jù)信號，經(jīng)由數(shù)據(jù)緩沖器35保持到驗證控制電路41，作為寫入數(shù)據(jù)信號向?qū)戲?qū)動器/讀出放大器30輸出。
指令控制電路43，接受外部的控制信號的輸入，輸出規(guī)定各種動作的控制信號。
另外，地址緩沖器20及數(shù)據(jù)緩沖器35構成與外部之間執(zhí)行地址信號及數(shù)據(jù)信號的收發(fā)的接口電路。
參照圖2，本發(fā)明實施例1的地址緩沖器20包含邏輯電路50、56；反相器57；傳輸門電路58、59；鎖存器部70。
邏輯電路50、56作為一例采用AND電路。
邏輯電路50接受地址信號Ext_A<23:16>及控制信號#CE的輸入，響應控制信號#CE(「L」電平)而被激活，將地址信號Ext_A<23:16>作為地址信號IA<23:16>輸出。另外，控制信號#CE(「H」電平)的場合，地址信號IA<23:16>與地址信號Ext_A<23:16>無關，全部設定成「0」(「L」電平)。即成為無效。
邏輯電路56接受Ext_A<15:0>、控制信號MUX及#CE的輸入，響應控制信號MUX(「L」電平)及#CE(「L」電平)而被激活，將地址信號Ext_A<15:0>作為地址信號IA<15:0>輸出。
傳輸門電路58、59分別接受地址信號IA<15:0>及IA_MUX<15:0>的輸入，響應經(jīng)由控制信號MUX及反相器57的控制信號MUX的反相信號的輸入，互補地被激活。具體地，控制信號MUX為「L」電平的場合，傳輸門電路58被激活，地址信號IA<15:0>傳達到鎖存器部70。另一方面，控制信號MUX為「H」電平的場合，傳輸門電路59被激活，將地址信號IA_MUX<I5:0>傳達到鎖存器部70。通過該傳輸門電路58、59，響應控制信號MUX而切換信號通路。
鎖存器部70包含反相器51～54、60～63。另外，反相器51、60響應控制信號#ADV(「L」電平)而被激活，將輸入的信號反相后輸出。
反相器51的輸出信號輸入反相器52，由反相器52反相的信號輸入反相器53。反相器53將輸入的信號反相后再次輸入反相器52。通過該結構，由反相器52、53形成鎖存器。另外，反相器51的輸出信號由反相器52、53鎖存，鎖存的信號經(jīng)由反相器54反相，作為內(nèi)部地址信號AE<23:16>輸出。
反相器60～63也具有反相器51～54同樣的構成，反相器60響應控制信號#ADV(「L」電平)被激活，將輸入的信號反相后輸出。由反相器61、62形成鎖存器，鎖存的信號經(jīng)由反相器63反相，作為內(nèi)部地址信號AE<15:0>輸出。
參照圖3，說明本發(fā)明實施例1的信號生成部44及數(shù)據(jù)緩沖器35的電路的一部分。
另外，信號生成部44作為一例，說明了包含于指令控制電路43的情況，但是不限于此，例如也可以是包含于數(shù)據(jù)緩沖器35的構成。
信號生成部44接受控制信號#WE、#CE、MUX的輸入，輸出控制信號#CEWE_SEL。
數(shù)據(jù)緩沖器35接受Ext_A/D<15:0>、控制信號#CEWE_SEL及MUX的輸入，進行緩沖處理，輸出寫入數(shù)據(jù)信號DIN或地址信號IA_MUX<15:0>。
信號生成部44包含傳輸門電路81、82和反相器80。傳輸門電路81、82分別接受控制信號#WE、#CE的輸入，根據(jù)控制信號MUX及其經(jīng)由反相器80的反相信號，互補地被激活。具體地，控制信號MUX為「L」電平的場合，傳輸門電路81被激活，控制信號#WE作為控制信號#CEWE_SEL輸出。另一方面，控制信號MUX為「H」電平的場合，傳輸門電路82被激活，控制信號#CE作為控制信號#CEWE_SEL輸出。
數(shù)據(jù)緩沖器35包含邏輯電路90、93和反相器91、92。本例中，邏輯電路90、93都采用AND電路。
邏輯電路90接受地址信號Ext_A/D<15:0>及控制信號#CEWE_SEL的輸入，響應控制信號#CEWE_SEL(「L」電平)的輸入被激活，將Ext_A/D<15:0>向反相器91、92及邏輯電路93的輸入節(jié)點輸出。反相器91、92接受來自邏輯電路90的信號，輸出寫入數(shù)據(jù)信號DIN<15:0>。該寫入數(shù)據(jù)信號DIN<15:0>經(jīng)由驗證控制電路41向?qū)戲?qū)動器/讀出放大器30輸出。
另一方面，邏輯電路93接受邏輯電路90的輸出信號及控制信號MUX，響應控制信號MUX(「H」電平)被激活，輸出地址信號IA_MUX<15:0>。
參照圖4，本發(fā)明的實施例1的切換控制信號生成電路42包含晶體管100和反相器101～103。
晶體管100的源極與電源電壓VCC(「H」電平)連接，漏極與模式焊點MP電氣連接。另外，門電路與反相器101的輸出節(jié)點電氣連接。另外，反相器101的輸出信號經(jīng)由反相器102、103，作為控制信號MUX輸出。另外，晶體管100采用P溝道MOS晶體管。
這里，考慮本電路的控制信號MUX。模式焊點MP與接地電壓GND(「L」電平)連接時，反相器101的輸出信號設定成「H」電平。從而，晶體管100成為截止?？刂菩盘朚UX作為「H」電平輸出。另一方面，模式焊點MP在開路狀態(tài)時，反相器101的輸出信號設定成「L」電平。從而，晶體管100成為導通。從而，電源電壓VCC(「H」電平)和反相器101的輸入節(jié)點電氣連接，反相器的輸入節(jié)點固定在「L」電平。從而，控制信號MUX作為「L」電平輸出。
根據(jù)上述構成，地址信號和數(shù)據(jù)信號向地址焊點及數(shù)據(jù)焊點分別獨立輸入的非復用方式和采用地址數(shù)據(jù)復用焊點將地址信號和數(shù)據(jù)信號向相同的共用復用焊點輸入的復用方式可進行切換。
參照圖5A，說明非A/D-MUX模式的數(shù)據(jù)讀出波形圖。
參照圖5A，控制信號#CE成為「L」電平。與其伴隨，整個裝置被激活。另外，非A/D-MUX模式中，控制信號MUX是「L」電平，地址緩沖器20中傳輸門電路58導通，地址信號僅僅從地址焊點輸入。即，沒有來自數(shù)據(jù)緩沖器35的地址信號的輸入，地址數(shù)據(jù)復用焊點僅僅用于數(shù)據(jù)信號。
數(shù)據(jù)讀出時，地址信號Ext_A<23:0>從地址焊點輸入。
與之伴隨，根據(jù)輸入的地址信號，X解碼器10對存儲單元陣列5進行地址選擇，從選擇的存儲單元輸出存儲的讀出數(shù)據(jù)信號。
數(shù)據(jù)讀出時，如上所述寫驅(qū)動器/讀出放大器30中，具體地由讀出放大器動作，執(zhí)行讀出動作。然后，數(shù)據(jù)緩沖器35響應控制信號#OE(「L」電平)，將來自寫驅(qū)動器/讀出放大器30的信號作為讀出數(shù)據(jù)信號data<15:0>對地址數(shù)據(jù)復用焊點輸出。
用圖5B說明非A/D-MUX模式的數(shù)據(jù)寫入波形圖。
參照圖5B，控制信號#CE成為「L」電平。與之伴隨，整個裝置被激活。另外，非A/D-MUX模式中，控制信號MUX是「L」電平，地址緩沖器20中傳輸門電路58導通，地址信號僅僅從地址焊點輸入。
即，沒有來自數(shù)據(jù)緩沖器35的地址信號的輸入，地址數(shù)據(jù)復用焊點僅僅用于數(shù)據(jù)信號。
數(shù)據(jù)寫入時，地址信號Ext_A<23:0>從地址焊點輸入，同時數(shù)據(jù)信號data<15:0>從地址數(shù)據(jù)復用焊點輸入。
數(shù)據(jù)寫入時，控制信號#WE設定成「L」電平。這里，指令控制電路43中，響應控制信號MUX(「L」電平)，控制信號#WE作為控制信號#CEWE_SEL向數(shù)據(jù)緩沖器35輸出。數(shù)據(jù)緩沖器35根據(jù)控制信號WE(「L」電平)的輸入，獲取數(shù)據(jù)信號data<15:0>，向驗證控制電路41輸出。驗證控制電路41將其作為寫入數(shù)據(jù)信號DIN<15:0>向?qū)戲?qū)動器/讀出放大器30輸出。寫驅(qū)動器/讀出放大器30中，具體地說是寫驅(qū)動器，根據(jù)寫入數(shù)據(jù)信號DIN<15:0>以規(guī)定的邏輯電平驅(qū)動位線。
另一方面，X解碼器10根據(jù)與上述同樣輸入的地址信號，對存儲單元陣列進行地址選擇，對選擇的存儲單元執(zhí)行數(shù)據(jù)寫入。
從而，非A/D-MUX模式中的數(shù)據(jù)寫入可并行輸入地址信號及數(shù)據(jù)信號地進行動作。
用圖6A說明A/D-MUX模式的數(shù)據(jù)寫入波形圖。
參照圖6A，控制信號#CE成為「L」電平。與之伴隨，整個裝置被激活。另外，A/D-MUX模式中，控制信號MUX是「H」電平，地址緩沖器20中，傳輸門電路59導通，下位的地址信號Ext_A<15:0>從地址數(shù)據(jù)復用焊點輸入。即，從數(shù)據(jù)緩沖器35對地址緩沖器20輸入地址信號，地址數(shù)據(jù)復用焊點既輸入數(shù)據(jù)信號也輸入地址信號。
首先，數(shù)據(jù)讀出時，第一周期中，地址信號Ext_A<23:0>從地址焊點及地址數(shù)據(jù)復用焊點輸入。具體地，上位的地址信號Ext_A<23:16>從地址焊點輸入，下位的地址信號Ext_A<15:0>從地址數(shù)據(jù)復用焊點輸入。
控制信號#ADV是「L」電平，因此輸入的地址信號被鎖存，與之伴隨，根據(jù)輸入的地址信號，X解碼器10對存儲單元陣列5執(zhí)行地址選擇。
數(shù)據(jù)讀出時，第二周期中從選擇的存儲單元輸出存儲的讀出數(shù)據(jù)信號，如上所述寫驅(qū)動器/讀出放大器30中，具體地說是讀出放大器執(zhí)行讀出動作。數(shù)據(jù)緩沖器35響應控制信號#OE(「L」電平)，將來自寫驅(qū)動器/讀出放大器30的信號作為讀出數(shù)據(jù)信號data<15:0>對地址數(shù)據(jù)復用焊點輸出。
用圖6B說明A/D-MUX模式的數(shù)據(jù)寫入波形圖參照圖6B，控制信號#CE成為「L」電平。與之伴隨，整個裝置被激活。另外，A/D-MUX模式中，控制信號MUX是「H」電平，地址緩沖器20中傳輸門電路59導通，下位的地址信號Ext_A<15:0>從地址數(shù)據(jù)復用焊點輸入。即，從數(shù)據(jù)緩沖器35對地址緩沖器20輸入地址信號，地址數(shù)據(jù)復用焊點既輸入數(shù)據(jù)信號也輸入地址信號。
數(shù)據(jù)寫入時，第一周期中，地址信號Ext_A<23:0>從地址焊點及地址數(shù)據(jù)復用焊點輸入。具體地，上位的地址信號Ext_A<23:16>從地址焊點輸入，下位的地址信號Ext_A<15:0>從地址數(shù)據(jù)復用焊點輸入。
控制信號#ADV是「L」電平，因此輸入的地址信號被鎖存，與之伴隨，根據(jù)輸入的地址信號，X解碼器10對存儲單元陣列5執(zhí)行地址選擇。
數(shù)據(jù)寫入時，第二周期中，數(shù)據(jù)信號data<15:0>從地址數(shù)據(jù)復用焊點輸入。這里，指令控制電路43中，控制信號#CE作為控制信號#CEWE_SEL向數(shù)據(jù)緩沖器35輸出。數(shù)據(jù)緩沖器35根據(jù)控制信號#CE(「L」電平)的輸入，獲取數(shù)據(jù)信號data<15:0>，向驗證控制電路41輸出。驗證控制電路41將其作為寫入數(shù)據(jù)信號DIN<15:0>向?qū)戲?qū)動器/讀出放大器30輸出。寫驅(qū)動器/讀出放大器30中，具體地說是寫驅(qū)動器根據(jù)寫入數(shù)據(jù)信號DIN<15:0>，以規(guī)定的邏輯電平驅(qū)動位線。
與之伴隨，對選擇的存儲單元執(zhí)行數(shù)據(jù)寫入。
該A/D-MUX模式中，是地址信號及數(shù)據(jù)信號都從地址數(shù)據(jù)復用焊點輸入的方式，因此，鎖存器部以下的動作中與非A/D-MUX模式執(zhí)行同樣的數(shù)據(jù)寫入動作、數(shù)據(jù)讀出動作等，而在鎖存器部鎖存地址信號為止的輸入等中，無法進行地址信號和數(shù)據(jù)信號的并行輸入，因此與非A/D-MUX模式不同，必需串行輸入。從而，外部指令體系需要變更。
具有本申請實施例1的A/D-MUX模式的功能的半導體存儲裝置，響應控制信號MUX，切斷來自地址數(shù)據(jù)復用焊點的地址信號的輸入，切換到來自地址焊點的地址信號的輸入。
從而，可并行輸入地址信號及數(shù)據(jù)信號，可切換到非A/D-MUX模式。
傳統(tǒng)構成中，具有A/D-MUX模式的功能的半導體存儲裝置中，為了具有該功能，必需設置專用的測試機。
在這一點上，作為采用測試機的晶片測試，執(zhí)行各種各樣的測試，例如芯片內(nèi)部電源的電壓調(diào)節(jié)或偏離特性的不良存儲單元的補救或不良芯片的淘汰等。具體地，測試機根據(jù)數(shù)百的多種多樣的測試圖案執(zhí)行測試。例如執(zhí)行存儲單元的數(shù)據(jù)寫入或刪除等。
A/D-MUX模式中，如上所述地址信號及數(shù)據(jù)信號從共用焊點輸入，因此例如執(zhí)行數(shù)據(jù)寫入時，這些信號必需串行輸入，對于地址輸入及數(shù)據(jù)輸入，所有的測試圖案必需變更成與非A/D-MUX模式不同的圖案。另外，由于地址信號和數(shù)據(jù)信號串行輸入，因此地址的遞增或數(shù)據(jù)的物理檢測等的圖案發(fā)生也必需交互執(zhí)行，該圖案構成也非常復雜化。
從而，A/D-MUX模式對應的測試機與非A/D-MUX模式對應的測試機比較，測試圖案非常復雜，試驗成本增加。
因此，根據(jù)本實施例1的半導體存儲裝置，可以采用在傳統(tǒng)中一般的非A/D-MUX模式(換言之，是地址焊點和數(shù)據(jù)焊點分別獨立的構成)采用的測試機來執(zhí)行存儲測試。即，即使對于具有A/D-MUX模式的功能的半導體存儲裝置，也可進行非A/D-MUX模式時的存儲測試，因而，沒必要設置新測試程序和測試治具，且沒有產(chǎn)生新的測試制約，采用傳統(tǒng)使用的通用測試機來執(zhí)行廉價的測試，可降低試驗成本。
實施例2上述的實施例1中，關于控制信號MUX的生成，說明通過將焊點與接地電壓GND連接或開路狀態(tài)來進行設定的方式。
本實施例2說明其他控制信號MUX的生成。
參照圖7，本發(fā)明實施例2的切換控制信號生成電路42#與圖4說明的切換控制信號生成電路42比較，不同點在于取代模式焊點MP而設置了與接地電壓GND連接的熔絲105并刪除反相器103。其他構成與圖4說明的切換控制信號生成電路42同樣，其詳細說明省略。
熔絲105的一端與接地電壓GND連接，另一端與反相器101的輸入節(jié)點連接?？赏ㄟ^激光微調(diào)等切斷。
例如，熔絲105為非切斷狀態(tài)時，控制信號MUX設定成「L」電平。即，設定成非A/D-MUX模式。另一方面，熔絲105為切斷狀態(tài)時，反相器101的輸入節(jié)點成為暫時開路狀態(tài)，然后，晶體管100導通，控制信號MUX設定成「H」電平。即，設定成A/D-MUX模式。
從而，根據(jù)該熔絲105的切斷/非切斷狀態(tài)，可切換A/D-MUX模式和非A/D-MUX模式。
再說明其他方式。
通常，為了實現(xiàn)上述芯片內(nèi)部電源的電壓微調(diào)和偏離特性的不良存儲單元的補救，由測試機測試后，在半導體存儲裝置內(nèi)部的PROM(Programmable Read Only Memory)等的存儲區(qū)域存儲實現(xiàn)補救等的信息，在電源導通時自動地讀出，用于半導體存儲裝置的動作中。
參照圖8，在本發(fā)明實施例2的半導體存儲裝置中內(nèi)置的PROM預先存儲本申請實施例說明的A/D-MUX模式和非A/D-MUX模式相關的信息。在電源導通時，從PROM可自動地輸出控制信號MUX(「H」電平/「L」電平)。
另外，響應控制信號MUX的邏輯電平，可進行A/D-MUX模式和非A/D-MUX模式的切換，可根據(jù)用戶的要求簡易地進行設計變更。
另外，本實施例中，作為存儲單元的一例說明了閃速存儲器，但是不限于此，也可同樣適用于其他存儲單元，例如DRAM(DynamicRandom Access Memory)存儲單元、SRAM(Static Random Access Memory)存儲單元等各種存儲單元。
雖然詳細說明了本發(fā)明，但是這僅僅是示例而不是限定，應該理解發(fā)明的精神和范圍僅由附加的權利要求的范圍限定。
權利要求
1.半導體存儲裝置，具備具有矩陣狀集成配置的多個存儲單元的存儲陣列；與外部之間進行信號收發(fā)的接口電路；第1模式時在上述接口電路和外部之間進行地址信號及數(shù)據(jù)信號的輸入輸出的收發(fā)中采用的復用焊點；根據(jù)輸入上述接口電路的地址信號，對上述存儲陣列的上述選擇存儲單元進行訪問的地址選擇電路；第2模式時與上述復用焊點獨立地輸入上述地址信號的地址焊點，上述接口電路包含切換電路，當上述第1模式時在上述復用焊點和上述地址選擇電路之間連接，當上述第2模式時在上述地址焊點和上述地址選擇電路之間連接。
2.權利要求1所述的半導體存儲裝置，其特征在于，還具備可與規(guī)定的電壓連接/非連接的模式焊點；與上述模式焊點連接，根據(jù)與上述規(guī)定的電壓的連接/非連接，生成規(guī)定上述第1及第2模式的控制信號的信號生成電路，上述切換電路根據(jù)上述控制信號切換連接。
3.權利要求1所述的半導體存儲裝置，其特征在于，還具備根據(jù)輸入的上述數(shù)據(jù)信號，對所訪問的選擇存儲單元執(zhí)行數(shù)據(jù)寫入的寫入控制電路，上述接口電路還包括緩沖器電路，響應規(guī)定上述數(shù)據(jù)寫入的控制信號的輸入，將上述復用焊點輸入的上述數(shù)據(jù)信號傳達給上述寫入控制電路。
4.權利要求1所述的半導體存儲裝置，其特征在于，上述第1模式時，上述地址信號及數(shù)據(jù)信號分時地輸入上述復用焊點。
5.權利要求1所述的半導體存儲裝置，其特征在于，還包括響應規(guī)定的指示，輸出預先存儲的信息的存儲部，上述切換電路根據(jù)上述存儲部輸出的上述信息，切換連接。
6.權利要求5所述的半導體存儲裝置，其特征在于，上述存儲部具有可切斷/非切斷的熔絲元件，上述切換電路響應上述規(guī)定的指示，根據(jù)基于上述熔絲元件的切斷/非切斷的信息，切換連接。
全文摘要
設置與輸入地址信號及數(shù)據(jù)信號的地址數(shù)據(jù)復用焊點獨立地輸入地址信號的地址焊點，根據(jù)復用方式/非復用方式中生成的切換控制信號，切換輸入地址緩沖器的地址信號的通路。從而，可對地址緩沖器和數(shù)據(jù)緩沖器分別并行輸入地址信號及數(shù)據(jù)信號。
文檔編號G11C11/401GK1825492SQ20051000350
公開日2006年8月30日 申請日期2005年12月22日 優(yōu)先權日2004年12月22日
發(fā)明者藤澤友之, 久保貴志 申請人:株式會社瑞薩科技