專利名稱：半導(dǎo)體裝置及其數(shù)據(jù)寫入方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)一種半導(dǎo)體裝置及其數(shù)據(jù)寫入方法。
背景技術(shù)：
作為可電性覆寫數(shù)據(jù)的非揮發(fā)性半導(dǎo)體裝置，已廣泛使用閃存，惟閃存的數(shù)據(jù)覆寫時間比動態(tài)隨機存取存儲器(DRAM)和靜態(tài)隨機存取存儲器(SRAM)等其它的半導(dǎo)體存儲裝置相比非常的長，且在執(zhí)行數(shù)據(jù)的覆寫時，正在控制閃存的控制部無法對閃存進行存取。
近來，為了解決此問題，已開發(fā)有一種對偶運算(dual operation)型的閃存，將閃存分割成多個存儲體(banbank)，即使某個存儲體正在執(zhí)行覆寫，亦可讀取其它存儲體的數(shù)據(jù)。在此，所謂的存儲體是指可同時進行數(shù)據(jù)處理的存儲器存儲體，該存儲器存儲體是由一個區(qū)塊(block)或任意組合兩個以上的區(qū)塊而構(gòu)成的群組所組成。
接著，針對習(xí)知的對偶運算型的閃存來加以說明。圖1是習(xí)知的對偶運算型的閃存的方塊圖。如圖1所示，包含有閃存1、單元陣列(cell array)2、讀取用感測放大器3、寫入用感測放大器4、以及寫入放大器5。單元陣列2包含有多個存儲體BANK0至BANKn。存儲體BANK0至BANKn的存儲器單元是以扇區(qū)(sector)單位被管理。Y閘21是透過位線BL連接至讀取數(shù)據(jù)總線RDB0至RDBm以及寫入數(shù)據(jù)總線WDB0至WDBm。
讀取用感測放大器3是使用讀取數(shù)據(jù)總線RDB0至RDBm從存儲器單元來讀取數(shù)據(jù)。寫入用感測放大器4是使用寫入數(shù)據(jù)總線WDB0至WDBm從存儲器單元來讀取驗證數(shù)據(jù)。寫入放大器5是使用寫入數(shù)據(jù)總線WDB0至WDBm將數(shù)據(jù)寫入存儲器單元。在這種對偶運算型的閃存中，即使某個存儲體正在進行數(shù)據(jù)的覆寫，亦可讀取其它存儲體的數(shù)據(jù)。
此外，這種對偶運算型的閃存是揭示于專利文獻1中。
專利文獻1美國專利第6240040號公報發(fā)明內(nèi)容(發(fā)明所欲解決的課題)然而，在這種對偶運算型的閃存1中，于寫入存儲器單元時，由于使用內(nèi)部電源時搭載于芯片內(nèi)的高電壓產(chǎn)生電路的電流能力的限度會限制一次寫入位數(shù)目，故無法高速地執(zhí)行寫入。另一方面，使用外部電源執(zhí)行高速寫入時，由于無寫入位數(shù)目的限制，故可同時寫入還數(shù)個位而達到高速寫入，惟使用外部電源同時寫入多位時，需有該位數(shù)目份的寫入數(shù)據(jù)總線，當(dāng)寫入數(shù)據(jù)總線增加時，則有芯片尺寸亦增加的問題。
因此，本發(fā)明乃有鑒于上述問題而研創(chuàng)者，其目的在于提供一種不使芯片尺寸增大，而能實現(xiàn)多位同時寫入的半導(dǎo)體裝置及其半導(dǎo)體寫入方法。
(解決課題的手段)為解決上述課題，本發(fā)明的半導(dǎo)體裝置包含有寫入數(shù)據(jù)總線，用以將數(shù)據(jù)寫入存儲器單元；讀取數(shù)據(jù)總線，用以從所述存儲器單元讀取數(shù)據(jù)；以及第一寫入放大器，在預(yù)定寫入時，通過所述讀取數(shù)據(jù)總線將數(shù)據(jù)寫入至所述存儲器單元。依據(jù)本發(fā)明，例如叢發(fā)(burst)式或分頁(page)式具有許多讀取數(shù)據(jù)總線時，在例如高速寫入時將這些讀取數(shù)據(jù)總線作為寫入數(shù)據(jù)總線來使用，故能同時將多位寫入至存儲器單元，并能執(zhí)行高速寫入。此外，由于在高速寫入中利用未使用的數(shù)據(jù)總線來執(zhí)行數(shù)據(jù)的寫入，故無須另外設(shè)置寫入用的數(shù)據(jù)總線，芯片尺寸亦不會增大。
所述半導(dǎo)體裝置還包含有第二寫入放大器，在預(yù)定寫入時，通過所述寫入數(shù)據(jù)總線將數(shù)據(jù)寫入至所述存儲器單元。依據(jù)本發(fā)明，由于使用寫入數(shù)據(jù)總線與讀取數(shù)據(jù)總線來進行數(shù)據(jù)的寫入，故能同時將更多的位寫入至存儲器單元，并能高速地寫入。
所述半導(dǎo)體裝置還包含有屏蔽(shield)配線，是用以屏蔽所述讀取數(shù)據(jù)總線；以及第三寫入放大器，在預(yù)定寫入時，通過所述屏蔽線將數(shù)據(jù)寫入至所述存儲器單元。依據(jù)本發(fā)明，由于于高速寫入時將各讀取數(shù)據(jù)總線的屏蔽線作為寫入數(shù)據(jù)總線來使用，故能同時將更多的位寫入至存儲器單元，并能高速執(zhí)行寫入。
本發(fā)明的半導(dǎo)體裝置包含有屏蔽線，是用以屏蔽從存儲器單元讀取數(shù)據(jù)的讀取數(shù)據(jù)總線；第三寫入放大器，在預(yù)定寫入時，通過所述屏蔽線將數(shù)據(jù)寫入至所述存儲器單元。依據(jù)本發(fā)明，由于于高速寫入時將讀取數(shù)據(jù)總線的屏蔽線作為寫入數(shù)據(jù)總線來使用，故能同時將多位寫入至存儲器單元，并能高速寫入數(shù)據(jù)。本發(fā)明的半導(dǎo)體裝置還包含有寫入數(shù)據(jù)總線，是用以將數(shù)據(jù)寫入所述存儲器單元。
所述半導(dǎo)體裝置還包含有第一感測放大器，通過所述讀取數(shù)據(jù)總線從所述存儲器單元讀取驗證數(shù)據(jù)。依據(jù)本發(fā)明，由于使用讀取數(shù)據(jù)總線來讀取驗證數(shù)據(jù)，故能高速地從存儲器單元讀取數(shù)據(jù)。
所述半導(dǎo)體裝置還包含有第二感測放大器，系通過所述寫入數(shù)據(jù)總線從所述存儲器單元讀取驗證數(shù)據(jù)。依據(jù)本發(fā)明，由于使用寫入數(shù)據(jù)總線與讀取數(shù)據(jù)總線讀取驗證數(shù)據(jù)，故能高速地從存儲器單元讀出數(shù)據(jù)。
所述半導(dǎo)體裝置還包含有第三感測放大器，通過所述屏蔽線從所述存儲器單元讀取驗證數(shù)據(jù)。依據(jù)本發(fā)明，由于使用屏蔽線來讀取驗證數(shù)據(jù)，故能高速地從存儲器單元讀取數(shù)據(jù)。
所述半導(dǎo)體裝置還包含有感測放大器，通過所述讀取數(shù)據(jù)總線從所述存儲器單元讀取數(shù)據(jù)。依據(jù)本發(fā)明，能使用讀取數(shù)據(jù)總線從存儲器單元讀取數(shù)據(jù)。
所述半導(dǎo)體裝置還包含有單元陣列，該單元陣列包含有多個存儲體，該存儲體是能于將數(shù)據(jù)寫入至存儲體的第一存儲器單元時，從存儲體的第二存儲器單元讀取數(shù)據(jù)。依據(jù)本發(fā)明，可高速讀取適合對偶運算動作的數(shù)據(jù)。
所述半導(dǎo)體裝置還包含有單元陣列，該單元陣列包含有多個存儲體，該存儲體能于將數(shù)據(jù)寫入至存儲體的第一存儲器單元時，從存儲體的第二存儲器單元讀取數(shù)據(jù)；以及感測放大器，設(shè)置于每個所述存儲體中，并通過所述讀取數(shù)據(jù)總線從所述存儲器單元讀取數(shù)據(jù)。依據(jù)本發(fā)明，即使于每個存儲體設(shè)置讀取用的感測放大器，亦能使用屏蔽線將數(shù)據(jù)高速地寫入至存儲器單元。
所述半導(dǎo)體裝置還包含有單元陣列，該單元陣列包含有多個存儲體，該存儲體能于將數(shù)據(jù)寫入至存儲體的第一存儲器單元時，從存儲體的第二存儲器單元讀取數(shù)據(jù)，且所述讀取數(shù)據(jù)總線設(shè)置于每個所述存儲體中。依據(jù)本發(fā)明，即使于每個存儲體設(shè)置讀取數(shù)據(jù)總線，由于使用讀取數(shù)據(jù)總線的屏蔽線，故能高速地將數(shù)據(jù)寫入至存儲器單元。
所述存儲器裝置還包含有單元陣列，該單元陣列包含有多個存儲體，該存儲體能于將數(shù)據(jù)寫入至存儲體的第一存儲器單元時，從存儲體的第二存儲器單元讀取數(shù)據(jù)；以及選擇電路，產(chǎn)生用以選擇所述存儲體的選擇信號。依據(jù)本發(fā)明，能選擇將數(shù)據(jù)高速寫入的存儲體。
所述半導(dǎo)體裝置還包含有開關(guān)，在預(yù)定寫入時，將所述第一寫入放大器連接至所述讀取數(shù)據(jù)總線。依據(jù)本發(fā)明，能將第一寫入放大器連接至讀取數(shù)據(jù)總線，并將數(shù)據(jù)高速地寫入至存儲器單元。
所述半導(dǎo)體裝置還包含有開關(guān)，在預(yù)定寫入時，將所述第三寫入放大器連接至所述屏蔽線。依據(jù)本發(fā)明，能將第三寫入放大器連接至屏蔽線，并將數(shù)據(jù)高速地寫入至存儲器單元。
所述半導(dǎo)體裝置還包含有單元陣列，該單元陣列包含有多個存儲體，該存儲體能于將數(shù)據(jù)寫入至存儲體的第一存儲器單元時，從存儲體的第二存儲器單元讀取數(shù)據(jù)；以及開關(guān)，用以選擇所述多個存儲體中連接至所述讀取數(shù)據(jù)總線的存儲體。依據(jù)本發(fā)明，能將各存儲體內(nèi)的存儲器單元連接至讀取數(shù)據(jù)總線。
所述半導(dǎo)體裝置還包含有單元陣列，該單元陣列包含有多個存儲體，該存儲體能于將數(shù)據(jù)寫入至存儲體的第一存儲器單元時，從存儲體的第二存儲器單元讀取數(shù)據(jù)；以及開關(guān)，在預(yù)定寫入時，選擇所述多個存儲體中連接至所述屏蔽線的存儲體。依據(jù)本發(fā)明，能將各存儲體內(nèi)的存儲器單元連接至屏蔽線。
所述讀取數(shù)據(jù)總線是由比所述寫入數(shù)據(jù)總線還多的數(shù)據(jù)總線所構(gòu)成。依據(jù)本發(fā)明，于叢發(fā)式或分頁式的情況中，由于使用比寫入數(shù)據(jù)總線還多的讀取數(shù)據(jù)總線，故能將數(shù)據(jù)高速地寫入至存儲器單元。所述半導(dǎo)體裝置是半導(dǎo)體存儲裝置。
本發(fā)明的數(shù)據(jù)寫入方法包含有使用寫入數(shù)據(jù)總線將數(shù)據(jù)寫入至存儲器單元的步驟；使用讀取數(shù)據(jù)總線從所述存儲器單元讀取數(shù)據(jù)的步驟；以及于預(yù)定寫入時，通過所述讀取數(shù)據(jù)總線將數(shù)據(jù)寫入至所述存儲器單元的步驟。依據(jù)本發(fā)明，于具有例如叢發(fā)式或分頁式的多個讀取數(shù)據(jù)總線時，由于例如于高速寫入時將這些讀取數(shù)據(jù)總線作為寫入數(shù)據(jù)總線來使用，故能同時寫入多位，并能提供可高速寫入的半導(dǎo)體裝置的數(shù)據(jù)寫入方法。此外，由于使用高速寫入中未使用的數(shù)據(jù)總線來執(zhí)行數(shù)據(jù)的寫入，故無須另外設(shè)置寫入用的數(shù)據(jù)總線，芯片尺寸亦不會增大。
本發(fā)明的數(shù)據(jù)寫入方法還包含有于預(yù)定寫入時，通過所述寫入數(shù)據(jù)總線將數(shù)據(jù)寫入至所述存儲器單元的步驟。依據(jù)本發(fā)明，由于使用寫入數(shù)據(jù)總線與讀取數(shù)據(jù)總線來進行數(shù)據(jù)的寫入，故能同時寫入更多的位，并能高速寫入。
本發(fā)明的數(shù)據(jù)寫入方法還包含有于預(yù)定寫入時，使用用以屏蔽所述讀取數(shù)據(jù)總線的屏蔽線將數(shù)據(jù)寫入至所述存儲器單元的步驟。依據(jù)本發(fā)明，由于于高速寫入時將各讀取數(shù)據(jù)總線的屏蔽線作為寫入數(shù)據(jù)總線來使用，故能同時寫入更多的位，并能高速地執(zhí)行寫入。
本發(fā)明的數(shù)據(jù)寫入方法包含有使用讀取數(shù)據(jù)總線從存儲器單元讀取數(shù)據(jù)的步驟；以及于預(yù)定寫入時，使用用以屏蔽所述讀取數(shù)據(jù)總線的屏蔽線將數(shù)據(jù)寫入至所述存儲器單元的步驟。依據(jù)本發(fā)明，由于于高速寫入時將各讀取數(shù)據(jù)總線的屏蔽線作為寫入數(shù)據(jù)總線來使用，故能同時寫入多位，并能高速地寫入數(shù)據(jù)。
所述數(shù)據(jù)寫入方法還包含有通過所述讀取數(shù)據(jù)總線從所述存儲器單元讀取驗證數(shù)據(jù)的步驟。依據(jù)本發(fā)明，由于使用讀取數(shù)據(jù)總線來進行驗證數(shù)據(jù)的讀取，故能高速地從存儲器單元讀取數(shù)據(jù)。
所述數(shù)據(jù)寫入方法還包含有通過所述寫入數(shù)據(jù)總線從所述存儲器單元讀取驗證數(shù)據(jù)的步驟。依據(jù)本發(fā)明，由于使用寫入數(shù)據(jù)總線與讀取數(shù)據(jù)總線來進行驗證數(shù)據(jù)的讀取，故能高速地從存儲器單元讀取數(shù)據(jù)。
所述數(shù)據(jù)寫入方法還包含有通過所述屏蔽線從所述存儲器單元讀取驗證數(shù)據(jù)的步驟。依據(jù)本發(fā)明，由于使用屏蔽線來進行驗證數(shù)據(jù)的讀取，故能高速地從存儲器單元讀取數(shù)據(jù)。
所述數(shù)據(jù)寫入方法還包含有產(chǎn)生選擇信號的步驟，該選擇信號用以選擇分別包含有所述存儲器單元的多個存儲體。依據(jù)本發(fā)明，能選擇高速寫入數(shù)據(jù)的存儲體。
所述數(shù)據(jù)寫入方法還包含有于將數(shù)據(jù)寫入多個存儲體中的存儲體的第一存儲器單元時，從存儲體的第二存儲器單元讀取數(shù)據(jù)的步驟。依據(jù)本發(fā)明，能提供對偶運算的半導(dǎo)體裝置。
(發(fā)明的效果)依據(jù)本發(fā)明，能提供一種不會使芯片尺寸增大，而能實現(xiàn)多位同時寫入的半導(dǎo)體裝置及其半導(dǎo)體寫入方法。


圖1是習(xí)知的對偶運算型的閃存的方塊圖。
圖2是第一實施例的半導(dǎo)體裝置的構(gòu)成圖。
圖3是顯示用以產(chǎn)生第一實施例的半導(dǎo)體裝置10的存儲體選擇信號的構(gòu)成的圖。
圖4是顯示第一實施例的存儲體選擇電路的圖。
圖5是第一實施例的半導(dǎo)體裝置高速寫入時的時序圖。
圖6是第二實施例的半導(dǎo)體裝置的構(gòu)成圖。
圖7是第二實施例的半導(dǎo)體裝置高速寫入時的時序圖。
圖8是第三實施例的半導(dǎo)體裝置的構(gòu)成圖。
圖9是第三實施例的半導(dǎo)體裝置高速寫入時的時序圖。
主要組件符號說明1 閃存2 核心單元陣列3、3a至3n 讀取用感測放大器4、11 寫入用感測放大器5、12、120 寫入放大器10、110、210 半導(dǎo)體裝置13 控制邏輯14 地址緩沖器15 選擇電路21 Y閘80至83、90至95、542、543、554、NMOS晶體管555、562、563、572、573、600至
6n3、700至7n3、800至8n4154a至157a反相器電路151至157 電路511、531、541、551、552、561、反及電路571512、522、532、533反相器521、553 反或電路544、545、556、557、564、565、PMOS晶體管574、575Read、Write、FPGM、PGM、PGMV 信號BL位線RA(i)、RAB(i) 讀取用內(nèi)部地址WA(i)、WAB(i) 寫入用內(nèi)部地址A(i) 外部地址VSD 屏蔽線RBSELn讀取用存儲體選擇信號WBSELn寫入用存儲體選擇信號BANK0至BANKn 存儲體RDB0至RDBm讀取數(shù)據(jù)總線WDB0至WDBm寫入數(shù)據(jù)總線RSEL00至RSEL1n、WSEL00至WSEL1n存儲體選擇信號具體實施方式
以下，參照

本發(fā)明的實施例。
第一實施例圖2是第一實施例的半導(dǎo)體裝置的構(gòu)成圖。如圖2所示，半導(dǎo)體裝置10包含有核心單元陣列2、讀取用感測放大器3、寫入用感測放大器4、寫入放大器5、寫入用感測放大器11、以及寫入放大器12。此外，半導(dǎo)體裝置10包含有寫入數(shù)據(jù)總線WDB0至WDBm、讀取數(shù)據(jù)總線RDB0至RDBm、以及屏蔽線VSD。與圖1相同的部分附上相同符號來說明。
半導(dǎo)體裝置10可為單獨封裝的閃存等的半導(dǎo)體存儲裝置，亦可為如同系統(tǒng)LSI(large-scale integration；大規(guī)模集成電路)作為半導(dǎo)體裝置的一部分而組入者。該半導(dǎo)體裝置10是為可在進行數(shù)據(jù)的消除或?qū)懭霑r讀取其它部分的數(shù)據(jù)的對偶運算型的半導(dǎo)體裝置。半導(dǎo)體裝置10能在對偶運算動作中以正常的速度將數(shù)據(jù)寫入至存儲器單元，亦能于高速寫入時禁止對偶運算動作，而高速地將數(shù)據(jù)寫入至存儲器單元。
核心單元陣列2包含有多個存儲體BANK0至BANKn，該存儲體能于將數(shù)據(jù)寫入存儲體的第一存儲器單元時，從存儲體的第二存儲器單元讀取數(shù)據(jù)。各存儲體BANK0至BANKn的存儲器單元由多個扇區(qū)所構(gòu)成。Y閘21是透過位線BL連接至讀取數(shù)據(jù)總線RDB0至RDBm以及寫入數(shù)據(jù)總線WDB0至WDBm。寫入數(shù)據(jù)總線WDB0至WDBm用以將數(shù)據(jù)寫入至存儲器單元者。讀取數(shù)據(jù)總線RDB0至RDBm用以從存儲器單元讀取數(shù)據(jù)者。屏蔽線VSD用以屏蔽讀取數(shù)據(jù)總線RDB0至RDBm者。
讀取用感測放大器3是電流比較電路，使用讀取數(shù)據(jù)總線RDB0至RDBm從存儲器單元讀取數(shù)據(jù)，并比較存儲器單元的讀取電流與基準電流，將該電流差值放大后予以輸出。寫入用感測放大器4在通常寫入時及高速寫入時使用寫入數(shù)據(jù)總線WDB0至WDBm從存儲器單元讀取驗證數(shù)據(jù)者。寫入放大器5在通常寫入時及高速寫入時使用寫入數(shù)據(jù)總線WDB0至WDBm將數(shù)據(jù)寫入至存儲器單元者。
寫入用感測放大器11是主程序用的感測放大器。該寫入用感測放大器11在高速寫入時使用讀取數(shù)據(jù)總線RDB0至RDBm從存儲器單元讀取驗證數(shù)據(jù)者。藉由該寫入用感測放大器11，程序驗證亦可同時執(zhí)行2字符份。并且，由于讀取數(shù)據(jù)總線RDBm連接至讀取用感測放大器3，故亦可使用讀取用感測放大器3來讀取驗證數(shù)據(jù)，而無需增加寫入用感測放大器11。寫入放大器12在高速寫入時使用讀取數(shù)據(jù)總線RDB0至RDBm將數(shù)據(jù)寫入至存儲器單元者。
NMOS晶體管80、81在高速寫入時用以將寫入用感測放大器11及寫入放大器12連接至讀取數(shù)據(jù)總線RDB0至RDBm的開關(guān)。
各存儲體BANK0至BANKn的位線BL是透過將存儲體選擇信號RSEL00至RSEL1n作為閘極輸入的NMOS晶體管600至6n3，而連接至讀取數(shù)據(jù)總線RDB0至RDBm。此外，各存儲體BANK0至BANKn的位線BL是透過將存儲體選擇信號WSEL00至WSEL1n作為閘極輸入的NMOS晶體管700至7n3，連接至寫入數(shù)據(jù)總線WDB0至WDBm。在此，m為I/O(輸入/輸出)號碼，例如為0至15的整數(shù)。
當(dāng)存儲體BANKn為讀取狀態(tài)時，存儲體選擇信號RSEL0n或RSEL1n成為高位準，讀取用感測放大器3是通過讀取數(shù)據(jù)總線RDB0至RDBm來進行數(shù)據(jù)的讀取。此時，能同時讀取16位(1字符)。當(dāng)存儲體BANKn為程序(program)或驗證(verify)狀態(tài)時，存儲體選擇信號WSEL0n或WSEL1n成為高位準，寫入用感測放大器4及寫入放大器5是通過寫入數(shù)據(jù)總線WDB0至WDBm來執(zhí)行程序化或驗證。藉此，進行16位(1字符)同時寫入。
通常，存儲體選擇信號RSEL0n、RSEL1n、WSEL0及WSEL1n是依每個存儲體BANK1至BANKn被控制，而可同時執(zhí)行讀出、寫入。藉此實現(xiàn)對偶運算功能。
于高速寫入時，信號FPGM成為高位準，高速寫入用的寫入用感測放大器11及寫入放大器12是透過NMOS晶體管80、81連接至讀取用數(shù)據(jù)總線RDB0至RDBm。存儲體BANKn的選擇是以存儲體選擇信號RSEL0n及WSEL1為HIGH、存儲體選擇信號RSEL1n及WSEL0n為LOW來執(zhí)行，以虛線圍住的晶體管變?yōu)閷?dǎo)通，而當(dāng)信號PGM為HIGH時，能同時寫入通常寫入時的兩倍的位數(shù)目，且信號PGMV以HIGH來執(zhí)行程序驗證。藉此實現(xiàn)2字符份(32位)的同時寫入。
圖3是顯示產(chǎn)生第一實施例的半導(dǎo)體裝置10的存儲體選擇信號的構(gòu)成的圖。如圖3所示，半導(dǎo)體裝置10包含有控制邏輯13、地址緩沖器14、以及選擇電路15?？刂七壿?3是接受外部指令來產(chǎn)生信號Read、信號Write以及信號FPGM，并將這些信號傳送至地址緩沖器14。外部指令包含寫入指令、高速寫入指令等的指令。
地址緩沖器14是接受外部地址A(i)及來自控制邏輯13的信號Read、信號Write、以及信號FPGM，而產(chǎn)生讀取用內(nèi)部地址RA(i)及RAB(i)、讀取用存儲體選擇信號RBSELn、寫入用內(nèi)部地址WA(i)及WAB(i)、以及寫入用存儲體選擇信號WBSELn。在此，讀取用內(nèi)部地址RAB(i)是讀取用內(nèi)部地址RA(i)的反轉(zhuǎn)信號。寫入用內(nèi)部地址WAB(i)是寫入用內(nèi)部地址WA(i)的反轉(zhuǎn)信號。存儲體選擇電路15是產(chǎn)生用以選擇存儲體BANK0至BANKn的選擇信號RSEL0n、RESEL1n、WSEL0n、以及WSEL1n。
接著，針對存儲體選擇電路15加以說明。圖4是顯示用以產(chǎn)生存儲體選擇信號的存儲體選擇電路15的構(gòu)成的圖。存儲體選擇電路15包含有電路151至電路157，且用以產(chǎn)生存儲體選擇信號RSEL0n、RSEL1n、WSEL0n、以及WSEL1n的電路。電路151包含有NAND(反及)電路511及反相器512，并從信號WBSELn及信號FPGM來產(chǎn)生信號FWBSELn。電路152及電路153是在存儲體BANKn的快速程序化時，將存儲體選擇信號RSEL0n及WSEL1n強制設(shè)為HIGH的電路。
電路152包含有NOR(反或)電路521及反相器522，并從信號WA(j)及信號FPGM來產(chǎn)生信號FWA(j)。電路153包含有NAND電路531、反相器532以及533，并從信號WAB(j)及信號FPGM來產(chǎn)生信號FWAB(j)。于電路154至157中，反相器電路154a至157a用以將VCC位準的輸入信號予以位準移位(level shift)至VPP位準的輸入信號的電路。電路154包含有NAND電路541、NMOS晶體管542及543、以及PMOS晶體管544及545，并從信號RBSELn及信號RA(j)來產(chǎn)生存儲體選擇信號RSEL1n。
電路155包含有NAND電路551及552、NOR電路553、NMOS晶體管554及555、以及PMOS晶體管556及557，并從信號RBSELn、信號RAB(j)、信號FWBSELn、以及信號FWA(j)來產(chǎn)生存儲體選擇信號RSEL0n。電路156包含有NAND電路561、NMOS晶體管562及563、以及PMOS晶體管564及565，并從信號WBSELn及信號FWA(j)來產(chǎn)生存儲體選擇信號WSEL1n。
電路157包含有NAND電路571、NMOS晶體管572及573、以及PMOS晶體管574及575，并從信號WBSELn及信號FWAB(j)來產(chǎn)生存儲體選擇信號WSEL0n。通常，當(dāng)存儲體BANKn為讀取狀態(tài)時，來自地址緩沖器14的信號RBSELn變?yōu)镠IGH，于寫入狀態(tài)時信號WBSELn變?yōu)镠IGH，以讀取地址RAB(j)及RA(j)來選擇存儲體選擇信號RSEL0n及RSEL1n，并以寫入地址WAB(j)及WA(j)來執(zhí)行信號WSEL1n、信號WSEL1n的選擇。于高速寫入時，信號FPGM變?yōu)镠IGH。此外，藉由與信號WA(j)、信號WAB(j)無關(guān)的內(nèi)部信號FWA(j)變?yōu)镠IGH、內(nèi)部信號FWAB(j)變?yōu)長OW的狀態(tài)，從而執(zhí)行存儲體選擇信號RSEL0n及WSEL1n的選擇。
接著，針對第一實施例的半導(dǎo)體裝置高速寫入時的動作加以說明。圖5是第一實施例的半導(dǎo)體裝置高速寫入時的時序圖。于高速寫入時，使用者連續(xù)輸入高速寫入指令FPGM以及兩個地址與兩個數(shù)據(jù)(各16位，合計為32位)。此時，地址輸入是將行(column)選擇用(選擇晶體管6n0至6n3及7n0至7n3)的最上位地址A(j)進行HIGH、LOW切換并予以輸入，其它的地址與A(i)相同。兩個數(shù)據(jù)分別被寫入放大器5及12閂鎖。的后，信號PGMV在HIGH時進入程序驗證。
如圖4所示，在程序驗證中，F(xiàn)WA(j)及FWAB(j)是分別強制性地變?yōu)镠IGH及LOW，而被選擇的存儲體BANKn其存儲體選擇信號RSEL0n及WSEL1n變?yōu)楹愠Ｐ訦IGH，存儲體選擇信號RSEL1n及WSEL0n變?yōu)楹愠Ｐ訪OW。在信號PGMV為HIGH的程序驗證期間中，驗證數(shù)據(jù)是供給至讀取數(shù)據(jù)總線RDB0至RDBm及寫入數(shù)據(jù)總線WDB0至WDBm，且同時執(zhí)行32位(2字符份)程序驗證。
接著，于信號PGM為HIGH的程序期間中，程序電壓是供給至讀取數(shù)據(jù)總線RDB0至RDBm及寫入數(shù)據(jù)總線WDB0至WDBm，且執(zhí)行32位的同時寫入。接著，在信號PGMV為HIGH的程序驗證期間中，驗證數(shù)據(jù)是傳送至讀取數(shù)據(jù)總線RDB0至RDBm及寫入數(shù)據(jù)總線WDB0至WDBm，同時執(zhí)行32位(2字符份)程序驗證，當(dāng)程序驗證通過時，結(jié)束高速寫入，信號FPGM變?yōu)長OW。接著，執(zhí)行其它數(shù)據(jù)的高速寫入時，再次輸入FPGM指令并執(zhí)行相同的動作。
依據(jù)第一實施例，在可同時執(zhí)行讀取與寫入的閃存中，由于一般具有讀取數(shù)據(jù)總線與寫入數(shù)據(jù)總線，故能于高速寫入時禁止同時執(zhí)行讀取于寫入，并將讀取數(shù)據(jù)總線與寫入數(shù)據(jù)總線雙方皆作為寫入數(shù)據(jù)總線來使用，而同時寫入多位，而高速地寫入。由于無須另外設(shè)置寫入用的數(shù)據(jù)總線，故芯片尺寸亦不會增大。
第二實施例接著，針對第二實施例加以說明。圖6是第二實施例的半導(dǎo)體裝置的構(gòu)成圖。如圖6所示，半導(dǎo)體裝置110包含有核心單元陣列2、讀取用感測放大器3、寫入用感測放大器4、寫入放大器5、寫入用感測放大器11、以及寫入放大器12。半導(dǎo)體裝置110與第一實施例相同，還包含有控制邏輯13、地址緩沖器14及存儲體選擇電路15。該半導(dǎo)體裝置110在執(zhí)行數(shù)據(jù)的消除或?qū)懭霑r可讀取其它部分的數(shù)據(jù)的對偶運算型的裝置者，并具備有叢發(fā)模式或分頁模式。
寫入數(shù)據(jù)總線WDB0至WDBm用以將數(shù)據(jù)寫入存儲器單元者。讀取數(shù)據(jù)總線RDB0m至RDB1m用以從存儲器單元讀取數(shù)據(jù)者。該讀取數(shù)據(jù)總線RDB0m至RDB1m包含有比寫入數(shù)據(jù)總線WDB0至WDBm還多的數(shù)據(jù)總線。在叢發(fā)式或分頁式中，由于讀取同時存取多個字符(在本例中為2字符)，故對于輸出入端子I/O，同時從讀取數(shù)據(jù)總線RDB0m與讀取數(shù)據(jù)總線RDB1m的兩個總線讀取2字符份的數(shù)據(jù)。屏蔽線VSD用以屏蔽讀取數(shù)據(jù)總線RDB00至RDB1m者。
核心單元陣列2包含有多個存儲體BANK0至BANKn，所述存儲體能于將數(shù)據(jù)寫入至存儲體的第一存儲器單元時，從存儲體的第二存儲器單元讀出數(shù)據(jù)。存儲體BANK0至BANKn的存儲器單元是由多個扇區(qū)所構(gòu)成。讀取用感測放大器3是電流比較電路，并使用讀取數(shù)據(jù)總線RDB0m至RDB1m從存儲器單元讀取數(shù)據(jù)，并比較存儲器單元的讀取電流與基準電流，將其電流差值予以放大并輸出。
寫入用感測放大器4在通常寫入時，使用寫入數(shù)據(jù)總線WDB0至WDBm從存儲器單元讀取驗證數(shù)據(jù)。該寫入用感測放大器4在高速寫入時，使用讀取數(shù)據(jù)總線RDB00至RDB0m從存儲器單元讀取驗證數(shù)據(jù)。寫入放大器5在通常寫入時，使用寫入數(shù)據(jù)總線WDB0至WBDm來執(zhí)行數(shù)據(jù)的寫入。寫入放大器5在高速寫入時，使用讀取數(shù)據(jù)總線RDB00至RDB0m從存儲器單元讀取驗證數(shù)據(jù)。
寫入用感測放大器11是主程序用的感測放大器。該寫入用感測放大器11在高速寫入時，使用讀取數(shù)據(jù)總線RDB10至RDB1m從存儲器單元讀取驗證數(shù)據(jù)。藉由該寫入用感測放大器11，程序驗證亦能同時執(zhí)行2字符份。寫入放大器12在高速寫入時，使用讀取數(shù)據(jù)總線RDB10至RDB1m將數(shù)據(jù)寫入至存儲器單元。NMOS晶體管80至83在高速寫入時，用以將寫入用感測放大器4、感測放大器5、寫入用感測放大器11以及寫入放大器12連接至讀取數(shù)據(jù)總線RDB00至RDB1m的開關(guān)。
各存儲體BANK0至BANKn的位線BL是透過將存儲體選擇信號RSEL0至RSELn作為閘極輸入的NMOS晶體管600至6n3，連接至讀取數(shù)據(jù)總線RDB00至RDB1m。此外，各存儲體BANK0至BANKn的位線BL是透過將存儲體選擇信號WSEL00至WSEL1n作為閘極輸入的NMOS晶體管700至7n3，連接至寫入數(shù)據(jù)總線WDB0至WDBm。在此，m為I/O號碼，例如為0至15的整數(shù)。
存儲體BANK0至BANKn為讀取狀態(tài)時，存儲體選擇信號RSELn變?yōu)楦呶粶?，讀取用感測放大器3是通過讀取數(shù)據(jù)總線RDB00至RDB1m來執(zhí)行2字符的數(shù)據(jù)讀取。存儲體BANKn為程序化或驗證狀態(tài)時，存儲體選擇信號WSEL0n或WSEL1n變?yōu)楦呶粶?，寫入用感測放大器4及寫入放大器5是通過寫入數(shù)據(jù)總線WDB0至WDBm來執(zhí)行1字符的程序化或驗證。
通常，存儲體選擇信號RSELn、WSEL0n、WSEL1n是由存儲體BANK0至BANKn控制，可同時執(zhí)行寫入。藉此，實現(xiàn)對偶運算功能。于高速寫入時，信號FPGM變?yōu)楦呶粶?，寫入用感測放大器4、感測放大器5、寫入用感測放大器11以及寫入放大器12是透過NMOS晶體管80至83連接至讀取數(shù)據(jù)總線RDB00至RDB1m，而能同時執(zhí)行2字符份的程序化或程序驗證。
如此，在第二實施例中，由于具有比寫入數(shù)據(jù)總線WDB0至WDBm還多的讀取數(shù)據(jù)總線RDB00至RDB1m，故于高速寫入時，僅使用讀取數(shù)據(jù)總線RDB00至RDB1m來執(zhí)行同時寫入多個位。此時，存儲體選擇信號RSELn、WSEL0n、WSEL1n的控制變得簡單。
圖7是第二實施例的半導(dǎo)體裝置高速寫入時的時序圖。于存儲體BANKn高速寫入時，信號FPGM與存儲體選擇信號RSELn變?yōu)镠IGH。于信號PGMV為HIGH的程序驗證期間中，驗證數(shù)據(jù)是傳輸至讀取數(shù)據(jù)總線RDB0m及RDB1m，而執(zhí)行程序驗證。接著，于信號PGM為HIGH的程序期間中，程序電壓是供給至讀取數(shù)據(jù)總線RDB0m及RDB1m，而執(zhí)行32位的同時寫入。
接著，在信號PGMV為HIGH的程序驗證期間中，驗證數(shù)據(jù)是傳輸至讀取數(shù)據(jù)總線RDB0m及RDB1m，而執(zhí)行程序驗證，當(dāng)通過程序驗證時則結(jié)束高速寫入，信號FPGM變?yōu)長OW。接著，當(dāng)執(zhí)行其它數(shù)據(jù)的高速寫入時，再次輸入FPGM指令并執(zhí)行同樣的處理。
依據(jù)第二實施例，是為具有如叢發(fā)式或分頁式的多個字符份的讀取數(shù)據(jù)總線的存儲器，由于于高速寫入時將這些讀取數(shù)據(jù)總線作為寫入數(shù)據(jù)總線來使用，故能同時寫入多位，并能高速執(zhí)行寫入。
第三實施例接著，針對第三實施例加以說明。圖8是第三實施例的半導(dǎo)體裝置的構(gòu)成圖。在第三實施例中，以每個存儲體具有多個讀取數(shù)據(jù)總線的情形為例。如圖8所示，半導(dǎo)體裝置210包含有核心單元陣列2、多個讀取用感測放大器3a至3n、寫入用感測放大器4、寫入放大器5、寫入用感測放大器11、以及寫入放大器120。半導(dǎo)體裝置210與第一實施例同樣還包含有控制邏輯13、地址緩沖器14以及存儲體選擇電路15。
半導(dǎo)體裝置210在執(zhí)行數(shù)據(jù)的消除或?qū)懭霑r，可讀取其它部分的數(shù)據(jù)的對偶運算型的裝置，并具備有分頁模式或叢發(fā)模式。寫入數(shù)據(jù)總線WDB0至WDBm是用以將數(shù)據(jù)寫入至存儲器單元。讀取數(shù)據(jù)總線RDB000至RDBn1m是用以從存儲器單元讀取數(shù)據(jù)。該讀取數(shù)據(jù)總線RDB000至RDBn1m是設(shè)置于每個存儲體BANK0至BANKn。屏蔽線VSD是用以屏蔽讀取數(shù)據(jù)總線RDB000至RDBn1m。
核心單元陣列2包含有多個存儲體BANK0至BANKn，該存儲體能于將數(shù)據(jù)寫入至存儲體的第一存儲器單元時，從存儲體的第二存儲器單元讀取數(shù)據(jù)。存儲體BANK0至BANKn的存儲器單元是由多個扇區(qū)所構(gòu)成。各讀取用感測放大器3a至3n是使用讀取數(shù)據(jù)總線從存儲器單元讀取數(shù)據(jù)。該讀取用感測放大器3a至3n是設(shè)置于每個存儲體。
寫入用感測放大器4在通常寫入時，使用寫入數(shù)據(jù)總線WDB0至WDBm從存儲器單元讀取驗證數(shù)據(jù)。寫入放大器5在通常寫入時，使用寫入數(shù)據(jù)總線WDB0至WDBm將數(shù)據(jù)寫入至存儲器單元。寫入用感測放大器11是快速程序化用的感測放大器。寫入用感測放大器4及11在高速寫入時，使用屏蔽線VSD從存儲器單元讀取驗證數(shù)據(jù)。藉由該寫入用感測放大器11，程序驗證亦能同時執(zhí)行2字符份。寫入放大器5及120在高速寫入時，使用屏蔽線VSD將數(shù)據(jù)寫入至存儲器單元。
NMOS晶體管80至83是為，于高速寫入時，用以將寫入用感測放大器4、寫入放大器5、寫入用感測放大器11以及寫入放大器12連接至屏蔽線VSD的開關(guān)。NMOS晶體管800至8n4在高速寫入時，透過讀取數(shù)據(jù)總線RDB000至RDBn1m將位線BL連接至屏蔽線VSD的開關(guān)。
存儲體BANKn的位線BL是透過將存儲體選擇信號RSELn作為閘極輸入的NMOS晶體管6n0至6n3而連接至讀取數(shù)據(jù)總線RDBn0n至RDBn1m，并執(zhí)行2字符份的讀取。此外，存儲體BANKn的位線BL是透過將存儲體選擇信號WSEL0n至WSEL1n作為閘極輸入的NMOS晶體管7n0與7n2或7n1與7n3而連接至寫入數(shù)據(jù)總線WDB0至WDBm，并執(zhí)行1位的程序化。在此，m為I/O號碼，例如為0至15的整數(shù)。
各讀取數(shù)據(jù)總線RDB000至RDBn1m是以屏蔽線VSD來屏蔽，以緩和相鄰的讀取數(shù)據(jù)總線的影響。由于該屏蔽線VSD為存儲體共通，故將屏蔽線VSD作為高速寫入時的數(shù)據(jù)總線來使用。于通常時，信號FPGM變?yōu)楦呶粶?，屏蔽線VSD是透過NMOS晶體管90至95連接至接地VSS。于高速寫入時，信號FPGMB變?yōu)榈臀粶?，并與接地VSS切離。信號FPGM變?yōu)楦呶粶?，存儲體BANKn的讀取數(shù)據(jù)總線RDBn00至RDBn0m連接至寫入用感測放大器4與寫入放大器5，存儲體BANKn的讀取數(shù)據(jù)總線RDBn10至RDBn1m連接至寫入用感測放大器11及寫入放大器120，并執(zhí)行2字符的同時高速寫入及驗證。
圖9是第三實施例的半導(dǎo)體裝置高速寫入時的時序圖。于存儲體BANKn高速寫入時，信號FPGM與存儲體選擇信號RSELn變?yōu)镠IGH。于信號PGMV為HIGH的程序驗證期間中，驗證數(shù)據(jù)是傳輸至屏蔽線VSD，并執(zhí)行程序驗證。接著，于信號PGM為HIGH的程序期間中，程序電壓是供給至屏蔽線VSD，并執(zhí)行32位的同時寫入。
接著，于信號PGMV為HIGH的程序驗證期間中，驗證數(shù)據(jù)是傳輸至屏蔽線VSD，并執(zhí)行程序驗證，當(dāng)通過程序驗證時則結(jié)束高速寫入，信號FPGM變?yōu)長OW。接著，當(dāng)執(zhí)行其它數(shù)據(jù)的高速寫入時，再次輸入FPGM指令，并執(zhí)行相同的處理。
依據(jù)第三實施例，于每個存儲體具備有讀取數(shù)據(jù)總線的情形中，于高速寫入時由于將各讀取數(shù)據(jù)總線的屏蔽線作為寫入數(shù)據(jù)總線來使用，故能同時寫入多位，并能高速執(zhí)行寫入。
并且，于第一實施例及第二實施例中，亦可使用屏蔽線VSD來實現(xiàn)高速寫入。
此外，寫入放大器12、寫入放大器5、寫入放大器5及寫入放大器120、寫入用感測放大器11、寫入用感測放大器4、寫入用感測放大器4及寫入用感測放大器11、以及存儲體選擇電路15是分別對應(yīng)權(quán)利要求中的第一寫入放大器、第二寫入放大器、第三寫入放大器、第一感測放大器、第二感測放大器、第三感測放大器、以及選擇電路。此外，NMOS晶體管600至6n3是用以選擇多個存儲體中連接至讀取數(shù)據(jù)總線的存儲體的開關(guān)。
以上雖針對本發(fā)明的最佳實施例加以說明，但本發(fā)明未限定于特定的實施例，于權(quán)利要求內(nèi)所記載的本發(fā)明的精神范圍內(nèi)，亦可做各種的變形與變更。
權(quán)利要求
1.一種半導(dǎo)體裝置，包含有寫入數(shù)據(jù)總線，用以將數(shù)據(jù)寫入至存儲器單元；讀取數(shù)據(jù)總線，用以從所述存儲器單元讀取數(shù)據(jù)；以及第一寫入放大器，在預(yù)定寫入時，通過所述讀取數(shù)據(jù)總線將數(shù)據(jù)寫入至所述存儲器單元。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述半導(dǎo)體裝置還包含有第二寫入放大器，該第二寫入放大器在預(yù)定寫入時，通過所述寫入數(shù)據(jù)總線將數(shù)據(jù)寫入至所述存儲器單元。
3.如權(quán)利要求1或2所述的半導(dǎo)體裝置，其中，所述半導(dǎo)體裝置還包含有屏蔽線，用以屏蔽所述讀取數(shù)據(jù)總線；以及第三寫入放大器，在預(yù)定寫入時，通過所述屏蔽線將數(shù)據(jù)寫入至所述存儲器單元。
4.一種半導(dǎo)體裝置，包含有屏蔽線，用以屏蔽從存儲器單元讀取數(shù)據(jù)的讀取數(shù)據(jù)總線；以及第三寫入放大器，在預(yù)定寫入時，通過所述屏蔽線將數(shù)據(jù)寫入至所述存儲器單元。
5.如權(quán)利要求4所述的半導(dǎo)體裝置，其中，所述半導(dǎo)體裝置還包含寫入數(shù)據(jù)總線，該寫入數(shù)據(jù)總線用以將數(shù)據(jù)寫入至所述存儲器單元。
6.如權(quán)利要求1至3中任一項所述的半導(dǎo)體裝置，其中，所述半導(dǎo)體裝置還包含第一感測放大器，該第一感測放大器通過所述讀取數(shù)據(jù)總線從所述存儲器單元讀取驗證數(shù)據(jù)。
7.如權(quán)利要求1至3中任一項所述的半導(dǎo)體裝置，其中，所述半導(dǎo)體裝置還包含有第二感測放大器，該第二感測放大器通過所述寫入數(shù)據(jù)總線從所述存儲器單元讀取驗證數(shù)據(jù)。
8.如權(quán)利要求3至5中任一項所述的半導(dǎo)體裝置，其中，所述半導(dǎo)體裝置還包含有第三感測放大器，該第三感測放大器通過所述屏蔽線從所述存儲器單元讀取驗證數(shù)據(jù)。
9.如權(quán)利要求1至4中任一項所述的半導(dǎo)體裝置，其中，所述半導(dǎo)體裝置還包含有感測放大器，該感測放大器通過所述讀取數(shù)據(jù)總線從所述存儲器單元讀取數(shù)據(jù)。
10.如權(quán)利要求1至9中任一項所述的半導(dǎo)體裝置，其中，所述半導(dǎo)體裝置還包含有單元陣列，該單元陣列包含有多個存儲體，所述存儲體能在將數(shù)據(jù)寫入至存儲體的第一存儲器單元時，從存儲器的第二存儲器單元讀取數(shù)據(jù)。
11.如權(quán)利要求3至5中任一項所述的半導(dǎo)體裝置，其中，所述半導(dǎo)體裝置還包含有單元陣列，該單元陣列包含有多個存儲體，所述存儲體能在將數(shù)據(jù)寫入至存儲體的第一存儲器單元時，從存儲體的第二存儲器單元讀取數(shù)據(jù)；以及感測放大器，設(shè)置于每個所述存儲體，并通過所述讀取數(shù)據(jù)總線從所述存儲器單元讀取數(shù)據(jù)。
12.如權(quán)利要求3至5中任一項所述的半導(dǎo)體裝置，其中，所述半導(dǎo)體裝置還包含有單元陣列，該單元陣列是包含有多個存儲體，所述存儲體能在將數(shù)據(jù)寫入至存儲體的第一存儲器單元時，從存儲體的第二存儲器單元讀取數(shù)據(jù)；并且所述讀取數(shù)據(jù)總線設(shè)置于每個所述存儲體。
13.如權(quán)利要求1至9中任一項所述的半導(dǎo)體裝置，其中，所述半導(dǎo)體裝置還包含有單元陣列，該單元陣列包含有多個存儲體，所述存儲體能在將數(shù)據(jù)寫入至存儲體的第一存儲單元時，從存儲體的第二存儲器單元讀取數(shù)據(jù)；以及選擇電路，用以產(chǎn)生選擇所述存儲體的選擇信號。
14.如權(quán)利要求1至3中任一項所述的半導(dǎo)體裝置，其中，所述存儲器裝置還包含有開關(guān)，該開關(guān)在預(yù)定寫入時，將所述第一寫入放大器連接至所述讀取數(shù)據(jù)總線。
15.如權(quán)利要求3至5中任一項所述的半導(dǎo)體裝置，其中，所述半導(dǎo)體裝置還包含有開關(guān)，該開關(guān)在預(yù)定寫入時，將所述第三寫入放大器連接至所述屏蔽線。
16.如權(quán)利要求1至3中任一項所述的半導(dǎo)體裝置，其中，所述半導(dǎo)體裝置還包含有單元陣列，該單元陣列包含有多個存儲體，所述存儲體能在將數(shù)據(jù)寫入至存儲體的第一存儲器單元時，從存儲體的第二存儲器單元讀取數(shù)據(jù)；以及開關(guān)，用以從所述多個存儲體中選擇連接至所述讀取數(shù)據(jù)總線的一個存儲體。
17.如權(quán)利要求3至5中任一項所述的半導(dǎo)體裝置，其中，所述半導(dǎo)體裝置還包含有單元陣列，該單元陣列包含有多個存儲體，所述存儲體能在將數(shù)據(jù)寫入至存儲體的第一存儲器單元時，從存儲體的第二存儲器單元讀取數(shù)據(jù)；以及開關(guān)，在預(yù)定寫入時，從所述多個存儲體中選擇連接至所述屏蔽線的一個存儲體。
18.如權(quán)利要求1至3以及5至17中任一項所述的半導(dǎo)體裝置，其中，所述讀取數(shù)據(jù)總線由比所述寫入數(shù)據(jù)總線多的數(shù)據(jù)總線所構(gòu)成。
19.如權(quán)利要求1至18中任一項所述的半導(dǎo)體裝置，其中，所述半導(dǎo)體裝置是半導(dǎo)體存儲裝置。
20.一種數(shù)據(jù)寫入方法，包含有通過寫入數(shù)據(jù)總線將數(shù)據(jù)寫入至存儲器單元的步驟；通過讀取數(shù)據(jù)總線從所述存儲器單元讀取數(shù)據(jù)的步驟；以及在預(yù)定寫入時，通過所述讀取數(shù)據(jù)總線將數(shù)據(jù)寫入至所述存儲器單元的步驟。
21.如權(quán)利要求20的數(shù)據(jù)寫入方法，其中，所述數(shù)據(jù)寫入方法還包含有在預(yù)定寫入時，通過所述寫入數(shù)據(jù)總線將數(shù)據(jù)寫入至所述存儲器單元的步驟。
22.如權(quán)利要求20或21的數(shù)據(jù)寫入方法，其中，所述數(shù)據(jù)寫入方法還包含有在預(yù)定寫入時，通過用于屏蔽所述讀取數(shù)據(jù)總線的屏蔽線將數(shù)據(jù)寫入至所述存儲器單元的步驟。
23.一種數(shù)據(jù)寫入方法，包含有通過讀取數(shù)據(jù)總線從存儲器單元讀取數(shù)據(jù)的步驟；以及在預(yù)定寫入時，通過用于屏蔽所述讀取數(shù)據(jù)匯總線的屏蔽線將數(shù)據(jù)寫入至所述存儲器單元的步驟。
24.如權(quán)利要求20至23中任一項的數(shù)據(jù)寫入方法，其中，所述數(shù)據(jù)寫入方法還包含有通過所述讀取數(shù)據(jù)總線從所述存儲器單元讀取驗證數(shù)據(jù)的步驟。
25.如權(quán)利要求20至22中任一項的數(shù)據(jù)寫入方法，其中，所述數(shù)據(jù)寫入方法還包含有通過所述寫入數(shù)據(jù)總線從所述存儲器單元讀取驗證數(shù)據(jù)的步驟。
26.如權(quán)利要求22或23的數(shù)據(jù)寫入方法，其中，所述數(shù)據(jù)寫入方法還包含有通過所述屏蔽線從所述存儲器單元讀取驗證數(shù)據(jù)的步驟。
27.如權(quán)利要求20至26中任一項的數(shù)據(jù)寫入方法，其中，所述數(shù)據(jù)寫入方法還包含有產(chǎn)生用以選擇分別包含有所述存儲器單元的多個存儲體中的一個的選擇信號的步驟。
28.如權(quán)利要求20至27中任一項的數(shù)據(jù)寫入方法，其中，所述數(shù)據(jù)寫入方法還包含有在將數(shù)據(jù)寫入多個存儲體中的存儲體的第一存儲器單元時，從存儲體的第二存儲器單元讀取數(shù)據(jù)的步驟。
全文摘要
本發(fā)明的目的在于提供一種不使芯片尺寸增大，而能實現(xiàn)多位同時寫入的半導(dǎo)體裝置，該半導(dǎo)體裝置包含有寫入數(shù)據(jù)總線，用以將數(shù)據(jù)寫入存儲器單元；讀取數(shù)據(jù)總線，用以從存儲器單元讀取數(shù)據(jù)；第一寫入放大器，在高速寫入時，通過所述讀取數(shù)據(jù)總線將數(shù)據(jù)寫入至所述存儲器單元；第二寫入放大器，在高速寫入時，通過所述寫入數(shù)據(jù)總線將數(shù)據(jù)寫入至所述存儲器單元；第一感測放大器，通過所述讀取數(shù)據(jù)總線從前數(shù)存儲器單元讀取驗證數(shù)據(jù)；以及第二感測放大器，使用寫入數(shù)據(jù)總線從所述存儲器單元讀取驗證數(shù)據(jù)。
文檔編號G11C16/10GK101057300SQ20048004440
公開日2007年10月17日 申請日期2004年9月30日 優(yōu)先權(quán)日2004年9月30日
發(fā)明者黑崎一秀 申請人:斯班遜有限公司, 斯班遜日本有限公司