專利名稱：用于磁電阻存儲器的寫入驅(qū)動器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及磁電阻隨機存儲器(MRAMs)，并且更具體地說涉及用于MRAMs的寫入驅(qū)動器。
背景技術(shù)：
磁電阻存儲器(MRAMs)具有一些有益的特性，例如是非易失性的、高密度和快速的。這些特性使其對于用作通用存儲器和嵌入存儲器，即例如微型計算機的邏輯電路的板上存儲器是非常有吸收力的。但是由于許多因素，將這種MRAMs投入生產(chǎn)是困難的。一個因素是能夠一致地寫入可以同樣識別的1和0。
克服所述困難的一種技術(shù)是發(fā)展切換位(toggle bit)MRAM。在Savtchenko等的美國專利6,545,906B1中描述了這種MRAM。在此情況下，通過施加兩個計時的磁信號編程MRAM，使得無論其當前狀態(tài)如何，MRAM單元處于打開狀態(tài)。按照與從邏輯0到邏輯1變化的相同方式實現(xiàn)從邏輯1到邏輯0的變化。該技術(shù)在邏輯1狀態(tài)和邏輯0狀態(tài)之間提供了優(yōu)異的一致性。因為通過按照一位的方式控制磁場來實現(xiàn)邏輯狀態(tài)的切換，所以是寫線中的電流產(chǎn)生必須受控制的磁場。
因此，需要提供能有效電流控制同時也考慮到小尺寸電路設(shè)計正常需求的MRAMs寫入驅(qū)動器。因此，同時提供小尺寸和有效電流控制的寫入驅(qū)動器是所需的。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一方面，提供一種存儲器，包括多個存儲器單元；用于在所述多個單元中寫入數(shù)據(jù)值的寫線；與所述寫線耦合并控制寫線中電流的晶體管，所述晶體管具有控制電極；及第一開關(guān)電路，其第一接線端與晶體管的控制電極耦合，并且第二接線端與參考電壓電路耦合，該電路提供用來控制在存儲器寫操作期間流過寫線的電流量的參考電壓，其中所述第一開關(guān)電路具有響應(yīng)計時信號或使能信號至少之一的導通狀態(tài)。
根據(jù)本發(fā)明的另一方面，提供一種存儲器，包括多個存儲器單元；多根寫線，每根寫線用于向多個存儲器單元的一組存儲器單元中寫入數(shù)據(jù)值；多個晶體管，所述多個晶體管中的每個晶體管與所述多根寫線的一根寫線耦合并控制寫線的電流；及多個開關(guān)電路，每個開關(guān)電路的第一接線端與所述多個晶體管中的一個晶體管的控制電極耦合，每個開關(guān)電路包括與參考電壓電路耦合的第二接線端，該參考電壓電路提供用來控制流過寫線的電流量的參考電壓，其中每個開關(guān)電路具有響應(yīng)計時信號或多個使能信號中的一個使能信號至少之一的導通狀態(tài)。
根據(jù)本發(fā)明的再一方面，提供一種存儲器，包括多個存儲器單元；在多個所述單元中寫入數(shù)據(jù)值的寫線；與所述寫線耦合并控制寫線中電流的晶體管，所述晶體管具有控制電極；及向所述晶體管的控制電極提供控制信號的裝置，其中當未確證所述控制信號時，沒有電流流過晶體管，并且當確證所述控制信號時，控制信號具有控制流過晶體管的電流量的電壓。
根據(jù)本發(fā)明的再一方面，提供一種存儲器，包括多個存儲器單元；多根寫線，每根寫線用于向多個存儲器單元的一組存儲器單元中寫入數(shù)據(jù)值；多個晶體管，所述多個晶體管中的每個晶體管與所述多根寫線的一根寫線耦合并控制寫線的電流；對于所述多個晶體管中的每個晶體管而言，向晶體管的控制電極提供控制信號的裝置，其中當未確證所述控制信號時，沒有電流流過晶體管，并且當確證所述控制信號時，控制信號具有控制流過晶體管的電流量的電壓。


結(jié)合下面的附圖，從下面本發(fā)明優(yōu)選實施方案的詳細說明中，本發(fā)明前述和其它及更多具體的目的和優(yōu)點對于本領(lǐng)域技術(shù)人員將變得明顯圖1是根據(jù)本發(fā)明一個實施方案的存儲器的方框圖；圖2是根據(jù)本發(fā)明第一實施方案，圖1存儲器一部分的組合框圖和電路圖；圖3是根據(jù)本發(fā)明第二實施方案，圖1存儲器一部分的組合框圖和電路圖；圖4是根據(jù)本發(fā)明第三實施方案，圖1存儲器一部分的組合框圖和電路圖。
具體實施例方式
寫入驅(qū)動器(36)使用由電壓返回驅(qū)動電路的參考電流。按照提供電壓的器件調(diào)整驅(qū)動電路的尺寸，使得通過驅(qū)動器的電流為參考電流的預定倍數(shù)。所述電壓通過開關(guān)耦合到驅(qū)動電路?？刂扑鲩_關(guān)，從而僅僅在譯碼器響應(yīng)地址而確定寫線將使寫入電流通過時，驅(qū)動電路才接收電壓。當寫線不打算使電流通過時，驅(qū)動器肯定禁用。作為克服由于高電流引起的地彈反射(ground bounce)的改進，驅(qū)動器的輸入可以與經(jīng)歷這種反射的接地端電容耦合。其它的改進提供了在振幅和邊緣變化率(edge rate)控制方面的利益。參照附圖和下面的說明，這些方面將更好理解。
圖1表示了具有磁電阻存儲器(MRAM)單元陣列12的存儲器10、接收行地址的行譯碼器14、與行譯碼器14耦合的多個行寫入驅(qū)動器16、與行寫入驅(qū)動器16耦合的行偏置電路18、與行寫入驅(qū)動器16耦合的計時電路20、接收列地址的列譯碼器22、與列譯碼器22耦合的多個列寫入驅(qū)動器24和計時電路20，以及與列寫入驅(qū)動器24耦合的列偏置電路26。陣列12包括行寫線44、46、48和50、列寫線52、54、56和58，以及MRAM單元60、62、64、66、68、70、72、74、76、78、80、82、84、86、88和90。多個行寫入驅(qū)動器16包括與行寫線44耦合的行寫入驅(qū)動器28、與行寫線46耦合的行寫入驅(qū)動器30、與行寫線48耦合的行寫入驅(qū)動器32，以及與行寫線50耦合的行寫入驅(qū)動器34。多個列寫入驅(qū)動器24包括與列寫線52耦合的列寫入驅(qū)動器36、與列寫線46耦合的列寫入驅(qū)動器54、與列寫線48耦合的列寫入驅(qū)動器38、與列寫線56耦合的列寫入驅(qū)動器40，以及與列寫線58耦合的列寫入驅(qū)動器42。本領(lǐng)域技術(shù)人員將理解實踐中存儲器10將包括很多存儲器單元，以及其它部件，例如地址緩沖器、用于讀取的字線和位線、用于讀取的讀出放大器、用于接收待寫入數(shù)據(jù)的輸入緩沖器和輸出緩沖器。申請日為2002年6月28日、發(fā)明名稱為“具有寫入電路的存儲器結(jié)構(gòu)及其方法(Memory Architecture with WriteCircuitry and Method Therefor)”的美國專利申請第10/185,888號描述了這種存儲器。
在存儲器10中，存儲器單元60-90是通過切換(toggling)寫入(編程)的MRAM。在此情況下，通過重疊寫入脈沖來寫入具體的存儲器單元，例如存儲器單元84。因為可以通過其它方式來有效地寫入單元，所以是否首先向列寫線52或行寫線50施加電流可以任意。其中最佳的方式可能更多地涉及對相鄰單元的干擾量和其它因素。假定此情況中首先在行方向中施加電流，電流脈沖通過行寫入驅(qū)動器34被施加到行寫線50上，而沒有電流通過列寫入驅(qū)動器36被施加到列寫線52上。通過計時電路20控制這種計時。通過行偏置電路18控制電流的大小。在行寫入驅(qū)動器34仍向行寫線50施加電流脈沖的情形下，通過列寫入驅(qū)動器36向列寫線52施加電流脈沖。由列偏置電路26控制該電流脈沖的電流大小。在列寫入驅(qū)動器36向列寫線52施加電流脈沖時，行寫入驅(qū)動器34終止向行寫線50施加的電流脈沖。在已經(jīng)終止向行寫線50施加電流脈沖后，終止向列寫線52施加電流脈沖。這樣就完成了單元84狀態(tài)的切換。寫入驅(qū)動器34和24具有使其特別適于這種切換的益處。
圖2表示了存儲器單元84、列寫入驅(qū)動器36、列偏置電路26、列譯碼器22和計時電路20。偏置電路26和寫入驅(qū)動器36如電路圖所示。偏置電路26包括電流源102、N溝道晶體管104和單位增益放大器106。電流源102具有與第一正電源接線端耦合的第一接線端和第二接線端。電流從第一接線端流向第二接線端。晶體管104具有控制電極和與電流源第二接線端連接的第一電流電極(此情況中的漏極)以及與負電源接線端耦合的第二電流電極(此情況中為接地端)。
單位增益放大器106具有與電流源102第二接線端連接的第一接線端和輸出端。單位增益放大器106的輸出是偏置電路26的輸出端并且與列寫入驅(qū)動器(包括如圖2所示的寫入驅(qū)動器36)耦合。本實施例中的單位增益放大器106通過運算放大器來實現(xiàn)，其中同相輸入與電流源102的第二接線端連接并且倒相輸入與運算放大器的輸出端耦合。公知的電流反射鏡結(jié)構(gòu)中的晶體管104建立偏置電壓，用于建立與通過晶體管104的電流成正比的通過另一個晶體管的電流?；诰w管104的尺寸與接收偏置電壓的另一個晶體管的尺寸比例，很好理解電流的比例。因為許多其它的寫入驅(qū)動器要接收偏置電壓，所以通過單位增益放大器106緩沖該偏置電壓。列寫入驅(qū)動器的數(shù)量通常是比較大的，例如在本情況中為1024。
寫入驅(qū)動器36包括NAND門108、P溝道晶體管110、N溝道晶體管112和N溝道晶體管114。NAND門108具有與列譯碼器22輸出端耦合的第一輸入端、與計時電路20第一輸出端耦合的第二輸入端以及輸出端。晶體管110具有與NAND門108輸出端耦合的柵極(控制電極)、與單位增益放大器106輸出端耦合的源極，以及漏極。晶體管110的本體和源極聯(lián)系在一起。晶體管112具有與NAND門112輸出端耦合的柵極、與晶體管110漏極耦合的漏極，以及與負電源接線端連接的源極。晶體管114具有與晶體管110的漏極連接的控制極、與列寫線52連接的漏極，以及與負電源接線端連接的源極。晶體管114顯著大于晶體管104。溝道長度優(yōu)選與顯著大于晶體管104的晶體管114的溝道長度相同。所述比例優(yōu)選在100的量級。
在工作時，當選擇列寫線52時，列譯碼器22向NAND門108輸出邏輯高。計時電路20提供正向脈沖，同時供應(yīng)電流通過列寫線52。通過來自計時電路20的脈沖施加邏輯高使NAND門108輸出邏輯低，使晶體管110導通。因而晶體管110用作使單位增益放大器106與晶體管114的柵極耦合的開關(guān)。晶體管114由控制通過晶體管114的電流的柵電壓變成導通。按照相似的電流反射鏡方式控制電流，其中通過晶體管104的電流借助單位增益放大器106和晶體管110返回晶體管114中。設(shè)置晶體管104和114的寬度比，獲得所需通過列寫線52的電流。電流源102供應(yīng)的電流受到仔細控制并已知。然后，選擇寬度，實現(xiàn)通過列寫線52的所需電流以產(chǎn)生寫入MRAM單元所需的磁場。
當?shù)搅私K止通過寫線52的電流時，計時電路20終止脈沖，從而NAND門108的輸出轉(zhuǎn)向邏輯高，使晶體管112導通并且晶體管110不導通。在晶體管112導通的情形下，晶體管114的柵極與其源極耦合，使之不導通，因而終止通過寫線52的寫入電流。因此，在該操作下，必須通過大寫入電流的晶體管僅是晶體管114。由于必須運載大的電流，所以該晶體管114比組合構(gòu)成寫入驅(qū)動器36的所有其它晶體管大得多。寫線52電流通道中的任何其它晶體管也必須是相當大小的，因此極大地增加了寫入驅(qū)動器的面積。因此，提供了受控制的通過寫線52的電流以及提供了與寫線52連接同時只有一個晶體管必須非常大的單元84、76、68和60。
列譯碼器22給所有未選擇的列寫入驅(qū)動器提供邏輯低輸出。因此，當不選擇寫入位線52時，使來自與寫入位線52相連的列譯碼器22的信號為邏輯低。這就保持NAND門108的輸出為邏輯高，從而使晶體管112導通并且晶體管110不導通。在那種情況下，晶體管114的柵極與其源極耦合，因而是不導通的。
通過寫線(如寫線52)的電流可能變成大得足以實際提升高晶體管114源極上的電壓。舉例來說，如果接地回路具有10歐姆的電阻并且寫入電流在10毫安的量級，晶體管114的源極可能升高100毫伏。晶體管114柵極到源極100毫伏電壓降可能顯著地降低通過晶體管114并因此通過寫線52的電流。這種問題在各種電路中是常見的問題并且通常稱作地彈反射。
圖3表示解決該潛在問題的圖2所示寫入驅(qū)動器的變化。然后，按照與圖2所示不同的方式實現(xiàn)圖1的寫入驅(qū)動器36。圖3寫入驅(qū)動器36的實施具有附加的元件傳輸門116、倒相器118和電容器120。傳輸門116插在偏置電路26的輸出端和晶體管110的源極之間。結(jié)果是傳輸門116的第一信號端與偏置電路26的輸出端連接并且第二信號端與晶體管110的源極耦合。該倒相控制輸入與倒相器118的輸出耦合，并且該同相控制輸入與NAND門108的輸出端耦合。倒相器118的輸入與NAND門108的輸出端耦合。電容器120的第一接線端與晶體管114的源極連接，并且第二接線端與晶體管110的源極連接。
對于選擇寫線52但是計時電路20仍未產(chǎn)生寫入脈沖時的情況，NAND門被提供邏輯高輸出，使得傳輸門116導通、晶體管110不導通、并且晶體管112導通。結(jié)果是晶體管114不導通并且電容器120被充電至偏置電路26的輸出所提供的電壓。當計時電路20產(chǎn)生寫入脈沖時，NAND門108輸出邏輯低，使晶體管112不導通、晶體管110導通，并且傳輸門116不導通。在此條件下，晶體管114變成導通的，使得寫入電流流過寫線52。隨著該寫入電流的流動，然后由于地彈反射，晶體管114的源極電壓可能升高。在此情況下，由于電容器120，晶體管110源極上的電壓將升高相同的量。晶體管110源極上的這種電壓繼續(xù)與晶體管114的柵極耦合。因此，源極電壓的增加不會導致柵極到源極電壓的降低，使得通過寫線52的電流仍保持相對不變。按照與圖2的電路相同的方式實現(xiàn)寫入電流的終止。計時電路終止脈沖，從而NAND門108提供邏輯高輸出，使晶體管112導通、晶體管110不導通，并且傳輸門116導通。這些條件使電容器120被充電至偏置電路26的輸出電壓并且導致晶體管114不導通。列譯碼器在不選擇寫線52時提供邏輯低輸出，使NAND門108處于邏輯高條件，因而當計時電路終止寫入電流時保持上述的條件。
圖4表示了列偏置電路26的另一種選擇和列寫入驅(qū)動器36的另一種選擇，在操作條件的范圍內(nèi)，為施加到寫線52上的電流脈沖提供了對振幅和邊緣變化率的增強控制。在本實施方案中，列偏置電路包括電阻130、電阻132、電流源134、N溝道晶體管136和運算放大器138。電阻130具有與VDD耦合的第一接線端，和第二接線端。電流源134的第一接線端與電阻130的第二接線端耦合并且第二接線端與接地端耦合。電阻132具有與VDD耦合的第一接線端和第二接線端。晶體管136具有與電阻132第二接線端耦合的漏極、與接地端耦合的源極，以及柵極。運算放大器138的倒相輸入與電阻130的第二接線端耦合，同相輸入與電阻132的第二接線端耦合，并且輸出端與晶體管136的柵極耦合。設(shè)計電阻130和132為寫線52電阻的預定倍數(shù)。按照與寫線52相同的方式進行，優(yōu)選使用串聯(lián)連接的線路來實現(xiàn)這一點。
電流源134吸引(draw)通過電阻130的導致施加給運算放大器138同相輸入端的電壓的電流，該電壓與當在寫線52上發(fā)生寫入時為了實現(xiàn)所需通過寫線52的電流而在晶體管114漏極處所需的電壓相同。運算放大器138控制晶體管136的柵極，吸引通過電阻132的電流，在運算放大器138倒相輸入端導致電壓，該電壓基本上等于在運算放大器138同相輸入端施加的電壓。因此，晶體管136的漏極電壓是用于寫入條件的晶體管114的漏極處所需的電壓。電阻132是寫線52的電阻的已知倍數(shù)。選擇晶體管，使晶體管114的溝道寬度與晶體管136的溝道寬度具有所述相同的倍數(shù)。因此，晶體管136的柵極在該電壓下被有效地偏置，如果施加到晶體管114的柵極上，該電壓將使晶體管114吸引通過寫線52的所需寫入電流。因此，晶體管136的柵極電壓(即運算放大器138的輸出)通過列寫入驅(qū)動器36被施加到晶體管114的柵極上。
該途徑的益處是它不僅依靠剛好匹配的柵極電壓(當晶體管被認為飽和時的效果)，而且匹配漏極電壓。因此，晶體管136和114不必飽和以實現(xiàn)寫入電流的所需控制。通過不要求晶體管114不處于飽和，可以降低漏極電壓并且給定的晶體管可以吸引更多的電流。因此，對于給定的晶體管尺寸，寫線可以更長。
圖4所示的列寫入驅(qū)動器36的另一種選擇是圖2NAND門108的不同實現(xiàn)。具體地說，不同的NAND門包括P溝道晶體管140和142以及N溝道晶體管144和146，這些晶體管起著提供與圖2NAND門108相同邏輯功能的NAND門作用，但是輸出引起驅(qū)動器、晶體管110和112對晶體管114具有平衡的上升和下降時間。晶體管140的源極與運算放大器138的輸出端耦合，柵極與列譯碼器22的輸出端耦合，并且漏極與晶體管110的柵極耦合。晶體管142源極與運算放大器138的輸出端耦合，柵極與計時電路20的輸出端耦合，并且漏極與晶體管110的柵極耦合。晶體管144的漏極與晶體管110的柵極耦合，柵極與列譯碼器22的輸出端耦合，并且具有源極。晶體管146的漏極與晶體管144的源極耦合，柵極與計時電路20的輸出端耦合，并且源極與接地端耦合。晶體管140和142的本體與這些晶體管的源極結(jié)合。
在操作中并且對于寫線52從未選擇轉(zhuǎn)換至選擇的情況，列譯碼器22從邏輯低轉(zhuǎn)向邏輯高，接著計時電路20也從邏輯低轉(zhuǎn)向邏輯高。在這種轉(zhuǎn)換之前，運算放大器138的輸出與晶體管110和112的柵極耦合。在此條件下，晶體管114不導通。當列譯碼器22和計時電路20的輸出轉(zhuǎn)換時，晶體管140和142變成不導通并且晶體管144和146變成導通的，從而向晶體管110和112上施加接地電勢。因此，晶體管110的柵-源極電壓從0伏轉(zhuǎn)變成數(shù)值上等于運算放大器138輸出的電壓。響應(yīng)晶體管110變成導通，晶體管114變成導通。晶體管114吸引的電流的上升時間取決于晶體管110施加的電壓的上升時間，該電壓又取決于施加給晶體管110的柵極-源極電壓。
在寫入時間過去后，計時電路20轉(zhuǎn)變成邏輯低，使晶體管142變成導通并且晶體管146變成不導通。這就具有向晶體管110和112的柵極施加運算放大器138輸出電壓的作用，從而使晶體管114變成不導通的。晶體管114吸引的電流的下降時間取決于晶體管112施加的電壓的下降時間，該電壓又取決于施加給晶體管112的柵-源電壓。所述柵-源電壓等于運算放大器138的輸出電壓。因此，晶體管114吸引的電流的上升和下降時間都由相同的柵-源電壓(即運算放大器138的輸出電壓)控制。邊緣變化率控制對于穩(wěn)定的磁開關(guān)性質(zhì)是重要的。
列寫入驅(qū)動器36也是另一個寫入驅(qū)動器的實例。列寫入偏置電路26也是行偏置電路的實例。行輸出偏置電路提供的輸出電壓可以與列偏置電路相同或不同。這是基于特定單元類型和所選結(jié)構(gòu)發(fā)布的實施方案，并且可能還取決于制造MRAM單元的過程。
本領(lǐng)域技術(shù)人員容易對此處為了闡釋所選的實施方案進行各種改變和修改。舉例來說，盡管對于一些應(yīng)用討論了切換編程MRAM，但是其它類型的存儲器單元可以使用本文公開的部件應(yīng)當是明顯的。容易對晶體管的傳導率類型、晶體管的類型等做出改變。舉例來說，晶體管114可以是將進一步具有反轉(zhuǎn)寫入驅(qū)動器中其它電路邏輯狀態(tài)作用的P溝道晶體管。盡管已經(jīng)表明了具體的邏輯電路，但是可以使用大量的邏輯電路實現(xiàn)來實現(xiàn)本文所討論的功能。在這種修改和變化不會背離本發(fā)明精神的程度上，它們都被包括在僅由下面權(quán)利要求的公開解釋的評價的范圍之內(nèi)。
權(quán)利要求
1.一種存儲器，包括多個存儲器單元；用于在所述多個單元中寫入數(shù)據(jù)值的寫線；與所述寫線耦合并控制寫線中電流的晶體管，所述晶體管具有控制電極；及第一開關(guān)電路，其第一接線端與晶體管的控制電極耦合，并且第二接線端與參考電壓電路耦合，該電路提供用來控制在存儲器寫操作期間流過寫線的電流量的參考電壓，其中所述第一開關(guān)電路具有響應(yīng)計時信號或使能信號至少之一的導通狀態(tài)。
2.權(quán)利要求1的存儲器，其中所述第一開關(guān)電路的導通狀態(tài)響應(yīng)計時信號機和使能信號二者。
3.權(quán)利要求1的存儲器，其進一步包括第二開關(guān)電路，其第一接線端與所述控制電極耦合，并且第二接線端與電壓源耦合，該電壓源具有當?shù)诙_關(guān)電路處于導通狀態(tài)時使晶體管不導通的電壓水平，其中所述第二開關(guān)電路具有響應(yīng)計時信號或使能信號至少之一的導通狀態(tài)。
4.權(quán)利要求3的存儲器，其中當所述第一開關(guān)電路導通時，所述第二開關(guān)電路不導通，并且其中當所述第一開關(guān)電路不導通時，所述第二開關(guān)電路導通。
5.權(quán)利要求1的存儲器，其中所述參考電壓電路包括電流源和與所述電流源串聯(lián)耦合的二極管連接的晶體管。
6.權(quán)利要求5的存儲器，其中所述參考電壓電路進一步包括與所述第二接線端耦合的緩沖電路。
7.權(quán)利要求1的存儲器，其中所述晶體管包括與寫線連接的第一電流端和與電壓源連接的第二電流端。
8.權(quán)利要求1的存儲器，其中當使能所述晶體管以傳導寫入電流時，晶體管以飽和的模式工作。
9.權(quán)利要求1的存儲器，其中所述寫線向多個存儲器單元提供電流，以產(chǎn)生用來向多個存儲器單元寫入數(shù)據(jù)值的磁場。
10.權(quán)利要求1的存儲器，其中所述晶體管的第一電流電極與寫線耦合并且第二電流電極與電壓源耦合，所述存儲器進一步包括電容器，其第一電極與所述晶體管的第二電流電極耦合并且第二電極與所述第一開關(guān)電路的第二接線端耦合；耦合在所述開關(guān)電路的第二接線端與電壓參考電路之間的第二開關(guān)電路，所述第二開關(guān)電路具有響應(yīng)計時信號或使能信號至少之一的導通狀態(tài)。
11.權(quán)利要求1的存儲器，其中所述參考電壓電路包括參考晶體管，具有與第一電源接線端耦合的源極，以及柵極和漏極；參考電阻，具有與第二電源接線端耦合的第一接線端，以及與所述參考晶體管漏極耦合的第二接線端；放大器，具有用來接收偏置電壓的第一輸入端、與所述參考晶體管的漏極耦合的第二輸入端，以及與參考晶體管的柵極耦合的輸出端，其中所述輸出端提供參考電壓。
12.權(quán)利要求11的存儲器，其進一步包括電流源，具有與第一電源接線端耦合的第一接線端，以及提供偏置電壓的第二接線端；以及電阻，具有與所述電流源的第二接線端耦合的第一接線端和與第二電源接線端耦合的第二接線端。
13.權(quán)利要求1的存儲器，其進一步包括第二開關(guān)電路，其第一接線端與所述控制電極耦合，并且第二接線端與參考電壓電路耦合，使得當所述第二開關(guān)電路處于導通狀態(tài)時，晶體管是不導通的，其中所述第二開關(guān)電路具有響應(yīng)計時信號或使能信號至少之一的導通狀態(tài)。
14.一種存儲器，包括多個存儲器單元；多根寫線，每根寫線用于向多個存儲器單元的一組存儲器單元中寫入數(shù)據(jù)值；多個晶體管，所述多個晶體管中的每個晶體管與所述多根寫線的一根寫線耦合并控制寫線的電流；及多個開關(guān)電路，每個開關(guān)電路的第一接線端與所述多個晶體管中的一個晶體管的控制電極耦合，每個開關(guān)電路包括與參考電壓電路耦合的第二接線端，該參考電壓電路提供用來控制流過寫線的電流量的參考電壓，其中每個開關(guān)電路具有響應(yīng)計時信號或多個使能信號中的一個使能信號至少之一的導通狀態(tài)。
15.權(quán)利要求14的存儲器，其中所述多個使能信號中的每個使能信號與所述多個晶體管中的一個晶體管相關(guān)；并且所述多個開關(guān)電路中的每個開關(guān)電路具有至少響應(yīng)與多個晶體管中控制電極與所述開關(guān)電路第一接線端耦合的晶體管相關(guān)的使能信號的導通狀態(tài)。
16.權(quán)利要求14的存儲器，其中所述多個開關(guān)電路中的每個開關(guān)電路具有響應(yīng)計時信號和多個使能信號之一二者的導通狀態(tài)。
17.權(quán)利要求14的存儲器，其中所述多個存儲器單元按行和列排列；每根寫線用于向所述多個存儲器單元中的一列存儲器單元寫入數(shù)據(jù)值；所述存儲器進一步包括第二組多根寫線，所述第二組多根寫線中的每根寫線用于向所述多個存儲器單元中的一行存儲器單元寫入數(shù)據(jù)值；第二組多個晶體管，所述第二組多個中的每個晶體管與控制寫線電流的第二組多根寫線中的一根寫線耦合；第二組多個開關(guān)電路，所述第二組中的每個開關(guān)電路的第一接線端與所述第二組多個晶體管中的一個晶體管的控制電極耦合，所述第二組中的每個開關(guān)電路的第二接線端與參考電壓電路耦合，該參考電壓電路提供用來控制流過第二組寫線中寫線的電流量的參考電壓，其中所述第二組開關(guān)電路中的每個開關(guān)電路具有響應(yīng)第二計時信號或第二組多個使能信號中的一個使能信號的至少一個的導通狀態(tài)。
18.權(quán)利要求17的存儲器，其中對于所述多個存儲器單元中的每個而言，所述第一組多根寫線中的一根寫線和所述第二組多根寫線中的一根寫線各自向存儲器單元提供電流，以產(chǎn)生用于向存儲器單元寫入數(shù)據(jù)值的磁場。
19.權(quán)利要求14的存儲器，其中所述多個晶體管中的每個晶體管的第一電流電極與多根寫線中的寫線耦合并且第二電流電極與電壓源耦合，所述存儲器進一步包括多個電容器，每個電容器的第一電極與所述多個晶體管中的一個晶體管的第二電流電極耦合并且第二電極與所述多個開關(guān)電路中的一個開關(guān)電路的第二接線端耦合；多個第二開關(guān)電路，所述第二組多個開關(guān)電路中的每個開關(guān)電路耦合在所述多個開關(guān)電路中的一個開關(guān)電路的第二接線端與電壓參考電路之間，所述第二組多個開關(guān)電路中的每個開關(guān)電路具有響應(yīng)計時信號或多個使能信號中的一個使能信號至少之一的導通狀態(tài)。
20.權(quán)利要求14的存儲器，其中所述參考電壓電路包括電流源和與所述電流源串聯(lián)耦合的二極管連接的晶體管。
21.權(quán)利要求20的存儲器，其中對于所述多個晶體管中的每個晶體管，當多個開關(guān)電路中第一接線端與所述晶體管控制電極耦合的一個開關(guān)電路處于導通狀態(tài)時，所述參考電壓電路起著電流反射鏡第一階段的作用并且晶體管起著電流反射鏡第二階段的作用。
22.權(quán)利要求20的存儲器，其中所述參考電壓電路進一步包括輸出與所述多個開關(guān)電路中每個開關(guān)電路的第一接線端耦合的緩沖電路。
23.權(quán)利要求14的存儲器，其中所述多個晶體管中的每個晶體管包括與多根寫線之一連接的第一電流端和與電壓源連接的第二電流端。
24.權(quán)利要求14的存儲器，其中對于多個晶體管中的每個而言，當使能所述晶體管以傳導寫入電流時，晶體管以飽和的模式工作。
25.權(quán)利要求14的存儲器，其中所述參考電壓電路包括偏置裝置，提供表示在寫線間施加的所需電壓的偏置電壓；具有柵極和漏極的參考晶體管；以及與所述晶體管和偏置裝置耦合的參考裝置，通過確定在提供參考晶體管漏極上的所需電壓的參考晶體管柵極上施加的柵電壓而提供參考電壓。
26.一種存儲器，包括多個存儲器單元；在多個所述單元中寫入數(shù)據(jù)值的寫線；與所述寫線耦合并控制寫線中電流的晶體管，所述晶體管具有控制電極；及向所述晶體管的控制電極提供控制信號的裝置，其中當未確證所述控制信號時，沒有電流流過晶體管，并且當確證所述控制信號時，控制信號具有控制流過晶體管的電流量的電壓。
27.權(quán)利要求26的存儲器，其中所述裝置響應(yīng)計時信號或使能信號至少之一而確證控制信號。
28.權(quán)利要求26的存儲器，其中所述裝置響應(yīng)計時信號和使能信號二者而確證控制信號。
29.權(quán)利要求26的存儲器，其中所述寫線向多個存儲器單元提供電流，產(chǎn)生用于向多個存儲器單元寫入數(shù)據(jù)值的磁場。
30.一種存儲器，包括多個存儲器單元；多根寫線，每根寫線用于向多個存儲器單元的一組存儲器單元中寫入數(shù)據(jù)值；多個晶體管，所述多個晶體管中的每個晶體管與所述多根寫線的一根寫線耦合并控制寫線的電流；對于所述多個晶體管中的每個晶體管而言，向晶體管的控制電極提供控制信號的裝置，其中當未確證所述控制信號時，沒有電流流過晶體管，并且當確證所述控制信號時，控制信號具有控制流過晶體管的電流量的電壓。
31.權(quán)利要求30的存儲器，其中對多個晶體管中的每個晶體管，所述裝置響應(yīng)計時信號或多個使能信號中的一個使能信號至少之一而確證控制信號。
32.權(quán)利要求30的存儲器，其中對多個晶體管中的每個晶體管，所述裝置響應(yīng)計時信號和多個使能信號中的一個使能信號二者而確證控制信號。
全文摘要
寫入驅(qū)動器(36)使用由電壓返回驅(qū)動電路(114)的參考電流(102)。按照提供電壓的器件(104)調(diào)整驅(qū)動電路(114)的尺寸，使得通過驅(qū)動器(114)的電流為參考電流(102)的預定倍數(shù)。所述電壓通過開關(guān)(110)耦合到驅(qū)動電路(114)?？刂扑鲩_關(guān)(110)，從而僅僅在譯碼器(22)響應(yīng)地址而確定寫線(52)將使寫入電流通過時，驅(qū)動電路(114)才接收電壓。當寫線(52)不打算使電流通過時，驅(qū)動器(114)肯定禁用。作為用于克服由于高電流引起的地彈反射的改進，驅(qū)動器的輸入可以與經(jīng)歷這種反射的接地端電容耦合(120)。其它的改進提供了在振幅和邊緣變化率控制方面的利益。
文檔編號G11C11/02GK1846275SQ200480025448
公開日2006年10月11日 申請日期2004年7月15日 優(yōu)先權(quán)日2003年9月5日
發(fā)明者卓塞弗·J.·納哈斯, 托馬斯·W.·安德烈, 奇特拉·K.·薩布拉馬尼安, 哈爾伯特·林 申請人:飛思卡爾半導體公司