專利名稱：半導(dǎo)體存儲裝置和讀取半導(dǎo)體存儲裝置的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及基于例如虛擬存儲單元的定時信號讀取存儲單元的數(shù)據(jù)的半導(dǎo)體存儲裝置，以及讀取半導(dǎo)體存儲裝置的方法。
背景技術(shù)：
具有虛擬存儲單元并且基于虛擬存儲單元的定時信號讀取數(shù)據(jù)的半導(dǎo)體存儲器，諸如SRAM(靜態(tài)隨機(jī)存取存儲器)或ROM(只讀存儲器)，是已知的。
圖11是具有普通虛擬存儲單元的半導(dǎo)體存儲裝置的功能框圖。圖12A到12G是圖11示出的半導(dǎo)體存儲裝置的時序圖。將參考圖11和圖12A到12G，給出關(guān)于SRAM、ROM或其它具有普通的虛擬存儲單元DMC的半導(dǎo)體存儲裝置的讀取操作的簡單解釋。
信號S182b由內(nèi)部定時控制電路18b輸出到預(yù)解碼器16。當(dāng)預(yù)定字線WL如圖12C所示由預(yù)解碼器16和字線驅(qū)動器13b激活時，如圖12E所示連接到存儲單元MC的位線BL和xBL(xBL指反相的BL)和如圖12D所示連接到虛擬存儲單元DMC的虛擬位線DBL和xDBL被放電。
比較器單元14比較圖12D所示的虛擬位線DBL和xDBL的電勢。當(dāng)例如電壓差為預(yù)先設(shè)置的閾值電壓Vthcomp或更小時，它通過定時信號線TL將信號S14作為定時信號輸出到內(nèi)部定時控制電路18b。
當(dāng)各部件被按照例如圖14所示的那樣設(shè)置的時候，從比較器單元14經(jīng)由讀出放大器19等到內(nèi)部定時控制電路18b形成長于一行存儲單元11的一側(cè)長度的該定時信號線TL。
如圖12F所示，內(nèi)部定時控制電路18b基于通過定時信號線TL輸入的信號S14輸出脈沖信號S181b，使得讀出放大器19如圖12G所示通過位線BL和xBL讀取預(yù)定存儲單元MC中的數(shù)據(jù)，然后輸出信號S182b以使得預(yù)解碼器16和字線驅(qū)動器13b如圖12C所示去激勵字線WL，并且輸出信號S183b以使得預(yù)充電電路15b對預(yù)定位線BL和xBL和虛擬位線DBL和xDBL預(yù)充電到預(yù)定電勢，如圖12D和12E所示。
但是，在上述讀取方法中，在內(nèi)部定時控制電路18b通過定時信號線TL接收到定時信號S14后，連接到虛擬存儲單元DMC的虛擬位線DBL和xDBL預(yù)充電，因而延遲了預(yù)充電的開始時間，所以存在長循環(huán)時間的問題。
另外，存儲單元MC的字線WL的去激勵是緩慢的，因此存儲單元MC的位線BL和xBL在每個循環(huán)中重復(fù)從(電壓)電源Vcc到參考電壓GND的預(yù)充電和放電操作，所以存在消耗過多能量的問題。
日本國家公開(Kohyo)No.2001-521262公開了一種存儲電路，其中用于近似核心單元的RC(電阻器-電容器)延遲的虛擬存儲單元連接到折疊的字線，從而在接近字線驅(qū)動器的位置提供端子，以便縮短存儲器的循環(huán)時間。
另外，日本國家公開(Kohyo)No.2001-521262公開了一種存儲系統(tǒng)，其中鄰近存儲單元形成交疊列和填充(padding)列。
例如，在日本國家公開(Kohyo)No.2001-521262公開的存儲電路中，虛擬存儲單元連接到折疊的字線，從而在靠近字線驅(qū)動器的位置提供端子，標(biāo)準(zhǔn)延遲時間由RC連同連接到虛擬存儲單元的字線的延遲時間設(shè)定，并且讀取處理基于標(biāo)準(zhǔn)延遲時間執(zhí)行，但是連接到虛擬存儲單元的虛擬位線的預(yù)充電等沒有得到控制，并且由于該預(yù)充電引起的循環(huán)時間沒有得到改善。
例如，在日本的未審查的專利公開No.2001-351385所示的存儲系統(tǒng)中，由交疊列和填充列基于定時信號(也稱為自計數(shù)控制信號)控制讀出放大器的“導(dǎo)通”狀態(tài)，并且自計數(shù)控制信號從交疊列和填充列通過長距離的信號線輸入到預(yù)解碼器。該信號線很長，因此該信號線的電阻變大，并且同時互連和層間膜之間產(chǎn)生的雜散電容變大，因而由此產(chǎn)生的CR的時間常數(shù)變大。結(jié)果，該信號的傳輸特性，特別是脈沖波形的上升和下降(時間)變慢。這將使信號傳輸受到影響。也就是說，由于信號線的距離產(chǎn)生延遲，所以存在循環(huán)時間長的問題。
發(fā)明內(nèi)容
本發(fā)明的目的是提供一種半導(dǎo)體存儲裝置，該半導(dǎo)體存儲裝置用于通過虛擬存儲單元產(chǎn)生定時信號，其能夠縮短讀取的循環(huán)時間而不取決于連接到虛擬存儲單元的虛擬位線的預(yù)充電時間，并提供該半導(dǎo)體存儲裝置的讀取方法。
另外，本發(fā)明的另一個目的是提供能夠降低由于位線的預(yù)充電和放電引起的功耗的半導(dǎo)體存儲裝置，以及該半導(dǎo)體存儲裝置的讀取方法。
依照本發(fā)明的第一方面，提供了一種半導(dǎo)體存儲裝置，其包括第一數(shù)據(jù)保持電路，其通過驅(qū)動控制線和第一數(shù)據(jù)供應(yīng)線來限定；第二保持電路，其通過驅(qū)動該控制線和第二數(shù)據(jù)供應(yīng)線來限定，并且被提供在鄰近第一數(shù)據(jù)保持電路的位置；比較電路，用于檢測第二數(shù)據(jù)保持電路的輸出電平，并且根據(jù)該檢測結(jié)果和閾值電壓之間的比較結(jié)果生成定時信號；和驅(qū)動電路，用于當(dāng)從第一數(shù)據(jù)保持電路讀取數(shù)據(jù)時根據(jù)比較器的定時信號驅(qū)動第一控制線。
依照本發(fā)明的第二方面，提供了一種半導(dǎo)體存儲裝置，其包括第一數(shù)據(jù)保持電路，其通過驅(qū)動第一控制線和第一數(shù)據(jù)供應(yīng)線來限定；第二保持電路，其通過驅(qū)動第二控制線和第二數(shù)據(jù)供應(yīng)線來限定，并且被提供在鄰近第一數(shù)據(jù)保持電路的位置；第一比較電路，用于檢測第二數(shù)據(jù)保持電路的輸出電平，并且根據(jù)該檢測結(jié)果和閾值電壓之間的比較結(jié)果生成定時信號；第一驅(qū)動電路，用于當(dāng)從第一數(shù)據(jù)保持電路讀取數(shù)據(jù)時根據(jù)第一比較器的定時信號驅(qū)動第一控制線；第二比較電路，用于檢測第二控制線的電平，比較該檢測結(jié)果和閾值電壓，并且根據(jù)該結(jié)果生成第二定時信號；第二驅(qū)動電路，用于當(dāng)從第一數(shù)據(jù)保持電路讀取數(shù)據(jù)時，根據(jù)第二比較器的定時信號驅(qū)動第二控制線。
根據(jù)本發(fā)明的第三方面，提供了一種半導(dǎo)體存儲裝置，其具有連接到字線和第一位線對的第一存儲單元、連接到該字線和第二位線對的第二存儲單元、以及字線驅(qū)動器，該字線驅(qū)動器在公共定時至少激活該字線，并且在從第一存儲單元讀取數(shù)據(jù)時，根據(jù)連接到第二存儲單元的第二位線的電平確定讀取數(shù)據(jù)的定時，其中當(dāng)?shù)诙痪€對的電壓差變?yōu)轭A(yù)先設(shè)置的值時，字線驅(qū)動器至少去激勵連接到第二存儲單元的該字線并且將連接到第二存儲單元的第二位線預(yù)充電到預(yù)定的電勢。
依照本發(fā)明的第四方面，當(dāng)從第一存儲單元讀取數(shù)據(jù)時，依照連接到第二存儲單元的第二位線的電平確定讀取數(shù)據(jù)的定時。
在字線驅(qū)動器中，當(dāng)?shù)诙痪€對的電壓差變?yōu)轭A(yù)先設(shè)置的值時，至少去激勵連接到第二存儲單元的字線，并且將連接到第二存儲單元的第二位線預(yù)充電到預(yù)定的電勢。
另外，依照本發(fā)明的第五方面，提供了一種半導(dǎo)體存儲裝置，其包括連接到字線和第一位線對的第一存儲單元；連接到第一位線的讀出放大器；用于將第一位線預(yù)充電到預(yù)定電勢的第一預(yù)充電電路；連接到字線和第二位線對的第二存儲單元；第一比較器單元，用于比較第二位線對的電勢，并且當(dāng)電壓差變?yōu)轭A(yù)先設(shè)置的值時生成定時信號；字線驅(qū)動器，連接到字線和第二位線對，并且至少基于該字線的電勢將第二位線預(yù)充電到預(yù)定電勢；以及控制電路，用于在第一位線和第二位線被預(yù)充電的狀態(tài)下使字線驅(qū)動器激活字線以便將第一位線和第二位線放電，當(dāng)?shù)诙痪€對的電壓差變?yōu)轭A(yù)先設(shè)置的值時使讀出放大器基于從第一比較器單元輸出的定時信號檢測第一位線的電壓差，以及使第一預(yù)充電電路將第一位線預(yù)充電到預(yù)定電勢，其中字線驅(qū)動器包括第二比較器單元，其用于比較第二位線對的電勢并當(dāng)電壓差變?yōu)轭A(yù)先設(shè)置的值時生成定時信號；字線控制單元，其用于至少基于由第二比較器單元生成的定時信號來去激勵連接到第二存儲單元的字線；以及第二預(yù)充電電路，其用于當(dāng)字線變?yōu)闊o效時將連接到第二存儲單元的第二位線對預(yù)充電到預(yù)定的電勢。
另外，依照本發(fā)明的第六方面，提供了一種半導(dǎo)體存儲裝置，其包括連接到第一字線和第一位線對的第一存儲單元；連接到第一位線的讀出放大器；用于將第一位線預(yù)充電到預(yù)定電勢的第一預(yù)充電電路；連接到第一字線并且激活和去激勵第一字線的第一字線驅(qū)動器；連接到第二字線和第二位線對的第二存儲單元；第一比較器單元，用于比較第二位線對的電勢，并且當(dāng)電壓差變?yōu)轭A(yù)先設(shè)置的值時生成定時信號；第二字線驅(qū)動器，其連接到第二字線和第二位線對，并基于至少第二字線的電勢將第二位線預(yù)充電到預(yù)定的電勢；以及控制電路，其用于在第一位線和第二位線被預(yù)充電的狀態(tài)下使字線驅(qū)動器激活字線以放電第一位線和第二位線，當(dāng)?shù)诙痪€對的電壓差變?yōu)轭A(yù)先設(shè)置的值時，使讀出放大器基于從第一比較器單元輸出的定時信號檢測第一位線的電壓差，并且使第一預(yù)充電電路將第一位線預(yù)充電到預(yù)定電勢，其中第二字線驅(qū)動器包括第二比較器單元，其用于比較第二位線對的電勢并當(dāng)電壓差變?yōu)轭A(yù)先設(shè)置的值時生成定時信號；字線控制單元，其用于基于由至少第二比較器單元生成的定時信號去激勵連接到第二存儲單元的第二字線；以及第二預(yù)充電電路，其用于當(dāng)?shù)诙志€變?yōu)闊o效時，將連接到第二存儲單元的第二位線對預(yù)充電到預(yù)定電勢。
另外，依照本發(fā)明的第七方面，提供了一種半導(dǎo)體存儲裝置的讀取方法，所述半導(dǎo)體存儲裝置具有連接到字線和第一位線對的第一存儲單元，連接到字線和位線對的第二存儲單元，以及在公共定時去激勵至少該字線的字線驅(qū)動器，其中當(dāng)從第一存儲單元讀取數(shù)據(jù)的時候，讀取數(shù)據(jù)的定時是根據(jù)連接到第二存儲單元的第二位線的電平確定的，并且當(dāng)?shù)诙痪€對的電壓差變?yōu)轭A(yù)先設(shè)置的值時，字線驅(qū)動器至少去激勵連接到第二存儲單元的字線，以將連接到第二存儲單元的第二位線預(yù)充電到預(yù)定電勢。
圖1是示出了依照本發(fā)明的半導(dǎo)體存儲裝置的第一實施例的框圖。
圖2是示出了圖1所示的半導(dǎo)體存儲裝置的存儲單元的具體實例的單元電路圖。
圖3是示出了圖1所示的虛擬存儲單元的具體實例的單元電路圖。
圖4是圖1所示的半導(dǎo)體存儲裝置的字線驅(qū)動器的功能電路圖。
圖5A和圖5B是用于解釋圖1所示的半導(dǎo)體存儲裝置的脈沖生成單元的操作的波形圖。
圖6A到圖6G是用于解釋圖1所示的半導(dǎo)體存儲裝置的操作的時序圖。
圖7是示出了依照本發(fā)明的半導(dǎo)體存儲裝置的第二實施例的框圖。
圖8是圖7所示的半導(dǎo)體存儲裝置的字線驅(qū)動器的功能電路圖。
圖9是放大了圖7所示的半導(dǎo)體存儲裝置的虛擬存儲單元的一部分的功能電路圖。
圖10A到圖10G是用于解釋圖7所示的半導(dǎo)體存儲裝置的操作的時序圖。
圖11是具有普通虛擬存儲單元的半導(dǎo)體存儲裝置的功能框圖。
圖12A到圖12G是圖11所示的普通半導(dǎo)體存儲裝置的時序圖。
具體實施例方式
將參照附圖解釋本發(fā)明的優(yōu)選實施例。
圖1是示出了依照本發(fā)明的半導(dǎo)體存儲裝置的第一實施例的框圖。依照該實施例的半導(dǎo)體存儲裝置1具有虛擬存儲單元。當(dāng)從存儲單元讀取數(shù)據(jù)時，它根據(jù)連接到虛擬存儲單元的虛擬位線的電平(也稱為電勢)確定讀取數(shù)據(jù)的定時。
更詳細(xì)地，在放電時基于當(dāng)連接到虛擬存儲單元的虛擬位線的電壓差變?yōu)轭A(yù)先設(shè)置的閾值電壓時輸出的定時信號，控制從存儲單元讀取數(shù)據(jù)的定時，然后控制字線的激活時間和將連接到虛擬單元的虛擬位線預(yù)充電到預(yù)定電勢的定時開始時間。
例如如圖1所示，依照本實施例的半導(dǎo)體存儲裝置1具有存儲單元11、虛擬存儲單元12、字線驅(qū)動器13、比較器單元14、預(yù)充電電路15、預(yù)解碼器16、脈沖(信號)生成單元17、內(nèi)部定時控制電路18和讀出放大器19。
在本實施例中，例如，各部件形成在相同的IC(集成電路)芯片上。
存儲單元11對應(yīng)依照本發(fā)明的第一存儲單元，虛擬存儲單元12對應(yīng)依照本發(fā)明的第二存儲單元，以及字線驅(qū)動器13對應(yīng)依照本發(fā)明的字線驅(qū)動器。
在存儲單元11中，多個存儲單元MC11到MCmn，例如SRAM單元或ROM單元，形成為矩陣，屬于相同列的存儲單元MC1n，...，MCmn連接到位線對BLn和xBLn，并且這些位線BLn和xBLn通過預(yù)充電電路15連接到讀出放大器19。該對位線BL和反相位線xBL(xBL表示BL的反相位)對應(yīng)依照本發(fā)明的第一位線。
在本實施例中，除了普通存儲單元11之外，還為每一行提供虛擬存儲單元(DMC1，DMC2，...，DMCm)，結(jié)果配置了一列虛擬存儲單元(DMC1到DMCm)12。
圖2是示出了圖1所示的半導(dǎo)體存儲裝置的存儲單元的具體實例的單元電路圖。
在本實施例中，將解釋如例如圖2所示的存儲單元11是SRAM單元的情況。
例如，如圖2所示，存儲單元MC用p溝道MOS(金屬氧化物半導(dǎo)體)晶體管Q11和Q12與N溝道MOS晶體管Q13到Q16來配置。
字線WL連接到晶體管Q15和Q16的柵極?；パa(bǔ)位線對BL和xBL連接到晶體管Q15和Q16的漏極。
晶體管Q11和Q13串聯(lián)連接到(電壓)電源Vcc和參考電壓GND的供應(yīng)線，并且晶體管Q12和Q14串聯(lián)連接到(電壓)電源Vcc和參考電壓GND的供應(yīng)線。
晶體管Q11和Q13的柵極連接到晶體管Q16的源極，并且晶體管Q12和Q14的柵極連接到晶體管Q15的源極。
虛擬存儲單元12與例如存儲單元12相鄰，如圖2所示，并且形成具有與存儲單元12的一列的數(shù)目相同的數(shù)目的虛擬存儲單元DMC1到DMCm。
對于每個虛擬存儲單元12，虛擬位線對DBL和xDBL被連接。虛擬位線DBL和xDBL連接到比較器單元14。
圖3是示出圖1所示的虛擬存儲單元的具體實例的單元電路圖。虛擬存儲單元12具有幾乎與例如圖3所示的存儲單元MC的配置相同的配置。不同點在于圖2所示的位線BL和xBL變?yōu)樘摂M位線DBL和xDBL，且晶體管Q11的柵極連接到參考電壓，晶體管Q12的柵極連接到(電壓)電源Vcc的供應(yīng)線。
每一行的存儲單元11和虛擬存儲單元12連接到共用字線WL1，...，WLm，并且由字線驅(qū)動器13驅(qū)動。
如例如圖1所示，字線驅(qū)動器13和虛擬位線DBL和xDBL通過沿字線WL平行穿過存儲單元11形成的字虛擬位線WDBL和xWDBL相連接。虛擬位線DBL和xDBL對應(yīng)依照本發(fā)明的第二位線。
圖4是圖1所示的半導(dǎo)體存儲裝置的字線驅(qū)動器的功能電路圖。
字線驅(qū)動器13基于由虛擬存儲單元12的定時信號控制與虛擬存儲單元12相連接的字線WL的激活時間，并且基于該定時信號和與虛擬存儲單元12相連接的字線WL的電勢來控制虛擬存儲單元12的預(yù)充電時間。
更詳細(xì)地，當(dāng)虛擬位線對DBL和xDBL的電壓差變?yōu)轭A(yù)先設(shè)置的閾值電壓時，字線驅(qū)動器13至少去激勵與虛擬存儲單元12相連接的字線WL，并且對與虛擬存儲單元12相連接的虛擬位線DBL和xDBL預(yù)充電。
例如，更詳細(xì)地，如圖4所示，字線驅(qū)動器13具有AND邏輯門電路131、反相器132和133、預(yù)充電電路134、和比較器單元135。
AND邏輯門電路131對應(yīng)依照本發(fā)明的字線控制單元，預(yù)充電電路134對應(yīng)依照本發(fā)明的預(yù)充電電路，且比較器單元135對應(yīng)依照本發(fā)明的比較器單元。
AND邏輯門電路131根據(jù)由預(yù)解碼器16輸出的信號S16和比較器單元135的比較結(jié)果控制對連接到虛擬存儲單元12的字線WL的激活和去激勵。
例如，當(dāng)作為比較器單元135的比較結(jié)果，虛擬位線對DBL和xDBL的電壓差變?yōu)轭A(yù)先設(shè)置的閾值電壓Vthcomp或更小時，該AND邏輯門電路131至少去激勵與虛擬存儲單元12連接的字線WL。
更詳細(xì)地，AND邏輯門電路131根據(jù)由預(yù)解碼器16輸出的信號S16和由比較器單元135輸出的信號S135生成信號S131，并且將信號S131輸出給反相器132。
反相器132對由AND邏輯門電路131輸出的信號S131進(jìn)行邏輯反相，并且將其作為信號S132輸出到反相器133。
反相器133對由反相器132輸出的信號S132進(jìn)行邏輯反相，并且將其作為信號S133輸出給字線WL。
預(yù)充電電路134基于由AND邏輯門電路131對連接到虛擬存儲單元12的字線WL的激活和去激勵，將與虛擬存儲單元12相連接的虛擬位線對DBL和xDBL預(yù)充電到預(yù)定電勢。
例如，當(dāng)字線WL被去激勵時，預(yù)充電電路134將與虛擬存儲單元12相連接的虛擬位線對DBL和xDBL預(yù)充電到預(yù)定電勢。
更詳細(xì)地，預(yù)充電電路134根據(jù)從反相器133輸出的信號S133將虛擬位線DBL和xDBL預(yù)充電和放電到預(yù)定電勢。
如圖4所示，預(yù)充電電路134具有P溝道MOS(金屬氧化物半導(dǎo)體)晶體管Q1到Q3。
晶體管Q1到Q3的柵極連接到字線WL。晶體管Q1和Q2的源極連接到(電壓)電源Vcc的供應(yīng)線。晶體管Q1的漏極連接到虛擬位線xDBL，并且晶體管Q2的漏極連接到虛擬位線DBL。
晶體管Q3的漏極和源極連接到虛擬位線DBL和xDBL。
比較器單元135比較與虛擬存儲單元12相連接的虛擬位線對DBL和xDBL的電勢。更詳細(xì)地，比較器單元135基于虛擬位線DBL和xDBL-即字虛擬位線WDBL和xWDBL-的電壓差產(chǎn)生信號S135，并且將其輸出給AND邏輯門電路131。
當(dāng)虛擬位線DBL和xDBL的電壓差為預(yù)先設(shè)置的閾值電壓Vthcomp或更小時，比較器單元135輸出“低”電平的信號S135，而當(dāng)大于閾值電壓Vthcomp時，它輸出“高”電平的信號S135。
圖1所示的比較器單元14通過定時信號線TL連接到內(nèi)部定時控制電路18。在本實施例中，當(dāng)按照例如圖1所示的那樣形成各部件時，形成從比較器單元14通過讀出放大器19等到內(nèi)部定時控制電路18的、長于存儲單元11的一行的一側(cè)長度的定時信號線TL。
比較器單元14采用與圖4所示的比較器單元135相同的方式比較虛擬位線對DBL和xDBL的電勢，當(dāng)電壓差變?yōu)轭A(yù)先設(shè)置的閾值電壓Vthcomp或更小時生成定時信號S14，并且將其輸出給內(nèi)部定時控制電路18。在預(yù)充電電路15中，為每個位線BL和xBL形成預(yù)充電電路PC1到PCn，并且基于從內(nèi)部定時控制電路18輸出的信號S183將位線BL和xBL預(yù)充電到預(yù)定電勢。
預(yù)解碼器16對輸入地址信號A
到A[m]進(jìn)行解碼，并且根據(jù)由內(nèi)部定時控制電路18輸出的定時信號S182在預(yù)定的時機(jī)將信號S16輸出給字線驅(qū)動器13。
圖5A和5B是解釋圖1所示的半導(dǎo)體存儲裝置的脈沖信號生成單元的操作的波形圖。
當(dāng)從輸入端接收例如如圖5A所示的具有“高”電平的周期TH1和“低”電平的周期TL1的外部時鐘CK(也稱為EXCK)作為輸入時，脈沖信號生成單元17將如例如圖5B所示的內(nèi)部時鐘信號CK(也稱為INTCK)，作為信號S17輸出給預(yù)解碼器16和內(nèi)部定時控制電路18等，內(nèi)部時鐘信號CK具有比周期TH1長的“高”電平的周期TH2和比周期TL1短的“低”電平的周期TH2。
外部時鐘信號CK和內(nèi)部時鐘信號CK的重復(fù)循環(huán)Tc是相同的，并且占空比是不同的。
預(yù)解碼器16、內(nèi)部定時控制電路18等基于內(nèi)部時鐘信號CK執(zhí)行預(yù)定操作。
內(nèi)部定時控制電路18連接到控制信號WE、預(yù)充電電路15、預(yù)解碼器16、脈沖信號生成單元17、和讀出放大器19的輸入端。
內(nèi)部定時控制電路18解碼通過輸入端從例如未示出的CPU輸入的控制信號WE，并且輸出用于放大位線BL和xBL上的數(shù)據(jù)的信號S181(讀出放大器使能信號SAE)給讀出放大器19。
另外，內(nèi)部定時控制電路18解碼控制信號WE，使預(yù)解碼器16和字線驅(qū)動器13解碼地址信號A
到A[m]，并且輸出用于激活和去激勵字線WL的信號S182。
此外，內(nèi)部定時控制電路18輸出用于使預(yù)充電電路15對位線BL和xBL預(yù)充電的信號S183。
讀出放大器19基于如上所述來自例如內(nèi)部定時控制電路18的信號S181放大位線BL和xBL上的具有精細(xì)幅度電壓的數(shù)據(jù)，并且作為數(shù)據(jù)信號O[n]從輸出端輸出預(yù)定存儲單元12的數(shù)據(jù)。
在輸入數(shù)據(jù)的時候，數(shù)據(jù)信號I[n]從數(shù)據(jù)輸入端輸入并輸入到位線BL和xBL。
圖6A到6G是用于解釋圖1所示的半導(dǎo)體存儲裝置的操作的時序圖。參考圖1～圖6A到6G，將給出半導(dǎo)體存儲裝置1的操作，特別是字線驅(qū)動器13的操作的解釋。
首先，假定字線WL處于“低”電平的去激勵狀態(tài)，并且位線BL和xBL以及虛擬位線DBL和xDBL被預(yù)充電。
在時刻t0，當(dāng)時鐘信號CK設(shè)置為如圖6A所示的“高”電平時，內(nèi)部定時控制電路18輸出預(yù)充電使能信號PRE(S183)到預(yù)充電電路15，如圖6B所示(時刻t1)。
在時刻t2，內(nèi)部定時控制電路18基于控制信號WE輸出信號S182到預(yù)解碼器。預(yù)解碼器16和字線驅(qū)動器13根據(jù)地址信號A[m]和信號S182將預(yù)定字線WL設(shè)置為“高”電平并且激活字線WL，如圖6C所示。
更詳細(xì)地，如圖4所示，在AND邏輯門電路131中，當(dāng)從比較器單元135輸入“高”電平的信號S135且從預(yù)解碼器16輸入預(yù)定“高”電平的信號S16時，輸出“高”電平的信號S131，并且通過反相器132和133將字線WL設(shè)置在“高”電平以便激活字線WL。
當(dāng)激活字線WL時，如圖6D所示，將連接到虛擬存儲單元12的虛擬位線DBL和xDBL放電，并且將連接到存儲單元11的位線BL和xBL放電，如圖6E所示。
當(dāng)在如圖6D所示的時刻t3，檢測到虛擬位線DBL和xDBL的電壓差為閾值電壓Vthcomp或更小時，比較器單元14將“低”電平的信號S14作為定時信號通過定時信號線TL輸出到內(nèi)部定時控制電路18。當(dāng)輸入信號S14時，內(nèi)部定時控制電路18將“高”電平的脈沖信號S181作為讀出放大器使能信號SAE輸出給讀出放大器19，如圖6F所示(時刻t4)。
讀出放大器19根據(jù)脈沖信號S181讀出預(yù)定存儲單元MC的數(shù)據(jù)輸出到其上的預(yù)定位線BL和xBL上的數(shù)據(jù)，并且將其作為信號O[n]輸出，如圖6G所示。
另一方面，在時刻t3，如圖6D所示，當(dāng)檢測到虛擬位線DBL和xDBL的電壓差為閾值電壓Vthcomp或更小時，字線驅(qū)動器13的比較器單元135將“低”電平的信號S135作為定時信號輸出給AND邏輯門電路131。
當(dāng)接收到“低”電平的信號S135作為輸入時，AND邏輯門電路131輸出“低”電平的信號S131，將字線WL設(shè)置為“低”電平，并且通過反相器132和133去激勵字線WL，如圖6C所示(時刻t5)。
在字線驅(qū)動器13的預(yù)充電電路134中，在時刻t5，當(dāng)字線WL處于“低”電平時，晶體管Q1到Q3變?yōu)椤皩?dǎo)通”狀態(tài)，并且虛擬位線DBL和xDBL被預(yù)充電，如圖6D所示(時刻t6)。
此時，在虛擬位線DBL和xDBL中，在時刻t2到t6的放電期間，虛擬位線DBL的電勢持續(xù)變得更小，并且在時刻t6，執(zhí)行到預(yù)定電勢的預(yù)充電，并且在虛擬位線DBL的電勢變?yōu)?之前電壓變?yōu)?電壓)電源Vcc。
因此，在本實施例中，如圖6D所示，虛擬位線DBL被預(yù)充電到小于(電壓)電源Vcc的電壓Vsd。
在時刻t7，如圖6B所示，在內(nèi)部定時控制電路18中，當(dāng)“高”電平的預(yù)充電使能信號PRE S183被輸出到預(yù)充電電路15時，預(yù)充電電路15在時刻t8對位線BL和xBL預(yù)充電，并且在時刻t9將位線BL的電勢設(shè)置為(電壓)電源Vcc。
此時，在位線BL和xBL的電壓差變?yōu)?之前，在時刻t8預(yù)充電到預(yù)定電勢，并且它變?yōu)?電壓)電源電源Vcc。因此，在本實施例中，如圖6E所示，位線BL和xBL被預(yù)充電使得電壓差Vs小于(電壓)電源Vcc并且被預(yù)充電到預(yù)定電勢。
循環(huán)時間Tcy是從讀取操作開始的時刻t0到結(jié)束時刻t9。
如上所述，在本實施例中，提供了與字線WL和位線對BL和xBL相連接的存儲單元11、與字線WL和虛擬位線對DBL和xDBL相連接的虛擬存儲單元12、以及在公共定時至少激活該字線WL的字線驅(qū)動器13，其中從存儲單元11讀取數(shù)據(jù)，讀取數(shù)據(jù)的定時依照與虛擬存儲單元12連接的虛擬位線DBL和xDBL的電平確定，并且，當(dāng)虛擬位線DBL和xDBL的電壓差變?yōu)轭A(yù)先設(shè)置的閾值電壓Vthcomp時，字線驅(qū)動器13至少去激勵與虛擬存儲單元12相連接的該字線WL，并且將與虛擬存儲單元12相連接的虛擬位線DBL和xDBL預(yù)充電到預(yù)定電勢。因此，虛擬位線DBL和xDBL的預(yù)充電開始時間變得早于位線BL和xBL的預(yù)充電開始時間，并且讀取的循環(huán)時間Tcy可被縮短，而不取決于虛擬存儲單元13的虛擬位線DBL和xDBL的預(yù)充電時間。
更詳細(xì)地，在讀出放大器19經(jīng)由內(nèi)部定時控制電路18執(zhí)行數(shù)據(jù)讀取之后，將與存儲單元11相連接的位線BL和xBL預(yù)充電到預(yù)定電勢。另一方面，在與虛擬存儲單元12相連接的虛擬位線DBL和xDBL中，變?yōu)椤暗汀彪娖讲⑶冶蛔志€驅(qū)動器13內(nèi)的比較器單元135去激勵的字線WL將虛擬位線DBL和xDBL預(yù)充電到預(yù)定電勢，而不等待讀出放大器19的讀取，因此循環(huán)時間Tcy能夠被縮短。
更詳細(xì)地，字線驅(qū)動器13設(shè)有比較器單元135，用于比較連接到虛擬存儲單元12的虛擬位線對DBL和xDBL的電勢；AND邏輯門電路131，用于基于比較器單元135的比較結(jié)果控制連接到虛擬存儲單元13的字線WL的激勵和去激勵；以及預(yù)充電電路134，用于在連接到虛擬存儲單元12的字線WL被AND邏輯門電路131去激勵時，將連接到虛擬存儲單元12的虛擬位線對DBL和xDBL預(yù)充電到預(yù)定電勢，因此可以縮短循環(huán)時間Tcy。
此外，通過使字線WL的激活時間變短，可以降低由連接到存儲單元11的位線BL和xBL以及虛擬存儲單元13所連接的虛擬位線DBL和xDBL的預(yù)充電和放電引起的功耗。
圖7是示出根據(jù)本發(fā)明的半導(dǎo)體存儲裝置的第二實施例的框圖。
根據(jù)該實施例的半導(dǎo)體存儲裝置的配置基本與根據(jù)第一實施例的半導(dǎo)體存儲裝置1的配置相同，因此相同的部件用相同的附圖標(biāo)記表示并省略對其的描述。將僅解釋不同之處。
第一實施例和第二實施例的不同之處在于分開提供用于虛擬存儲單元12的字線驅(qū)動器13和用于存儲單元11的字線13a。
圖7所示的半導(dǎo)體存儲裝置1a的虛擬存儲單元12a的字線驅(qū)動器13與圖4所示的字線驅(qū)動器13基本相同。字線WL可被當(dāng)作虛擬字線DWL讀取。
圖8是圖7所示的半導(dǎo)體存儲裝置1a的字線驅(qū)動器13a的功能框圖。
例如，如圖8所示，字線驅(qū)動器13a具有AND邏輯門電路131a和反相器132和133。
字線驅(qū)動器13a和依照第一實施例的字線驅(qū)動器13之間的不同點在于不提供預(yù)充電電路和比較器單元。
另外，AND邏輯門電路131a僅僅基于來自預(yù)解碼器16的信號S16來激活和去激勵字線WL。
在半導(dǎo)體存儲裝置1a中，鄰近存儲單元11提供一行和一列虛擬存儲單元12a。更詳細(xì)地，例如如圖7所示，提供一行虛擬存儲單元DMC01到DMC0(n+1)和一列虛擬存儲單元DMC1(n+1)到DMCm(n+1)。
虛擬存儲單元DMC01到DMC0(n+1)通過共用虛擬字線DWL相連接，并且由字線驅(qū)動器13驅(qū)動。
圖9是放大了圖7所示的半導(dǎo)體存儲裝置的虛擬存儲單元的一部分的功能電路圖。
虛擬存儲單元DMC1(n+1)到DMCm(n+1)例如不與虛擬字線WL或字線WL連接，但是虛擬位線對DBL和xDBL通常被連接，并且字線WL不被連接。
與依照第一實施例的虛擬存儲單元DMC的不同點在于，在虛擬存儲單元DMC1(n+1)到DMCm(n+1)中，例如，如圖9所示，晶體管Q15和Q16的柵極連接到參考電壓GND。
另外，字線驅(qū)動器13和虛擬位線DBL和xDBL通過字虛擬位線WDBL和xWDBL相連接，字虛擬位線WDBL和xWDBL沿著虛擬存儲單元DMC01到DMC0(n+1)平行形成，如例如圖1所示。
圖10A到圖10G是用于解釋圖7所示的半導(dǎo)體存儲裝置1a的操作的時序圖。在參考圖7和圖10A到圖10G的同時，將集中解釋半導(dǎo)體存儲裝置1a的操作與第一實施例的差別。
作為大的差別，在依照本實施例的半導(dǎo)體存儲裝置1a中，與存儲單元11相連接的字線WL和與虛擬存儲單元12a的虛擬存儲單元DMC0到DMC0(n+1)相連接的虛擬字線DWL分別設(shè)有字線驅(qū)動器13和13a，因而執(zhí)行不同的操作。
首先，假定字線WL處于“低”電平的去激勵狀態(tài)，并且位線BL和xBL以及虛擬位線DBL和xDBL被預(yù)充電。
在時刻t0，當(dāng)如圖10A所示時鐘信號CK被設(shè)置為“高”電平時，內(nèi)部定時控制電路18輸出“低”電平的預(yù)充電使能信號PRE(S183)給預(yù)充電電路15，如圖10B所示(時刻t1)。
在時刻t2，內(nèi)部定時控制電路18基于控制信號WE輸出信號S182給預(yù)解碼器16。預(yù)解碼器16和字線驅(qū)動器13a根據(jù)地址信號A[m]和信號S182將預(yù)定字線WL設(shè)置為“高”電平，并且激活字線WL，如圖10C′所示。
另外，預(yù)解碼器16和字線驅(qū)動器13根據(jù)地址信號A[m]和信號S182將虛擬字線DWL設(shè)置為“高”電平，如圖10C所示，并且激活虛擬字線DWL。
更詳細(xì)地，如圖4所示，當(dāng)從比較器單元135接收“高”電平的信號S135且從預(yù)解碼器16接收預(yù)定“高”電平信號S16作為輸入時，AND邏輯門電路131輸出“高”電平的信號S131，并且通過反相器132和133將虛擬字線DWL設(shè)置為“高”電平(時刻t2)。
如圖10D所示，當(dāng)激活虛擬字線DWL時，連接到虛擬存儲單元12的字虛擬位線WDBL和xWDBL以及虛擬位線DBL和xDBL被放電。
另外，如圖10E所示，當(dāng)激活字線WL時，連接到存儲單元11的位線BL和xBL被放電。
如圖10D所示，在時刻t3，當(dāng)檢測到虛擬位線DBL和xDBL的電壓差為閾值電壓Vthcomp或更小時，比較器單元14將“低”電平的信號S14作為定時信號通過定時信號線TL輸出到內(nèi)部定時控制電路18。當(dāng)輸入信號S14時，內(nèi)部定時控制電路18將“高”電平的脈沖信號S181作為讀出放大器使能信號SAE輸出給讀出放大器19，如圖10F所示(時刻t4)。
讀出放大器19根據(jù)脈沖信號S181讀出預(yù)定存儲單元MC的數(shù)據(jù)被輸出到其上的預(yù)定位線BL和xBL上的數(shù)據(jù)，并且將其作為信號O[n]輸出，如圖10G所示。
另一方面，如圖10D所示，在時刻t3，當(dāng)檢測到虛擬位線DBL和xDBL的電壓差為閾值電壓Vthcomp或更小時，字線驅(qū)動器13的比較器單元135將“低”電平的信號S135作為定時信號輸出給AND邏輯門電路131a。
當(dāng)接收到“低”電平的信號S135作為輸入時，AND邏輯門電路131a輸出“低”電平的信號S131，將虛擬字線DWL設(shè)置為“低”電平，并且通過反相器132和133去激勵虛擬字線DWL，如圖10C所示。
另一方面，當(dāng)比較器單元14檢測到虛擬存儲單元DMC0(n+1)到DMCm(n+1)所連接的虛擬位線DBL和xDBL的電壓差為閾值電壓Vthcomp或更小時，它將信號S14作為定時信號通過定時信號線TL輸出給內(nèi)部定時控制電路18。
當(dāng)接收到信號S14作為輸入時，內(nèi)部定時控制電路18輸出信號S182到預(yù)解碼器16，并且使預(yù)定字線驅(qū)動器13a將字線WL設(shè)置為“低”電平，也就是說，去激勵字線WL(時刻t5′)。
在字線驅(qū)動器13的預(yù)充電電路134中，在時刻t5，當(dāng)字線WL處于“低”電平時，晶體管Q1到Q3變?yōu)椤皩?dǎo)通”狀態(tài)，并且如圖10D所示(時刻t6)，字虛擬位線WDBL和xWDBL以及虛擬位線DBL和xDBL被預(yù)充電。
這時，在虛擬位線DBL和xDBL中，在放電時刻t2到t6期間，虛擬位線DBL和xDBL的電壓差持續(xù)變得更小，并且在時刻t6，在虛擬位線DBL和xDBL之間的電勢變?yōu)?之前，將預(yù)定電勢預(yù)充電到(電壓)電源Vcc。
因此，在本實施例中，如圖10D所示，對虛擬位線DBL和xDBL預(yù)充電，以便電壓差變?yōu)閂sd或小于(電壓)電源VDD。
如圖10B所示，在時刻t7，當(dāng)內(nèi)部定時控制電路18將“高”電平的預(yù)充電使能信號PRE S183輸出到預(yù)充電電路15時，預(yù)充電電路15在時刻t8對位線BL和xBL預(yù)充電，并且在時刻t9，位線BL的電勢被設(shè)置為(電壓)電源VDD。
此時，在時刻t8在位線BL的電勢變?yōu)?之前預(yù)充電預(yù)定電勢，并且電壓變?yōu)?電壓)電源Vcc。因此，在本實施例中，如圖10E所示，位線BL被預(yù)充電到小于(電壓)電源Vcc的電勢Vs并被預(yù)充電到預(yù)定電勢。
循環(huán)時間是從讀取操作開始的時刻t0到結(jié)束時刻t9。
如上所述，在本實施例中，分別提供用于虛擬存儲單元12a的字線驅(qū)動器13和用于存儲單元11的字線驅(qū)動器13a，因此，通過在例如已經(jīng)存在的存儲單元11周圍提供虛擬存儲單元12a和字線驅(qū)動器13，可以不改變存儲單元11而實現(xiàn)本發(fā)明。
另外，在依照本實施例的半導(dǎo)體存儲裝置1a中，與第一實施例相比可以減少比較器單元。
另外，通過使虛擬字線DWL的激活時間變短，可以減少由于虛擬存儲單元13所連接的虛擬位線DBL和xDBL的預(yù)充電和放電引起的功耗。
應(yīng)注意到本發(fā)明并不局限于本實施例，并且多種優(yōu)選修改中的任何一個都是可以的。
在本實施例中，作為存儲單元解釋了SRAM、ROM等，但是本發(fā)明并不局限于此。例如，本發(fā)明可以應(yīng)用于依照定時信號通過虛擬存儲單元控制存儲操作的半導(dǎo)體存儲裝置。
另外，在本實施例中，虛擬存儲單元DMC鄰近于存儲單元11形成，但是形成虛擬存儲單元DMC的位置并不局限于這種形式。能夠充分輸出用于讀取操作的定時信號，以及能夠控制虛擬位線DBL和xDBL的預(yù)充電開始時間，也是可能的。
依照本發(fā)明，能夠提供通過虛擬存儲單元生成定時信號的半導(dǎo)體存儲裝置和半導(dǎo)體存儲裝置的讀取方法，其能夠縮短讀取的循環(huán)時間，而不依賴于連接到虛擬存儲單元的虛擬位線的預(yù)充電時間。
另外，依照本發(fā)明，能夠提供半導(dǎo)體存儲裝置和半導(dǎo)體存儲裝置的讀取方法，其能夠消除由于位線的預(yù)充電和放電引起的功耗。
工業(yè)適用性如上所述，依照本發(fā)明的半導(dǎo)體存儲裝置和半導(dǎo)體存儲裝置的讀取方法能夠改善讀取定時，因而本發(fā)明能夠應(yīng)用于諸如SRAM、ROM和DRAM的半導(dǎo)體存儲裝置。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，包括第一數(shù)據(jù)保持電路，其通過驅(qū)動控制線和第一數(shù)據(jù)供應(yīng)線來限定；第二保持電路，其通過驅(qū)動該控制線和第二數(shù)據(jù)供應(yīng)線來限定，并被提供在鄰近第一數(shù)據(jù)保持電路的位置；比較電路，其用于檢測第二數(shù)據(jù)保持電路的輸出電平，并且根據(jù)該檢測結(jié)果和閾值電壓之間的比較結(jié)果生成定時信號；和驅(qū)動電路，其用于當(dāng)從第一數(shù)據(jù)保持電路讀取數(shù)據(jù)時根據(jù)比較器的定時信號驅(qū)動第一控制線。
2.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中所述控制線是字線，并且所述第一和第二數(shù)據(jù)供應(yīng)線是位線。
3.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，還包括控制電路，其用于根據(jù)所述比較電路的定時信號通過所述驅(qū)動電路去激勵控制線，并且預(yù)充電以將所述第二數(shù)據(jù)保持電路的偏壓設(shè)置為預(yù)定電平。
4.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，為每個所述第一數(shù)據(jù)保持電路提供所述第二數(shù)據(jù)保持電路。
5.一種半導(dǎo)體存儲裝置，包括第一數(shù)據(jù)保持電路，其通過驅(qū)動第一控制線和第一數(shù)據(jù)供應(yīng)線來限定；第二保持電路，其通過驅(qū)動第二控制線和第二數(shù)據(jù)供應(yīng)線來表示，并被提供在鄰近第一數(shù)據(jù)保持電路的位置；第一比較電路，其用于檢測第二數(shù)據(jù)保持電路的輸出電平，并且根據(jù)該檢測結(jié)果和閾值電壓之間的比較結(jié)果生成定時信號；第一驅(qū)動電路，其用于當(dāng)從第一數(shù)據(jù)保持電路讀取數(shù)據(jù)的時候根據(jù)第一比較器的定時信號驅(qū)動第一控制線；第二比較電路，其用于檢測第二控制線的電平，將該檢測結(jié)果和閾值電壓比較，并且根據(jù)結(jié)果生成第二定時信號；和第二驅(qū)動電路，其用于當(dāng)從第一數(shù)據(jù)保持電路讀取數(shù)據(jù)時，根據(jù)第二比較器的定時信號驅(qū)動第二控制線。
6.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，其中所述第一和第二控制線是字線，并且所述第一和第二數(shù)據(jù)供應(yīng)線是位線。
7.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，還包括控制電路，其用于根據(jù)所述第一比較電路的定時信號通過所述驅(qū)動電路去激勵控制線，并且預(yù)充電以將所述第二數(shù)據(jù)保持電路的偏壓設(shè)置為預(yù)定電平。
8.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，在所述第一數(shù)據(jù)保持電路的行方向和列方向提供所述第二數(shù)據(jù)保持電路。
9.一種半導(dǎo)體存儲裝置，具有第一存儲單元，其與字線和第一位線對相連接，第二存儲單元，其與該字線和第二位線對相連接，以及字線驅(qū)動器，其在公共定時至少激活該字線，并且當(dāng)從第一存儲單元讀取數(shù)據(jù)時根據(jù)與第二存儲單元相連接的第二位線的電平確定讀取數(shù)據(jù)的定時，其中當(dāng)?shù)诙痪€對的電壓差變?yōu)轭A(yù)先設(shè)置的值的時候，字線驅(qū)動器至少去激勵與第二存儲單元相連接的字線，并且將與第二存儲單元相連接的第二位線預(yù)充電到預(yù)定電勢。
10.如權(quán)利要求9所述的半導(dǎo)體存儲裝置，其中所述字線驅(qū)動器包括比較器單元，其連接到所述第二位線對并且比較該第二位線對的電勢；字線控制單元，其用于當(dāng)作為所述比較器單元的比較結(jié)果，所述第二位線對的電勢差變?yōu)轭A(yù)先設(shè)置的值的時候，去激勵連接到至少該第二存儲單元的字線；和預(yù)充電電路，其用于當(dāng)連接到第二存儲單元的字線被所述字線控制單元去激勵時，將連接到第二存儲單元的第二位線對預(yù)充電到預(yù)定電勢。
11.如權(quán)利要求9所述的半導(dǎo)體存儲裝置，其中所述字線具有共同連接到它的所述第一存儲單元、所述第二存儲單元和所述字線驅(qū)動器，并且所述字線驅(qū)動器在公共定時激活所述字線，當(dāng)所述第二位線對的電勢差變?yōu)轭A(yù)先設(shè)置的值的時候去激勵連接到所述第一和第二存儲單元的所述字線，并且將連接到所述第二存儲器的所述第二位線預(yù)充電到預(yù)定電勢。
12.一種半導(dǎo)體存儲裝置，包括第一存儲單元，其與字線和第一位線對相連接；讀出放大器，其與第一位線相連接；第一預(yù)充電電路，其用于將第一位線預(yù)充電到預(yù)定電勢；第二存儲單元，其與該字線和第二位線對相連接；第一比較器單元，其用于比較第二位線對的電勢，并且當(dāng)電壓差變?yōu)轭A(yù)先設(shè)置的值的時候生成定時信號；字線驅(qū)動器，其與字線和第二位線對相連接，并且基于至少該字線的電勢將第二位線預(yù)充電到預(yù)定電勢；和控制電路，其用于在第一位線和第二位線被預(yù)充電的狀態(tài)下使字線驅(qū)動器激活字線，以便將第一位線和第二位線放電；當(dāng)?shù)诙痪€對的電壓差變?yōu)轭A(yù)先設(shè)置的值的時候使讀出放大器基于從第一比較器單元輸出的定時信號檢測第一位線的電壓差；以及使第一預(yù)充電電路將第一位線預(yù)充電到預(yù)定電勢，其中字線驅(qū)動器包括第二比較器單元，其用于比較第二位線對的電勢并且當(dāng)電壓差變?yōu)轭A(yù)先設(shè)置的值的時候生成定時信號，字線控制單元，其用于至少基于由第二比較器單元生成的定時信號去激勵與第二存儲單元相連接的字線，和第二預(yù)充電電路，其用于當(dāng)字線變?yōu)闊o效時將與第二存儲單元相連接的第二位線對預(yù)充電到預(yù)定電勢。
13.一種半導(dǎo)體存儲裝置，包括第一存儲單元，其與第一字線和第一位線對相連接；讀出放大器，其與第一位線相連接；第一預(yù)充電電路，其用于將第一位線預(yù)充電到預(yù)定電勢；第一字線驅(qū)動器，其與第一字線相連接，并且激活和去激勵第一字線；第二存儲單元，其與第二字線和第二位線對相連接；第一比較器單元，其用于比較第二位線對的電勢，并且當(dāng)該電壓差變?yōu)轭A(yù)先設(shè)置的值的時候生成定時信號；第二字線驅(qū)動器，其與第二字線和第二位線對相連接，并且基于至少第二字線的電勢將第二位線預(yù)充電到預(yù)定電勢；和控制電路，用于在第一位線和第二位線被預(yù)充電的狀態(tài)下使字線驅(qū)動器激活字線，以將第一位線和第二位線放電；當(dāng)?shù)诙痪€對的電壓差變?yōu)轭A(yù)先設(shè)置的值的時候使讀出放大器基于從第一比較器單元輸出的定時信號檢測第一位線的電壓差；以及使第一預(yù)充電電路將第一位線預(yù)充電到預(yù)定電勢，其中第二字線驅(qū)動器包括第二比較器單元，其用于比較第二位線對的電勢并且當(dāng)該電壓差變?yōu)轭A(yù)先設(shè)置的值的時候生成定時信號，字線控制單元，其用于基于由至少該第二比較器單元生成的定時信號去激勵與第二存儲單元相連接的第二字線，和第二預(yù)充電電路，其用于當(dāng)?shù)诙志€變?yōu)闊o效時將與第二存儲單元相連接的第二位線對預(yù)充電到預(yù)定電勢。
14.一種半導(dǎo)體存儲裝置的讀取方法，該半導(dǎo)體存儲裝置具有與字線和第一位線對相連接的第一存儲單元、與字線和位線對相連接的第二存儲單元、和在公共定時去激勵至少該字線的字線驅(qū)動器，其中當(dāng)從第一存儲單元讀取數(shù)據(jù)時，根據(jù)與第二存儲單元相連接的第二位線的電平確定讀取數(shù)據(jù)的定時，并且當(dāng)?shù)诙痪€對的電壓差變?yōu)轭A(yù)先設(shè)置的值的時候，字線驅(qū)動器至少去激勵與第二存儲單元相連接的字線，以將與第二存儲單元相連接的第二位線預(yù)充電到預(yù)定電勢。
15.如權(quán)利要求14所述的半導(dǎo)體存儲裝置的讀取方法，還包括使與所述第二位線對相連接的所述字線驅(qū)動器中的比較器單元比較第二位線對的電勢；在作為所述比較器單元的比較結(jié)果，所述第二位線對的電勢差變?yōu)轭A(yù)先設(shè)置的值的時候，使與所述第二存儲單元相連接的所述字線驅(qū)動器中的字線控制單元去激勵所述字線；以及當(dāng)與第二存儲單元相連接的字線被所述字線控制單元去激勵的時候，使所述字線驅(qū)動器中的預(yù)充電電路將與第二存儲單元相連接的第二位線對預(yù)充電到預(yù)定電勢。
16.如權(quán)利要求14所述的半導(dǎo)體存儲裝置的讀取方法，還使所述字線具有共同連接到它的所述第一存儲單元、所述第二存儲單元和所述字線驅(qū)動器，以及使所述字線驅(qū)動器在公共定時激活所述字線，當(dāng)所述第二位線對的電勢差變?yōu)轭A(yù)先設(shè)置的值的時候去激勵連接到所述第一和第二存儲單元的所述字線，并且將連接到所述第二存儲器的所述第二位線預(yù)充電到預(yù)定電勢。
全文摘要
具有虛擬存儲單元的半導(dǎo)體存儲裝置及其讀取方法。提供了每一個與字線(WL)和位線對(BL、xBL)相連接的存儲單元(11)；每一個與字線和虛擬位線對(DBL、xDBL)相連接的虛擬存儲單元(12)；和每一個用于在公共定時激活字線的字線驅(qū)動器(13)。當(dāng)從存儲單元讀取數(shù)據(jù)的時候，讀取數(shù)據(jù)的定時依照與虛擬存儲器相連接的虛擬位線的電平確定。當(dāng)虛擬位線對之間的電勢差達(dá)到閾值時，字線驅(qū)動器去激勵字線以執(zhí)行對虛擬位線預(yù)充電。
文檔編號G11C11/413GK1846277SQ20048002538
公開日2006年10月11日 申請日期2004年7月5日 優(yōu)先權(quán)日2003年7月4日
發(fā)明者時任俊作 申請人:索尼株式會社